JP2011009344A - 不揮発性可変抵抗素子のフォーミング方法 - Google Patents

Abstract

【課題】 メモリセルの不揮発性可変抵抗素子のフォーミング処理に係る処理時間が短縮され、フォーミング処理時に必要なフォーミング電圧の素子ばらつきが抑制され、低プロセスコストで行うことができるフォーミング処理方法を提供する。
【解決手段】 不揮発性可変抵抗素子を５０℃以上２００℃以下の所定の温度に加熱した状態で、不揮発性可変抵抗素子に記憶される情報の書き換えに用いる書き換え電圧パルスの何れかと同一のパルス幅、同一の電圧振幅を持つフォーミング電圧パルスを不揮発性可変抵抗素子の電極間に印加する。
【選択図】 図８

Description

本発明は、可変抵抗体の両端に第１電極及び第２電極を担持し、両電極の間に所定の書き換え電圧パルスを印加することにより抵抗状態が二以上の異なる抵抗状態間で遷移する不揮発性可変抵抗素子のフォーミング方法に関する。

近年、フラッシュメモリに代わる高速動作可能な次世代不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ：Ｎｏｎｖｏｌａｔｉｌｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）として、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）、ＯＵＭ（Ｏｖｏｎｉｃ Ｕｎｉｆｉｅｄ Ｍｅｍｏｒｙ）等の様々なデバイス構造が提案され、高性能化、高信頼性化、低コスト化、及び、プロセス整合性という観点から、激しい開発競争が行われている。しかしながら、現状のこれらメモリデバイスには各々一長一短があり、ＳＲＡＭ、ＤＲＡＭ、フラッシュメモリの各利点を併せ持つ「ユニバーサルメモリ」の理想実現には未だ遠い。

これら既存技術に対して、電圧パルスを印加することによって可逆的に電気抵抗が変化する不揮発性可変抵抗素子を用いた抵抗性不揮発性メモリＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）（シャープ株式会社の登録商標）が提案されている。

当該不揮発性可変抵抗素子は、下部電極（第１電極）と可変抵抗体と上部電極（第２電極）とが順に積層された構造となっており、上部電極及び下部電極間に電圧パルスを印加することにより、抵抗値を可逆的に変化させることができる性質を有する。この可逆的な抵抗変化動作（以下、適宜「スイッチング動作」と称す）によって変化する抵抗値を読み出すことによって、新規な不揮発性半導体記憶装置が実現できる構成である。

可変抵抗体の材料としては、酸化チタン（ＴｉＯ_２）膜、酸化ニッケル（ＮｉＯ）膜、酸化亜鉛（ＺｎＯ）膜、酸化ニオブ（Ｎｂ_２Ｏ_５）膜などの遷移金属元素の酸化物について、可逆的な抵抗変化を示すことが非特許文献１及び特許文献１などから知られている。このうち、ＮｉＯを用いたスイッチング動作の現象が非特許文献２に詳細に報告されている。

しかしながら、上述した遷移金属酸化物を抵抗変化層に用いた不揮発性記憶素子、例えばＮｉＯなどの金属酸化物を用いた不揮発性可変抵抗素子では、非特許文献２に報告されているように、可変抵抗体材料を上下の電極で挟んだ構造を形成した直後は、スイッチング動作に見られる高抵抗状態よりも高い抵抗状態にあり、抵抗状態の変化が起こらない、という問題がある。すなわち、低抵抗化させ、スイッチング動作が可能な状態へと遷移させるためには、特殊な電気的刺激を上下電極間に加える工程（以下、適宜「フォーミング処理」と称す）が必要であることが知られている。

つまり、酸化チタンや酸化ニッケル等の遷移金属酸化物を可変抵抗体として用いた不揮発性可変抵抗素子は製造後の初期状態において絶縁状態にあり、電気的ストレスによって高抵抗状態と低抵抗状態を切り替えられる状態にするためには、非特許文献２に示されているように、これに電圧を印加して、酸化物中に局所的に抵抗率が低下した領域（以下、適宜「フィラメントパス」と称す）を形成しておく必要がある。このフィラメントパスが形成されたり分解されたりすることによって、抵抗状態の遷移が発生していると考えられている。

特表２００２−５３７６２７号明細書 特開２００８−２２７２６７号公報 特開２００８−１６０９８号公報

Ｈ．Ｐａｇｎｉａ他、"Ｂｉｓｔａｂｌｅ Ｓｗｉｔｃｈｉｎｇ ｉｎ Ｅｌｅｃｔｒｏｆｏｒｍｅｄ Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ Ｄｅｖｉｃｅｓ"，Ｐｈｙｓ．Ｓｔａｔ．Ｓｏｌ．（ａ），１９８８年，ｖｏｌ．１０８，ｐ．１１−６５ Ｉ．Ｇ．Ｂａｅｋ他、"Ｈｉｇｈｌｙ Ｓｃａｌａｂｌｅ Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｒｅｓｉｓｔｉｖｅ Ｍｅｍｏｒｙ ｕｓｉｎｇ Ｓｉｍｐｌｅ Ｂｉｎａｒｙ Ｏｘｉｄｅ Ｄｒｉｖｅｎ ｂｙ Ａｓｙｍｍｅｔｒｉｃ Ｕｎｉｐｏｌａｒ Ｖｏｌｔａｇｅ Ｐｕｌｓｅｓ"， ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ，２００４年，ｐ．５８７−５９０

従来、電圧パルスを印加することにより可逆的に電気抵抗を変化させることが可能な不揮発性可変抵抗素子の製造直後の初期抵抗は非常に高く、使用前に、通常の書き換え動作に用いる電圧パルスより電圧振幅が大きく、かつパルス幅が長いフォーミング電圧パルスと呼ばれる電圧パルスを少なくとも１回は印加する必要があった。例えば、１２ｎｍ程度の膜厚の酸化タンタルを可変抵抗体に用いる場合、抵抗状態を遷移させる書き換え動作に用いる書き換え電圧パルスの電圧振幅は２〜３Ｖ程度であるが、その抵抗状態の遷移を発現させるために行う前処理のフォーミング処理には、４Ｖ程度の電圧振幅のフォーミング電圧パルスを５０μｓｅｃ程度印加する必要があった。

一方、フォーミング電圧パルスの電圧振幅をさらに小さくするためには数１００μｓｅｃ〜数ｍｓｅｃと長いパルス幅の電圧パルスの印加を必要とし、出荷前に全ての素子のフォーミング処理を完了するには１Ｇｂｉｔ（１０^９ｂｉｔ）のメモリ容量ではフォーミング処理だけで数日以上を要することになり、チップコストが増大し、現実的ではない。

従来、このような問題の対策としては、可変抵抗体の膜厚を薄くしてフォーミング電圧を低くするなどしか方法がなかったが、このような方法をとると、製造プロセス条件の制御がより難しくなったり、故障の可能性が大きくなったりというような問題が起きる。

またプロセス上で生じる、電極と可変抵抗体界面の不純物や可変抵抗体の膜厚のばらつきによって必要なフォーミング電圧パルスの電圧振幅値（以下、適宜「フォーミング電圧振幅値」と称す）にばらつきが生じやすいという問題がある。当該フォーミング電圧振幅値のばらつきはスイッチング後の抵抗のばらつきを引き起こす要因の一つであるため、フォーミング電圧振幅値のばらつきを抑制することは歩留まりを向上するために必要である。

本発明は、上記の問題点に鑑み、フォーミング電圧パルスの電圧振幅を増加させることなく、フォーミング時間を低減させ、フォーミング電圧振幅値のばらつきを抑えることで、フォーミングプロセスを容易にし、低コストで不揮発性メモリを提供することを目的とする。

本発明に係る不揮発性可変抵抗素子のフォーミング方法は、第１電極と第２電極の間に可変抵抗体を備え、遷移前と遷移後の抵抗状態に基づき設定される所定の書き換え電圧パルスを前記第１電極と前記第２電極の間に印加することにより前記第１電極と前記第２電極の間の前記抵抗状態が二以上の異なる状態間で遷移し、当該遷移後の一の前記抵抗状態を情報の記憶に用いる不揮発性可変抵抗素子のフォーミング方法であって、前記不揮発性可変抵抗素子を５０℃以上２００℃以下の所定の温度に加熱した状態で、前記所定の書き換え電圧パルスの何れかと同一のパルス幅を持つフォーミング電圧パルスを前記不揮発性可変抵抗素子の前記第１電極と前記第２電極の間に印加する、加熱フォーミング工程を含むことを第１の特徴とする。

更に、本発明に係る不揮発性可変抵抗素子のフォーミング方法は、上記第１の特徴に加えて、前記加熱フォーミング工程において、前記所定の書き換え電圧パルスの何れかと同一のパルス幅及び電圧振幅を持つ前記フォーミング電圧パルスを前記不揮発性可変抵抗素子の前記第１電極と前記第２電極の間に印加することを第２の特徴とする。

また、本発明は、上記の特徴のフォーミング方法を用いてフォーミング処理がなされた前記不揮発性可変抵抗素子を用いてメモリセルが構成され、前記メモリセルを行及び列方向に夫々複数マトリクス状に配置したメモリセルアレイを有する不揮発性半導体記憶装置である。

本願発明者は、フォーミング処理時に不揮発性可変抵抗素子を加熱することで、フォーミング処理が可能となるフォーミング電圧パルスの電圧振幅値が低下し、且つ、フォーミング処理に必要な時間（以下、適宜「フォーミング時間」と称す）が短縮され、フォーミング電圧振幅値のばらつきが抑制されることを見出した。

このうち、不揮発性可変抵抗素子を加熱することで、フォーミング処理に必要な印加電圧が低下する点については特許文献２に報告されているが、フォーミング時間が短縮される点、フォーミング電圧振幅値のばらつきが抑制される点については言及されていない。

本発明は、フォーミング処理時に不揮発性可変抵抗素子を加熱することでフォーミング時間が短縮されるという新たな効果に基づくものであり、不揮発性可変抵抗素子の書き換え動作時に印加される書き換え電圧パルスと同一のパルス幅を持つフォーミング電圧パルスを複数回印加してフォーミング処理を行う場合に、当該フォーミング電圧パルスの印加回数が室温でフォーミング処理を行う場合よりも少ない印加回数で済むため、製造プロセス時において、現実的な処理時間内で、容易に、低コストでフォーミング処理を実施することができる。更に、加熱により必要なフォーミング電圧パルスの電圧振幅も同時に低下することから、不揮発性可変抵抗素子の書き換え動作時に印加される書き換え電圧パルスの何れかを印加してフォーミング処理を行うことが可能になる。これにより、当該不揮発性可変抵抗素子を記憶素子として用いるメモリセルアレイにおいて、各メモリセルに書き換え電圧パルスを印加する回路を用いてフォーミング電圧を印加することができ、別途フォーミング電圧パルスを印加する為の回路を用意する必要がなくなる。

従って、本発明ではフォーミング処理時に素子を加熱することでフォーミング時間を大幅に短縮し、出荷前のフォーミング工程を短縮することができる。このフォーミング工程はダイシング前にウェハーレベルで実施すれば良く、フォーミング工程によるプロセスコストの増大を抑制することができる。

本発明の効果の検証に用いた不揮発性可変抵抗素子の構造を示す図。 本発明の効果の検証に用いた不揮発性可変抵抗素子のフォーミング処理を行う回路の回路構成を示す図。 本発明の効果の検証に用いたフォーミング電圧の印加パターンを示す図。 加熱による不揮発性可変抵抗素子のフォーミング処理におけるＩ−Ｖ特性の変化を示す図。 本発明のフォーミング方法を実施後の不揮発性可変抵抗素子のスイッチング特性を示す図。 不揮発性可変抵抗素子のフォーミング処理の温度依存性を示す図。 本発明の効果の検証に用いたフォーミング電圧パルスの印加パターンを示す図。 フォーミング処理時の温度、及び印加されるフォーミング電圧パルスの電圧振幅に対する、当該フォーミング電圧パルスの印加回数との関係を示す図。 本発明のフォーミング方法を実施後の不揮発性可変抵抗素子のスイッチング特性を示す図。 フォーミング処理時の温度、及び印加されるフォーミング電圧パルスの電圧振幅に対する、当該フォーミング電圧パルスの印加回数との関係を示す図。 本発明のフォーミング方法を実施後の不揮発性可変抵抗素子のスイッチング特性を示す図。 本発明の不揮発性半導体記憶装置の回路構成図。

以下において、本発明に係る不揮発性可変抵抗素子及びそのフォーミング方法につき、図面を参照して説明する。尚、以下に示す概略構造図は、模式的に図示されたものであり、図面上の寸法比と実際の寸法比とは必ずしも一致するものではない。

〈第１実施形態〉
先ず、本発明者らが実験によって発見したフォーミング現象の新たな知見について説明する。

図１に示される断面構造の不揮発性可変抵抗素子１を作製し、ＤＣのフォーミング電圧を印加して実験を行った（実験１）。以下に当該不揮発性可変抵抗素子１の製造方法を示す。ここで、不揮発性可変抵抗素子１は、可変抵抗体と第１電極と第２電極を備え、上述のフォーミング処理を施すことで当該第１電極と第２電極間の抵抗状態が二以上の異なる状態間で遷移する素子であり、遷移前と遷移後の抵抗状態に基づき設定される所定の書き換え電圧パルスを当該第１電極と第２電極の間に印加することにより抵抗状態を書き換えて、遷移後の抵抗状態を情報の記憶に用いることができる。

まず、単結晶シリコンである基板１０上に、絶縁膜層１１として厚さ２００ｎｍのシリコン酸化膜を熱酸化法により形成した。そして、第１電極１２として厚さ１００ｎｍのＰｔ薄膜を、スパッタリング法によりシリコン酸化膜１１上に形成した。その後、第１電極１２上に、厚さが約１２ｎｍの可変抵抗体層、例えば、酸化コバルト１３を、金属ターゲットを用いた反応性スパッタリング法で形成した。次に、可変抵抗体層１３上に、第２電極層１４として厚さ１５０ｎｍのＰｔ薄膜をスパッタリング法により形成した。最後にフォトレジスト工程によるパターンを形成して、ドライエッチングにより１μｍ×１μｍの素子領域を形成した。これにより作製された不揮発性可変抵抗素子１は、初期抵抗値として約４×１０^８Ω（１Ｖ印加時）を示した。

次に、図２のような回路構成で、不揮発性可変抵抗素子１と、電源回路１５と、不揮発性可変抵抗素子１の破壊防止用に約１００ｋΩの負荷抵抗１６とを直列に接続し、第１電極１２と第２電極１４の間にＤＣ電圧を電源回路１５から印加してフォーミング処理を行った。ＤＣ電圧は図３に示されるように、５００ｍｓｅｃの時間間隔で０．０５Ｖずつ電圧値を上げていき４Ｖまで上昇させた。

図４に室温（２５℃）でフォーミング処理を行った場合、及び１５０℃に加熱して行った場合の、夫々のＩ−Ｖ特性を示す。室温でフォーミング処理を行った場合、約２Ｖで電流値が急激に増加し、フォーミング現象が起こったことが分かる。対して、１５０℃でフォーミング処理を行った場合はフォーミング処理前の抵抗値が低くなり、必要なフォーミング電圧も１Ｖ程度にまで低下したことが分かる。尚、素子の加熱にはホットチャックを用いている。

その後、素子を室温に戻し、コバルト酸化物素子の第１電極１２と第２電極１４間にパルス電圧を印加してスイッチング動作を試みると、図５で示すように１．０Ｖ，５０μｓｅｃのセット電圧パルスで高抵抗状態から低抵抗状態に遷移し、−１．０，５０μｓｅｃのリセット電圧パルスで低抵抗状態から高抵抗状態に遷移し、バイポーラ型のスイッチング動作を確認した。また、２００℃、２３０℃に加熱してフォーミング処理を行った場合でも同様にフォーミング電圧が１Ｖ程度にまで低下した。しかしながら、２００℃でフォーミング処理を行った場合はその後スイッチング動作をさせることができたが、２３０℃でフォーミング処理を行った場合はその後スイッチング動作をさせることができなかった。

以上の実験から、フォーミング現象には温度依存性があり、加熱することでより低電圧でフォーミングすることが可能であることが分かる。尚、本実験では可変抵抗体層としてコバルト酸化物の例を示したが、Ｔａ、Ｔｉ、Ｎｉ、Ｈｆを含む他の金属酸化物においても同様の現象が確認され、夫々加熱によって１Ｖ〜２Ｖ程度フォーミング電圧が低下した。

次に、図１のような構造で作製された、１Ｖ印加時の初期抵抗が約１×１０^８〜１×１０^９ Ωの範囲にある、酸化コバルトを可変抵抗体とする不揮発性可変抵抗素子１を１０２４個、上記実験と同じ条件で、室温（２５℃）でフォーミング処理を行った場合と、夫々、５０℃、８０℃、１１０℃、１５０℃でフォーミング処理を行った場合の、フォーミング現象が発生した電圧値の累積頻度分布図を図６に示す。図６から１５０℃の高温下でフォーミング処理を行うことにより、フォーミング処理に必要なフォーミング電圧を低く抑えられるだけでなく、フォーミング処理に必要なフォーミング電圧の各素子間のばらつきも抑えられることが分かる。

また、図６では、図３に示される電圧印加条件に基づき時間と共に電圧値が上昇するフォーミング電圧が印加されている。例えば、１．５Ｖの電圧印加でフォーミング現象が起こった場合、図３に示される電圧印加条件に従い、累積して１５ｓｅｃの時間と共に電圧振幅が上昇するフォーミング電圧が印加される。このとき、当該フォーミング電圧の印加により、室温でフォーミング現象が発生した不揮発性可変抵抗素子は全体の高々１％程度であったのに対し、５０℃でフォーミング処理を行った場合は全体の５％程度となり、８０℃では全体の３０％程度、１１０℃では全体の９０％以上となることを図６は示しているが、これはフォーミング処理時の温度上昇によりフォーミング時間が短縮された結果であるといえる。

更に、可変抵抗体層として酸化タンタルを膜厚約１２ｎｍ、素子寸法１μｍ×１μｍで形成することで、図１に示される断面構造の不揮発性可変抵抗素子２を作製し、フォーミング処理用の電圧パルスを印加して実験を行った（実験２）。これにより作製された不揮発性可変抵抗素子２は、初期抵抗値として約４×１０^８Ω（１Ｖ印加時）を示した。次に、図２のような回路構成で、不揮発性可変抵抗素子の破壊防止用に約１００ｋΩの負荷抵抗を直列に接続し、図７に示すようなパルス波形とサイクルでパルス電圧を印加してフォーミング処理を試みた。結果、パルス電圧はフォーミングを試みると、室温（２５℃）では４．０Ｖ，５０μｓｅｃでフォーミングできたが、２００℃加熱時では２．０Ｖ，５０μｓｅｃでフォーミングできた。

また、室温では４．０Ｖで５０ｎｓｅｃの電圧パルスを２００回印加してもフォーミングできないが、２００℃加熱時では２．０Ｖで５０ｎｓｅｃの電圧パルスを５０回印加することでフォーミングできた。その他の温度、印加電圧に対するフォーミング電圧パルスの印加回数との関係を図８に示す。加熱した状態でフォーミングを行うことにより、室温でフォーミング処理を行う場合と比べてフォーミング電圧パルスの印加回数が少なくて済み、フォーミング処理時間が短縮されている。５０ｎｓｅｃというパルス時間は後述するその後のスイッチング動作に用いる書き換え電圧パルスの時間振幅と同じである。尚、素子の加熱にはホットチャックを用いている。その後、２００℃に加熱した状態で、２．０Ｖ，５０ｎｓｅｃの電圧パルスを５０回印加してフォーミングした不揮発性可変抵抗素子２を室温に戻し、当該不揮発性可変抵抗素子の第１電極と第２電極間に書き換え電圧パルスを印加してスイッチング動作を試みると、図９に示すように、２．０Ｖ，５０ｎｓｅｃのセット電圧パルスで高抵抗状態から低抵抗状態に遷移し、−２．０，５０ｎｓｅｃのリセット電圧パルスで低抵抗状態から高抵抗状態に遷移し、バイポーラ型のスイッチング動作を確認した。

これにより、上記不揮発性可変抵抗素子を用いて１Ｇｂｉｔ（１０^９ｂｉｔ）のメモリセルアレイを作製した場合、各メモリセルのフォーミング処理に要する時間は、室温では単純計算で（５０×１０^−６ｓｅｃ×１０^９個＝）５００００ｓｅｃ以上かかると考えられるが、２００℃で加熱しながらフォーミング処理を行うと、（５０×１０^−９ｓｅｃ×５０回×１０^９個＝）２５００ｓｅｃまで低減できる。またスイッチング動作用の書き換え電圧パルスと同じ電圧振幅、同じ時間振幅でフォーミング処理を行うことができるので、フォーミング処理のための特別な回路を組む必要がなく、コストを抑えることができる。

次に、実験２と同様に、可変抵抗体層として酸窒化チタンを膜厚約１２ｎｍ、素子寸法１μｍ×１μｍで形成することで、図１に示される断面構造の不揮発性可変抵抗素子３を作製し、フォーミング処理用の電圧パルスを印加して実験を行った（実験３）。これにより作製された不揮発性可変抵抗素子３は、初期抵抗値として約３×１０^８Ω（１Ｖ印加時）を示した。次に、図２のような回路構成で、不揮発性可変抵抗素子の破壊防止用に約１００ｋΩの負荷抵抗を直列に接続し、図７に示すようなパルス波形とサイクルでパルス電圧を印加してフォーミング処理を試みた。結果、室温（２５℃）では４．０Ｖ，５０μｓｅｃでフォーミングできたが、２００℃加熱時では２．０Ｖ，５０μｓｅｃでフォーミングできた。また、室温では４．０Ｖで５０ｎｓｅｃの電圧パルスを２００回印加してもフォーミングできないが、２００℃加熱時では２．０Ｖで５０ｎｓｅｃの電圧パルスを３０回印加することでフォーミングできた。その他の温度、印加電圧に対するフォーミング電圧パルスの印加回数との関係を図１０に示す。加熱した状態でフォーミングを行うことにより、室温でフォーミング処理を行う場合と比べてフォーミング電圧パルスの印加回数が少なくて済み、フォーミング処理時間が短縮されている。尚、５０ｎｓｅｃというパルス時間は後述するその後のスイッチング動作に用いる書き換え電圧パルスの時間振幅と同じである。尚、素子の加熱にはホットチャックを用いている。その後、２００℃に加熱した状態で、２．０Ｖ，５０ｎｓｅｃの電圧パルスを３０回印加してフォーミングした不揮発性可変抵抗素子３を室温に戻し、当該不揮発性可変抵抗素子の第１電極と第２電極間に書き換え電圧パルスを印加してスイッチング動作を試みると、図１１に示すように、２．０Ｖ，５０ｎｓｅｃのセット電圧パルスで高抵抗状態から低抵抗状態に遷移し、１．５Ｖ，５０ｎｓｅｃのリセット電圧パルスで低抵抗状態から高抵抗状態に遷移し、ユニポーラ型のスイッチング動作を確認した。尚、セット電圧パルスの印加時のみ、セット動作を安定化させるため、不揮発性可変抵抗素子と直列に負荷抵抗（約３kΩ）を接続している。

これにより、上記不揮発性可変抵抗素子を用いて１Ｇｂｉｔ（１０^９ｂｉｔ）のメモリセルアレイを作製した場合、２００℃で加熱しながらフォーミング処理を行うと、（５０×１０^−９ｓｅｃ×３０回×１０^９個＝）１５００ｓｅｃまで低減できる。またスイッチング動作用の書き換え電圧パルスと同じ電圧振幅、同じ時間振幅でフォーミング処理を行うことができるので、フォーミング処理のための特別な回路を組む必要がなく、コストを抑えることができる。

尚、上記実施形態では、不揮発性可変抵抗素子１〜３の加熱にホットチャックを用いているが、オーブン等を用いてもよく、加熱方法を限定するものではない。また、フォーミング処理の際、不揮発性可変抵抗素子に流れる電流を制限するために抵抗素子を用いているが、抵抗素子の代わりにトランジスタ等を用いて不揮発性可変抵抗素子に流れる電流を制限してもよく、フォーミング時に流れる電流の制限方法を限定するものではない。また、上記実施形態では可変抵抗体としてコバルト酸化物、酸化タンタル、及び酸窒化チタンを用いたが、例えば、Ｔｉ，Ｎｉ，Ｈｆ等の遷移金属の酸化物、酸窒化物やアルミニウムの酸化物など他の可変抵抗体でもよく、本発明の方法でフォーミングできる不揮発性可変抵抗素子の可変抵抗体の材料を限定するものではない。また、第１及び第２電極に用いられる電極材料を限定するものではない。また、フォーミング処理を行った不揮発性可変抵抗素子は図１のような構造としたが、例えば、ＳｉＯ２などの絶縁層で側面を囲んだトレンチ内に第２電極や可変抵抗体を埋め込んだような構造でもよく、本発明の方法でフォーミング処理できる素子の構造を限定するものではない。即ち、本発明の不揮発性可変抵抗素子は、フォーミング処理により不揮発性可変抵抗素子として動作する任意の構造及び材料の組み合わせであってよい。

〈第２実施形態〉
上記の不揮発性可変抵抗素子のフォーミング方法を実施可能な不揮発性半導体記憶装置の例を図１２に示す。図１２は、夫々、本発明の一実施形態に係る不揮発性半導体記憶装置４の回路構成図であり、夫々、メモリセルアレイ２１、制御回路２２、電圧発生回路２３、ワード線デコーダ２４、ビット線デコーダ２５を備えている。

メモリセルアレイ２１は、不揮発性可変抵抗素子１〜３の何れかを含むメモリセルを行及び列方向に夫々複数マトリクス状に配置し、列方向に延伸するビット線により同一列に属するメモリセルが、行方向に延伸するワード線により同一行に属するメモリセル同士が相互に接続される、公知のクロスポイント型のメモリセルアレイである。ワード線を介して選択ワード線電圧及び非選択ワード線電圧の何れかを、ビット線を介して選択ビット線電圧及び非選択ビット線電圧の何れかを、夫々、各別に印加することにより、書き込み、消去、読み出し、及びフォーミング処理の各動作時において、外部からのアドレス入力で指定される動作対象の一または複数のメモリセルを選択することができる。

また、メモリセルアレイ２１は、単位メモリセルに電流制限素子を含まない１Ｒ構造のメモリセルアレイ、或いは単位メモリセルに電流制限素子としてダイオードを含む１Ｄ１Ｒ構造のメモリセルアレイ、或いは単位メモリセルに電流制限素子としてトランジスタを含む１Ｔ１Ｒ構造のメモリセルアレイの何れかであってもよい。１Ｄ１Ｒ構造のメモリセルアレイにおいては、ダイオードの一方端と不揮発性可変抵抗素子の一電極とが直列に接続されてメモリセルを構成し、ダイオードの他方端と不揮発性可変抵抗素子の他電極の何れか一方が、夫々、ビット線及びワード線の何れか一方と接続している。１Ｔ１Ｒ構造のメモリセルアレイにおいては、トランジスタのソース或いはドレインの何れか一方と不揮発性可変抵抗素子の一電極とが直列に接続されてメモリセルを構成し、不揮発性可変抵抗素子と接続されないトランジスタのソース或いはドレインの他方、及び、トランジスタと接続されない不揮発性可変抵抗素子の他電極との何れか一方が、列方向に延伸するビット線に接続し、もう一方が接地電圧を供給するための共通のソース線に接続し、トランジスタのゲート端子同士が行方向に延伸するワード線に接続している。

制御回路２２は、メモリセルアレイ２１の書き込み（セット）、消去（リセット）、読み出しの各メモリ動作の制御、及び、フォーミング処理の制御を行う。具体的には、制御回路２２はアドレス線から入力されたアドレス信号、データ線から入力されたデータ入力、制御信号線から入力された制御入力信号に基づいて、ワード線デコーダ２４、ビット線デコーダ２５を制御して、メモリセルの各メモリ動作及びフォーミング処理を制御する。

電圧発生回路２３は、書き込み（セット）、消去（リセット）、読み出しの各メモリ動作、及び、メモリセルのフォーミング処理時において、動作対象のメモリセルを選択するために必要な選択ワード線電圧及び非選択ワード線電圧を発生してワード線デコーダ２４に供給し、選択ビット線電圧及び非選択ビット線電圧を発生してビット線デコーダ２５に供給する。特に、フォーミング処理動作時において、電圧発生回路２３は、動作対象のメモリセルの記憶状態を書き換えるために必要な書き換え電圧パルスの何れかを発生させ、ビット線デコーダ２５を介してフォーミング対象の選択されたメモリセルに接続する選択ビット線に与える。

ワード線デコーダ２４は、書き込み（セット）、消去（リセット）、読み出しの各メモリ動作、及び、メモリセルのフォーミング処理時において、動作対象のメモリセルがアドレス線に入力され指定されると、当該アドレス線に入力されたアドレス信号に対応するワード線を選択し、選択されたワード線と非選択のワード線に、夫々選択ワード線電圧と非選択ワード線電圧を各別に印加する。

ビット線デコーダ２５は、書き込み（セット）、消去（リセット）、読み出しの各メモリ動作、及び、メモリセルのフォーミング処理時において、動作対象のメモリセルがアドレス線に入力され指定されると、当該アドレス線に入力されたアドレス信号に対応するビット線を選択し、選択されたビット線と非選択のビット線に、夫々選択ビット線電圧と非選択ビット線電圧を各別に印加する。

フォーミング処理動作中にフォーミング処理が完了すると、当該不揮発性可変抵抗素子の抵抗値が急激に低下し、メモリセルに流れる電流量が増大する。しかしながら、ワード線デコーダ２４、又はビット線デコーダ２５内の、ワード線又はビット線を選択するための切替トランジスタのオン抵抗等を制御することにより、或いは、１Ｔ１Ｒ構造のメモリセルアレイではトランジスタのオン抵抗を選択ワード線電圧により制御すること等により、フォーミング中の不揮発性可変抵抗素子に直列に接続する負荷抵抗の値を調整することができる上、フォーミング電圧パルスとして書き換え電圧パルスの何れかを用いているので、本来の書き換え動作時に印加されるべき電圧の何れかが当該不揮発性可変抵抗素子の端子間に印加されるに過ぎず、素子の破壊等の問題は生じない。

尚、当該メモリセルアレイ２１、制御回路２２、電圧発生回路２３、ワード線デコーダ２４、ビット線デコーダ２５の詳細な回路構成、デバイス構造、並びに、製造方法については、例えば、特許文献３に示されているように、公知の回路で実現可能であり、公知の半導体製造技術を用いて作製可能であるので説明を割愛する。

尚、上記実施形態において、１Ｔ１Ｒ構造のメモリセルアレイにおいては、ソース線を全メモリセルに共通とし、接地電圧が供給されているとしたが、当該ソース線は列方向に延伸し、同一列に属するメモリセル同士を相互に接続していてもよく、或いは行方向に延伸し、同一行に属するメモリセル同士を相互に接続していてもよい。書き込み（セット）、消去（リセット）、読み出しの各メモリ動作、及び、メモリセルのフォーミング処理時において、行或いは列毎にメモリセルを指定して動作対象のメモリセルを選択し、電圧発生回路２３により供給される選択ソース線電圧及び非選択ソース線電圧をソース線デコーダ（図示せず）を介して各ソース線に各別に印加することができる。当該ソース線デコーダは、動作対象のメモリセルがアドレス線に入力され指定されると、当該アドレス線に入力されたアドレス信号に対応するソース線を選択し、選択されたソース線と非選択のソース線に、夫々選択ソース線電圧と非選択ソース線電圧を各別に印加する。

また、上記実施形態において、不揮発性半導体記憶装置のメモリセルアレイが、メモリセルにダイオードを含む１Ｄ１Ｒ構造のクロスポイント型メモリセルアレイ、或いはメモリセルにトランジスタを含む１Ｔ１Ｒ構造のクロスポイント型メモリセルアレイである場合を例示しているが、本発明はこの構成に限られるものではなく、フォーミング処理を施すことによりメモリ動作が可能になる、任意の不揮発性可変抵抗素子を含むメモリセルを複数マトリクス状に配列して構成されたメモリセルアレイに適用可能である。

尚、上述の実施形態は本発明の好適な実施形態の一例であり、本発明の実施形態はこれに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の変形実施が可能である。

本発明は、不揮発性半導体記憶装置に利用可能であり、特に、抵抗状態の変化により情報を記憶する不揮発性可変抵抗素子を備えてなる不揮発性半導体記憶装置のフォーミング処理に利用可能である。

１〜３：不揮発性可変抵抗素子
４： 不揮発性半導体記憶装置
１０： 基板
１１： 絶縁膜層
１２： 第１電極
１３： 可変抵抗体層
１４： 第２電極
１５： 電源回路
１６： 負荷抵抗
２１： メモリセルアレイ
２２： 制御回路
２３： 電圧発生回路
２４： ワード線デコーダ
２５： ビット線デコーダ

Claims (3)

1. 第１電極と第２電極の間に可変抵抗体を備え、遷移前と遷移後の抵抗状態に基づき設定される所定の書き換え電圧パルスを前記第１電極と前記第２電極の間に印加することにより前記第１電極と前記第２電極の間の前記抵抗状態が二以上の異なる状態間で遷移し、当該遷移後の一の前記抵抗状態を情報の記憶に用いる不揮発性可変抵抗素子のフォーミング方法であって、
   前記不揮発性可変抵抗素子を５０℃以上２００℃以下の所定の温度に加熱した状態で、前記所定の書き換え電圧パルスの何れかと同一のパルス幅を持つフォーミング電圧パルスを前記不揮発性可変抵抗素子の前記第１電極と前記第２電極の間に印加する、加熱フォーミング工程を含むことを特徴とする不揮発性可変抵抗素子のフォーミング方法。
2. 前記加熱フォーミング工程において、前記所定の書き換え電圧パルスの何れかと同一のパルス幅及び電圧振幅を持つ前記フォーミング電圧パルスを前記不揮発性可変抵抗素子の前記第１電極と前記第２電極の間に印加することを特徴とする請求項１に記載の不揮発性可変抵抗素子のフォーミング方法。
3. 請求項１又は２に記載のフォーミング方法を用いてフォーミング処理がなされた前記不揮発性可変抵抗素子を用いてメモリセルが構成され、前記メモリセルを行及び列方向に夫々複数マトリクス状に配置したメモリセルアレイを有することを特徴とする不揮発性半導体記憶装置。
   

Images