JP4774109B2 - 不揮発性可変抵抗素子のフォーミング処理の制御回路、並びにフォーミング処理の制御方法 - Google Patents

不揮発性可変抵抗素子のフォーミング処理の制御回路、並びにフォーミング処理の制御方法 Download PDF

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Description

本発明は、不揮発性の可変抵抗素子を用いて情報を記憶する不揮発性半導体記憶装置において、当該素子を不揮発性可変抵抗素子として動作させるために必要なフォーミング処理を効率よく行うためのフォーミング処理の制御回路、並びに、フォーミング処理の制御方法に関する。
近年、フラッシュメモリに代わる高速動作可能な次世代不揮発性ランダムアクセスメモリ(NVRAM:Nonvolatile Random Access Memory)として、FeRAM(Ferroelectric RAM)、MRAM(Magnetic RAM)、OUM(Ovonic Unified Memory)等の様々なデバイス構造が提案され、高性能化、高信頼性化、低コスト化、及び、プロセス整合性という観点から、激しい開発競争が行われている。しかしながら、現状のこれらメモリデバイスには各々一長一短があり、SRAM、DRAM、フラッシュメモリの各利点を併せ持つ「ユニバーサルメモリ」の理想実現には未だ遠い。
これら既存技術に対して、電圧パルスを印加することによって可逆的に電気抵抗が変化する不揮発性可変抵抗素子を用いた抵抗性不揮発性メモリRRAM(Resistive Random Access Memory)(シャープ株式会社の登録商標)が提案されている。この不揮発性可変抵抗素子の構造は極めて単純で、図1に示すように、不揮発性可変抵抗素子100は、下から、下部電極106、可変抵抗体104、上部電極102が順に積層された構造となっており、上部電極102と下部電極106の間に電圧パルス等の電気的ストレスを印加することにより、抵抗値を可逆的に変化させることができる。この可逆的な抵抗変化動作(以下、適宜「スイッチング動作」と称す。)における抵抗値を読み出すことによって、新規な不揮発性記憶装置が実現できる。
可変抵抗体104の材料としては、米国ヒューストン大のShangquing LiuやAlex Ignatiev等によって、超巨大磁気抵抗効果で知られるペロブスカイト材料に電圧パルスを印加することによって可逆的に電気抵抗を変化させる方法が下記の特許文献1及び非特許文献1に開示されている。尚、特許文献1に例示する素子構造では、可変抵抗体104の材料としてはペロブスカイト型酸化物である結晶性プラセオジウム・カルシウム・マンガン酸化物Pr1−XCaMnO(PCMO)膜が用いられている。
また、遷移金属の酸化物である、酸化チタン(TiO)膜、酸化ニッケル(NiO)膜、酸化亜鉛(ZnO)膜、酸化ニオブ(Nb)膜についても可逆的な抵抗変化を示すことが非特許文献2及び特許文献2などから知られている。酸化チタンや酸化ニッケル等の遷移金属酸化物を可変抵抗体として用いると、不揮発性可変抵抗素子に流れ込む電流による熱上昇によって酸化物中に局所的に抵抗率が低下した領域(以下、適宜「フィラメントパス」と称す)が形成されたり、このフィラメントパスが分解されたりすることによって、抵抗変化が発生していると考えられている。このフィラメントパスの電気特性については、非特許文献3に開示されている。
つまり、不揮発性可変抵抗素子は製造後の初期状態において絶縁状態にあり、電気的ストレスによって高抵抗状態と低抵抗状態を切り替えられる状態にするためには、非特許文献4に示されているように、これに電圧を印加して、不揮発性可変抵抗素子内にフィラメントパスを形成しておく必要がある。この、不揮発性可変抵抗素子内にフィラメントパスを形成する処理をフォーミング処理と呼んでいる。
非特許文献5に示されている、フィラメントパスが形成されてフォーミング処理が完了するのに要する時間(以下、適宜「フォーミング時間」と称す)の、フォーミング処理で印加される電圧パルスの大きさと酸化物(酸化コバルト)層の厚さとの関係を表したものを図2に示す。印加電圧が大きく、酸化物層の厚さが薄いほどフォーミング時間は短縮される傾向にあり、3Vのフォーミング電圧を印加した場合、10nmの酸化物層では1μ秒でフォーミング処理が完了するが、50nmでは100μ秒印加しなければフォーミング処理が完了しない。逆に、1μ秒でフォーミング処理を完了するためには、50nmの酸化物層に対して20Vもの電圧を印加する必要があり、10nmの酸化物層では3V程度の印加が必要である。
尚、フォーミング時間とは、フォーミング処理で印加される電圧パルスが複数回に分散して印加される場合には、累積的なパルス印加時間を意味する。
図2に示されるように、フォーミング時間は可変抵抗体である金属酸化物の膜厚に依存するが、各不揮発性可変抵抗素子によって膜厚にばらつきが生じるため、フォーミング時間も素子毎にばらつきが生じる。このため、不揮発性可変抵抗素子をスイッチング動作可能状態にするための効率的なフォーミング処理は、素子毎に一個一個電圧調整をしながら行う必要があった。
米国特許第6204139号明細書 特表2002−537627号明細書
Liu,S.Q.他、"Electric−pulse−induced reversible Resistance change effect in magnetoresistive films",Applied Physics Letters,2000年,Vol.76,p.2749−2751 H.Pagnia他、"Bistable Switching in Electroformed Metal−Insulator−Metal Devices",Phys.Stat.Sol.(a),1988年,vol.108,p.11−65 G. Dearnaley他, "Electrical phenomena in amorphous oxide films", Rep. Prog. Phys., 1970年, Vol. 33, p.1129-1191 I. G. Baek 他, "Highly scalable non-volatile resistive memory using simple binary oxide driven by asymmetric unipolar voltage pulses", IEDM Technical Digest, 2004年,p. 587 - 590 Y. Tamai他, "RRAM Technology for Fast and Low-Power Forming / Switching", International Conference on Solid State Devices and Materials (SSDM), 2008年, p. 1166
しかしながら、不揮発性可変抵抗素子を使ったメモリセルを用いて実用的な大きさのメモリ容量を作成する段階において、実用的な大きさのメモリ容量を一メモリセル毎にフォーミングしていては時間がかかりすぎるため、生産効率の面で、フォーミング時間の短縮は急務である。具体的には、128Mbyteの容量に対してフォーミング処理を行う場合、非特許文献5の値を用いると、10nmの酸化膜層の場合、一メモリセル(1bit)を印加電圧3Vでフォーミング処理するには1μ秒必要であるから、一メモリセル毎にフォーミング処理を行うと、少なくとも15分は必要である。
ここで、複数のメモリセルに対して同時にフォーミング処理を行うことによりフォーミング処理効率を上げ、全体のフォーミング時間を短縮することが考えられるが、それには以下に示す問題を解決する必要がある。
図3は不揮発性可変抵抗素子を用いたメモリセルアレイの等価回路図、図4に単位メモリセルの等価回路を示す。二端子型の不揮発性可変抵抗素子の一端子が選択トランジスタのドレイン端子と接続し、他端子が第2選択線(ビット線、BL)に接続している。選択トランジスタのゲート端子は第1選択線(ワード線、WL)に接続され、ソース端子は第3選択線(ソース線、SL)に接続されている。
図4のメモリセルを行及び列方向に夫々マトリクス状に配置した図3のメモリセルアレイにおいて、第1選択線WL1を介して電圧を印加して選択トランジスタをON状態にし、各第2選択線BL1〜BL5に同時にフォーミング処理用の電圧パルスを印加して、第1選択線WL1に接続する複数のメモリセルの不揮発性可変抵抗素子VR11〜VR15について同時にフォーミング処理を行うことを試みる。
各不揮発性可変抵抗素子のフォーミング処理時間にばらつきがあるため、まず1つ目のメモリセルがフォーミング処理を完了する。ここでは第2選択線BL2に接続する不揮発性可変抵抗素子VR12のフォーミングが先に完了したとする。フォーミング処理が完了したメモリセルは抵抗低下を起こすため、VR12のフォーミング処理の完了に伴って第2選択線BL2に流れる電流量が増加し、第3選択線SL1の電位が上昇する。すると、電位が上昇した第3選択線SL1に接続されている他のメモリセルにフォーミング処理に必要な電圧が供給されなくなる。
更に、フォーミング処理用の電圧パルスを内部回路で発生させている場合には、フォーミング処理の完了に伴って第2選択線BL2に流れる電流量が増加することにより、当該電圧発生回路の電流駆動能力を超えると、当該電圧発生回路で発生される電圧が低下する。このため、第3選択線SL1に接続されている他のメモリセルにフォーミング処理に必要な電圧が供給されなくなる。
この結果、フォーミング時間が遅くなるか、或いは、これ以上フォーミング処理が進行しない。
本発明は、二端子構造の不揮発性可変抵抗素子を用いて情報を記憶するメモリセルアレイのフォーミング処理に係る上記の問題点を鑑みてなされたものであり、その第一の目的は、複数のメモリセルについて同時にフォーミング処理を行うことにより、フォーミング時間を短縮できる不揮発性半導体記憶装置を提供する点にあり、第二の目的は、複数のメモリセルを同時にフォーミング処理することのできる制御方法を提供する点にある。
本発明に係る不揮発性半導体記憶装置は、可変抵抗体の両端に電極を担持した二端子型の不揮発性可変抵抗素子の一端子と、二端子間に印加される電圧によって自身を流れる電流量が制御される二端子型の選択素子の一端子、或いは、制御端子に印加される電流又は電圧によって他の二端子間を流れる電流量が制御される三端子型の選択素子の前記制御端子を除く他の二端子のうちいずれか一方とを接続してメモリセルを構成し、前記メモリセルを行及び列方向に夫々複数マトリクス状に配置してなるメモリセルアレイを有する不揮発性半導体記憶装置であって、
同一行に属する前記メモリセル同士を接続する行方向に延伸する第1選択線と、同一列に属する前記メモリセル同士を接続する列方向に延伸する第2選択線により前記メモリセルアレイ内の各前記メモリセルが相互に接続され、
前記不揮発性可変抵抗素子は、フォーミング処理を施すことにより、当該不揮発性可変抵抗素子の両端子間に電気的ストレスを与えることにより抵抗状態が二以上の異なる抵抗状態間で遷移し、当該遷移後の一の抵抗状態を情報の記憶に用いるものであり、
複数の前記第2選択線が、第2選択線群に類別され、
前記第1選択線を介して前記選択素子に電流又は電圧を印加し、夫々が異なる前記第2選択線群に属する複数の前記第2選択線を介して同時に前記フォーミング処理用のフォーミング電圧を印加して、同一の前記第1選択線に接続する複数の前記不揮発性可変抵抗素子に対して同時に前記フォーミング処理を行う際、前記フォーミング電圧が印加される前記メモリセル前記不揮発性可変抵抗素子の前記フォーミング処理の完了を検知するフォーミング検知回路を、前記第2選択線群毎に有し、
前記フォーミング検知回路が対応する前記第2選択線群に属する前記第2選択線と接続する前記メモリセルの前記不揮発性可変抵抗素子の前記フォーミング処理の完了を検知すると、当該第2選択線群において、当該第2選択線を介して前記フォーミング電圧が印加されない制御を行い、当該第2選択線群内の前記フォーミング処理が完了していない次の前記第2選択線を再選択した後、当該再選択された前記第2選択線に前記フォーミング電圧を印加する制御を行うことを第1の特徴とする。
更に、本発明に係る不揮発性半導体記憶装置は、上記第1の特徴に加えて、前記選択素子は、三端子型の選択素子であり、前記メモリセルは、前記選択素子の前記制御端子が前記第1選択線に接続され、前記不揮発性可変抵抗素子の前記選択素子と接続しない一端子、或いは、前記選択素子の前記不揮発性可変抵抗素子と接続しない前記制御端子を除く一端子、のうち何れか一方が前記第2選択線に、他方が第3選択線に接続され、前記フォーミング電圧が前記第2選択線と前記第3選択線の間に印加されるように構成されていることを第2の特徴とする。
更に、本発明に係る不揮発性半導体記憶装置は、上記第1の特徴に加えて、前記選択素子は、二端子型の選択素子であり、前記メモリセルは、前記不揮発性可変抵抗素子の前記選択素子と接続しない一端子、或いは、前記選択素子の前記不揮発性可変抵抗素子と接続しない一端子、のうち何れか一方が前記第1選択線に、他方が第2選択線に接続され、前記フォーミング電圧が前記第1選択線と前記第2選択線の間に印加されるように構成されていることを第3の特徴とする。
更に、本発明に係る不揮発性半導体記憶装置は、上記第1乃至第3の何れかの特徴に加えて、前記フォーミング検知回路は、前記フォーミング処理の完了に伴う前記第2選択線の所定位置に流れる電流或いは前記第2選択線の所定位置の電位の変動を検知すると当該電流或いは電位の変動が検知された前記第2選択線を介した前記フォーミング電圧の印加を停止する回路を、前記第2選択線のデコーダを介して接続してなることを第4の特徴とする。
更に、本発明に係る不揮発性半導体記憶装置は、上記第4の特徴に加えて、前記フォーミング検知回路は、入力端子対の一端が前記第2選択線と接続され、前記入力端子対の他端に制御信号が入力される論理回路を備え、
前記論理回路の入力である前記第2選択線の電位または前記第2選択線に流れる電流が前記論理回路の高レベルか低レベルの何れかに相当するかに応じて、前記論理回路の出力が変化し、フォーミング処理の完了が検知されることを第5の特徴とする。
本発明に係るフォーミング処理の制御方法は、可変抵抗体の両端に電極を担持した二端子型の不揮発性可変抵抗素子の一端子と、二端子間に印加される電圧によって自身を流れる電流量が制御される二端子型の選択素子の一端子、或いは、制御端子に印加される電流又は電圧によって他の二端子間を流れる電流量が制御される三端子型の選択素子の前記制御端子を除く他の二端子のうちいずれか一方とを接続してメモリセルを構成し、前記メモリセルを行及び列方向に夫々複数マトリクス状に配置してなるメモリセルアレイを有する不揮発性半導体記憶装置における、前記不揮発性可変抵抗素子のフォーミング処理の制御方法であって、
同一行に属する前記メモリセル同士を接続する行方向に延伸する第1選択線と、同一列に属する前記メモリセル同士を接続する列方向に延伸する第2選択線により前記メモリセルアレイ内の各前記メモリセルが相互に接続され、
前記不揮発性可変抵抗素子は、前記フォーミング処理を施すことにより、当該不揮発性可変抵抗素子の両端子間に電気的ストレスを与えることにより抵抗状態が二以上の異なる抵抗状態間で遷移し、当該遷移後の一の抵抗状態を情報の記憶に用いるものであり、
複数の前記第2選択線が、第2選択線群に類別され、
前記フォーミング処理の完了を検知するフォーミング検知回路を、前記第2選択線群毎に有し、
前記フォーミング処理の制御方法は、
前記メモリセルアレイ内の前記フォーミング処理対象の複数の前記メモリセルに接続する一本の前記第1選択線を選択するステップと、
前記メモリセルアレイ内の前記フォーミング処理対象の複数の前記メモリセルに各別に接続する複数の前記第2選択線のうち、夫々が異なる前記第2選択線群に属する複数の前記第2選択線を選択するステップと、
前記選択された複数の前記第2選択線に同時に前記フォーミング処理用のフォーミング電圧を印加するステップと、
前記フォーミング処理の完了に伴う前記第2選択線の所定位置に流れる電流或いは前記第2選択線の所定位置の電位の変動を前記フォーミング検知回路が検知するステップと、
前記電流或いは電位の変動が検知された前記第2選択線へ前記フォーミング電圧が印加されないように制御するステップと、
前記電流或いは電位の変動が検知された前記第2選択線と同一の前記第2選択線群に属し、未だ前記フォーミング処理が完了していない前記フォーミング処理対象の前記メモリセルに接続する前記第2選択線を再選択するステップと、
前記再選択された前記第2選択線に前記フォーミング電圧を印加するステップと、を含
み、
同一の前記第1選択線に接続する複数の前記メモリセルの前記不揮発性可変抵抗素子に対し同時に前記フォーミング処理を行うことを第1の特徴とする。
本発明に依れば、二端子型の不揮発性可変抵抗素子と選択素子とを単位メモリセルとして、行及び列方向に夫々マトリクス状に配置したメモリセルアレイを有する不揮発性半導体記憶装置において、各第2選択線に接続するメモリセルのフォーミング処理の完了を検知し、フォーミング処理の完了を検知したメモリセルに接続する第2選択線を介したフォーミング処理用の電圧パルスの印加がなされないようにする制御手段を設けることにより、フォーミング処理の完了に伴う第2選択線の電位の変動をリセットし、未だフォーミング処理が完了していない他のメモリセルの不揮発性可変抵抗素子へフォーミング処理に必要な電圧を供給することができる。
ここで、選択素子は、例えば、トランジスタ等の三端子型の選択素子、或いは、ダイオード、バリスタ等の二端子型の選択素子であり、第1選択線を介して選択素子に電圧を印加することによりフォーミング対象の複数のメモリセルを選択する。そして、選択された当該フォーミング対象の複数のメモリセルに対し第2選択線を介して同時にフォーミング処理用の電圧パルスを印加し、フォーミング処理を行うことができる。
具体的には、フォーミング処理が完了したメモリセルに接続する第2選択線に流れる電流或いは第2選択線の電位の変動を検知し、当該電流或いは電位の変動が検知された第2選択線を介したフォーミング処理用の電圧パルスの印加を切断する回路を設け、フォーミング処理が完了した不揮発性可変抵抗素子には第2選択線を介して電圧が印加されないように制御する。これにより、フォーミング処理の対象となっている他のメモリセルのフォーミング処理が完了しているか否かに関係なく、フォーミング処理が完了していないメモリセルの不揮発性可変抵抗素子へフォーミング処理に必要な電圧を供給することができる。尚、当該回路は論理回路とトランジスタを組み合わせた回路を夫々、第2選択線に接続することにより構成することができる。
従って、同一の第1選択線に接続する複数のメモリセルであれば、同時に一括してフォーミング処理を行うことができ、フォーミング時間の短縮が可能になる。
不揮発性可変抵抗素子の構造を示す図。 フォーミング処理に要する時間の、フォーミング処理で印加される電圧と可変抵抗体の膜厚との関係を示す図。 不揮発性可変抵抗素子を用いたメモリセルアレイの等価回路図、及び、従来のフォーミング処理の制御方法に係る問題点を示す図。 不揮発性可変抵抗素子を用いたメモリセルの等価回路図。 本発明の第1及び第2実施形態に係る不揮発性半導体記憶装置の構成ブロック図。 本発明に係るフォーミング処理の制御方法のフローチャート。 本発明に係るフォーミング検知回路の構成例。 本発明に係るフォーミング検知回路のフォーミング動作時におけるタイミングチャートを示す。 本発明の第1実施形態に係るメモリセルアレイの等価回路図、及び、本発明に係るフォーミング処理の動作を示す図。 本発明の第2実施形態に係るメモリセルアレイの等価回路図、及び、本発明に係るフォーミング処理の動作を示す図。 本発明の第2実施形態に係るメモリセルの等価回路図。 本発明の別実施形態に係る不揮発性半導体記憶装置の構成ブロック図。 本発明の別実施形態に係るフォーミング検知回路を内蔵した第2選択線デコーダの構成ブロック図。
以下において、本発明に係る不揮発性半導体記憶装置の回路構成、メモリセルアレイ、及び、不揮発性可変抵抗素子のフォーミング処理の制御方法につき、図面を参照して説明する。
〈第1実施形態〉
図5は、本発明の一実施形態に係る不揮発性半導体記憶装置(以下、「本発明装置1」と称す)の回路構成図である。本記憶装置は、メモリセルアレイ501a、制御回路502、電圧発生回路504、第1選択線デコーダ506、第2選択線デコーダ508、フォーミング検知回路510、を備えて構成されている。
メモリセルアレイ501aは、図3の等価回路図で表され、不揮発性可変抵抗素子と選択トランジスタを含んでなるメモリセルを行及び列方向に夫々複数マトリクス状に配置したメモリセルアレイである。ここで、不揮発性可変抵抗素子は、可変抵抗体の両端に電極を担持した二端子型の不揮発性可変抵抗素子であり、フォーミング処理を施すことにより、当該不揮発性可変抵抗素子の両端子間に電気的ストレスを与えることにより抵抗状態が二以上の異なる抵抗状態間で遷移し、当該遷移後の一の抵抗状態を情報の記憶に用いることができる。選択トランジスタは、例えば、MOSトランジスタであり、当該不揮発性可変抵抗素子の一端子と選択トランジスタのドレイン端子が接続してメモリセルを構成している。選択トランジスタのゲート端子は行方向に延伸する第1選択線(ワード線)に接続され、第1選択線により同一行に属するメモリセル同士が相互に接続されている。選択トランジスタと接続しない不揮発性可変抵抗素子の一端子は列方向に延伸する第2選択線(ビット線)に接続され、第2選択線により同一列に属するメモリセル同士が相互に接続されている。選択トランジスタのソース端子は行方向に延伸する第3選択線(ソース線)に接続され、第3選択線により同一行に属するメモリセル同士が相互に接続されている。第1選択線を介して第1選択電圧及び第1非選択電圧の何れかを、第2選択線を介して第2選択電圧及び第2非選択電圧の何れかを各別に印加することにより、書き込み、消去、読み出し、並びにフォーミング処理の各動作時において、外部からのアドレス入力で指定される当該動作対象の一のメモリセルを選択することができる。尚、本実施形態においては、当該各動作時において第3選択線は接地するが、接地電圧より僅かに上昇した微小なバイアス電圧を印加しても良い。
尚、上記のメモリセルアレイ501aで用いられる可変抵抗体の材料としては、Ti,Fe,Co,Ni,Zr,Nb,Hf,Ta等の遷移金属の酸化物が考えられ、電極材料としてはAl,Ti,Cu,Ag,Ta,W,Pt、或いはTiN等が考えられる。例えば、上記のメモリセルアレイ501aは、可変抵抗体材料が酸化コバルトで、電極材料が両電極ともTiNからなる不揮発性可変抵抗素子を構成し、選択トランジスタを含めたデバイス構造を適宜設計することで、素子寸法が0.4μmφ程度のものを公知の標準的な製造プロセス技術により作製することができるが、具体的なデバイス構造および製造方法については説明を割愛する。
制御回路502は、メモリセルアレイ501aの書き込み、消去、読み出しの各メモリ動作の制御及びフォーミング処理の制御を行う。具体的には、制御回路502はアドレス線から入力されたアドレス信号、データ線から入力されたデータ入力、制御信号線から入力された制御入力信号に基づいて、第1選択線デコーダ506、第2選択線デコーダ508を制御して、メモリセルの各メモリ動作及びフォーミング処理を制御する。より具体的には、アドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路の機能を有する回路である。
電圧発生回路504は、メモリセルのフォーミング処理時において、フォーミング対象のメモリセルを選択するために必要な第1選択電圧、及び、フォーミング対象でないメモリセルを非選択にする第1非選択電圧を発生し第1選択線デコーダ506に与える。また、電圧発生回路504は、フォーミング対象の選択されたメモリセルに対しフォーミング処理用の電圧パルスを発生し第2選択線デコーダ508に与える。また、電圧発生回路504は、書き込み、消去、読み出しの各動作時において、当該各動作に必要な印加電圧を発生して第1選択線デコーダ506及び第2選択線デコーダ508に与える。
第1選択線デコーダ(ワード線デコーダ)506は、メモリセルアレイ501aのフォーミング動作時において、フォーミング処理対象のメモリセルがアドレス線に入力され指定されると、当該アドレス線に入力されたアドレス信号に対応する第1選択線を選択し、選択された第1選択線と非選択の第1選択線に、夫々第1選択電圧と第1非選択電圧を各別に印加する。具体的には、選択された第1選択線に電圧を印加することにより選択された第1選択線に接続する選択トランジスタのみをON状態にする。また、第1選択線デコーダ506は、書き込み、消去、読み出しの各動作時において、当該各動作に応じた第1選択線の選択にも使用される。
第2選択線デコーダ(ビット線デコーダ)508は、メモリセルアレイ501aのフォーミング動作時において、フォーミング処理対象のメモリセルがアドレス線に入力され指定されると、当該アドレス線に入力された列選択用のアドレス信号に対応する第2選択線を選択し、フォーミング処理用の電圧パルスを選択された第2選択線を介して印加する。また、第2選択線デコーダ508は、書き込み、消去、読み出しの各動作時において、当該各動作に応じた第2選択線の選択にも使用される。
フォーミング検知回路510は、例えば、メモリセルアレイ501aと第2選択線デコーダ508との間に配置され、フォーミング処理時において、フォーミング処理の完了によりメモリセルの不揮発性可変抵抗素子の抵抗が低下することに伴う各第2選択線に流れる電流量、或いは第2選択線の電位の変動を検知する。具体的には、例えば、各フォーミング処理対象のメモリセルに接続する第2選択線の電位の変動を検知すると、電圧発生回路とメモリセルアレイの間の、フォーミング処理が完了したメモリセルに接続する第2選択線上の電流パスを切断する機能を有している。
本発明装置1は、例えば以下のように動作させることにより、メモリセルのフォーミング処理を効率的に行うことができる。図6に本発明に係るフォーミング処理の制御方法のフローチャートを示す。
まず、第1選択線(ワード線)を1本選択する(#10)。電圧発生回路504は、第1選択電圧と第1非選択電圧を発生し、第1選択線デコーダ506は、当該第1選択電圧を選択された第1選択線に接続されたメモリセルの選択トランジスタのゲート端子に、当該第1非選択電圧を非選択の第1選択線に接続されたメモリセルの選択トランジスタのゲート端子に夫々印加する。これにより選択された第1選択線に接続されたメモリセルの不揮発性可変抵抗素子のみに電流を流すことができる。
次に、複数の第2選択線(ビット線)を選択する(#11)。ここでは、メモリセルアレイ内のすべての第2選択線を選択することにする。電圧発生回路504は、フォーミング処理用の電圧パルスを発生し、第2選択線デコーダ508は、選択されたすべての第2選択線を介してフォーミング処理用の電圧パルスを同時に印加し、選択された第2選択線から第3選択線(ソース線)へ電流を流す(#12)。
メモリセルのフォーミング処理が完了すると、フォーミング処理が完了したメモリセルの不揮発性可変抵抗素子の抵抗が低下し、フォーミング処理が完了したメモリセルに接続する第2選択線に流れる電流量が増加する。このため、正(負)の極性の電圧パルスが選択された第2選択線に印加されている場合、第3選択線の寄生抵抗等の影響により第3選択線の電位が上昇(低下)する。同時に、第2選択線デコーダ508等、電圧パルス印加経路上に存在するトランジスタ等の負荷回路の影響によりフォーミング処理が完了したメモリセルに接続する第2選択線の電位が低下(上昇)する。
フォーミング検知回路510は、フォーミング処理が完了したメモリセルに接続する第2選択線の電位の変動を検知する(#13〜#14)。当該電位の変動が検知されると、当該電位の変動が検知された第2選択線に接続するメモリセルのフォーミング処理が完了したと判断できる。
次に、フォーミング処理が完了したメモリセルへの電圧印加を停止する制御を行う(#15)。これは、フォーミング処理が完了したメモリセルに接続する第2選択線上の電流パスをフォーミング検知回路510が切断することによりなされる。
この結果、フォーミング処理が完了したメモリセルには電流が流れなくなるため、第3選択線の電位変動を防ぐことができ、且つ、電圧発生回路504の駆動能力を超えた電流が第2選択線に流れることを防ぐことができるので、未だフォーミング処理が完了していない複数のメモリセルの不揮発性可変抵抗素子へフォーミング処理に必要な電圧を供給することができる。これによって複数のビット線に接続するメモリセルに対して同時に、一括してフォーミング処理を行うことが可能となる。
選択されたすべての第2選択線に接続するメモリセルのフォーミング処理が完了すると(#16)、次の第1選択線を選択し、更にすべての第2選択線を選択して、新たに選択された第1選択線に接続する複数のメモリセルにつき、同時に一括してフォーミング処理を行う。これを繰り返すことで、第1選択線と第2選択線でアドレスが指定されるメモリセルアレイ内のすべてのメモリセルにつき、効率的にフォーミング処理を行うことができる。
図7はフォーミング検知回路の構成例であり、図7に示される回路Lとp型MOSトランジスタPがメモリセルアレイ501aと第2選択線デコーダ508との間の各第2選択線BLn上に夫々配置され、接続されている。フォーミング処理用の電圧パルスVFMの印加経路と第2選択線BLnはトランジスタPのソース端子或いはドレイン端子に夫々接続されている。トランジスタPのゲート端子は回路Lの出力に接続されており、フォーミング開始信号φFM、電位変動チェック開始信号φFMV、第2選択電圧信号VBLnの3つの入力信号によってトランジスタPのソース‐ドレイン間を流れる電流が制御される。
当該制御信号φFM、φFMV、VBLnのフォーミング処理時におけるタイミングチャートを図8に示す。フォーミングの開始前は、φFMがOFF状態のためトランジスタPはOFF状態であり、トランジスタPにより第2選択線BLnは電気的に切断された状態である。このためVBLnはOFF状態(フローティング)になっている。
まずフォーミング処理の開始時にφFMとφFMVをON状態とし、トランジスタPをON状態にして、フォーミング電圧パルスを印加する。次に、第2選択線BLn上の電位の変動を検知するためφFMVをOFF状態とする。このとき、フォーミング処理の完了によりVBLnが低下している場合は、VBLnがOFF状態になりトランジスタPのゲート端子に電圧が印加されなくなるので、トランジスタのソース‐ドレイン間に電流は流れず、第2選択線BLnが電気的に切断される。これによりフォーミングが完了したメモリセルに接続する第2選択線へのフォーミング処理用の電圧パルスVFMの印加を停止することができる。尚、書き込み、消去、読み出しの各メモリ動作時においては、当該検知回路はバイパスされるか、或いはφFMとφFMVをONにした状態で、各メモリ動作用の電圧を印加すれば良い。
図9は図3のメモリセルアレイの各第2選択線に図8に示される回路を取り付けた例である。図9において、第1選択線WL1を介して第1選択電圧を印加して選択トランジスタをON状態にし、各第2選択線BL1〜BL5に同時に正極性のフォーミング処理用の電圧パルスを印加して、選択された第1選択線WL1に接続するメモリセルを同時に一括してフォーミングすることを試みる。
ここで、第2選択線BL2に接続するメモリセルのフォーミング処理が他のBL1、BL3〜BL5に接続するメモリセルよりも先に完了したとすると、フォーミング処理が完了したメモリセルの不揮発性可変抵抗素子VR12は絶縁状態から1MΩ程度またはそれ以下の低抵抗状態に変わるため、第2選択線BL2に流れる電流が増加し、第3選択線側の寄生抵抗の影響により第3選択線SL1の電位が上昇する。同時に、第2選択線デコーダ等の寄生抵抗等の影響によりフォーミング処理が完了したメモリセルに接続する第2選択線BL2の電位が低下する。
回路Lとp型MOSトランジスタPで構成されているフォーミング検知回路510は、第2選択線BL2の電位降下を検出すると第2選択線BL2とメモリセルを電気的に切断する。これにより第3選択線SL1の電位上昇が解消され、BL1、BL3〜BL5に接続するメモリセルの不揮発性可変抵抗素子に元のフォーミング処理に必要な電圧が与えられるようになり、フォーミング処理を再開することができる。
上述のようにフォーミング処理を制御することで、同一の選択された第1選択線に接続するすべてのメモリセルのフォーミング処理に要する時間を、一のメモリセルの不揮発性可変抵抗素子をフォーミング処理する場合の最長所要時間にまで抑えることができる。
本実施例においてフォーミング処理に要する時間tは、各メモリセルのフォーミング時間をt秒、このうち最長所要時間をt(=max{t})秒、第1選択線(ワード線)の本数をN本とすると、t≒N×tとなる。従来必要としていたフォーミング時間と比べると、第2選択線(ビット線)の本数分の一に短縮されることになる。従って、メモリセルの容量が大きくなり、第2選択線の本数が増加するほど、フォーミングに要する時間の差が顕著になり、実用的な容量になれば90%以上の時間短縮が望める。
〈第2実施形態〉
本発明の一実施形態に係る不揮発性半導体記憶装置(以下、「本発明装置2」と称す)は、第1実施形態に係る本発明装置1と同様、図5の回路構成図で表されるが、メモリセルアレイの構造が本発明装置1と異なっている。本発明装置3は、メモリセルアレイ501b、制御回路502、電圧発生回路504、第1選択線デコーダ506、第2選択線デコーダ508、フォーミング検知回路510、を備えて構成されるが、制御回路502、電圧発生回路504、フォーミング検知回路510の構成及び動作については、本発明装置1と全く同様なので説明を割愛する。
メモリセルアレイ501bは、図10の等価回路図で表され、不揮発性可変抵抗素子と選択ダイオードを含んでなるメモリセルを行及び列方向に夫々複数マトリクス状に配置した、クロスポイント構造のメモリセルアレイである。ここで、不揮発性可変抵抗素子は、可変抵抗体の両端に電極を担持した二端子型の不揮発性可変抵抗素子であり、フォーミング処理を施すことにより、当該不揮発性可変抵抗素子の両端子間に電気的ストレスを与えることにより抵抗状態が二以上の異なる抵抗状態間で遷移し、当該遷移後の一の抵抗状態を情報の記憶に用いることができる。当該不揮発性可変抵抗素子の一端子と選択ダイオードの一端子が接続して二端子型のメモリセルを構成する。図11(a)に当該メモリセルの等価回路図を示す。選択ダイオードの不揮発性可変抵抗素子と接続しない一端子が行方向に延伸する第1選択線に接続され、第1選択線により同一行に属するメモリセル同士が相互に接続されている。不揮発性可変抵抗素子の選択ダイオードと接続しない一端子が列方向に延伸する第2選択線に接続され、第2選択線により同一列に属するメモリセル同士が相互に接続されている。第1選択線を介して第1選択電圧及び第1非選択電圧の何れか、第2選択線を介して第2選択電圧および第2非選択電圧の何れかを各別に印加することにより、書き込み、消去、読み出し、並びにフォーミング処理の各動作時において、外部からのアドレス入力で指定される当該動作対象の一のメモリセルを選択することができる。
尚、上記のメモリセルアレイ501bで用いられる可変抵抗体の材料としては、Ti,Fe,Co,Ni,Zr,Nb,Ta,Hf等の遷移金属の酸化物が考えられ、電極材料としてはAl,Ti,Cu,Ag,Ta,W,Pt、或いはTiN等が考えられる。例えば、上記のメモリセルアレイ501aは、可変抵抗体材料が酸化コバルトで、電極材料が両電極ともTiNからなる不揮発性可変抵抗素子を構成し、選択ダイオードを含めたデバイス構造を適宜設計することで、素子寸法が0.4μmφ程度のものを公知の標準的な製造プロセス技術により作製することができるが、具体的なデバイス構造および製造方法については説明を割愛する。
第1選択線デコーダ506は、メモリセルアレイのフォーミング処理時において、フォーミング処理対象のメモリセルがアドレス線に入力され指定されると、当該アドレス線に入力されたアドレス信号に対応する第1選択線を選択し、選択された第1選択線と非選択の第1選択線に、夫々第1選択電圧と第1非選択電圧を各別に印加する。具体的には、非選択の第1選択線に正の電圧を印加することにより非選択の第1選択線に接続する選択ダイオードに逆方向電圧が印加され、選択された第1選択線に接続する選択ダイオードのみに順方向電圧が印加されるようにする。また、第1選択線デコーダ506は、書き込み、消去、読み出しの各動作時において、当該各動作に応じた第1選択線の選択にも使用される。
第2選択線デコーダ508は、メモリセルアレイのフォーミング処理時において、フォーミング処理対象のメモリセルがアドレス線に入力され指定されると、当該アドレス線に入力された列選択用のアドレス信号に対応する第2選択線を選択し、フォーミング処理用の電圧パルスを選択された第2選択線を介して印加し、第2選択線から第1選択線に電流を流す。また、第2選択線デコーダ508は、書き込み、消去、読み出しの各動作時において、当該各動作に応じた第2選択線の選択にも使用される。
上記の本発明装置2も、本発明装置1と同様、図6に示されるように、第1選択線を1本選択し、複数の第2選択線を選択し、選択された第2選択線すべてについてフォーミング処理用の電圧パルスを同時に印加して選択された第2選択線から第1選択線へ電流を流し、フォーミング処理が完了したメモリセルに接続する第2選択線の電位の変動をフォーミング検知回路が検知し、フォーミング処理が完了したメモリセルへの第2選択線を介した電圧印加を停止する制御を行うことにより、効率的にフォーミング処理を行うことができる。
尚、上述の実施形態は本発明の好適な実施形態の一例である。本発明の実施形態はこれに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の変形実施が可能である。
〈別実施形態〉
以下、本発明の別実施形態について説明する。
〈1〉上述の第1実施形態において、第3選択線(ソース線)は行方向に延伸し、行方向に属するメモリセル同士を接続する構成であるが、列方向に延伸し、列方向に属するメモリセル同士を接続しても良い。また、第3選択線の夫々が更に共通の配線に接続されていても構わない。更に、例えば、図12に示されるように、第1実施形態における本発明装置1の構成に加えて、第3選択線デコーダ(ソース線デコーダ)509を追加することで、第3選択線を介して書き込み、消去、読み出し、及びフォーミング処理の各動作に必要な電圧が印加可能な構成とすることができる。
図12は本発明の別実施形態に係る不揮発性半導体記憶装置(以下、「本発明装置3」と称す)の回路構成図である。メモリセルアレイ501cは、メモリセルアレイ501aと構造が若干異なり、第3選択線が行方向ではなく列方向に延伸しており、列方向に属するメモリセル同士を接続している。第1選択線を介して第1選択電圧及び第1非選択電圧の何れかを、第2選択線を介して第2選択電圧及び第2非選択電圧の何れかを、第3選択線を介して第3選択電圧及び第3非選択電圧の何れかを各別に印加することにより、フォーミング処理、及び、書き込み、消去、読み出しの各動作時において、外部からのアドレス入力で指定される当該動作対象の一のメモリセルを選択することができる。制御回路502は、アドレス線から入力されたアドレス信号、データ線から入力されたデータ入力、制御信号線から入力された制御入力信号に基づいて、第1選択線デコーダ506、第2選択線デコーダ508、及び、第3選択線デコーダ509を制御し、メモリセルの各メモリ動作及びフォーミング処理を制御する。電圧発生回路504は、書き込み、消去、読み出し、及びフォーミング処理の各動作時において、当該各動作に必要な印加電圧を発生して第1選択線デコーダ506及び第2選択線デコーダ508及び第3選択線デコーダ509に与える。第3選択線デコーダ509は、メモリセルのフォーミング処理、及び、書き込み、消去、読み出しの各動作時において、当該各動作対象のメモリセルがアドレス線に入力され指定されると、当該アドレス線に入力されたアドレス信号に対応する第3選択線を選択し、選択された第3選択線を介して第3選択電圧を、非選択の第3選択線に第3非選択電圧を、当該各動作に応じた電圧を夫々、各別に印加する。フォーミング処理、及び、書き込み、消去、読み出しの各動作時における第1選択線デコーダ506及び第2選択線デコーダ508の動作については本発明装置1と同様であり、説明を割愛する。
フォーミング検知回路510は、例えば、メモリセルアレイ501cと第3選択線デコーダ509との間に配置され、フォーミング処理時において、フォーミング処理の完了によりメモリセルの不揮発性可変抵抗素子の抵抗が低下することに伴う各第3選択線に流れる電流量、或いは第3選択線の電位の変動を検知する。具体的には、例えば、各フォーミング処理対象のメモリセルに接続する第3選択線の電位の変動を検知すると、フォーミング処理が完了したメモリセルに接続する第3選択線上の電流パスを切断する。これにより、フォーミング処理が完了したメモリセルには電流が流れず、フォーミング処理が完了していない複数のメモリセルの不揮発性可変抵抗素子へフォーミング処理に必要な電圧を供給することができる。
上記の本発明装置3は、本発明装置1と同様、図6に示されるように、第1選択線(ワード線)を1本選択し、複数の第2選択線(ビット線)を選択し、選択されたすべての第2選択線を介してフォーミング処理用の電圧パルスを同時に印加して選択された第2選択線から第3選択線(ソース線)へ電流を流し、フォーミング処理が完了したメモリセルに接続する第3選択線の電位の変動をフォーミング検知回路が検知し、フォーミング処理が完了したメモリセルへの第2選択線を介した電圧印加を停止する制御を行うことにより、効率的にフォーミング処理を行うことができる。
〈2〉上述の第1実施形態及び別実施形態において、第2選択線をビット線、第3選択線をソース線として説明し、ビット線を介してフォーミング処理用の電圧パルスを印加し、フォーミング処理が完了したメモリセルの不揮発性可変抵抗素子の抵抗が低下することに伴うビット線又はソース線の電位の変動を検知する構成を例示しているが、第2選択線をソース線、第3選択線をビット線として、ソース線を介してフォーミング処理用の電圧パルスを印加し、フォーミング処理が完了したメモリセルの不揮発性可変抵抗素子の抵抗が低下することに伴うソース線又はビット線に流れる電位の変動を検知する構成も可能である。
〈3〉上述の第2実施形態において、メモリセルアレイ501bが、図11(a)の等価回路図で示される、不揮発性可変抵抗素子の一端子と選択ダイオードの一端子を接続して二端子型のメモリセルを複数マトリクス状に配列してなる構成を例示しているが、必ずしもこれに限定されるものではなく、例えば、図11(b)の等価回路図で示されるように、二つのダイオードを逆向きに直列接続してバリスタを構成し、不揮発性可変抵抗素子の一端子と当該バリスタの一端子を接続して二端子型のメモリセルを構成し、当該メモリセルを複数マトリクス状に配列してメモリセルアレイを構成しても良い。この場合、第1選択線デコーダは、選択された第1選択線に第1選択電圧を印加し、選択された第1選択線に接続するバリスタのみにバリスタの閾値電圧以上の電圧が印加されるようにして、選択された第1選択線に接続されたメモリセルの不揮発性可変抵抗素子のみに電流が流れるようにする。
〈4〉上述の第2実施形態において、メモリセルアレイ501bと第2選択線デコーダ508の間にフォーミング検知回路510を配置し、第2選択線を介してフォーミング処理用の電圧パルスを印加し、フォーミング完了によりメモリセルの不揮発性可変抵抗素子の抵抗が低下することに伴う各第2選択線に流れる電位の変動を検知する構成を例示しているが、メモリセルアレイ501bと第1選択線デコーダ506の間にフォーミング検知回路を配置して、第1選択線を介してフォーミング処理用の電圧パルスを印加し、フォーミング完了によりメモリセルの不揮発性可変抵抗素子の抵抗が低下することに伴う各第1選択線に流れる電位の変動を検知する構成も可能である。即ち、第2実施形態において第1選択線を第2選択線に、第2選択線を第1選択線に、夫々読み替えて本発明装置2を再構成することができる。この場合、図10の等価回路図において、単に各メモリセルの選択ダイオードと不揮発性可変抵抗素子の配置が逆転するだけである。
〈5〉上述の実施形態においては、フォーミング検知回路510の構成として、図7に示される回路Lとp型MOSトランジスタからなる回路をメモリセルアレイと第2選択線デコーダ508の間の第2選択線に、或いはメモリセルアレイと第3選択線デコーダ509の間の第3選択線に夫々接続した構成を例示したが、図13に示されるように、当該回路は第2選択線デコーダ508或いは第3選択線デコーダ509内に配置しても良い。図13はフォーミング検知回路の別実施形態であり、図7に示される、回路Lとp型MOSトランジスタで構成される複数の検知回路511が、例えば、第2選択線デコーダ508に内蔵され、前段のデコーダ513と後段のデコーダ514の間に挿入されている。検知回路511の出力は後段のデコーダ514に入力され、後段のデコーダ514は、メモリセルのフォーミング処理時において、フォーミング処理対象のメモリセルに接続する第2選択線を、複数の第2選択線(例えば、8本)の中から切替信号により選択可能になっている。
前段のデコーダ513は、フォーミング処理対象のメモリセルがアドレス入力により指定されると、当該フォーミング処理対象のメモリセルに接続する第2選択線が接続される後段のデコーダ514を選択し、選択された第2選択線へ印加するためのフォーミング処理用の電圧パルスを、検知回路511を介して当該後段のデコーダ514に印加すると同時に切替信号を当該後段のデコーダ514に送る。後段のデコーダ514は、切替信号に基づき自身に接続する複数の第2選択線の中から一の第2選択線を選択し、選択された第2選択線にフォーミング処理用の電圧パルスを印加する。
検知回路511は、フォーミング処理時において、選択されたメモリセルのフォーミング処理に伴う第2選択線の電位の変動を検知すると、前段のデコーダ513から後段のデコーダ514への電流パスを切断することにより、後段のデコーダ514へのフォーミング処理用の電圧パルスの印加を一旦停止する。その後、当該検知回路511は切替信号を後段のデコーダ514に送り、後段のデコーダ514に接続し且つ未だフォーミング処理が完了していないメモリセルに接続する次の第2選択線を再選択し、当該再選択された第2選択線へフォーミング処理対象の電圧パルスの印加を継続する。これを後段のデコーダに接続するすべての第2選択線に接続するメモリセルのフォーミング処理が完了するまで繰り返すことにより、同一の第1選択線に接続するすべてのメモリセルのフォーミング処理を効率的に行うことができる。
このようにすることで、メモリセルサイズの縮小化が進み、図7で示されるフォーミング検知回路を夫々、すべての第2選択線毎に配置することが現実的でない場合であっても、後段のデコーダを介してフォーミング検知対象の第2選択線を複数の第2選択線の中から選択可能な構成とすることができる。これにより、複数の第2選択線毎にフォーミング検知回路を接続することができるので、フォーミング検知回路の回路占有面積を節約しつつ、メモリセルのフォーミング処理を効率的に行うことができる。
〈6〉上述の実施形態において、各第2選択線に接続するメモリセルのフォーミング処理の完了を検知するフォーミング検知回路510の具体的な構成として、第2選択線の電位の変動を検知するものを例示しているが、第2選択線に流れる電流量の増加を検知するものであっても良い。また、フォーミング検知回路510の具体的な構成例として、図7に示される、論理回路Lとp型MOSトランジスタPを組み合わせた回路を例示しているが、本発明はこの回路構成に限定されるものではない。
〈7〉また、上述の実施形態において、フォーミング検知回路510はフォーミングの完了を検知したメモリセルに接続する第2或いは第3選択線上の電流パスを切断する機能を有し、フォーミング処理が完了したメモリセルの不揮発性可変抵抗素子にフォーミング処理用の電圧パルスが印加されないように制御する構成であるが、本発明はこの構成に限られるものではない。例えば、各フォーミング処理対象のメモリセルに接続する第2或いは第3選択線の電位の変動を検知すると、フォーミング検知回路510は直接、或いは制御回路を介して第2選択線デコーダ508へフォーミング完了信号を送り、当該信号を受け取ることにより、第2選択線デコーダ508が、フォーミング処理が完了したメモリセルに接続する第2選択線へのフォーミング電圧の印加を停止する制御を行うことにより、同様の効果が得られる。
本発明は、不揮発性半導体記憶装置に利用可能であり、特に、不揮発性可変抵抗素子を備えてなる不揮発性半導体記憶装置のフォーミング処理の制御に利用可能である。
1〜3: 本発明に係る不揮発性半導体記憶装置
100: 不揮発性可変抵抗素子
102: 上部電極
104: 可変抵抗体
106: 下部電極
501a〜501c: メモリセルアレイ
502: 制御回路
504: 電圧発生回路
506: 第1選択線デコーダ(ワード線デコーダ)
508: 第2選択線デコーダ(ビット線デコーダ)
509: 第3選択線デコーダ(ソース線デコーダ)
510、511: フォーミング検知回路
513: (前段の)第2選択線デコーダ
514: (後段の)第2選択線デコーダ
BL,BL1〜BL5,BLn: 第2選択線(ビット線)
L: 論理回路
P: トランジスタ
SL,SL1〜SL2: 第3選択線(ソース線)
VBLn: 第2選択電圧信号
VFM: フォーミング電圧
VR11〜VR15:不揮発性可変抵抗素子
WL,WL1〜WL2: 第1選択線(ワード線)
φFM: フォーミング開始信号
φFMV: 電位変動チェック開始信号

Claims (6)

  1. 可変抵抗体の両端に電極を担持した二端子型の不揮発性可変抵抗素子の一端子と、二端子間に印加される電圧によって自身を流れる電流量が制御される二端子型の選択素子の一端子、或いは、制御端子に印加される電流又は電圧によって他の二端子間を流れる電流量が制御される三端子型の選択素子の前記制御端子を除く他の二端子のうちいずれか一方とを接続してメモリセルを構成し、前記メモリセルを行及び列方向に夫々複数マトリクス状に配置してなるメモリセルアレイを有する不揮発性半導体記憶装置であって、
    同一行に属する前記メモリセル同士を接続する行方向に延伸する第1選択線と、同一列に属する前記メモリセル同士を接続する列方向に延伸する第2選択線により前記メモリセルアレイ内の各前記メモリセルが相互に接続され、
    前記不揮発性可変抵抗素子は、フォーミング処理を施すことにより、当該不揮発性可変抵抗素子の両端子間に電気的ストレスを与えることにより抵抗状態が二以上の異なる抵抗状態間で遷移し、当該遷移後の一の抵抗状態を情報の記憶に用いるものであり、
    複数の前記第2選択線が、第2選択線群に類別され、
    前記第1選択線を介して前記選択素子に電流又は電圧を印加し、夫々が異なる前記第2選択線群に属する複数の前記第2選択線を介して同時に前記フォーミング処理用のフォーミング電圧を印加して、同一の前記第1選択線に接続する複数の前記不揮発性可変抵抗素子に対して同時に前記フォーミング処理を行う際、前記フォーミング電圧が印加される前記メモリセル前記不揮発性可変抵抗素子の前記フォーミング処理の完了を検知するフォーミング検知回路を、前記第2選択線群毎に有し、
    前記フォーミング検知回路が対応する前記第2選択線群に属する前記第2選択線と接続する前記メモリセルの前記不揮発性可変抵抗素子の前記フォーミング処理の完了を検知すると、当該第2選択線群において、当該第2選択線を介して前記フォーミング電圧が印加されない制御を行い、当該第2選択線群内の前記フォーミング処理が完了していない次の前記第2選択線を再選択した後、当該再選択された前記第2選択線に前記フォーミング電圧を印加する制御を行うことを特徴とする不揮発性半導体記憶装置。
  2. 前記選択素子は、三端子型の選択素子であり、
    前記メモリセルは、
    前記選択素子の前記制御端子が前記第1選択線に接続され、
    前記不揮発性可変抵抗素子の前記選択素子と接続しない一端子、或いは、前記選択素子の前記不揮発性可変抵抗素子と接続しない前記制御端子を除く一端子、のうち何れか一方が前記第2選択線に、他方が第3選択線に接続され、
    前記フォーミング電圧が前記第2選択線と前記第3選択線の間に印加されるように構成されていることを特徴とする請求項1に記載の不揮発性半導体記憶装置。
  3. 前記選択素子は、二端子型の選択素子であり、
    前記メモリセルは、
    前記不揮発性可変抵抗素子の前記選択素子と接続しない一端子、或いは、前記選択素子の前記不揮発性可変抵抗素子と接続しない一端子、のうち何れか一方が前記第1選択線に、他方が第2選択線に接続され、
    前記フォーミング電圧が前記第1選択線と前記第2選択線の間に印加されるように構成されていることを特徴とする請求項1に記載の不揮発性半導体記憶装置。
  4. 前記フォーミング検知回路は、前記フォーミング処理の完了に伴う前記第2選択線の所定位置に流れる電流或いは前記第2選択線の所定位置の電位の変動を検知すると当該電流或いは電位の変動が検知された前記第2選択線を介した前記フォーミング電圧の印加を停止する回路を、前記第2選択線のデコーダを介して接続してなることを特徴とする請求項1〜3の何れか1項に記載の不揮発性半導体記憶装置。
  5. 前記フォーミング検知回路は、入力端子対の一端が前記第2選択線と接続され、前記入力端子対の他端に制御信号が入力される論理回路を備え、
    前記論理回路の入力である前記第2選択線の電位または前記第2選択線に流れる電流が前記論理回路の高レベルか低レベルの何れかに相当するかに応じて、前記論理回路の出力が変化し、フォーミング処理の完了が検知されることを特徴とする請求項4に記載の不揮発性半導体記憶装置。
  6. 可変抵抗体の両端に電極を担持した二端子型の不揮発性可変抵抗素子の一端子と、二端子間に印加される電圧によって自身を流れる電流量が制御される二端子型の選択素子の一端子、或いは、制御端子に印加される電流又は電圧によって他の二端子間を流れる電流量が制御される三端子型の選択素子の前記制御端子を除く他の二端子のうちいずれか一方とを接続してメモリセルを構成し、前記メモリセルを行及び列方向に夫々複数マトリクス状に配置してなるメモリセルアレイを有する不揮発性半導体記憶装置における、前記不揮発性可変抵抗素子のフォーミング処理の制御方法であって、
    同一行に属する前記メモリセル同士を接続する行方向に延伸する第1選択線と、同一列に属する前記メモリセル同士を接続する列方向に延伸する第2選択線により前記メモリセルアレイ内の各前記メモリセルが相互に接続され、
    前記不揮発性可変抵抗素子は、前記フォーミング処理を施すことにより、当該不揮発性可変抵抗素子の両端子間に電気的ストレスを与えることにより抵抗状態が二以上の異なる抵抗状態間で遷移し、当該遷移後の一の抵抗状態を情報の記憶に用いるものであり、
    複数の前記第2選択線が、第2選択線群に類別され、
    前記フォーミング処理の完了を検知するフォーミング検知回路を、前記第2選択線群毎に有し、
    前記フォーミング処理の制御方法は、
    前記メモリセルアレイ内の前記フォーミング処理対象の複数の前記メモリセルに接続する一本の前記第1選択線を選択するステップと、
    前記メモリセルアレイ内の前記フォーミング処理対象の複数の前記メモリセルに各別に接続する複数の前記第2選択線のうち、夫々が異なる前記第2選択線群に属する複数の前記第2選択線を選択するステップと、
    前記選択された複数の前記第2選択線に同時に前記フォーミング処理用のフォーミング電圧を印加するステップと、
    前記フォーミング処理の完了に伴う前記第2選択線の所定位置に流れる電流或いは前記第2選択線の所定位置の電位の変動を前記フォーミング検知回路が検知するステップと、
    前記電流或いは電位の変動が検知された前記第2選択線へ前記フォーミング電圧が印加されないように制御するステップと、
    前記電流或いは電位の変動が検知された前記第2選択線と同一の前記第2選択線群に属し、未だ前記フォーミング処理が完了していない前記フォーミング処理対象の前記メモリセルに接続する前記第2選択線を再選択するステップと、
    前記再選択された前記第2選択線に前記フォーミング電圧を印加するステップと、を含む、
    同一の前記第1選択線に接続する複数の前記メモリセルの前記不揮発性可変抵抗素子に対し同時に前記フォーミング処理を行うことを特徴とするフォーミング処理の制御方法。
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