CN101840730A - 非易失性可变电阻元件的成型处理的控制电路及控制方法 - Google Patents

非易失性可变电阻元件的成型处理的控制电路及控制方法 Download PDF

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Abstract

本发明涉及非易失性可变电阻元件的成型处理的控制电路及控制方法。本发明提供能够对多个存储器单元的非易失性可变电阻元件同时进行成型处理、能够缩短成型时间的非易失性半导体存储装置。非易失性半导体存储装置在存储器单元阵列(501a)和第二选择线(位线)解码器(508)之间配置成型感测电路(510)，成型感测电路(510)在对连接于同一第一选择线(字线)的多个成型处理对象的存储器单元同时经由第二选择线施加成型处理用的电压脉冲时，通过对第二选择线的电位变动或流过该第二选择线的电流量进行测定来感测各存储器单元的成型处理的完成，进行控制使得停止向与感测到该成型处理的完成的存储器单元连接的上述第二选择线的电压施加。

Description

非易失性可变电阻元件的成型处理的控制电路及控制方法
技术领域
本发明涉及在使用非易失性的可变电阻元件存储信息的非易失性半导体存储装置中高效地进行为了使该元件作为非易失性可变电阻元件工作所需的成型(forming)处理用的成型处理的控制电路和成型处理的控制方法。
背景技术
近年来，作为替代闪速存储器的可高速工作的下一代非易失性随机存储器(NVRAM：Nonvolatile Random Access Memory)，提出了FeRAM(Ferroelectric RAM：铁电随机存储器)、MRAM(Magnetic RAM：磁性随机存储器)、OUM(Ovonic Unified Memory：奥弗辛斯基电效应统一存储器)等各种器件构造，从高性能化、高可靠性化、低成本化和工艺匹配性的观点出发，正在进行激烈的开发竞争。但是就现状而言，这些存储器件各有优缺点，离实现兼具SRAM、DRAM、闪速存储器的各优点的“通用存储器(universal memory)”的理想尚远。
针对这些现有技术，提出了电阻性非易失性存储器RRAM(ResistiveRandom Access Memory)，其采用通过施加电压脉冲而使电阻可逆地变化的非易失性可变电阻元件。该非易失性可变电阻元件的构造非常简单，如图1所示，非易失性可变电阻元件100是从下方起依次层叠下部电极106、可变电阻104、上部电极102的结构，通过在上部电极102和下部电极106之间施加电压脉冲等电应力(stress)，能够使电阻值可逆地变化。通过读出该可逆的电阻变化工作(以下适宜地称为“转换(switching)工作”)中的电阻值，能够实现新的非易失性存储装置。
作为可变电阻104的材料，美国休斯敦大学的Shangquing Liu和Alex Ignatiev等通过对以超巨磁阻效应而为人所知的钙钛矿(perovskite)材料施加电压脉冲而使电阻可逆地变化的方法，在美国专利第6204139号说明书以及Liu，S.Q.等的“Electric-pulse-induced reversible Resistancechange effect in magnetoresistive films”，Applied Physics Letters，2000年，Vol.76，p.2749-2751中公开。另外，在美国专利第6204139号说明书例示的元件构造中，作为可变电阻104的材料使用了作为钙钛矿型氧化物的结晶性镨钙锰氧化物Pr1-XCaXMnO3(PCMO)膜。
另外，根据H.Pagnia等的“Bistable Switching in ElectroformedMetal-Insulator-Metal Devices”，Phys.Stat.Sol.(a)，1988年，vol.108，p.11-65以及日本专利申请特表2002-537627号说明书等，可知作为过渡金属的氧化物的氧化钛(TiO2)膜、氧化镍(NiO)膜、氧化锌(ZnO)膜、氧化铌(Nb2O5)膜也显示可逆的电阻变化。当将氧化钛或氧化镍等过渡金属氧化物用作可变电阻时，考虑会由于流入非易失性可变电阻元件的电流引起的热上升而在氧化物中局部性地形成电阻率降低的区域(以下适宜地称为“细丝通路(filament path)”)，或者由于该细丝通路分解，导致产生电阻变化。关于该细丝通路的电气特性，在G.Dearnaley等的“Electrical phenomena in amorphous oxide films”，Rep.Prog.Phys.，1970年，Vol.33，p.1129-1191中公开。
即，非易失性可变电阻元件在制造后的初始状态中处于绝缘状态，为了成为通过电应力来切换高电阻状态和低电阻状态的状态，需要如I.G.Baek等的“Highly scalable non-volatile resistive memory using simplebinary oxide driven by asymmetric unipolar voltage pulses”，IEDMTechnical Digest，2004年，p.587-590所示那样，对其施加电压，预先在非易失性可变电阻元件内形成细丝通路。将该在非易失性可变电阻元件内形成细丝通路的处理称为成型(forming)处理。
Y.Tamai等的“RRAM Technology for Fast and Low-PowerForming/Switching”，International Conference on Solid State Devices andMaterials(SSDM)，2008年，p.1166所示的、表示形成细丝通路并完成成型处理所需的时间(以下适宜地称为“成型时间”)的、与在成型处理中施加的电压脉冲的大小和氧化物(氧化钴)层的厚度的关系的图如图2所示。具有施加电压越大、氧化物层厚度越薄则成型时间越缩短的倾向，在施加3V的成型电压的情况下，在10nm的氧化物层中在1μ秒内完成成型处理，但在50nm的氧化物层中则必须施加100μ秒才能完成成型处理。反之，为了在1μ秒内完成成型处理，对50nm的氧化物层需要施加20V的电压，在10nm的氧化物层中需要施加3V左右的电压。
另外，成型时间是指在成型处理中施加的电压脉冲分散为多次施加时累计的脉冲施加时间。
如图2所示，成型时间依赖于作为可变电阻的金属氧化物的膜厚，但是由于根据各非易失性可变电阻元件会在膜厚上产生偏差，因此成型时间也按元件的每一个而产生偏差。因此，用于使非易失性可变电阻元件成为可转换工作的状态的高效的成型处理，需要按元件的每一个来一边逐个调整电压一边进行。
但是，在采用使用了非易失性可变电阻元件的存储器单元(memorycell)来制作实用大小的存储器容量的阶段，由于按存储器单元的每一个来成型实用大小的存储器容量会过于耗时，所以在生产效率方面，非常迫切地需要缩短成型时间。具体而言，在对128Mbyte的容量进行成型处理的情况下，当使用Y.Tamai等的“RRAM Technology for Fast andLow-Power Forming/Switching”，International Conference on Solid State
Devices and Materials(SSDM)，2008年，p.1166的值时，在10nm的氧化膜层的情况下，对一个存储器单元(1bit)以施加电压3V进行成型处理时需要1μ秒，因此当按存储器单元的每一个进行成型处理时至少需要15分钟。
这里，考虑通过同时对多个存储器单元进行成型处理来提高成型处理效率，缩短整体的成型时间，但是其中还需解决下述问题。
图3是采用非易失性可变电阻元件的存储器单元阵列的等效电路图，图4表示单位存储器单元的等效电路。二端子型的非易失性可变电阻元件的一个端子与选择晶体管的漏极端子连接，另一端子连接于第二选择线(位线，BL)。选择晶体管的栅极端子连接于第一选择线(字线，WL)，源极端子连接于第三选择线(源极线，SL)。
尝试下述方案，即，在将图4的存储器单元分别在行和列方向上配置成矩阵状的图3的存储器单元阵列中，经由第一选择线WL1施加电压而使选择晶体管为ON状态，对各第二选择线BL1～BL5同时施加成型处理用的电压脉冲，对连接于第一选择线WL1的多个存储器单元的非易失性可变电阻元件VR11～VR15同时进行成型处理。
在各非易失性可变电阻元件的成型处理时间上存在偏差，因此首先第一个存储器单元完成成型处理。这里假设连接于第二选择线BL2的非易失性可变电阻元件VR12的成型先完成。由于在成型处理完成了的存储器单元中引起电阻降低，所以流过第二选择线BL2的电流量伴随着VR12的成型处理的完成而增加，第三选择线SL1的电位上升。于是，不向连接于电位上升了的第三选择线SL1的其它存储器单元供给成型处理所需的电压。
进而，在使成型处理用的电压脉冲在内部电路中产生的情况下，流过第二选择线BL2的电流量伴随着成型处理的完成而增加，由此当超过该电压产生电路的电流驱动能力时，在该电压产生电路中产生的电压降低。因此，不向连接于第三选择线SL1的其它存储器单元供给成型处理所需的电压。
其结果是，成型时间变慢或者在此基础上不再进行成型处理。
发明内容
本发明是鉴于采用二端子构造的非易失性可变电阻元件存储信息的存储器单元阵列的成型处理所涉及的上述问题而做出的，其第一目的在于提供一种非易失性半导体存储装置，其通过对多个存储器单元同时进行成型处理而能够缩短成型时间，第二目的在于提供能够对多个存储器单元同时进行成型处理的控制方法。
本发明的非易失性半导体存储装置具有：存储器单元阵列，其中将在可变电阻的两端担载电极的二端子型的非易失性可变电阻元件的一端子、与通过在二端子间施加的电压控制流过自身的电流量的二端子型的选择元件的一端子、或者通过施加于控制端子的电流或电压控制流过其它二端子间的电流量的三端子型的选择元件的除了上述控制端子之外的其它二端子中的任一方连接，构成存储器单元，将多个上述存储器单元分别在行和列方向上配置为矩阵状而构成上述存储器单元阵列，在上述非易失性半导体存储装置中，通过将属于同一行的上述存储器单元彼此连接的在行方向上延伸的第一选择线、和将属于同一列的上述存储器单元彼此连接的在列方向上延伸的第二选择线，使上述存储器单元阵列内的各上述存储器单元相互连接，上述非易失性可变电阻元件是通过实施成型处理并通过对该非易失性可变电阻元件的两端子间赋予电应力从而电阻状态在两个以上的不同电阻状态间转变并将该转变后的一个电阻状态用于信息的存储的元件，经由上述第一选择线对上述选择元件施加电流或电压，选择连接于同一上述第一选择线的上述成型处理对象的多个上述非易失性可变电阻元件，具有在对上述选择的上述成型处理对象的多个上述非易失性可变电阻元件分别经由不同的上述第二选择线同时施加上述成型处理用的成型电压时，按被施加上述成型电压的上述存储器单元的每一个来感测上述非易失性可变电阻元件的上述成型处理的完成的成型感测电路，进行控制使得不经由与感测到上述成型处理的完成的上述非易失性可变电阻元件连接的上述第二选择线施加上述成型电压。
进而，本发明的非易失性半导体存储装置在上述第一特征基础上，其第二特征在于构成为，上述选择元件是三端子型的选择元件，上述存储器单元中，上述选择元件的上述控制端子连接于上述第一选择线，上述非易失性可变电阻元件的不与上述选择元件连接的一端子、或者上述选择元件的不与上述非易失性可变电阻元件连接的除了上述控制端子之外的一端子中的任一方连接于上述第二选择线，另一方连接于第三选择线，上述成型电压施加于上述第二选择线和上述第三选择线之间。
进而，本发明的非易失性半导体存储装置在上述第一特征基础上，其第三特征在于构成为，上述选择元件是二端子型的选择元件，上述存储器单元中，上述非易失性可变电阻元件的不与上述选择元件连接的一端子、或者上述选择元件的不与上述非易失性可变电阻元件连接的一端子中的任一方连接于上述第一选择线，另一方连接于第二选择线，上述成型电压施加于上述第一选择线和上述第二选择线之间。
进而，本发明的非易失性半导体存储装置在上述第一至第三特征的任一个的基础上，其第四特征在于，上述成型感测电路中，当感测到伴随上述成型处理的完成的流过上述第二选择线的规定位置的电流或者上述第二选择线的规定位置的电位的变动时，停止经由感测到该电流或者电位的变动的上述第二选择线的上述成型电压的施加，将进行该停止工作的电路直接连接或者经由上述第二选择线的解码器连接于施加上述成型电压的上述第二选择线。
本发明的成型处理的控制方法是非易失性半导体存储装置中的非易失性可变电阻元件的成型处理的控制方法，该非易失性半导体存储装置具有：存储器单元阵列，其中将在可变电阻的两端担载电极的二端子型的非易失性可变电阻元件的一端子、与通过在二端子间施加的电压控制流过自身的电流量的二端子型的选择元件的一端子、或者通过施加于控制端子的电流或电压控制流过其它二端子间的电流量的三端子型的选择元件的除了上述控制端子的其它二端子中的任一方连接，构成存储器单元，将多个上述存储器单元分别在行和列方向上配置为矩阵状而构成上述存储器单元阵列，在上述成型处理的控制方法中，通过将属于同一行的上述存储器单元彼此连接的在行方向上延伸的第一选择线、和将属于同一列的上述存储器单元彼此连接的在列方向上延伸的第二选择线，使上述存储器单元阵列内的各上述存储器单元相互连接，上述非易失性可变电阻元件是通过实施上述成型处理并通过对该非易失性可变电阻元件的两端子间赋予电应力从而电阻状态在两个以上的不同电阻状态间转变并将该转变后的一个电阻状态用于信息的存储的元件，上述成型处理的控制方法包含：选择与上述存储器单元阵列内的上述成型处理对象的多个上述存储器单元连接的一条上述第一选择线的步骤；选择与上述存储器单元阵列内的上述成型处理对象的多个上述存储器单元各别地连接的多个上述第二选择线的步骤；对上述选择的多个上述第二选择线同时施加上述成型处理用的成型电压的步骤；感测伴随上述成型处理的完成的流过上述第二选择线的规定位置的电流或者上述第二选择线的规定位置的电位的变动的步骤；以及进行控制使得不向感测到上述电流或电位的变动的上述第二选择线施加上述成型电压的步骤，对连接于同一上述第一选择线的多个上述存储器单元的上述非易失性可变电阻元件同时进行上述成型处理。
根据本发明，在具有将二端子型的非易失性可变电阻元件和选择元件作为单位存储器单元分别在行和列方向上配置成矩阵状的存储器单元阵列的非易失性半导体装置中，通过设置控制单元，使得感测连接于各第二选择线的存储器单元的成型处理的完成，不进行经由与感测到成型处理的完成的存储器单元连接的第二选择线的成型处理用的电压脉冲的施加，从而能够对伴随成型处理的完成的第二选择线的电位的变动进行重置，向尚未完成成型处理的其它存储器单元的非易失性可变电阻元件供给成型处理所需的电压。
这里，选择元件例如是晶体管等三端子型的选择元件或者二极管、变阻器(varistor)等二端子型的选择元件，通过经由第一选择线对选择元件施加电压，从而选择成型对象的多个存储器单元。而且，能够对选择的该成型对象的多个存储器单元经由第二选择线同时施加成型处理用的电压脉冲，进行成型处理。
具体而言，设置感测与完成了成型处理的存储器单元连接的第二选择线中流过的电流或者第二选择线的电位的变动、切断经由感测到该电流或电位的变动的第二选择线的成型处理用的电压脉冲的施加的电路，进行控制使得不经由第二选择线向完成了成型处理的非易失性可变电阻元件施加电压。由此，能够与成为成型处理对象的其它存储器单元的成型处理是否完成无关地，向没有完成成型处理的存储器单元的非易失性可变电阻元件供给成型处理所需的电压。另外，该电路可以通过将组合了逻辑电路和晶体管的电路分别与第二选择线连接而构成。
因此，只要是连接于同一第一选择线的多个存储器单元，就能够同时一起进行成型处理，能够缩短成型时间。
附图说明
图1是表示非易失性可变电阻元件的构造的图。
图2是表示成型处理所需时间的、与在成型处理中施加的电压和可变电阻的膜厚的关系的图。
图3是采用非易失性可变电阻元件的存储器单元阵列的等效电路图、以及是表示现有成型处理的控制方法的问题的图。
图4是表示采用非易失性可变电阻元件的存储器单元的等效电路图。
图5是本发明的第一和第三实施方式的非易失性半导体存储装置的结构框图。
图6是本发明的成型处理的控制方法的流程图。
图7是本发明的成型感测电路的结构例。
图8表示本发明的成型感测电路的成型工作时的时间图。
图9是本发明的第一实施方式的存储器单元阵列的等效电路图、以及是表示本发明的成型处理的工作的图。
图10是本发明的第二实施方式的存储器单元阵列的等效电路图、以及是表示本发明的成型处理的工作的图。
图11是本发明的第二实施方式的存储器单元的等效电路图。
图12是本发明的其它实施方式的非易失性半导体存储装置的结构框图。
图13是本发明的其它实施方式的内置了成型感测电路的第二选择线解码器的结构框图。
具体实施方式
下面，参照附图对本发明的非易失性半导体存储装置的电路结构、存储器单元阵列、以及非易失性可变电阻元件的成型处理的控制方法进行说明。
(第一实施方式)
图5是本发明的一个实施方式的非易失性半导体存储装置(以下称为“本发明装置1”)的电路结构图。本存储装置构成为具备：存储器单元阵列501a、控制电路502、电压产生电路504、第一选择线解码器506、第二选择线解码器508、以及成型感测电路510。
存储器单元阵列501a如图3的等效电路图所示，是将多个包含非易失性可变电阻元件和选择晶体管而成的存储器单元分别在行和列方向上配置为矩阵状的存储器单元阵列。这里，非易失性可变电阻元件是在可变电阻的两端担载电极的二端子型的非易失性可变电阻元件，能够通过实施成型处理并通过对该非易失性可变电阻元件的两端子间赋予电应力而使电阻状态在两个以上的不同电阻状态间转变，将该转变后的一个电阻状态用于信息的存储。选择晶体管例如是MOS晶体管，该非易失性可变电阻元件的一端子与选择晶体管的漏极端子连接而构成存储器单元。选择晶体管的栅极端子连接于在行方向上延伸的第一选择线(字线)，通过第一选择线将属于同一行的存储器单元彼此相互连接。非易失性可变电阻元件的不与选择晶体管连接的一端子连接于在列方向上延伸的第二选择线(位线)，通过第二选择线将属于同一列的存储器单元彼此相互连接。选择晶体管的源极端子连接于在行方向上延伸的第三选择线(源极线)，通过第三选择线将属于同一行的存储器单元彼此相互连接。通过各别地经由第一选择线施加第一选择电压和第一非选择电压的任一个、经由第二选择线施加第二选择电压和第二非选择电压的任一个，从而能够在进行写入、擦除、读出以及成型处理的各工作时，选择由来自外部的地址输入指定的该工作对象的一个存储器单元。另外，在本实施方式中，在该各工作时第三选择线接地，但是也可以施加比接地电压略微上升的微小的偏置电压。
另外，作为在上述存储器单元阵列501a中使用的可变电阻的材料，可以考虑Ti、Fe、Co、Ni、Zr、Nb、Hf、Ta等过渡金属的氧化物，作为电极材料可以考虑Al、Ti、Cu、Ag、Ta、W、Pt或TiN等。例如，在上述存储器单元阵列501a中，通过构成可变电阻材料为氧化钴、电极材料在两电极均为TiN的非易失性可变电阻元件，适宜设计包含选择晶体管的器件构造，从而可以采用公知的标准制造工艺技术制作元件尺寸为0.4μmφ左右的产品，省略对具体的器件构造和制造方法的说明。
控制电路502进行存储器单元阵列501a的写入、擦除、读出的各存储器工作的控制和成型处理的控制。具体而言，控制电路502基于从地址线输入的地址信号、从数据线输入的数据输入、从控制信号线输入的控制输入信号，控制第一选择线解码器506、第二选择线解码器508，控制存储器单元的各存储器工作和成型处理。更具体而言，是具有地址缓冲电路、数据输入输出缓冲电路、控制输入缓冲电路的功能的电路。
电压产生电路504在存储器单元的成型处理时，产生为了选择成型对象的存储器单元所需的第一选择电压、以及使非成型对象的存储器单元成为非选择的第一非选择电压，并赋予给第一选择线解码器506。此外，电压产生电路504对成型对象的所选择的存储器单元产生成型处理用的电压脉冲，并赋予给第二选择线解码器508。此外，电压产生电路504在写入、擦除、读出的各工作时，产生该各工作所需的施加电压，并赋予给第一选择线解码器506和第二选择线解码器508。
第一选择线解码器(字线解码器)506在存储器单元阵列501a的成型工作时，当成型处理对象的存储器单元被指定输入到地址线时，选择与输入到该地址线的地址信号对应的第一选择线，对所选择的第一选择线和非选择的第一选择线，分别各别地施加第一选择电压和第一非选择电压。具体而言，通过对所选择的第一选择线施加电压，仅使与所选择的第一选择线连接的选择晶体管为ON状态。此外，第一选择线解码器506在写入、擦除、读出的各工作时，也用于与该各工作对应的第一选择线的选择。
第二选择线解码器(位线解码器)508在存储器单元阵列501a的成型工作时，当成型处理对象的存储器单元被指定输入到地址线时，选择与输入到该地址线的列选择用的地址信号对应的第二选择线，经由所选择的第二选择线施加成型处理用的电压脉冲。此外，第二选择线解码器508在写入、擦除、读出的各工作时，也用于与该各工作对应的第二选择线的选择。
成型感测电路510例如在存储器单元阵列501a与第二选择线解码器508之间配置，在成型处理时，感测伴随由于成型处理的完成而使存储器单元的非易失性可变电阻元件的电阻降低的情况的流过各第二选择线的电流量、或者第二选择线的电位的变动。具体而言，例如具有如下功能，即，当感测到与各成型处理对象的存储器单元连接的第二选择线的电位的变动时，切断电压产生电路与存储器单元阵列之间的、与完成了成型处理的存储器单元连接的第二选择线上的电流通路。
本发明装置1例如通过按照以下方式工作，从而能够高效地进行存储器单元的成型处理。图6表示本发明的成型处理的控制方法的流程图。
首先，选择一条第一选择线(字线)(#10)。电压产生电路504产生第一选择电压和第一非选择电压，第一选择线解码器506将该第一选择电压向与所选择的第一选择线连接的存储器单元的选择晶体管的栅极端子施加，将该第一非选择电压向与非选择的第一选择线连接的存储器单元的选择晶体管的栅极端子施加。由此能够仅在与所选择的第一选择线连接的存储器单元的非易失性可变电阻元件中流过电流。
接着，选择多个第二选择线(位线)(#11)。这里，是选择存储器单元阵列内的全部的第二选择线。电压产生电路504产生成型处理用的电压脉冲，第二选择线解码器508经由所选择的全部的第二选择线同时施加成型处理用的电压脉冲，使电流从所选择的第二选择线流向第三选择线(源极线)(#12)。
当存储器单元的成型处理完成时，完成了成型处理的存储器单元的非易失性可变电阻元件的电阻降低，在与完成了成型处理的存储器单元连接的第二选择线中流过的电流量增加。因此，在对所选择的第二选择线施加正(负)极性的电压脉冲的情况下，由于第三选择线的寄生电阻等的影响而使第三选择线的电位上升(降低)。同时，由于第二选择线解码器508等、存在于电压脉冲施加路径上的晶体管等负载电路的影响而使与完成了成型处理的存储器单元连接的第二选择线的电位降低(上升)。
成型感测电路510感测与完成了成型处理的存储器单元连接的第二选择线的电位的变动(#13～#14)。当感测到该电位的变动时，能够判断为与感测到该电位的变动的第二选择线连接的存储器单元的成型处理完成了。
接着，进行停止向完成了成型处理的存储器单元的电压施加的控制(#15)。这是通过成型感测电路510切断与完成了成型处理的存储器单元连接的第二选择线上的电流通路来做成的。
其结果是，电流变得不向完成了成型处理的存储器单元流动，因此能够防止第三选择线的电位变动，而且能够防止超过电压产生电路504的驱动能力的电流向第二选择线流动的情况，因此能够向尚未完成成型处理的多个存储器单元的非易失性可变电阻元件供给成型处理所需的电压。由此能够对多个与位线连接的存储器单元同时一起进行成型处理。
当与所选择的全部的第二选择线连接的存储器单元的成型处理完成时(#16)，选择下一个第一选择线，进而选择全部的第二选择线，对与新选择的第一选择线连接的多个存储器单元，同时一起进行成型处理。通过重复该过程，能够对通过第一选择线和第二选择线指定地址的存储器单元阵列内的全部存储器单元，高效地进行成型处理。
图7是成型感测电路的结构例，图7所示的电路L和p型MOS晶体管P分别配置并连接在存储器单元阵列501a和第二选择线解码器508之间的各第二选择线BLn上。成型处理用的电压脉冲VFM的施加路径和第二选择线BLn分别连接于晶体管P的源极端子或漏极端子。晶体管P的栅极端子连接于电路L的输出，利用成型开始信号φFM、电位变动检查开始信号φFMV、第二选择电压信号VBLn这三个输入信号来控制在晶体管P的源极-漏极间流过的电流。
该控制信号φFM、φFMV、VBLn的成型处理时的时间图如图8所示。在成型开始前，φFM处于OFF状态，因此晶体管P为OFF状态，第二选择线BLn通过晶体管P而成为电切断的状态。因此VBLn成为OFF状态(浮置)。
首先在成型处理开始时使φFM和φFMV为ON状态，使晶体管P为ON状态，施加成型电压脉冲。接着，由于感测到第二选择线BLn上的电位的变动，所以使φFMV为OFF状态。此时，在因成型处理的完成而使VBLn降低的情况下，VBLn成为OFF状态而不向晶体管P的栅极端子施加电压，因此电流不在晶体管的源极-漏极间流过，第二选择线BLn被电切断。由此能够停止向与完成了成型的存储器单元连接的第二选择线的成型处理用的电压脉冲VFM的施加。另外，在写入、擦除、读出的各存储器工作时，只要在将该感测电路偏置或者使φFM和φFMV为ON的状态下，施加各存储器工作用的电压，即可。
图9是在图3的存储器单元阵列的各第二选择线上安装图8所示的电路的例子。在图9中，尝试经由第一选择线WL1施加第一选择电压而使选择晶体管为ON状态，对各第二选择线BL1～BL5同时施加正极性的成型处理用的电压脉冲，对与所选择的第一选择线WL1连接的存储器单元同时一起进行成型。
这里，当假设与第二选择线BL2连接的存储器单元的成型处理，比与其它的BL1、BL3～BL5连接的存储器单元先完成时，完成了成型处理的存储器单元的非易失性可变电阻元件VR12从绝缘状态变为1MΩ左右或者其以下的低电阻状态，因此流过第二选择线BL2的电流增加，由于第三选择线侧的寄生电阻的影响而使第三选择线SL1的电位上升。同时，由于第二选择线解码器等的寄生电阻等的影响，使与完成了成型处理的存储器单元连接的第二选择线BL2的电位降低。
当由电路L和p型MOS晶体管P构成的成型感测电路510检测出第二选择线BL2的电位降低时，将第二选择线BL2与存储器单元电切断。由此解除第三选择线SL1的电位上升，向与BL1、BL3～BL5连接的存储器单元的非易失性可变电阻元件赋予原来的成型处理所需的电压，能够再开始成型处理。
通过如上所述地控制成型处理，能够将与同一被选择的第一选择线连接的全部的存储器单元的成型处理所需的时间，抑制在对一个存储器单元的非易失性可变电阻元件进行成型处理时的最长所需时间内。
在本实施例中成型处理所需的时间t，在将各存储器单元的成型时间作为ti秒、将其中最长所需时间作为t0(＝max{ti})秒、将第一选择线(字线)的条数作为Nw条时，成为t≈Nw×t0。与以往所需要的成型时间相比，缩短为第二选择线(位线)的条数分之一。因此，存储器单元的容量越大，第二选择线的条数越增加，则成型所需时间的差越显著，如果是实用容量的话，可以期待缩短90％以上的时间。
(第二实施方式)
本发明的一个实施方式的非易失性半导体存储装置(以下称为“本发明装置2”)，与第一实施方式的本发明装置1同样地，以图5的电路结构图表示，但是存储器单元阵列的构造与本发明装置1不同。本存储装置2构成为具备：存储器单元阵列501b、控制电路502、电压产生电路504、第一选择线解码器506、第二选择线解码器508、成型感测电路510，但是控制电路502、电压产生电路504、成型感测电路510的结构和工作与本发明装置1完全相同，故省略说明。
存储器单元阵列501b如图10的等效电路图所示，是将多个包含非易失性可变电阻元件和选择二极管而成的存储器单元分别在行和列方向上配置为矩阵状的、交叉点构造的存储器单元阵列。这里，非易失性可变电阻元件是在可变电阻的两端担载电极的二端子型的非易失性可变电阻元件，能够通过实施成型处理并通过对该非易失性可变电阻元件的两端子间赋予电应力使电阻状态在两个以上的不同电阻状态间转变，将该转变后的一个电阻状态用于信息的存储。将该非易失性可变电阻元件的一端子与选择二极管的一端子连接而构成二端子型的存储器单元。图11(a)表示该存储器单元的等效电路图。选择二极管的不与非易失性可变电阻元件连接的一端子，连接于在行方向上延伸的第一选择线，通过第一选择线将属于同一行的存储器单元彼此相互连接。非易失性可变电阻元件的不与选择二极管连接的一端子连接于在列方向上延伸的第二选择线，通过第二选择线将属于同一列的存储器单元彼此相互连接。通过各别地经由第一选择线施加第一选择电压和第一非选择电压的任一个、经由第二选择线施加第二选择电压和第二非选择电压的任一个，从而能够在进行写入、擦除、读出以及成型处理的各工作时，选择由来自外部的地址输入指定的该工作对象的一个存储器单元。
另外，作为在上述存储器单元阵列501b中使用的可变电阻的材料，可以考虑Ti、Fe、Co、Ni、Zr、Nb、Ta、Hf等过渡金属的氧化物，作为电极材料可以考虑Al、Ti、Cu、Ag、Ta、W、Pt或TiN等。例如，上述存储器单元阵列501a中，通过构成可变电阻材料为氧化钴、电极材料在两电极均为TiN的非易失性可变电阻元件，适宜设计包含选择二极管的器件构造，从而可以采用公知的标准制造工艺技术制作元件尺寸为0.4μmφ左右的产品，省略对具体的器件构造和制造方法的说明。
第一选择线解码器506在存储器单元阵列的成型处理时，当成型处理对象的存储器单元被指定输入到地址线时，选择与输入到该地址线的地址信号对应的第一选择线，对所选择的第一选择线和非选择的第一选择线，分别各别地施加第一选择电压和第一非选择电压。具体而言，通过对非选择的第一选择线施加正的电压，向与非选择的第一选择线连接的选择二极管施加反向电压，仅向与所选择的第一选择线连接的选择二极管施加正向电压。此外，第一选择线解码器506在写入、擦除、读出的各工作时，也用于与该各工作对应的第一选择线的选择。
第二选择线解码器508在存储器单元阵列的成型处理时，当成型处理对象的存储器单元被指定输入到地址线时，选择与输入到该地址线的列选择用的地址信号对应的第二选择线，经由所选择的第二选择线施加成型处理用的电压脉冲，使电流从第二选择线向第一选择线流过。此外，第二选择线解码器508在写入、擦除、读出的各工作时，也用于与该各工作对应的第二选择线的选择。
上述本发明装置2也与本发明装置1同样地，如图6所示，选择一条第一选择线，选择多条第二选择线，对所选择的全部第二选择线同时施加成型处理用的电压脉冲，使电流从所选择的第二选择线流向第一选择线，成型感测电路感测与完成了成型处理的存储器单元连接的第二选择线的电位的变动，进行停止向完成了成型处理的存储器单元的经由第二选择线的电压施加的控制，由此能够高效地进行成型处理。
另外，上述实施方式是本发明的优选实施方式的一例。本发明的实施方式不限于此，能够在不脱离本发明要点的范围内进行各种变形实施。
(其它实施方式)
下面，对本发明的其它实施方式进行说明。
(1)在上述第一实施方式中，是第三选择线(源极线)在行方向上延伸、将属于行方向的存储器单元彼此连接的结构，但是也可以在列方向上延伸、将属于列方向的存储器单元彼此连接。此外，各第三选择线还可以进一步与共同的布线连接。进而，例如如图12所示，在第一实施方式中的本发明装置1的结构基础上，通过追加第三选择线解码器(源极线解码器)509，可以做成能够经由第三选择线施加写入、擦除、读出和成型处理的各工作所需的电压的结构。
图12是本发明的其它实施方式的非易失性半导体存储装置(以下称为“本发明装置3”)的电路结构图。存储器单元阵列501c与存储器单元阵列501a在构造上有若干不同，第三选择线不是在行方向上而是在列方向上延伸，将属于列方向的存储器单元彼此连接。通过各别地经由第一选择线施加第一选择电压和第一非选择电压的任一个、经由第二选择线施加第二选择电压和第二非选择电压的任一个、经由第三选择线施加第三选择电压和第三非选择电压的任一个，从而能够在进行成型处理和写入、擦除、读出的各工作时，选择由来自外部的地址输入指定的该工作对象的一个存储器单元。控制电路502基于从地址线输入的地址信号、从数据线输入的数据输入、从控制信号线输入的控制输入信号，控制第一选择线解码器506、第二选择线解码器508以及第三选择线解码器509，控制存储器单元的各存储器工作和成型处理。电压产生电路504在写入、擦除、读出和成型处理的各工作时，产生该各工作所需的施加电压，并赋予给第一选择线解码器506、第二选择线解码器508以及第三选择线解码器509。第三选择线解码器509在存储器单元的成型处理和写入、擦除、读出的各工作时，当该各工作对象的存储器单元被指定输入到地址线时，选择与输入到该地址线的地址信号对应的第三选择线，经由所选择的第三选择线施加第三选择电压，对非选择的第三选择线施加第三非选择电压，分别各别地施加与该各工作对应的电压。关于成型处理和写入、擦除、读出的各工作时的第一选择线解码器506和第二选择线解码器508的工作，与本发明装置1相同，省略说明。
成型感测电路510例如在存储器单元阵列501c与第三选择线解码器509之间配置，在成型处理时，感测伴随由于成型处理的完成使存储器单元的非易失性可变电阻元件的电阻降低的情况的、流过各第三选择线的电流量或者第三选择线的电位的变动。具体而言，例如当感测到与各成型处理对象的存储器单元连接的第三选择线的电位的变动时，切断与完成了成型处理的存储器单元连接的第三选择线上的电流通路。由此，电流不在完成了成型处理的存储器单元中流过，能够向尚未完成成型处理的多个存储器单元的非易失性可变电阻元件供给成型处理所需的电压。
上述本发明装置3与本发明装置1同样地，如图6所示，选择一条第一选择线(字线)，选择多个第二选择线(位线)，经由所选择的全部的第二选择线同时施加成型处理用的电压脉冲，从所选择的第二选择线向第三选择线(源极线)流过电流，成型感测电路感测与完成了成型处理的存储器单元连接的第三选择线的电位的变动，进行停止向完成了成型处理的存储器单元的经由第二选择线的电压施加的控制，由此能够高效地进行成型处理。
(2)在上述第一实施方式和其它实施方式中，例示了将第二选择线作为位线、第三选择线作为源极线进行说明，经由位线施加成型处理用的电压脉冲，感测伴随成型处理完成了的存储器单元的非易失性可变电阻元件的电阻降低的情况的、位线或源极线的电位的变动的结构，但是也可以是将第二选择线作为源极线、第三选择线作为位线，经由源极线施加成型处理用的电压脉冲，感测伴随成型处理完成了的存储器单元的非易失性可变电阻元件的电阻降低的情况的、在源极线或位线流过的电位的变动的结构。
(3)在上述第二实施方式中，例示了存储器单元阵列501b是以图11(a)的等效电路图表示的、将非易失性可变电阻元件的一端子与选择二极管的一端子连接并将多个二端子型的存储器单元排列成矩阵状而成的结构，但是并不一定限定于此，例如如图11(b)的等效电路图所示，也可以将两个二极管反向地串联连接而构成变阻器，将非易失性可变电阻元件的一端子与该变阻器的一端子连接而构成二端子型的存储器单元，将多个该存储器单元排列为矩阵状而构成存储器单元阵列。在这种情况下，第一选择线解码器中，对所选择的第一选择线施加第一选择电压，仅对与所选择的第一选择线连接的变阻器施加二极管的击穿电压以上的电压，仅在与所选择的第一选择线连接的存储器单元的非易失性可变电阻元件中流过电流。
(4)在上述第二实施方式中，例示了在存储器单元阵列501b与第二选择线解码器508之间配置成型感测电路510，经由第二选择线施加成型处理用的电压脉冲，感测伴随由于成型完成而使存储器单元的非易失性可变电阻元件的电阻降低的情况的、在各第二选择线中流过的电位的变动的结构，但是也可以是在存储器单元阵列501b与第一选择线解码器506之间配置成型感测电路，经由第一选择线施加成型处理用的电压脉冲，感测伴随由于成型完成而使存储器单元的非易失性可变电阻元件的电阻降低的情况的、在各第一选择线中流过的电位的变动的结构。即，在第二实施方式中，将第一选择线替换为第二选择线、将第二选择线替换为第一选择线，能够再构成本发明装置2。在这种情况下，在图10的等效电路图中，仅是将各存储器单元的选择二极管与非易失性可变电阻元件的配置颠倒。
(5)在上述第一和第二实施方式中，作为成型感测电路510的结构，例示了将图7所示的由电路L和p型MOS晶体管构成的电路连接到存储器单元阵列和第二选择线解码器508之间的第二选择线、或者连接到存储器单元阵列和第三选择线解码器509之间的第三选择线的结构，但是也可以如图13所示，在第二选择线解码器508或第三选择线解码器509内配置该电路。图13是成型感测电路的其它实施方式，图7所示的由电路L和p型MOS晶体管构成的多个感测电路511例如内置于第二选择线解码器508，插入前级的解码器513和后级的解码器514之间。感测电路511的输出被输入后级的解码器514，后级的解码器514在存储器单元的成型处理时，能够通过切换信号从多个第二选择线(例如8条)中选择与成型处理对象的存储器单元连接的第二选择线。
前级的解码器513中，当通过地址输入指定成型处理对象的存储器单元时，选择与该成型处理对象的存储器单元连接的第二选择线所连接的后级的解码器514，将用于向所选择的第二选择线施加的成型处理用的电压脉冲，经由感测电路511向该后级的解码器514施加，并同时将切换信号向该后级的解码器514发送。后级的解码器514基于切换信号从与自身连接的多个第二选择线中选择一个第二选择线，对所选择的第二选择线施加成型处理用的电压脉冲。
感测电路511在成型处理时，当感测到伴随所选择的存储器单元的成型处理的第二选择线的电位的变动时，切断从前级的解码器513向后级的解码器514的电流通路，由此暂时停止向后级的解码器514的成型处理用的电压脉冲的施加。之后，该感测电路511将切换信号向后级的解码器514发送，再选择与后级的解码器514连接并且与尚未完成成型处理的存储器单元连接的下一个第二选择线，向该再选择的第二选择线继续进行成型处理对象的电压脉冲的施加。通过重复进行该过程直到与后级解码器连接的全部第二选择线上所连接的存储器单元的成型处理完成为止，从而能够高效地进行与同一第一选择线连接的全部的存储器单元的成型处理。
这样，随着存储器单元尺寸的缩小化，即使在将图7所示的成型感测电路分别按全部第二选择线的每一个来配置是非现实的情况下，也可以做成能够经由后级的解码器从多个第二选择线中选择成型感测对象的第二选择线。由此，由于能够按多个第二选择线的每一个来连接成型感测电路，所以能够节约成型感测电路的电路占有面积，并且能够高效地进行存储器单元的成型处理。
(6)在上述实施方式中，作为感测与各第二选择线连接的存储器单元的成型处理完成的成型感测电路510的具体结构，例示了感测第二选择线的电位的变动的结构，但是也可以是感测流过第二选择线的电流量的增加的结构。此外，作为成型感测电路510的具体结构例，例示了图7所示的将逻辑电路L和p型MOS晶体管P组合后的电路，但是本发明不限于该电路结构。
(7)此外，在上述实施方式中，是成型感测电路510具有切断与感测到成型完成的存储器单元连接的第二或第三选择线上的电流通路的功能，并进行控制使得不向完成了成型处理的存储器单元的非易失性可变电阻元件施加成型处理用的电压脉冲的结构，但是本发明不限于该结构。例如，当感测到与各成型处理对象的存储器单元连接的第二或第三选择线的电位的变动时，成型感测电路510直接或者经由控制电路向第二选择线解码器508传送成型完成信号，通过接受该信号，并通过第二选择线解码器508进行停止向与完成了成型处理的存储器单元连接的第二选择线的成型电压的施加的控制，从而能获得同样的效果。
本发明可用于非易失性半导体存储装置，特别是可用于具备非易失性可变电阻元件而成的非易失性半导体存储装置的成型处理的控制。

Claims (5)

1.一种非易失性半导体存储装置，其中，
具有：存储器单元阵列，其中将在可变电阻的两端担载电极的二端子型的非易失性可变电阻元件的一端子、与通过在二端子间施加的电压控制流过自身的电流量的二端子型的选择元件的一端子、或者通过施加于控制端子的电流或电压控制流过其它二端子间的电流量的三端子型的选择元件的除了上述控制端子之外的其它二端子中的任一方连接，构成存储器单元，将多个上述存储器单元分别在行和列方向上配置为矩阵状而构成上述存储器单元阵列，
通过将属于同一行的上述存储器单元彼此连接的在行方向上延伸的第一选择线、和将属于同一列的上述存储器单元彼此连接的在列方向上延伸的第二选择线，使上述存储器单元阵列内的各上述存储器单元相互连接，
上述非易失性可变电阻元件是通过实施成型处理并通过对该非易失性可变电阻元件的两端子间赋予电应力从而电阻状态在两个以上的不同电阻状态间转变并将该转变后的一个电阻状态用于信息的存储的元件，
经由上述第一选择线对上述选择元件施加电流或电压，选择连接于同一上述第一选择线的上述成型处理对象的多个上述非易失性可变电阻元件，具有在对上述选择的上述成型处理对象的多个上述非易失性可变电阻元件分别经由不同的上述第二选择线同时施加上述成型处理用的成型电压时，按被施加上述成型电压的上述存储器单元的每一个来感测上述非易失性可变电阻元件的上述成型处理的完成的成型感测电路，进行控制使得不经由与感测到上述成型处理的完成的上述非易失性可变电阻元件连接的上述第二选择线施加上述成型电压。
2.根据权利要求1所述的非易失性半导体存储装置，其中，
上述选择元件是三端子型的选择元件，
上述存储器单元中，
上述选择元件的上述控制端子连接于上述第一选择线，
上述非易失性可变电阻元件的不与上述选择元件连接的一端子、或者上述选择元件的不与上述非易失性可变电阻元件连接的除了上述控制端子之外的一端子中的任一方连接于上述第二选择线，另一方连接于第三选择线，
上述成型电压施加于上述第二选择线和上述第三选择线之间。
3.根据权利要求1所述的非易失性半导体存储装置，其中，
上述选择元件是二端子型的选择元件，
上述存储器单元中，
上述非易失性可变电阻元件的不与上述选择元件连接的一端子、或者上述选择元件的不与上述非易失性可变电阻元件连接的一端子中的任一方连接于上述第一选择线，另一方连接于第二选择线，
上述成型电压施加于上述第一选择线和上述第二选择线之间。
4.根据权利要求1～3任一项所述的非易失性半导体存储装置，其中，
上述成型感测电路中，当感测到伴随上述成型处理的完成的流过上述第二选择线的规定位置的电流或者上述第二选择线的规定位置的电位的变动时，停止经由感测到该电流或者电位的变动的上述第二选择线的上述成型电压的施加，将进行该停止工作的电路直接连接或者经由上述第二选择线的解码器连接于施加上述成型电压的上述第二选择线。
5.一种成型处理的控制方法，其是非易失性半导体存储装置中的非易失性可变电阻元件的成型处理的控制方法，该非易失性半导体存储装置具有：存储器单元阵列，其中将在可变电阻的两端担载电极的二端子型的非易失性可变电阻元件的一端子、与通过在二端子间施加的电压控制流过自身的电流量的二端子型的选择元件的一端子、或者通过施加于控制端子的电流或电压控制流过其它二端子间的电流量的三端子型的选择元件的除了上述控制端子的其它二端子中的任一方连接，构成存储器单元，将多个上述存储器单元分别在行和列方向上配置为矩阵状而构成上述存储器单元阵列，在上述成型处理的控制方法中，
通过将属于同一行的上述存储器单元彼此连接的在行方向上延伸的第一选择线、和将属于同一列的上述存储器单元彼此连接的在列方向上延伸的第二选择线，使上述存储器单元阵列内的各上述存储器单元相互连接，
上述非易失性可变电阻元件是通过实施上述成型处理并通过对该非易失性可变电阻元件的两端子间赋予电应力从而电阻状态在两个以上的不同电阻状态间转变并将该转变后的一个电阻状态用于信息的存储的元件，
上述成型处理的控制方法包含：
选择与上述存储器单元阵列内的上述成型处理对象的多个上述存储器单元连接的一条上述第一选择线的步骤；
选择与上述存储器单元阵列内的上述成型处理对象的多个上述存储器单元各别地连接的多个上述第二选择线的步骤；
对上述选择的多个上述第二选择线同时施加上述成型处理用的成型电压的步骤；
感测伴随上述成型处理的完成的流过上述第二选择线的规定位置的电流或者上述第二选择线的规定位置的电位的变动的步骤；以及
进行控制使得不向感测到上述电流或电位的变动的上述第二选择线施加上述成型电压的步骤，
对连接于同一上述第一选择线的多个上述存储器单元的上述非易失性可变电阻元件同时进行上述成型处理。
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