CN103765520A - 利用双区块编程的非易失性存储系统 - Google Patents

利用双区块编程的非易失性存储系统 Download PDF

Info

Publication number
CN103765520A
CN103765520A CN201280020447.4A CN201280020447A CN103765520A CN 103765520 A CN103765520 A CN 103765520A CN 201280020447 A CN201280020447 A CN 201280020447A CN 103765520 A CN103765520 A CN 103765520A
Authority
CN
China
Prior art keywords
block
volatile memory
memory device
data line
group
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201280020447.4A
Other languages
English (en)
Other versions
CN103765520B (zh
Inventor
颜天鸿
茨-义·刘
罗伊·E·朔伊尔莱因
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SanDisk Technologies LLC
Original Assignee
SanDisk 3D LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SanDisk 3D LLC filed Critical SanDisk 3D LLC
Publication of CN103765520A publication Critical patent/CN103765520A/zh
Application granted granted Critical
Publication of CN103765520B publication Critical patent/CN103765520B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/73—Array where access device function, e.g. diode function, being merged with memorizing function of memory element
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/77—Array wherein the memory element being directly connected to the bit lines and word lines without any access device being used

Landscapes

  • Semiconductor Memories (AREA)

Abstract

公开了一种非易失性存储系统，其包括：多个区块的非易失性存储元件；多条字线，连接至多个区块的非易失性存储元件，以使得每条字线连接至相邻区块的非易失性存储元件；多条位线，连接至多个区块的非易失性存储元件；多组字线驱动器，使得每组字线驱动器位于两个相邻区块之间，用于驱动连接至两个相邻区块的字线；全局数据线；与位线选择性通信的本地数据线；一个或多个选择电路，选择性地将全局数据线连接至所选择的本地数据线并且将未选择的本地数据线连接至一个或多个未选择的位线信号；以及控制电路系统，与一个或多个选择电路和全局数据线通信。控制电路系统通过经由全局数据线和一个或多个选择电路对连接至两个相邻区块的字线施加编程信号以及对适当的位线施加编程信号来对两个相邻区块的非易失性存储元件同时编程。

Description

利用双区块编程的非易失性存储系统
技术领域
本发明涉及数据存储技术。
背景技术
半导体存储器已经变得越来越广泛用于各种电子装置。例如，在蜂窝电话、数字照相机、个人数字助理、移动计算装置、非移动计算装置以及其它装置中使用非易失性半导体存储器。当在消费类电子装置中使用半导体存储器时，期望最小化半导体存储器所使用的功率量，以便节省主机电子装置的电池。另外，消费者通常希望半导体存储器以足够的速度运行，使得存储器不减慢主机电子装置的操作。
附图说明
图1是存储器系统的一个实施例的框图。
图2是存储器单元的一个实施例的简化透视图。
图3是描绘可逆电阻切换元件的I-V特性的图。
图4A是三维存储器阵列的一个实施例的一部分的简化透视图。
图4B是三维存储器阵列的一个实施例的一部分的简化透视图。
图5A描绘了存储器系统的俯视图。
图5B描绘了三维存储器的一个实施例的层的子组。
图6描绘了存储器阵列的一种示例结构。
图7描绘了存储器阵列的两个存储条（stripe）的结构的一个实施例。
图8描绘了隔区（bay）的一个实施例。
图9是数据线以及用于将位线经由数据线连接至列控制电路系统的选择电路的一个实施例的示意图。
图10是选择电路的一个实施例的示意图。
图11是复用器电路的一个实施例的示意图。
图12描绘了存储器阵列的一部分。
图13描绘了存储器阵列和支持电路系统的一部分。
图14描绘了存储器阵列和支持电路系统的一部分。
图15是描述用于对数据进行编程的处理的一个实施例的流程图。
图16描绘了存储器阵列的一部分。
具体实施方式
公开了一种非易失性存储系统，该非易失性存储系统减小了对数据进行编程所需的功率量，并且允许对非易失性存储系统中的更多存储器单元同时编程。在一个示例实施例中，非易失性存储系统包括多个区块的非易失性存储元件。在一些设计中，当区块被选择用于编程时，将部分地选择其它相邻区块，以使得相邻区块的某一部分将具有反向偏置的存储器单元。尽管相邻区块中的这些反向偏置的存储器单元不会经历编程以使得其改变数据状态，但是这些存储器单元将经历反向偏置存储器单元电流。如果足够的存储器单元被反向偏置，那么非易失性存储系统将消耗比所需功率多的功率。为了减缓该情形，提出了对共享字线驱动器的两个相邻区块同时编程。与被选择用于编程的存储器单元的数量相比，这样的方案减少了反向偏置的、未选择/部分选择的存储器单元的数量，这有助于系统的功耗。当由于字线驱动器可以位于两个区块之间而所选择的所有存储器单元两端的总有效IR压降会更有限（例如，在正对存储器单元进行编程中）时，对共享字线驱动器的两个相邻区块同时编程还允许对更多存储器单元同时编程。将在下面更详细地讨论这些概念。
图1是描绘可以实现本文所描述的技术的存储器系统100的一个示例的框图。存储器系统100包括存储器阵列102，存储器阵列102可以是存储器单元的二维或三维阵列。在一个实施例中，存储器阵列102是整体式三维存储器阵列。存储器阵列102的阵列端子线包括被构成为行的各层的字线以及被构成为列的各层的位线。然而，也可以实现其它定向。
整体式三维存储器阵列是多个存储器级在没有插入衬底的情况下形成在单个衬底（诸如晶片）之上的存储器阵列。形成一个存储器级的层直接沉积或生长在一个或多个现有级的层之上。相反，如在Leedy，美国专利第5,915,167号，“Three Dimensional Structure Memory（三维结构存储器）”中，已通过在分离的衬底上形成存储器级并且将存储器级粘附在彼此上面来构造堆叠式存储器。可以在接合之前使衬底变薄或将其从存储器级中移除，但由于存储器级最初形成在分离的衬底之上，因此这样的存储器不是真正的整体式三维存储器阵列。
存储器系统100包括行控制电路系统120，行控制电路系统120的输出108连接至存储器阵列102的相应字线。出于本文的目的，连接可以是直接连接或间接连接（例如，经由一个或多个其它部件）。行控制电路系统120从系统控制逻辑电路130接收一组M个行地址信号以及一个或多个不同控制信号，并且通常可以包括诸如行解码器122、阵列驱动器124以及用于读取操作和编程操作两者的区块选择电路系统126的电路。
存储器系统100还包括列控制电路系统110，列控制电路系统100的输入/输出106连接至存储器阵列102的相应位线。列控制电路系统110从系统控制逻辑电路130接收一组N个列地址信号以及一个或多个不同控制信号，并且通常可以包括诸如列解码器112、驱动器电路系统114、区块选择电路系统116和感测放大器118的电路。在一个实施例中，感测放大器118向位线提供信号并且感测位线上的信号。在本文中可以使用本技术领域中已知的各种感测放大器。
系统控制逻辑电路130从控制器134接收数据和命令，并且向控制器134提供输出数据。控制器134与主机进行通信。系统控制逻辑电路130可以包括一个或多个状态机、寄存器以及用于控制存储器系统100的操作的其它控制逻辑电路。在其它实施例中，系统控制逻辑电路130从主机直接接收数据和命令，并且向该主机提供输出数据，这是因为系统控制逻辑电路130包括控制器的功能。
在一个实施例中，系统控制逻辑电路130、列控制电路系统110、行控制电路系统120和存储器阵列102形成在同一集成电路上。例如，系统控制逻辑电路130、列控制电路系统110和行控制电路系统120可以形成在衬底的表面上，而存储器阵列102是形成在衬底上方（因此，在系统控制逻辑电路130、列控制电路系统110和行控制电路系统120的全部或一部分上方）的整体式三维存储器阵列。在一些情况下，控制电路系统的一部分可以与部分存储器阵列一样形成在相同的层上。关于与图1的实施例类似的适当实施例的更多信息可以在下列美国专利中找到：美国专利6,879,505；美国专利7,286,439；美国专利6,856,572；以及美国专利7,359,279，这些专利的全部内容通过引用合并于此。控制器134可以位于与图1中所描绘的其它部件相同或不同的衬底上。可以将控制器134、系统控制逻辑电路130、列控制电路系统110、列解码器112、驱动器电路系统114、区块选择116、感测放大器118、行控制电路系统120、行解码器122、阵列驱动器124和/或区块选择126单独地或以任意组合看作控制电路系统或者一个或多个控制电路。
存储器阵列102包括多个存储器单元。在一个实施例中，每个存储器单元包括换向（steering）元件（例如，二极管）和电阻元件。在一种示例实现中，存储器单元可以是这样的单元：它们可以被编程一次并被读取多次。一种示例存储器单元包括在上导体与下导体之间的交叉点处形成的、层的导柱（pillar）。在一个实施例中，导柱包括与诸如反熔丝层的状态改变元件串联连接的换向元件（诸如二极管）。当反熔丝层完整时，该单元在电学上为开路。当反熔丝层破裂时，该单元在电学上是与破裂的反熔丝层的电阻串联的二极管。存储器单元的示例可以在如下专利中找到：美国专利6,034,882；美国专利6,525,953；美国专利6,952,043；美国专利6,420,215；美国专利6,951,780；以及美国专利7,081,377。
在另一实施例中，存储器单元是可重写的。例如，第2006/0250836号美国专利申请公布描述了包括与可逆电阻切换元件串联耦接的二极管的可重写非易失性存储器单元，该专利申请公布的全部内容通过引用合并于此。可逆电阻切换元件包括具有可以在两个或更多个状态之间可逆切换的电阻的可逆电阻切换材料。例如，可逆电阻切换材料在制造时可以处于初始高阻态，在施加第一电压和/或电流时，可切换至低阻态。施加第二电压和/或电流可以将可逆电阻切换材料返回至高阻态。可替选地，可逆电阻切换元件在制造时可以处于初始低阻态，在施加适当的电压和/或电流时，可逆地可切换至高阻态。一个阻态可以表示二进制的“0”，而另一阻态可以表示二进制的“1”。可以使用多于两个的数据状态/阻态，使得存储器单元存储两位或更多位数据。在一个实施例中，将电阻从高阻态切换至低阻态的处理被称为置位（SET）操作。将电阻从低阻态切换至高阻态的处理被称为复位（RESET）操作。高阻态与二进制数据“0”相关联，而低阻态与二进制数据“1”相关联。在其它实施例中，置位以及复位和/或数据编码可以是可逆的。在一些实施例中，首次对电阻切换元件进行置位需要比正常电压高的电压，并且被称为形成（FORMING）操作。
图2是存储器单元150的一个示例的简化透视图，该存储器单元150包括位于第一导体166与第二导体168之间且串联耦接的可逆电阻切换元件162、换向元件164以及阻挡层（barrier）165。
可逆电阻切换元件162包括具有可以在两个或更多个状态之间可逆切换的电阻的可逆电阻切换材料170。在一些实施例中，可逆电阻切换材料170可以由金属氧化物形成。可以使用各种不同的金属氧化物。在一个示例中，使用了氧化镍。
在至少一个实施例中，通过使用选择性沉积工艺，氧化镍层可以在该氧化镍层没有被蚀刻的情况下用在可逆电阻切换材料中。例如，可逆电阻切换元件可以通过采用沉积工艺（诸如电镀、无电沉积等）来形成，以选择性地将含镍层仅沉积在衬底上方所形成的导体表面上。以这种方式，仅对衬底上的导电表面进行图案化和/或蚀刻（在沉积含镍层之前）而不对含镍层进行图案化和/或蚀刻。
在至少一个实施例中，可逆电阻切换材料170包括通过选择性地沉积镍然后使镍层氧化而形成的氧化镍层的至少一部分。例如，Ni、NixPy或镍的另一类似形式可以使用无电沉积、电镀或类似选择性工艺来选择性地沉积，然后被氧化以形成氧化镍（例如，使用快速热氧化或另一氧化工艺）。在其它实施例中，氧化镍本身可以选择性地沉积。例如，含NiO层、含NiOx层或含NiOxPy层可以使用选择性沉积工艺来选择性地沉积在换向元件上方，然后被退火和/或氧化（必要时）。在其它实施例中，可以通过原子层沉积工艺、使用含铪的前驱物质来沉积氧化铪。
可以选择性地沉积其它材料，然后在必要时使其退火和/或氧化，以形成用于存储器单元中的可逆电阻切换材料。例如，可以诸如通过电镀选择性地沉积Nb、Ta、V、Al、Ti、Co、股镍合金等的层，并且将其氧化，以形成可逆电阻切换材料。
例如，如Rose等人在第5,541,869号美国专利中更全面地描述的，另一种可变电阻材料为掺杂有V、Co、Ni、Pd、Fe或Mn的非晶硅。由Ignatiev等人在第6,473,332号美国专利中教导了另一类材料：这些材料为钙钛矿材料，诸如Pri-XCaXMnO3(PCMO)、La1-XCaXMnO3(LCMO)、LaSrMnO3(LSMO)或GdBaCoXOY(GBCO)。如由Jacobson等人在第6,072,716号美国专利中教导的，该可变电阻材料的另一选择为包括例如混合到塑料聚合物中的炭黑颗粒或石墨的碳聚合物膜。另一示例是使用碳纳米管作为可逆电阻切换材料。
Campbell等人在美国专利申请2003/0045054中以及Campbell在美国专利申请2003/0047765中教导了另一材料。该材料掺杂了化学式AXBY的硫属化物玻璃，其中A包括周期表的IIIA组（B、Al、Ga、In、Ti）、IVA组（C、Si、Ge、Sn、Pb）、VA组（N、P、As、Sb、Bi）或VIIA组（F、CI、Br、I、At）中的至少一个元素，其中B选自S、Se和Te及其混合物。掺杂物选自贵金属和过渡金属，包括Ag、Au、Pt、Cu、Cd、Ir、Ru、Co、Cr、Mn或Ni。该硫属化物玻璃（非晶态硫属化物，不为结晶状态）形成在与移动金属离子的储存器相邻的存储器单元中。一些其它固态电解质材料可以替代硫属化物玻璃。其它可变电阻材料包括非晶碳、石墨和碳纳米管。其它材料也可以与本文中所描述的技术一起使用。
与使用可逆电阻切换材料来制造存储器单元有关的更多信息可以在美国专利申请公布2009/0001343“Memory Cell That Employs ASelectively Deposited Reversible Resistance Switching Element andMethods of Forming The Same（使用选择性地沉积的可逆电阻切换元件的存储器单元以及形成该存储器单元的方法）”中找到，该专利申请公布的全部内容通过引用合并于此。另外的信息还可以在2008年12月19日提交的第2009/0323391号美国专利申请“Reverse Set With Current Limitfor Non-Volatile Storage（关于非易失性存储装置的电流限制的可逆设置）”中找到，该专利申请的全部内容通过引用合并于此。
可逆电阻切换元件162包括电极172和电极174。电极172位于可逆电阻切换材料170与导体168之间。在一个实施例中，电极172由铂制成。电极174位于可逆电阻切换材料170与换向元件164之间。在一个实施例中，电极174由氮化钛制成，并且用作阻挡层（barrier layer）。在另一实施例中，电极174为n+掺杂多晶硅，电阻切换材料170为氧化铪，以及电极172为氮化钛。
换向元件164可以是二极管或通过对可逆电阻切换元件162两端的电压和/或经过可逆电阻切换元件162的电流进行选择性地限制而展现非欧姆导电的其它合适的换向元件。以这种方式，存储器单元150可以用作二维或三维存储器阵列的一部分，并且数据可以被写入存储器单元150和/或从存储器单元150读取而不影响阵列中的其它存储器单元的状态。换向元件164可以包括诸如垂直多晶p-n或p-i-n二极管的任何合适的二极管，无论是二极管的n区在p区之上而指向上，还是二极管的p区在n区之上而指向下。
在一些实施例中，换向元件164可以是由多晶半导体材料（诸如多晶硅、多晶硅锗合金、多晶锗或任何其它合适的材料）形成的二极管。例如，换向元件164可以是包括重掺杂n+多晶硅区182、在该n+多晶硅区182之上的轻掺杂或本征（无意地掺杂）多晶硅区180以及在本征区180之上的重掺杂p+多晶硅区186的二极管。在一些实施例中，薄的（例如，几百埃以下）锗层和/或硅锗合金层（未示出）（其中，当使用硅锗合金成时具有约10%以上的锗）可以形成在n+多晶硅区182上以防止和/或减少掺杂物从n+多晶硅区182迁移到本征区180中，例如，如在2005年12月9日提交的、题目为“DEPOSITED SEMICONDUCTOR STRUCTURE TOMINIMIZE N-TYPE DOPANT DIFFUSION AND METHOD OFMAKING（最小化N型掺杂物扩散的沉积半导体结构及制作方法）”的第2006/0087005号美国专利申请公布中所描述的，该专利申请公布的全部内容通过引用合并于此。应当理解的是，n+区和p+区的位置可以对调。当换向元件164由沉积硅（例如，非晶体的或多晶体的）制造时，一个实施例可以包括在二极管上形成的硅化物层，以将沉积硅置于低阻态。
如在第7,176,064号美国专利“Memory Cell Comprising aSemiconductor Junction Diode Crystallized Adjacent to a Silicide（包括与硅化物结晶相邻的半导体结二极管的存储器单元）”中所描述的，诸如钛和/或钴的硅化物形成材料在退火期间与沉积硅反应以形成硅化物层，该专利的全部内容通过引用合并于此。硅化钛与硅化钴的晶格间距接近于硅的晶格间距，并且似乎这样的硅化物层可以在沉积硅结晶时用作相邻沉积硅的“结晶模板”或“种子”（例如，硅化物层在退火期间加强硅二极管的结晶结构）。因此，提供了低电阻的硅。对于硅锗合金和/或锗二极管而言可以获得类似的结果。
导体166和导体168包括任何合适的导电材料，诸如钨、任何适合的金属、重掺杂半导体材料、导电硅化物、导电硅锗化物或导电锗化物等。在图2的实施例中，导体166和导体168是轨道形状的并且在不同方向（例如，彼此基本上垂直）上延伸。可以使用其它导体形状和/或构造。在一些实施例中，可以将阻挡层、粘附层和/或抗反射涂层等（未示出）与导体166和168一起使用，以改进装置性能和/或有助于装置制造。在一个实施例中，导体166和导体168可以是位线或字线。
尽管在图2中可逆电阻切换元件162被示为位于换向元件164之上，但应当理解的是，在替选的实施例中，可逆电阻切换元件162可以位于换向元件164之下。
尽管图2示出了存储器单元的一个示例，但本文中所公开的技术不需要一种特定类型或结构的存储器单元。可以使用多种不同类型的存储器单元。
图3示出了金属氧化物可逆电阻切换元件的一个示例实施例的电压与电流的曲线图。线250表示可逆电阻切换元件在处于高阻态时的I-V特性。线252表示可逆电阻切换元件在处于低阻态时的I-V特性。为了确定可逆电阻切换元件处于哪种状态，施加电压并且测量所得到的电流。较高的测量电流（参见线252）表示可逆电阻切换元件处于低阻态。较低的测量电流（参见线250）表示可逆电阻切换元件处于高阻态。应注意，具有不同I-V特性的可逆电阻切换元件的其它变型也可以与本文中的技术一起使用。
当处于高阻态（参见线250）时，如果向存储器单元施加电压Vset和足够的电流，那么可逆电阻切换元件将被置位为低阻态。线254示出了当施加VSET时的行为。电压将保持相当恒定并且电流将朝着Iset_limit增大。在某点处，可逆电阻切换元件将被置位，并且装置行为将基于线252。应注意，可逆电阻切换元件第一次被置位时，需要Vf（形成电压）来对该装置进行置位。此后，可以使用VSET。形成电压Vf可以大于VSET。
当处于低阻态（参见线252）时，如果向存储器单元施加电压VRESET和足够的电流（Ireset），那么可逆电阻切换元件将被复位为高阻态。线256示出了当施加VRESET时的行为。在某点处，可逆电阻切换元件将被复位，并且装置行为将基于线250。
在一个实施例中，Vset约为5伏特，Vreset约为3伏特、Iset_limit约为5μA以及Ireset电流可以高达30μA。在一些实施例中，Vset可以低于Vreset，不需要形成操作以及/或者置位和复位所需的时间可以不同。
对可逆电阻切换材料的电阻进行置位和复位的编程操作在本领域中是已知的。对可逆电阻切换材料的电阻进行置位和复位的电路的很多不同实现是已知的，并且可以与本文中所描述的技术一起使用。置位和复位的示例可以在如下专利申请中找到：2008年12月19日提交的“Reverse SetWith Current Limit for Non-Volatile Storage（关于非易失性存储装置的电流极限的可逆设置）”的美国专利申请2009/0323391，其全部内容通过引用合并于此；美国专利申请2007/0072360，其全部内容通过引用合并于此；以及美国专利申请2007/0008785，其全部内容通过引用合并于此。
在一些实施例中，提供、控制和/或限制通过存储器单元的电流的电路可以远离存储器单元。该距离对于整体式三维存储器阵列会是更大的问题，在该整体式三维存储器阵列中，控制电路系统在衬底表面上，并且存储器单元在三维存储器阵列的上层上（如上所述）。由于该距离，导电路径可以变得相当长，这对于线而言产生了相对大的电容。在一些情况下，在存储器单元被置位之后，这些线上的电容电荷将随后通过存储器单元散逸，这可以使得额外的电流通过可逆电阻切换元件。该额外的电流可以使得可逆电阻切换元件置位为使得难以或不可能使该元件复位的低电阻值。提出的一种解决方案是：在置位操作期间对位线和数据总线进行放电，使得在已经实现置位之后，将随后通过存储器单元驱动不需要的电流。在该实施例中，将在置位操作期间对二极管进行正向偏置，并且将Vset作为脉冲（或其它形式）施加到存储器单元。Vset脉冲短于对可逆电阻切换元件进行置位所需的时间，使得需要来自位线和数据总线的电荷以提供不是由Vset脉冲提供的额外电荷。例如，使用电压脉冲来对连接至存储器单元的位线进行充电。由于其寄生电容，位线将保持电荷。在被充电（charged up）之后，位线将从电压源切断，使得位线浮置。然后，位线上的电荷将通过存储器单元散逸至数据线，使得存储器单元置位。该电容放电方法的一个示例可以在2008年12月19日提交的美国专利申请2009/0323393“Capacitive Discharge Method For Writing To Non-VolatileMemory（用于写入非易失性存储器的电容放电方法）”中找到，该申请的全部内容通过引用合并于此。
在一些实施例中，可以在置位操作之后进行验证操作以查看置位操作是否成功。如果没有成功，那么可以再次尝试置位操作。在一种示例实现中，验证操作为读取操作。因此，系统控制逻辑电路130将首先使得一个或多个存储器单元被编程（置位或复位），然后读取所编程的所有存储器单元。如果所读取的数据与待编程的数据匹配，那么该处理结束。如果所读取的数据中的部分与被编程的数据不匹配（最有可能因为编程不成功），那么重复编程。
存储器阵列102可包括很多存储器单元。图4A是整体式三维阵列102的一部分的简化透视图，该整体式三维阵列102包括位于第二存储器级220之下的第一存储器级218。在图4A的实施例中，各存储器级218和220均包括交叉点阵列形式的多个存储器单元200。应当理解的是，另外的层（例如，级间电介质）可以存在于第一存储器级218与第二存储器级220之间，但为了简化在图4A中没有示出。可以使用其它存储器阵列配置，同样可以使用另外的存储器级。在图4A的实施例中，所有二极管可以“指向”相同的方向（诸如，向上或向下），这依赖于是否采用了具有位于二极管的底部或顶部的p掺杂区的p-i-n二极管，从而简化了二极管制造。存储器单元200可以与存储器单元150相同或不同。
图4B是整体式三维阵列102的第二实施例的一部分的简化透视图，该整体式三维阵列102包括位于第二存储器级221之下的第一存储器级219。图4B的存储器阵列包括多个存储器单元200。对于第一存储器级219，存储器单元200位于位线组207与字线组209之间并且连接到位线组207与字线组209。对于第二存储器级221，存储器单元200位于位线组210与字线组209之间并且连接到位线组210与字线组209。如图4B所示，第一存储器级的上部导体可以用作位于第一存储器级之上的第二存储器级的下部导体。附加信息在第6,952,030号美国专利“High-DensityThree-Dimensional Memory Cell（高密度三维存储器单元）”中被描述，该专利的全部内容通过引用合并于此。
在图4B的实施例中，在相邻的存储器级上的二极管（或其它换向装置）优选地指向相反方向，如在2007年3月27日提交的题目为“Methodto Form Upward Pointing P-I-N Diodes Having Large And UniformCurrent（形成具有大且均匀的电流的上指P-I-N二极管的方法）”的第20070190722号美国专利申请公布中所描述的，该申请公布的全部内容通过引用合并于此。例如，第一存储器级219的二极管可以是如由箭头A1所示的上指二极管（例如，其中p区在二极管底部），而第二存储器级221的二极管可以是如由箭头A2所示的下指二极管（例如，其中n区在二极管底部），或者反之亦然。
在整体式三维存储器阵列的一个实施例中，位线沿第一方向布置在，并且字线沿垂直于位线的第二方向布置。在具有附加的存储器单元层的整体式三维存储器阵列中，会存在附加的字线层和位线层。支持电路系统（例如，列控制电路系统110、行控制电路系统120和系统控制逻辑电路130）布置在衬底的表面上，其中存储器阵列被制造在支持电路系统的全部或一部分之上。例如，图5A示出了位于衬底280上方的存储器阵列102的俯视图。支持电路系统282位于衬底280的表面上。存储器阵列102位于支持电路系统282之上。支持电路系统282中的部分在存储器阵列102之下。支持电路系统282中的部分在存储器阵列102外。根据“在存储器阵列外”，意味着存储器阵列不位于电路系统上方，该电路系统在存储器阵列外。
描绘集成电路的各个层的图5B示出了位于衬底之上的存储器阵列。存储器阵列包括位线层BL0、BL1和BL2以及字线层WL0和WL1。在其它实施例中，还可以实现附加的位线层和字线层。实现半导体存储器系统的集成电路还包括用于在支持电路系统的不同部件之间以及在支持电路系统与位线和字线之间对信号进行路由的多个金属层。这些金属层布置在衬底的表面上所实现的支持电路系统之上并且在存储器阵列之下。图5B示出了用于进行路由的两个金属层R1和R2；然而，其它实施例可以包括多于或少于两个的金属层。在一个示例中，这些金属层R1和R2由具有相对高的电阻和电容的钨（约1.5欧姆/平方）形成。
用于在存储器系统的不同部件之间对信号进行路由的一个或多个金属层可以位于存储器阵列之上。图5B示出了在存储器阵列之上的一个这样的金属层，被标记为顶部金属层。在一个示例中，顶部金属层由铝或铜（约0.05欧姆/平方）形成，其具有比层R1和层R2的电阻和电容小的电阻和电容。金属层R1和R2不是使用与用于顶部金属相同的材料相同的材料来实现的，因为用于R1和R2的金属必须经受用于在R1和R2顶部制造存储器阵列的处理步骤。
可以添加通孔以在相邻的金属层之间进行连接。可以添加过孔（zia）以在不相邻的层之间进行连接。过孔是多层通孔，并且可以连接多于两层（在这个情况下，过孔看起来像阶梯）。
如图6中所描述的，存储器阵列102被细分成存储条。每个存储条被划分成区块，并且区块被分组成隔区。在一个实施例中，每个区块包括两个存储条。在其它实施例中，一个隔区可以在一个存储条或一个存储条的一部分中实现。在一些实现中，隔区可以跨越两个或更多个存储条的全部或部分而实现。每个隔区包括多个区块。隔区中的区块数量可以不同。
图7示出了两个存储条（存储条0和存储条1）的一个示例实现，其中每个隔区（隔区0、隔区1、…、隔区N）跨越两个相邻存储条的一部分而实现。例如，隔区0部分在存储条0中以及部分在存储条1中。因此，在图7的示例中，隔区包括两个存储条中的存储器单元。存储条中的隔区数量可以不同。图7示出了在存储条的相对侧（例如，顶部和底部）的列控制电路系统110以及在存储条的不同的相对侧（例如，左侧和右侧）的行控制电路系统。
图8提供了跨越两个存储条（例如，存储条0和存储条1）实现的一个示例隔区（例如，隔区0）的更多细节。在一个实施例中，隔区具有64个区块，其中区块0、区块1、…、区块31在存储条0中，而区块32、区块33、…、区块63在存储条1中。然而，其它实施例可以实现不同数量的区块。
区块是连续的一组存储器单元，其具有一般未被解码器、驱动器、感测放大器和输入/输出电路所中断的连续字线和位线。这样做出于各种原因。例如，遍历字线和位线的、由这些线的电阻和电容引起的信号延迟（即，RC延迟）在大阵列中可能非常显著。可以通过将大阵列细分为一组较小子阵列以使得每条字线和/或每条位线的长度减小，从而减小这些RC延迟。作为另一示例，与访问一组存储器单元相关联的功率会对在给定存储周期期间可以同时访问的存储器单元的数量规定上限。因此，往往将大存储器阵列细分为较小子阵列以减少被同时访问的存储器单元的数量。集成电路可以包括一个或多于一个的存储器阵列。
图8示出了区块0的位线的子组。衬底比存储器阵列宽；因此，列控制电路系统110的部分可以从存储器阵列下方突出，以便于使用过孔和通孔连接至R1、R2、顶部金属和位线，而列控制电路系统110的其它部分可以位于存储器阵列下方。列控制电路系统110（包括解码器和感测放大器）被划分成两组电路，其中每组电路位于集成电路的相对侧（例如，A侧和B侧），使得列控制电路系统110的一组电路从存储器阵列的第一侧（A侧）突出，以及列控制电路系统110的第二组电路从存储器阵列的相对侧（B侧）突出。区块的一半位线连接至在A侧的列控制电路系统110的一组电路，以及区块的另一半位线连接至在B侧的列控制电路系统110的第二组电路。在一个实施例中，这两组位线交织，使得所有其它位线连接至在A侧的列控制电路系统110以及插入的位线连接至在B侧的列控制电路系统110。这可以是如下情况：从A侧挑选两条相邻的位线以及从B侧挑选接下来的2条。这依赖于处理。类似地布置隔区中的其它区块（例如，B侧和C侧等）。在一个实施例中，位线在上部区块与下部区块之间共享。例如，存储条1的区块32中的偶数位线与存储条0的区块0中的偶数位线共享。类似地，存储条1的区块32中的奇数位线与存储条0的区块0中的奇数位线共享。以这种方式，列控制电路系统110可以对其上部区块或底部区块的位线进行解码和驱动。
在一组实施例中，字线（图8中未描绘）将由两个相邻区块共享。例如，连接至区块1的字线的一半还连接至区块0，以及连接至区块1的字线的另一半还连接至区块2。在一个示例实现中，连接至区块1的所有其它字线还连接至区块0，其中插入的字线还连接至区块2。对于两个相邻区块共享字线的实施例中，字线驱动器可以位于衬底上且在两个相邻区块之间。例如，连接至区块0和区块1的字线将由位于区块0与区块1之间的字线驱动器驱动。以这种方式，字线驱动器在其驱动的存储器单元中间。这样的布置减小了由字线驱动器驱动的信号所经历的电阻，并且当同时对位于驱动器的两侧的多个存储器单元进行编程时减小了沿着字线的IR压降。
在一个实施例中，对于位于区块之下的每个区块，存在两个感测放大器，例如在衬底的表面上。两个感测放大器中的一个用于连接至在A侧的列控制电路系统110的位线，而另一个感测放大器用于连接至在B侧的列控制电路系统110的位线。在隔区中包括64区块的一个实施例中，存在用于隔区的64个感测放大器，其中32个针对A侧以及32个针对B侧。在一个实施例中，隔区的一个属性在于，隔区中的所有区块共享相同的64个感测放大器。这意味着，可以同时选择隔区中的64个存储器单元来进行编程或读取。从而，存储器系统包括用于选择64个存储器单元的电路以及用于在所选择的64个存储器单元与感测放大器之间对信号进行路由的线。在一些实施例中，选择少于64个的存储器单元来同时进行编程，以便限制在任何给定时间所使用的功率。
在先前的系统中，用于在所选择的64个（或更少）存储器单元与感测放大器之间对信号进行路由的全局路由线在金属层R1和R2中被实现，全局路由线具有相对大的电阻和电容。为了减小总电阻和电容，一些先前的设计已在R1（或R2）中实现了用于在所选择的存储器单元与感测放大器之间对信号进行路由的一半全局路由线以及在顶部金属中实现了用于在所选择的存储器单元与感测放大器之间对信号进行路由的另一半全局路由线。尽管该方案确实减小了电阻和电容，但是该减小不足以允许高速操作。在先前的实现中，全局路由线中的每一条均接触所有解码晶体管漏极，这增加了与该线相关联的总电容。
为了进一步减小所选择的存储器单元与感测放大器之间的数据线的电阻和电容，可以使用截面数据线方案。为每个截面提供本地数据线，其中截面可以包括一个、两个、四个或其他数量的区块。选择电路用于将本地数据线连接至适当的位线。感测放大器输出被提供给跨越隔区中的所有区块的全局数据线。选择电路用于将全局数据线连接至适当的本地数据线。
图9是描绘了关于列控制电路系统110的一个实施例的路由信号和选择电路的一部分的示意图。描绘了如下三个区块的部分：区块0、区块1和区块31。对于每个区块，位线被分组成列。每个区块在阵列的一侧（例如，图8的A侧）具有用于将该列的位线电连接至感测放大器的64列选择电路300以及在阵列的另一侧（例如，图8的B侧）具有用于将位线连接至感测放大器的64列选择电路。图9仅示出了用于连接至B侧的64列选择电路300。因此，每个区块具有64列×每列64条位线×2（顶部和底部）=每个区块的8192条位线。在一个实施例中，三维存储器阵列包括四层，其中每层具有2048条位线。还可以使用解码电路、位线和层的其它布置。
在图9的实施例中，每个区块均具有其自身的本地数据线组。例如，区块0包括SELB0[63:0]，区块1包括SELB1[63:0]，…，区块31包括SELB31[63:0]。在一个实施例中，本地数据线SELB0[63:0]，SELB1[63:0]，…，SELB31[63:0]在其相应区块下方的金属层R1中被实现，并且仅延伸（run）相应区块的宽度。特定列的选择电路300用于将该相同列的64条位线选择性地连接至相应的64条本地数据线（SELB0[63:0]，SELB1[63:0]，…或SELB31[63:0]）。如从图9中可以看到的，每条选择电路300接收来自列解码器112的选择信号CD以及与同该列相关联的64条位线中的一条的位线连接。在一个实施例中，每列均具有其自身的选择信号CD。基于来自列解码器112的选择输入，选择电路300将位线与本地数据线（例如，SELB0[63:0]，SELB1[63:0]，…或SELB31[63:0]）中相应的一条连接或断开。
回看图8，列解码器112选择一列并且向该所选择的列发送关于适当的选择信号线CD的选择指示，使得所选择的列将相应的64条位线连接至本地数据线（SELB0[63:0]，SELB1[63:0]，…或SELB31[63:0]）。每个区块具有其自身的一组三十二个2:1复用器（例如，MUX301），其与区块相关联并且位于区块之下的衬底上。每组64条本地数据线（SELB0[63:0]，SELB1[63:0]，…或SELB31[63:0]）连接至该相应区块的相应的一组三十二个2:1复用器（MUX）。例如，在区块0中，第一复用器接收SELB0[0]和SELB0[32]，第二复用器接收SELB0[1]和SELB0[33]，…，第三十二个复用器接收SELB0[31]和SELB0[63]。区块中的每个复用器均接收公共选择信号以及来自列解码器112的使能信号，从而选择了六十四条本地数据线中的三十二条。在一个实施例中，复用器包括利用未选择的位线电压VUB对未选择的SELB进行偏置的能力。
所选择的三十二条本地数据线连接至全局数据线GSELB[31:0]，使得对所选择的存储器单元执行存储器操作（例如，读取、置位、复位）。例如，SELB0[0]选择性地连接至GSELB[0]，SELB0[1]选择性地连接至GSELB[1]等，或者SELB0[32]选择性地连接至GSELB[0]，SELB0[33]选择性地连接至GSELB[1]等。在顶部金属中实现全局数据线GSELB[31:0]，并且使用过孔（或通孔）进行全局数据线GSELB[31:0]与复用器（MUX）之间的连接。全局数据线GSELB[31:0]延伸穿过整个隔区，其中每个隔区具有其自身的一组全局数据线。为了减少全局数据线之间的耦合，可以使用各种形式的顶部金属隔离。
全局数据线GSELB[31:0]中的每一条均连接至一个感测放大器。例如，位于区块0下面的感测放大器的输出Sense-Amp0连接至GSELB[0]，位于区块1下面的感测放大器的输出Sense-Amp1连接至GSELB[1]，…，以及位于区块31下面的感测放大器的输出Sense-Amp31连接至GSELB[31]。从而，特定感测传感器的输出连接至全局数据线，然后借助于复用器连接至本地数据线，然后借助于选择电路300连接至位线。由于在顶部金属中实现了全局数据线，并且顶部金属具有比金属层R1和R2的电阻显著小的电阻，所以从感测放大器到存储器单元的信号路径具有较低电阻。由于“关断”且通过解码线接触的晶体管的数量减少，因此还减小了电容。通过包括截面数据线，通过减少每条数据线（SELB）的位线驱动器的数量来减小位线驱动器的总寄生电容（源极至阱寄生电容）。
如上面所提到的，图9仅示出了至在区块的一侧（例如，B侧）的感测放大器的连接路径。从而，除了图9中所描述的之外，还存在每个区块的另一组本地数据线、每个隔区的另一组全局数据线以及每个隔区的另一组感测放大器。因此，所选择的区块与连接至128条本地数据线的所选择的128条位线相关联，对此，64个复用器选择64条本地数据线以连接至64条全局数据线。64条全局数据线连接至与该特定隔区相关联的64个感测放大器。因此，在任何给定的时间点，可以同时对区块中的64个存储器单元编程。在一些实现中，将同时对区块中的少于64个的存储器单元编程以降低功率。针对一组实施例，选择隔区中的64个区块、列中的128条位线以及使用128条本地数据线和64条全局数据线。在其它实施例中，可以使用不同数量的每项。
图10是示出了选择电路300的一个实施例的细节的示意图。选择电路300连接至一条本地数据线（在图9中标记为SELB_[X]）以及一条位线。该位线连接至存储器单元MC的一个端子。字线连接至存储器单元MC的另一个端子。选择电路300包括p沟道晶体管340和n沟道晶体管344，p沟道晶体管340和n沟道晶体管344在节点C处都连接至SELB_[X]。晶体管340和晶体管344还在节点B处都连接至n沟道晶体管342。相应的位线BL[Y]还连接至节点B。晶体管342还连接至未选择位线电压VUB（例如，0.5v）。晶体管340的栅极连接至选择信号XCSEL[Z]。晶体管344的栅极在节点A处连接至选择信号CSEL[Z]。应注意，XCSEL[Z]是CSEL[Z]的反相版本。晶体管342的栅极连接至CELN[Z]。信号CSEL[Z]、XCSEL[Z]和CELN[Z]由列解码器112提供。在其它实施例中，这些信号可以由其它电路（诸如，系统控制逻辑电路130、驱动器电路系统114、感测放大器118或列控制系统的其它部分）提供。独立地控制信号CELN[Z]，使得晶体管342可以与晶体管340和晶体管342独立地被控制。每列可以具有其自身的独立CELN[Z]，使得该列中的所有位线具有相同的CELN[Z]。图10的CSEL[Z]类似于图9的CD。
当选择了相应的列时，XCSEL[Z]为0并且CSEL[Z]为1；因此，晶体管340和晶体管344接通。该情况将位线BL[Y]与本地数据线SELB_[X]连接。
当未选择相应的列时，XCSEL[Z]为0并且CSEL[Z]为1；因此，晶体管340和晶体管344断开。该状况使得位线BL[Y]从本地数据线SELB_[X]断开。当晶体管340和晶体管344断开并且CELN[Z]为1时，于是，晶体管342接通并且位线BL[Y]正经由n沟道晶体管342接收未选择位线电压VUB。当晶体管340和晶体管344断开并且CELN[Z]为0时，于是，晶体管342断开并且位线BL[Y]浮置。该状况对于本文中所描述的编程的电容放电方法的一些实施例是有用的。
图11是图9中所描绘的2:1复用器（MUX301）的电路的示意图。各条全局数据线GSELB[i]连接至晶体管360、362、380和382。晶体管360和晶体管362还连接至两条本地数据线SELB[i]中的第一本地数据线。从而，当晶体管接通时，晶体管360和晶体管362提供了全局数据线GSELB[i]与本地数据线SELB[i]之间的路径。除了连接至GSELB[i]之外，晶体管380和晶体管382还连接至第二本地数据线SELB[i+32]。从而，当晶体管接通时，晶体管380和晶体管382提供了全局数据线GSELB[i]与第二本地数据线SELB[i+32]之间的路径。
晶体管360的栅极连接至与非门364的输出端。晶体管362的栅极连接至反相器366的输出端。反相器366的输入端连接至与非门364的输出端。与非门364的输出端还连接至晶体管368的栅极。栅极368连接在SELB[i]与晶体管370之间。晶体管370连接在晶体管368与电压VUB之间。晶体管370的栅极从系统控制逻辑电路130接收信号DSG_MODE。当使用本文所描述的编程的电容放电模式执行编程操作的可能实施例中的一个实施例时，将信号DSG_MODE置位为1。通过将信号DSG_MODE置位为1，晶体管370将防止未选择的本地数据线连接至VUB，并且替代地，引起未选择的本地数据线浮置。
与非门384的输出端连接至晶体管380的栅极、反相器386的输入端和晶体管388的栅极。反相器386的输出端连接至晶体管382的栅极。晶体管388连接在本地数据线SELB[i+32]与晶体管390之间。晶体管390连接在晶体管388与电压VUB之间。晶体管390的栅极从系统控制逻辑电路130接收信号DSG_MODE。当将DSG_MODE置位为0以及选择了SELB[i]时，SELB[i+32]经由p沟道晶体管390接收VUB（在一些实施例中）。当将DSG_MODE置位为0以及选择了SELB[i+32]时，SELB[i]经由p沟道晶体管370接收VUB（在一些实施例中）。信号DSG_MODE被设计成与上述的电容放电方法一起使用。当将DSG_MODE置位为1时，可以根据数据模式对SELB[i]充电。使信号MUX_EN[S]无效，并且信号SELB[i]和BL[i]浮动。所选择的字线变低并且对所选择的存储器单元编程。
与非门364接收来自系统控制逻辑电路130的两个输入：复用器选择S和MUX_EN[S]。与非门384接收来自系统控制逻辑电路130的两个输入：复用器选择信号S的反相版本（经由反相器392）和MUX_EN[S]。信号MUX_EN[S]在存储器操作期间正常被置位为1，但可以被置位为0以禁用复用器。MUX_EN[S]可以用于当少于全部32条全局数据线可以用于同时编程时，禁用复用器。在一个实施例中，每一个均连接至一半复用器的两个不同的MUX_EN[S]信号用于选择性地将一半GSELB总线连接至一半本地SELB[i]总线。在该情况下，可以选择十六条位线来进行同时编程。
图8至图11的电路可以用于实现上面所讨论的编程的电容放电方法。图10的电路用于将一列位线连接至本地数据线SELB[63:0]，以及图11的电路用于将一半本地数据线SELB[63:0]连接至全局数据线GSELB[32:0]。一旦进行这两种连接，B侧的三十二个感测放大器经由每侧的全局数据线、本地数据线和位线与三十二个存储器单元通信。在置位操作期间，感测放大器将电压施加到全局数据线以由于全局数据线的寄生电容而对全局数据线进行充电。当图11的复用器（其为选择电路的一个实施例）将本地数据线连接至全局数据线时，接着还将对本地数据线充电。当图10的选择电路（其为选择电路的一个实施例）将本地数据线连接至一组位线时，还将对所选择的位线充电。一旦对位线充电，则信号XCSEL[Z]和CSEL[Z]被转换（toggle），这切断了位线并且导致位线浮置，使得位线随着时间的过去而将通过存储器单元放电，从而使得置位存储器单元，如上所述。一旦信号XCSEL[Z]和CSEL[Z]被转换，字线选择（下面讨论）可以改变，使得将开始对下一字线的编程。
如上面所讨论的那样，非易失性存储系统包括多个区块的非易失性存储元件。提出了同时对共享字线和字线驱动器的两个相邻区块编程。相比于被选择用于编程的存储器单元的数量，这样的方案可以减少反向偏置的未选择/部分选择的存储器单元的数量，这有助于系统的功耗。当由于字线驱动器可以位于两个区块之间（例如，在正被编程的存储器单元的中间）而所选择的所有存储器单元两端的总有效IR压降将更有限时，同时对共享字线驱动器的两个相邻区块编程还允许同时对更多存储器单元编程。通过图12解释这些益处，图12示出了包括十二个区块的存储器阵列102的一部分。十二个区块中的九个区块被标识为区块G、区块F、区块U、区块D、区块S、区块H、区块E、区块B和区块C。
区块S和区块D是被选择用于编程的两个相邻区块。这意味着，系统将同时对区块S和区块D中的存储器单元进行编程。如从图12中可以看出，区块D的所有其它字线（字线被描绘为水平线）延伸穿过且连接至区块D和区块S的存储器单元。这些字线的字线驱动器位于区块D与区块S之间。
区块G、F、U、H、E、B和C没有被选择用于编程。区块B、E、F和G使其位线中的一半浮置，使其位线中的几乎一半连接至未选择的位线电压以及使部分位线（依赖于可以同时被编程的存储器单元的数量）接收编程信号。因此，区块B、E、F和G的几乎一半存储器单元可以被反向偏置。从而，当对两个区块进行编程时，具有存储器单元的两个另外的区块有效地被反向偏置。反向偏置电流可以有助于功耗。然而，来自两个有效区块的反向偏置电流具有比在具有更多反向偏置的存储器单元的现有系统中更小的影响。
没有选择区块U、H和C。这些区块中的所有位线浮置。尽管这些区块的一半字线被偏置到高VUX，但是由于位线浮置，仍然不存在至位线的泄露电流。
图13示出了根据第一实施例的两个相邻区块的存储器单元，其中连接至相同字线WL的两个相邻区块（区块0和区块1）的存储器单元同时被编程。如可以看到的，连接至字线WL的字线驱动器（WL-Driver）位于两个相邻区块（区块0和区块1）之间。在两个区块中的每个区块中，描绘了所选择的一列位线BL[63:0]。该列中的每条位线连接至所选择的字线WL（在整体式三维存储器阵列中的一个或多个级上）。如上面所说明的，所选择的区块0的位线经由六十四个选择电路300选择性地连接至本地数据线SELB0[63:0]。本地数据线SELB0[63:0]连接至三十二个2:1复用器电路301，三十二个2:1复用器电路301通过使用如上所述且在图13中由标记Half-Column Enabled表示的两个不同的MUX_EN[S]信号来将十六条本地数据线SELB0[63:0]选择性地连接至十六条全局数据线GSELB[31:0]。
如上面所说明的，所选择的区块1的位线经由六十四个选择电路300选择性地连接至本地数据线SELB1[63:0]。本地数据线SELB1[63:0]连接至三十二个2:1复用器电路301，三十二个2:1复用器电路301将十六条本地数据线SELB1[63:0]连接至十六条全局数据线GSELB[31:0]。在该实施例中，十六条全局数据线GSELB[31:0]连接至十六条SELB0[63:0]，以及不同的十六条全局数据线GSELB[31:0]连接至十六条SELB1[63:0]。从而，两个区块中的十六条本地数据线同时连接至全局数据线GSELB[31:0]。由于全局数据线连接至一组三十二个感测放大器SA（为信号源的一个示例），于是，所选择的区块0的十六个存储器单元与十六个感测放大器（SA）通信（参见虚线484），同时所选择的区块1的十六个存储器单元与十六个感测放大器SA通信（参见虚线486），使得可以同时对三十二个存储器单元（来自两个相邻区块并且连接至相同字线）编程。尽管可以同时对三十二个存储器单元编程，但是一些实施例可以同时对一对相邻区块中的少于三十二个的存储器单元编程。
应注意，各种替选包括驱动相同信号的每个感测放大器、驱动不完全相同的相似信号的每个感测放大器，所有全局数据线连接至一个感测放大器，或者感测放大器驱动不同的信号。另外，可以存在VUB的一个源或VUB的多个源。VUB可以与所有源完全相同，或者VUB可以在整个系统中稍微（或稍多）变化。另外，可以使用除了2:1复用器之外的部件，诸如1:1复用器或4:1复用器。另外，系统可以在整个系统中使用不同的未选择的位线电压。
在一个实施例中，当对两个相邻区块的存储器单元同时编程时，相同隔区中的其它区块的复用器301被配置成将相关联的本地数据线连接至VUB。隔区或存储条的列选择信号可以连接至隔区或存储条的所有区块。因此，未选择的区块的所选列中的存储器单元可以经由复用器301的p沟道晶体管370接收VUB，而未选择的区块的未选列中的存储器单元可以经由选择电路300的n沟道晶体管342接收VUB。可替选地，未选择的区块的所选列中的存储器单元可以是浮置的。
图14示出了根据第二实施例的存储器单元的两个相邻区块，其中连接至相同字线WL的两个相邻区块（区块0和区块1）的存储器单元同时被编程。如可以看到的，连接至字线WL的字线驱动器（WL-Driver）位于两个相邻区块（区块0和区块1）之间。在两个区块中的每个区块中，描绘了所选择的一列位线BL[31:0]。该列中的每条位线均连接至所选择的字线WL（在整体式三维存储器阵列中的一个或多个级上）。
所选择的区块0的位线BL[31:0]经由三十二个选择电路300选择性地连接至三十二条本地数据线SELB[63:0]。所选择的区块1的位线BL[31:0]经由三十二个选择电路300选择性地连接至不同的三十二条本地数据线SELB[63:0]。本地数据线SELB[63:0]连接至三十二个2:1复用器电路301，该三十二个2:1复用器电路301将三十二条本地数据线SELB[63:0]选择性地连接至全局数据线GSELB[31:0]。在图14的实施例中，本地数据线SELB[0:63]被定位成跨越第一区块和第二区块，而在图13的实施例中，本地数据线SELB[0:63]仅被定位成跨越区块0以及本地数据线SELB[0:63]仅被定位成跨越区块1。图14中所示的实施例对减少复用器电路的数量是有用的，这是因为在两个区块之上共享所需的复用器。
三十二个2:1复用器电路301被分组成在一个区块下面的第一组（490）十六个2:1复用器电路301以及在另一个区块下面的第二组（492）十六个2:1复用器电路301。以这种方式，区块0中的十六个存储器单元可以经由复用器490与感测放大器通信（参见虚线494），同时区块1中的十六个存储器单元经由复用器492与感测放大器通信（参见虚线496），使得可以同时对三十二个存储器单元（来自两个相邻区块中的每个区块的十六个并且连接至相同字线）编程。尽管可以同时对三十二个存储器单元编程，但一些实施例可以同时对一对相邻区块中的少于三十二个的存储器单元进行编程。
虽然同时对一个区块中的十六个存储器单元以及相邻区块中的十六个存储器单元进行编程，但是在读取模式下，可以同时读取一个区块中的三十二个存储器单元。在该实施例中，一个区块中的三十二条位线通过三十二个选择电路300连接至三十二条本地数据线SELB[31:0]，并且还通过十六个2:1复用器电路490和十六个2:1复用器电路492连接至三十二条全局数据线GSELB[31:0]。在其它实施例中，使用由例如图13和图14中的虚线示出的路径来从两个相邻区块同时读取数据。
在一个实施例中，当同时对两个相邻区块的存储器单元编程时，同一隔区中的其它区块的复用器301可以被配置成将相关联的本地数据线连接至VUB。隔区或存储条的列选择信号可以连接至隔区或存储条的所有区块。因此，未选择的区块的所选列中的存储器单元可以经由复用器301的p沟道晶体管370接收VUB，而未选择的区块的未选列中的存储器单元可以经由选择电路300的n沟道晶体管342接收VUB。替选地，未选择的区块的所选列中的存储器单元可以是浮置的。
图13和图14中所描绘的结构在存储器阵列中重复了很多次。例如，存储器阵列的一个实施例具有很多隔区和很多存储条，其中的每一个均实现所描绘的结构。尽管图13和图14仅示出了隔区的区块0和区块1，但是通过该组相邻区块的全部（或大部分或很多）实现字线的共享（参见图12）。在一个实施例中，仅每个隔区的一组相邻区块可以被选择用于同时编程。
图15是描述了上面所描述的结构可以用来对相邻区块中的存储器单元同时编程的处理的流程图。在图14的步骤500中，系统控制逻辑电路130接收编程命令。在步骤502中，系统控制逻辑电路130接收用于进行编程的数据。在步骤504中，选择一个或多个隔区来执行编程操作。在步骤506中，选择一组或多组相邻区块来执行编程操作。在步骤508中，选择所选择的区块中的一列位线。在步骤510中，将所选择的位线列经由选择电路300连接至相应的一组本地数据线。未选择的位线可以经由相应的选择电路300接收VUB或者可以浮置。在步骤512中，将所选择的本地数据线经由复用器301连接至适当的全局数据线。未选择的本地数据线可以经由复用器301连接至VUB或者可以浮置。此时，来自相邻区块（并且连接至相同字线）的存储器单元同时被使能用于编程并且经由位线、选择电路300、本地数据线、复用器301和全局数据线与感测放大器通信。在步骤516中，同时对来自相邻区块（并且连接至相同字线）的存储器单元进行编程。应注意，术语“同时”用于表示即使一个操作在另一个之前开始或停止，操作也以时间上重叠的方式发生。在步骤518中，系统控制逻辑电路130报告操作的成功或失败。
图16示出了两个相邻区块的存储器单元，其中连接至相同字线的两个相邻区块（区块0和区块1）的存储器单元同时被编程。图16的实施例示出了与在整体式三维存储器阵列的两个不同的级上的两个相邻区块中的存储器单元连接的一条字线。例如，字线包括四段602、604、606、608，所有这些段连接至相同的字线驱动器WL-Driver并且由该字线驱动器WL-Driver驱动，该字线驱动器位于两个相邻区块（区块0和区块1）之间。字线驱动器还位于衬底上。字线的段602在存储器阵列的第一级上并且连接至区块0的存储器单元。字线的段604在存储器阵列的第二级上并且连接至区块0的存储器单元。字线的段606在存储器阵列的第一级上并且连接至区块1的存储器单元。字线的段608在存储器阵列的第二级上并且连接至区块1的存储器单元。如上面关于图13至图15所讨论的，位线布置成列并且可以连接至感测放大器，使得同时对连接至相同字线的两个相邻区块的存储器单元编程。在其它实施例中，字线可以连接至整体式三维存储器阵列的多于两个级。
一个实施例包括：多个区块的非易失性存储元件；多条字线，连接至多个区块的非易失性存储元件，以使得每条字线连接至相邻区块的非易失性存储元件；多条位线，连接至多个区块的非易失性存储元件；多组字线驱动器，每组字线驱动器位于两个相邻区块之间，该多组字线驱动器用于驱动连接至两个相邻区块的字线；全局数据线；与位线选择性通信的本地数据线；一个或多个选择电路，选择性地将全局数据线连接至所选择的本地数据线以及将未选择的本地数据线连接至一个或多个未选择的位线信号；以及与一个或多个选择电路和全局数据线通信的控制电路系统。控制电路系统通过使用字线驱动器将编程信号施加到连接至两个相邻区块的字线并且经由全局数据线和一个或多个选择电路将编程信号施加到适当的位线，来对两个相邻区块的非易失性存储元件同时编程。
在一个实施例中，字线驱动器位于衬底的表面上，而整体式三维存储器阵列的存储器单元布置在衬底的表面之上（而不是上面）。以这种方式，字线驱动器位于比存储器单元低的级上。查看图5B，字线驱动器可以位于R1之下，而存储器单元位于R1至少。
在一个示例中，每个区块的非易失性存储元件连接至另一子组的位线、另一子组的本地数据线以及另一子组的一个或多个选择电路。非易失性存储装置还包括将相应区块的相应的本地数据线选择性地连接至相应区块的位线的多个第二选择电路。相应区块的相应的一个或多个选择电路提供了一个子组的全局数据线与连接的一个子组的相应本地数据线之间的通信。
在一个示例中，多个第二选择电路将未选择的位线经由具有第一类型的沟道的装置连接至一个或多个未选择的位线信号，以及一个或多个第一选择电路将未选择的本地数据线经由具有与第一类型的沟道不同的第二类型的沟道的装置连接至一个或多个未选择的位线信号。例如，可以使用n沟道晶体管和p沟道晶体管。
在一个示例中，每个区块的非易失性存储元件连接至另一子组的位线中。非易失性存储装置还包括将第一子组的本地数据线中选择性地连接至第一区块的非易失性存储元件的所选位线以及将第二子组的本地数据线选择性地连接至第二区块的非易失性存储元件的所选位线的多个第二选择电路。一个或多个第一选择电路包括连接至第一子组的本地数据线和第一子组的全局数据线的第一子组的一个或多个第一选择电路。一个或多个第一选择电路包括连接至第二组本地数据线以及第二子组的全局数据线的第二子组的一个或多个第一选择电路。第一组本地数据线和第二组本地数据线被定位成跨越第一区块和第二区块。
在一个示例中，非易失性存储元件包括整体式三维存储器阵列，字线均位于整体式三维存储器阵列的至少两个级上，以及控制电路系统对连接至公共的一组字线的、一个区块的非易失性存储元件的在多个级上的非易失性存储元件和第二区块的非易失性存储元件的在多个级上的非易失性存储元件同时编程。
一种示例实现包括与第一区块的非易失性存储元件相邻且与第二区块的非易失性存储元件不相邻的第三区块的非易失性存储元件以及第二子组的字线。第二子组中的每条字线连接至第一区块的非易失性存储元件和第三区块的非易失性存储元件而不连接至第二区块的非易失性存储元件。当控制电路系统对连接至第一组字线的第一区块的非易失性存储元件和第二区块的非易失性存储元件同时编程时，控制电路系统不对第三区块的非易失性存储元件同时编程，并且控制电路系统不选择或部分地选择第三区块的非易失性存储元件。
一个实施例包括多个区块的非易失性存储元件、全局数据线、与非易失性存储元件选择性通信的本地数据线、将全局数据线选择性地连接至所选择的本地数据线以及将未选择的本地数据线连接至一个或多个未选择的位线信号的一个或多个第一选择电路、以及与一个或多个第一选择电路和全局数据线通信的控制电路系统。控制电路系统对两个相邻区块的非易失性存储元件中的非易失性存储元件同时编程，包括控制一个或多个第一选择电路以使得两个相邻区块的非易失性存储元件能够与全局数据线通信，以将一个或多个编程信号经由全局数据线施加到两个相邻区块。
一个实施例包括使用一个或多个选择电路来将两个相邻区块的非易失性存储元件中的所选择的非易失性存储元件选择性地连接至一个或多个信号源以及将未选择的非易失性存储元件连接至一个或多个未选择的存储元件信号。一个或多个选择电路中的每一个可以将相应的信号源连接至相应的两个连接的非易失性存储元件中的一个以及将相应的未选择存储元件信号连接至相应的两个连接的非易失性存储元件中的另一个。该方法还包括当执行选择性连接时对两个相邻区块的非易失性存储元件同时编程。
一个实施例包括：非易失性存储元件，其包括第一区块的非易失性存储元件以及与第一区块的非易失性存储元件相邻的第二区块的非易失性存储元件；第一组字线，使得第一组中的每条字线连接至第一区块的非易失性存储元件和第二区块的非易失性存储元件；字线驱动器，位于第一区块的非易失性存储元件与第二区块的非易失性存储元件之间，以使得字线驱动器连接至第一组字线；本地数据线，与非易失性存储元件选择性地通信；全局数据线；一个或多个第一选择电路，选择性地将全局数据线连接至所选择的本地数据线以及将未选择的本地数据线连接至一个或多个未选择的位线信号；以及控制电路系统，与一个或多个第一选择电路和全局数据线通信。控制电路系统使用字线驱动器和全局数据线、经由一个或多个第一选择电路对连接至第一组字线的第一区块中的非易失性存储元件和第二区块中的非易失性存储元件同时编程。
为了图示和描述的目的而给出了上述详细的描述。这不旨在是详尽的或者将本发明限于所公开的精确形式。鉴于以上教导，很多修改和变化是可能的。选择所描述的实施例以便最好地说明本发明的原理及其实际应用，从而使得本领域的技术人员能够以各种实施例并且利用适于预期的特定用途的不同变型来最佳地利用本发明。本发明的范围由所附权利要求书限定。

Claims (13)

1.一种非易失性存储装置，包括：
非易失性存储元件，其包括第一区块的非易失性存储元件以及与所述第一区块的非易失性存储元件相邻的第二区块的非易失性存储元件；
第一组字线，所述第一组字线中的每条字线连接至所述第一区块中的非易失性存储元件和所述第二区块中的非易失性存储元件；
字线驱动器，位于所述第一区块的非易失性存储元件与所述第二区块的非易失性存储元件之间，所述字线驱动器连接至所述第一组字线；
本地数据线，与所述非易失性存储元件选择性通信；
全局数据线；
一个或多个第一选择电路，选择性地将所述全局数据线连接至所选择的本地数据线并且将未选择的本地数据线连接至一个或多个未选择的位线信号；以及
控制电路系统，与所述一个或多个第一选择电路以及所述全局数据线进行通信，所述控制电路系统使用所述字线驱动器和所述全局数据线、经由所述一个或多个第一选择电路对连接至所述第一组字线的所述第一区块中的非易失性存储元件和所述第二区块中的非易失性存储元件同时编程。
2.根据权利要求1所述的非易失性存储装置，还包括:
连接至所述第一区块的非易失性存储元件的第一组位线以及连接至所述第二区块的非易失性存储元件的第二组位线，所述本地数据线包括第一组本地数据线和第二组本地数据线；以及
多个第二选择电路，将所述第一组本地数据线选择性地连接至所述第一组位线中的所选择的位线，并且将所述第二组本地数据线选择性地连接至所述第二组位线中的所选择的位线，所述一个或多个第一选择电路包括将所述第一组本地数据线选择性地连接至第一子组的所述全局数据线的第一子组的一个或多个第一选择电路，所述一个或多个第一选择电路包括将所述第二组本地数据线选择性地连接至第二子组的所述全局数据线的第二组的一个或多个第一选择电路，所述第一子组的一个或多个第一选择电路连接至第一子组的所述全局数据线和第二子组的所述全局数据线，所述第二子组的一个或多个第一选择电路连接至第一子组的所述全局数据线和第二子组的所述全局数据线。
3.根据权利要求2所述的非易失性存储装置，其中：
所述多个第二选择电路将所述第一组位线中的未选择的位线经由NMOS驱动器连接至一个或多个未选择的位线信号；
所述多个第二选择电路将所述第二组位线中的未选择的位线经由NMOS驱动器连接至一个或多个未选择的位线信号；以及
所述一个或多个第一选择电路将未选择的本地数据线经由PMOS驱动器连接至一个或多个未选择的位线信号。
4.根据权利要求2所述的非易失性存储装置，其中：
所述多个第二选择电路将所述第一组位线中的未选择的位线经由具有第一类型的沟道的装置连接至一个或多个未选择的位线信号；
所述多个第二选择电路将所述第二组的位线中的未选择的位线经由具有所述第一类型的沟道的装置连接至一个或多个未选择的位线信号；以及
所述一个或多个第一选择电路将未选择的本地数据线经由具有与所述第一类型的沟道不同的第二类型的沟道的装置连接至一个或多个未选择的位线信号。
5.根据权利要求1所述的非易失性存储装置，还包括：
连接至所述第一区块的非易失性存储元件的第一组位线以及连接至所述第二区块的非易失性存储元件的第二组位线，所述本地数据线被定位成跨越所述第一区块和所述第二区块；以及
多个第二选择电路，将第一子组的所述本地数据线选择性地连接至所述第一组位线中的所选择的位线，并且将第二子组的所述本地数据线选择性地连接至所述第二组位线中的所选择的位线，所述一个或多个第一选择电路包括连接至所述第一子组的本地数据线和第一子组的所述全局数据线的第一子组的所述一个或多个第一选择电路，所述一个或多个第一选择电路包括连接至所述第二组本地数据线和第二子组的所述全局数据线的第二子组的所述一个或多个第一选择电路，第一子组的所述一个或多个第一选择电路不连接至第二子组的所述全局数据线，第二子组的所述一个或多个第一选择电路不连接至第一子组的所述全局数据线。
6.根据权利要求1至5中任一项所述的非易失性存储装置，其中：
所述非易失性存储元件包括与所述第一区块的非易失性存储元件相邻且与所述第二区块的非易失性存储元件不相邻的第三区块的非易失性存储元件；
所述非易失性存储装置还包括第二组字线，所述第二组中的每条字线均连接至所述第一区块中的非易失性存储元件和所述第三区块中的非易失性存储元件而不连接至所述第二区块中的非易失性存储元件；以及
当所述控制电路系统对连接至所述第一组字线的所述第一区块中的非易失性存储元件和所述第二区块中的非易失性存储元件同时编程时，所述控制电路系统不对所述第三区块中的非易失性存储元件同时编程。
7.根据权利要求1至5中任一项所述的非易失性存储装置，其中：
所述非易失性存储元件包括与所述第一区块的非易失性存储元件相邻且与所述第二区块的非易失性存储元件不相邻的第三区块的非易失性存储元件；
所述非易失性存储装置还包括第二组字线，所述第二组字线中的每条字线均连接至所述第一区块中的非易失性存储元件和所述第三区块中的非易失性存储元件而不连接至所述第二区块中的非易失性存储元件；
当所述控制电路系统对连接至所述第一组字线的所述第一区块中的非易失性存储元件和所述第二区块中的非易失性存储元件同时编程时，所述控制电路系统不选择或部分地选择所述第三区块中的非易失性存储元件。
8.根据权利要求1至7中任一项所述的非易失性存储装置，其中：
所述一个或多个第一选择选择电路中的每个第一选择电路包括与一条全局数据线、两条本地数据线和未选择的位线信号的连接，使得相应的第一选择电路能够将相应的本地数据线中的一条本地数据线选择性地连接至相应的全局数据线并且将其他本地数据线连接至所述未选择的位线信号。
9.根据权利要求1至8中任一项所述的非易失性存储装置，其中：
所述非易失性存储元件包括整体式三维存储器阵列；
所述第一组字线中的字线均位于所述整体式三维存储器阵列的至少两个级上；以及
所述控制电路系统对连接至所述第一组字线的所述第一区块中的在多个级上的非易失性存储元件和所述第二区块中的在多个级上的非易失性存储元件同时编程。
10.一种用于对非易失性存储装置进行编程的方法，包括：
使用一个或多个选择电路将两个相邻区块的非易失性存储元件中的所选择的非易失性存储元件选择性地连接至一个或多个信号源并且将未选择的非易失性存储元件连接至一个或多个未选择的存储元件信号，所述一个或多个选择电路中的每个选择电路能够将相应的信号源连接至相应的两个连接的非易失性存储元件中的一个非易失性存储元件，并且将相应的未选择的存储元件信号连接至所述相应的两个连接的非易失性存储元件中的另一个非易失性存储元件；以及
当执行所述选择性连接时，对所述两个相邻区块的非易失性存储元件同时编程。
11.根据权利要求20所述的方法，其中，将两个相邻区块的非易失性存储元件中的所选择的非易失性存储元件选择性地连接至一个或多个信号源包括：
在所述两个相邻区块中的每个区块中选择一列非易失性存储元件；
将所选择的各列连接至所述两个相邻区块中的每个区块各自的本地数据线；
经由具有第一类型的沟道的装置将所选择的本地数据线连接至所述一个或多个信号源以及将未选择的数据线连接至一个或多个未选择的电压；以及
经由具有第二类型的沟道的装置将所述一个或多个未选择的电压提供给未选择的列的非易失性存储元件。
12.根据权利要求10所述的方法，其中，将两个相邻区块的非易失性存储元件中的所选择的非易失性存储元件选择性地连接至一个或多个信号源包括：
在所述两个相邻区块中的每个区块中选择一列非易失性存储元件；
将所选择的各列连接至所述两个相邻区块所共有的本地数据线；以及
经由所述两个相邻区块共有的一组选择电路将所述本地数据线选择性地连接至所述一个或多个信号源。
13.根据权利要求10至12中任一项所述的方法，其中：
对所述两个相邻区块的非易失性存储元件同时编程对连接至公共字线的所述两个相邻区块的一个子组的存储器单元进行编程。
CN201280020447.4A 2011-04-27 2012-04-23 利用双区块编程的非易失性存储系统 Active CN103765520B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/095,779 US8699293B2 (en) 2011-04-27 2011-04-27 Non-volatile storage system with dual block programming
US13/095,779 2011-04-27
PCT/US2012/034674 WO2012148852A1 (en) 2011-04-27 2012-04-23 Non-volatile storage system with dual block programming

Publications (2)

Publication Number Publication Date
CN103765520A true CN103765520A (zh) 2014-04-30
CN103765520B CN103765520B (zh) 2016-11-09

Family

ID=46018131

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201280020447.4A Active CN103765520B (zh) 2011-04-27 2012-04-23 利用双区块编程的非易失性存储系统

Country Status (6)

Country Link
US (2) US8699293B2 (zh)
EP (1) EP2702591B1 (zh)
KR (1) KR20140048115A (zh)
CN (1) CN103765520B (zh)
TW (1) TW201246206A (zh)
WO (1) WO2012148852A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109427815A (zh) * 2017-08-28 2019-03-05 日升存储公司 用于降低三维nor存储器阵列中的干扰的交错的字线架构

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101715048B1 (ko) * 2010-09-13 2017-03-13 삼성전자주식회사 부스팅 전하 누설을 감소시키기 위한 메모리 장치 및 이를 포함하는 시스템
US8947944B2 (en) 2013-03-15 2015-02-03 Sandisk 3D Llc Program cycle skip evaluation before write operations in non-volatile memory
US8947972B2 (en) 2013-03-15 2015-02-03 Sandisk 3D Llc Dynamic address grouping for parallel programming in non-volatile memory
US9202533B2 (en) 2013-10-09 2015-12-01 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device changing the number of selected bits and/or the number of selected bays at data write operation
US9711225B2 (en) 2013-10-16 2017-07-18 Sandisk Technologies Llc Regrouping and skipping cycles in non-volatile memory
US9147438B2 (en) * 2013-10-23 2015-09-29 Qualcomm Incorporated Monolithic three dimensional (3D) integrated circuits (ICs) (3DICs) with vertical memory components, related systems and methods
US9196582B2 (en) * 2013-11-22 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Word line coupling prevention using 3D integrated circuit
US20160019960A1 (en) * 2014-05-20 2016-01-21 Sandisk 3D Llc Operation modes for adjustable resistance bit line structures
US9564215B2 (en) 2015-02-11 2017-02-07 Sandisk Technologies Llc Independent sense amplifier addressing and quota sharing in non-volatile memory
KR101951022B1 (ko) 2016-07-28 2019-05-10 부산대학교 산학협력단 전기변색 연속섬유의 제조방법
US11081185B2 (en) 2019-06-18 2021-08-03 Sandisk Technologies Llc Non-volatile memory array driven from both sides for performance improvement
CN114078488B (zh) * 2020-08-21 2024-07-05 长鑫存储技术(上海)有限公司 存储器
US11367484B1 (en) 2021-01-21 2022-06-21 Micron Technology, Inc. Multi-step pre-read for write operations in memory devices
US11694747B2 (en) 2021-06-03 2023-07-04 Micron Technology, Inc. Self-selecting memory cells configured to store more than one bit per memory cell

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101331553A (zh) * 2005-12-16 2008-12-24 夏普株式会社 非易失性半导体存储器件
US20090196117A1 (en) * 2008-02-05 2009-08-06 Pantas Sutardja System and method for memory array decoding
US20100046267A1 (en) * 2008-08-25 2010-02-25 Tianhong Yan Memory system with sectional data lines

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB9122362D0 (en) 1991-10-22 1991-12-04 British Telecomm Resistive memory element
US6728851B1 (en) 1995-07-31 2004-04-27 Lexar Media, Inc. Increasing the memory performance of flash memory devices by writing sectors simultaneously to multiple flash memory devices
US5890192A (en) 1996-11-05 1999-03-30 Sandisk Corporation Concurrent write of multiple chunks of data into multiple subarrays of flash EEPROM
US5915167A (en) 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
US6034882A (en) 1998-11-16 2000-03-07 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
US6072716A (en) 1999-04-14 2000-06-06 Massachusetts Institute Of Technology Memory structures and methods of making same
US6856572B2 (en) 2000-04-28 2005-02-15 Matrix Semiconductor, Inc. Multi-headed decoder structure utilizing memory array line driver with dual purpose driver device
US6567287B2 (en) 2001-03-21 2003-05-20 Matrix Semiconductor, Inc. Memory device with row and column decoder circuits arranged in a checkerboard pattern under a plurality of memory arrays
US6420215B1 (en) 2000-04-28 2002-07-16 Matrix Semiconductor, Inc. Three-dimensional memory array and method of fabrication
US6473332B1 (en) 2001-04-04 2002-10-29 The University Of Houston System Electrically variable multi-state resistance computing
US6552935B2 (en) 2001-08-02 2003-04-22 Stmicroelectronics, Inc. Dual bank flash memory device and method
US6525953B1 (en) 2001-08-13 2003-02-25 Matrix Semiconductor, Inc. Vertically-stacked, field-programmable, nonvolatile memory and method of fabrication
US6881623B2 (en) 2001-08-29 2005-04-19 Micron Technology, Inc. Method of forming chalcogenide comprising devices, method of forming a programmable memory cell of memory circuitry, and a chalcogenide comprising device
US20030047765A1 (en) 2001-08-30 2003-03-13 Campbell Kristy A. Stoichiometry for chalcogenide glasses useful for memory devices and method of formation
US7081377B2 (en) 2002-06-27 2006-07-25 Sandisk 3D Llc Three-dimensional memory
US6952043B2 (en) 2002-06-27 2005-10-04 Matrix Semiconductor, Inc. Electrically isolated pillars in active devices
US7800933B2 (en) 2005-09-28 2010-09-21 Sandisk 3D Llc Method for using a memory cell comprising switchable semiconductor memory element with trimmable resistance
US7767499B2 (en) 2002-12-19 2010-08-03 Sandisk 3D Llc Method to form upward pointing p-i-n diodes having large and uniform current
JP2006511965A (ja) 2002-12-19 2006-04-06 マトリックス セミコンダクター インコーポレイテッド 高密度不揮発性メモリを製作するための改良された方法
US7176064B2 (en) 2003-12-03 2007-02-13 Sandisk 3D Llc Memory cell comprising a semiconductor junction diode crystallized adjacent to a silicide
US7233024B2 (en) 2003-03-31 2007-06-19 Sandisk 3D Llc Three-dimensional memory device incorporating segmented bit line memory array
US6879505B2 (en) 2003-03-31 2005-04-12 Matrix Semiconductor, Inc. Word line arrangement having multi-layer word line segments for three-dimensional memory array
US6951780B1 (en) 2003-12-18 2005-10-04 Matrix Semiconductor, Inc. Selective oxidation of silicon in diode, TFT, and monolithic three dimensional memory arrays
US7405465B2 (en) 2004-09-29 2008-07-29 Sandisk 3D Llc Deposited semiconductor structure to minimize n-type dopant diffusion and method of making
US7286439B2 (en) 2004-12-30 2007-10-23 Sandisk 3D Llc Apparatus and method for hierarchical decoding of dense memory arrays using multiple levels of multiple-headed decoders
US7359279B2 (en) 2005-03-31 2008-04-15 Sandisk 3D Llc Integrated circuit memory array configuration including decoding compatibility with partial implementation of multiple memory layers
US7142471B2 (en) 2005-03-31 2006-11-28 Sandisk 3D Llc Method and apparatus for incorporating block redundancy in a memory array
US20060250836A1 (en) 2005-05-09 2006-11-09 Matrix Semiconductor, Inc. Rewriteable memory cell comprising a diode and a resistance-switching material
US7362604B2 (en) 2005-07-11 2008-04-22 Sandisk 3D Llc Apparatus and method for programming an array of nonvolatile memory cells including switchable resistor memory elements
US7499366B2 (en) 2006-07-31 2009-03-03 Sandisk 3D Llc Method for using dual data-dependent busses for coupling read/write circuits to a memory array
US7539062B2 (en) 2006-12-20 2009-05-26 Micron Technology, Inc. Interleaved memory program and verify method, device and system
US8233308B2 (en) 2007-06-29 2012-07-31 Sandisk 3D Llc Memory cell that employs a selectively deposited reversible resistance-switching element and methods of forming the same
US8059447B2 (en) 2008-06-27 2011-11-15 Sandisk 3D Llc Capacitive discharge method for writing to non-volatile memory
US7869258B2 (en) 2008-06-27 2011-01-11 Sandisk 3D, Llc Reverse set with current limit for non-volatile storage
US8279650B2 (en) 2009-04-20 2012-10-02 Sandisk 3D Llc Memory system with data line switching scheme

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101331553A (zh) * 2005-12-16 2008-12-24 夏普株式会社 非易失性半导体存储器件
US20090196117A1 (en) * 2008-02-05 2009-08-06 Pantas Sutardja System and method for memory array decoding
US20100046267A1 (en) * 2008-08-25 2010-02-25 Tianhong Yan Memory system with sectional data lines

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109427815A (zh) * 2017-08-28 2019-03-05 日升存储公司 用于降低三维nor存储器阵列中的干扰的交错的字线架构
CN109427815B (zh) * 2017-08-28 2023-10-31 日升存储公司 用于降低三维nor存储器阵列中的干扰的交错的字线架构

Also Published As

Publication number Publication date
EP2702591A1 (en) 2014-03-05
US20120275210A1 (en) 2012-11-01
US8699293B2 (en) 2014-04-15
EP2702591B1 (en) 2015-03-18
CN103765520B (zh) 2016-11-09
TW201246206A (en) 2012-11-16
WO2012148852A1 (en) 2012-11-01
US20140185351A1 (en) 2014-07-03
KR20140048115A (ko) 2014-04-23

Similar Documents

Publication Publication Date Title
CN103765520B (zh) 利用双区块编程的非易失性存储系统
CN102405499B (zh) 具有数据线切换方案的存储器系统
JP5384653B2 (ja) 不揮発性メモリの連続的なプログラミング
US7706167B2 (en) Resistance change memory device
US8947972B2 (en) Dynamic address grouping for parallel programming in non-volatile memory
CN103703514B (zh) 具有列流水线的三维存储器系统
US20070285969A1 (en) Resistance change memory device
US9053766B2 (en) Three dimensional memory system with intelligent select circuit
US8553476B2 (en) Three dimensional memory system with page of data across word lines
US8947944B2 (en) Program cycle skip evaluation before write operations in non-volatile memory

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20160622

Address after: American Texas

Applicant after: Sandisk Technologies, Inc

Address before: American California

Applicant before: Sandisk 3D. LLC

CB02 Change of applicant information

Address after: American Texas

Applicant after: DELPHI INT OPERATIONS LUX SRL

Address before: American Texas

Applicant before: Sandisk Technologies, Inc

COR Change of bibliographic data
C14 Grant of patent or utility model
GR01 Patent grant