CN103703514B - 具有列流水线的三维存储器系统 - Google Patents

具有列流水线的三维存储器系统 Download PDF

Info

Publication number
CN103703514B
CN103703514B CN201280011544.7A CN201280011544A CN103703514B CN 103703514 B CN103703514 B CN 103703514B CN 201280011544 A CN201280011544 A CN 201280011544A CN 103703514 B CN103703514 B CN 103703514B
Authority
CN
China
Prior art keywords
group
bit line
selection circuit
local data
data line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201280011544.7A
Other languages
English (en)
Other versions
CN103703514A (zh
Inventor
颜天鸿
戈皮纳特·巴拉克里希南
杰弗里·君·伊·李
茨-义·刘
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SanDisk Technologies LLC
Original Assignee
SanDisk Technologies LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SanDisk Technologies LLC filed Critical SanDisk Technologies LLC
Publication of CN103703514A publication Critical patent/CN103703514A/zh
Application granted granted Critical
Publication of CN103703514B publication Critical patent/CN103703514B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G11C7/1012—Data reordering during input/output, e.g. crossbars, layers of multiplexers, shifting or rotating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)

Abstract

按块布置非易失性存储元件的单片三维阵列。非易失性存储元件连接到位线和字线。每块的位线被分组为位线列。位线列包括连接到对应块的上侧的选择电路的位线上列和连接到对应块的下侧的选择电路的位线下列。在两个或更多个位线列之间的数据编程被流水线化，以提高编程速度。编程处理的一个实施例包括：将两个位线列选择性地连接到一组一个或更多个选择电路；使用所述一个或更多个选择电路将所述两个位线列中的一列选择性地连接到一个或更多个信号源；将当前连接到所述一个或更多个信号源的位线列的非易失性存储元件编程；并且在连接到该组一个或更多个选择电路的位线列中的一列正被编程同时，改变另一位线列。

Description

具有列流水线的三维存储器系统
背景技术
技术领域
本发明涉及数据存储技术。
相关技术的描述
半导体存储器已经更加广泛地用在各种电子设备中。例如，非易失性半导体存储器被用在蜂窝电话、数字照相机、个人数字助理、移动计算装置、非移动计算装置以及其他装置中。当半导体存储器被用在消费电子设备中时，消费者通常希望该半导体存储器以足够的速度执行，使得该存储器不会减慢电子设备的操作。另外，希望增加存储器中的存储密度，同时使用于外围电路空间最小化。
附图说明
图1是存储器系统的一个实施例的框图。
图2是存储器单元的一个实施例的简化透视图。
图3是描绘可逆电阻切换元件的I-V特性的曲线图。
图4A是三维存储器阵列的一个实施例的一部分的简化透视图。
图4B是三维存储器阵列的一个实施例的一部分的简化透视图。
图5A描绘存储器系统的顶视图。
图5B描绘三维存储器的一个实施例的各层的一个子组。
图6描绘存储器阵列的一个示例构成。
图7描绘存储器阵列的两条结构的一个实施例。
图8描绘湾区的一个实施例。
图9是存储器单元的块的数据线和选择电路的一个实施例的示意图。
图10是选择电路的一个实施例的示意图。
图11是复用器电路的一个实施例的示意图。
图12是复用器电路的一个实施例的示意图。
图13是复用器电路的一个实施例的示意图。
图14是描述存储器系统的操作的一个实施例的时序图。
图15是描述存储器系统的操作的一个实施例的流程图。
图16是存储器单元的两个块的数据线和选择电路的一个实施例的示意图。
图17是用于在全局数据线和局部数据线之间提供选择性通信的电路的一个实施例的示意图。
图18是描述存储器系统的操作的一个实施例的流程图。
图19是解释存储器系统的操作的时序图。
具体实施方式
本文中描述具有提高的编程速度和片空间（die space）使用效率的存储器系统。为了提高编程速度，两个被同时选择的位线列之间的编程被流水线化。位线列是块中的位线的分组。
一个实施例包括按块布置的非易失性存储元件的单片三维阵列（或者其他结构）。该非易失性存储元件连接到位线和字线。每块的位线分组为连接到对应块的上侧的选择电路的位线上列和连接到对应块的下侧的选择电路的位线下列。
在一个实施例中，两个或更多个位线列之间的数据编程被流水线化。该编程处理的一个示例实施方式包括：将两个位线列选择性地连接到一组一个或更多个选择电路；使用所述一个或更多个选择电路将所述两个位线列中的一列选择性地连接到一个或更多个信号源；将当前连接到所述一个或更多个信号源的那个位线列的非易失性存储元件编程；以及在连接到该组一个或更多个选择电路的位线列中的一列正被编程的同时，改变另一位线列。
图1是描绘可以实施本文中描述的技术的存储器系统100的一个示例的框图。存储器系统100包括存储器阵列102，存储器阵列102可以是存储器单元的二维或三维阵列。在一个实施例中，存储器阵列102是单片三维存储器阵列。存储器阵列102的阵列端子线包括各个层的被组织为行的字线和各个层的被组织为列的位线。然而，也可以实现其他定向。
单片三维存储器阵列是在没有中间衬底的、诸如晶片的单个衬底上方形成多个存储器层面（memory level）的存储器阵列。形成一个存储器层面的层直接在现有的一个或更多个层面的层之上沉积或生长。相对比，如在Leedy的美国专利5,915,167“Three Dimensional Structure Memory”中那样，堆叠的存储器是通过在分开的衬底上形成存储器层面并且将这些存储器层面粘在彼此之上而形成的。在进行结合之前可以将这些衬底变薄或者从存储器层面去除这些衬底，但是由于存储器层面最初形成在分开的衬底上，所以这些存储器不是真正的单片三维存储器阵列。
存储器系统100包括行控制电路120，行控制电路120的输出108连接到存储器阵列102的对应字线。在本文中，连接可以是直接连接或间接连接（例如，通过一个或更多个其他部件）。行控制电路120从系统控制逻辑电路130接收一组M行地址信号和一个或更多个各种控制信号，并且典型地可以包括用于读取和编程操作的诸如行解码器122、阵列驱动器124和块选择电路126的电路。
存储器系统100还包括列控制电路110，列控制电路110的输入/输出106连接到存储器阵列102的对应位线。列控制电路110从系统控制逻辑130接收一组N列地址信号和一个或更多个各种控制信号，并且典型地可以包括诸如列解码器112、驱动器电路114、块选择电路116和读出放大器118的电路。在一个实施例中，读出放大器118向位线提供信号并且读出位线上的信号。本文中可以使用本领域中已知的各种读出放大器。
系统控制逻辑130从控制器134接收数据和命令，并且向控制器134提供输出数据。控制器134与主机通信。系统控制逻辑130可以包括用于控制存储器系统100的操作的一个或更多个状态机、寄存器和其他控制逻辑。在其他实施例中，系统控制逻辑130直接从主机接收数据和命令，并且向该主机提供输出数据，这是因为系统控制逻辑130包括控制器的功能。
在一个实施例中，系统控制逻辑130、列控制电路110、行控制电路120和存储器阵列102形成在同一集成电路上。例如，系统控制逻辑130、列控制电路110和行控制电路120可以形成在衬底的表面上，并且存储器阵列102是形成在该衬底上方的单片三维存储器阵列（并且因此在系统控制逻辑130、列控制电路110和行控制电路120的全部或一部分的上方）。在一些情况下，该控制电路的一部分可以与该存储器阵列中的一些形成在相同的层上。可以在以下美国专利中获得关于与图1类似的适当实施例的更多信息：美国专利6,879,505；美国专利7,286,439；美国专利6,856,572；以及美国专利7,359,279，这些专利通过引用而将其全部内容包含在本文中。控制器134可以与图1中示出的其他部件处于同一衬底上或者处于不同衬底上。控制器134、系统控制逻辑130、列控制电路110、列解码器112、驱动器电路114、块选择116、读出放大器118、行控制电路120、行解码器122、阵列驱动器124和/或块选择126可以单独地或者以任何方式结合地被视为一个或更多个控制电路。
存储器阵列102包括多个存储器单元。在一个实施例中，每个存储器单元包括导引（steering）元件（例如，二极管）和电阻元件。在一个示例实施方式中，存储器单元可以是这样的：它们可以被一次编程并且可以被多次读取。一个示例存储器单元包括形成在上导体和下导体之间的相交处的层柱（a pillar of layers）。在一个实施例中，该柱包括导引元件（诸如二极管），该导引元件与状态改变元件（诸如反熔丝层）串联连接。当反熔丝层完整时，该单元在电学上是开路。当反熔丝层被破坏时，该单元在电学上是与被破坏的反熔丝层的电阻串联的二极管。可以在以下美国专利中获得存储器单元的示例：美国专利6,034,882；美国专利6,525,953；美国专利6,952,043；美国专利6,420,215；美国专利6,951,780；以及美国专利7,081,377。
在另一个实施例中，存储器单元是可重写的。例如，美国专利申请公开2006/0250836描述了包括与可逆电阻切换元件串联耦接的二极管的可重写非易失性存储器单元，该申请的全部内容通过引用包含在本文中。可逆电阻切换元件包括可逆电阻切换材料，该可逆电阻切换材料具有可在两个或更多个状态之间可逆切换的电阻。例如，该可逆电阻切换材料在生产时可以处于最初的高电阻状态，而该高电阻状态在施加第一电压和/或电流时可切换到低电阻状态。施加第二电压和/或电流可使该可逆电阻切换材料回到高电阻状态。可替选地，该可逆电阻切换元件在生产时可以处于最初的低电阻状态，而当施加适当的电压和/或电流时，该低电阻状态可逆地可切换到高电阻状态。一个电阻状态可以代表二进制“0”，而另一个电阻状态可代表二进制“1”。可以使用多于两个的数据/电阻状态，使得该存储器单元存储两位或更多位的数据。在一个实施例中，将电阻从高电阻状态切换到低电阻状态的处理称为设置（SET）操作。将电阻从低电阻状态切换到高电阻状态的处理称为复位（RESET）操作。高电阻状态与二进制数据“0”相关联，并且低电阻状态与二进制数据“1”相关联。在其他实施例中，设置和复位和/或数据编码可以相反。在一些实施例中，第一次设置电阻切换元件需要高于正常的电压，并且被称为形成（FORMING）操作。
图2是存储器单元150的一个示例的简化透视图，该存储器单元150包括位于第一导体166和第二导体168之间并且串联耦接的可逆电阻切换元件162、导引元件164和势垒（barrier）165。
可逆电阻切换元件162包括可逆电阻切换材料170，该可逆电阻切换材料170具有可在两个或更多个状态之间可逆切换的电阻。在一些实施例中，可逆电阻切换材料170可以由金属氧化物形成。可以使用各种不同的金属氧化物。在一个示例中，使用氧化镍。
在至少一个实施例中，通过使用选择性的沉积处理，可以在可逆电阻切换材料中使用氧化镍层，该氧化镍层不被蚀刻。例如，可以通过采用诸如电镀、无电镀沉积等的沉积处理只在形成于衬底上方的传导表面上沉积含镍层来形成可逆电阻切换元件。这样，只有衬底上的传导层被图案化和/或被蚀刻（在沉积含镍层之前），并且含镍层不被图案化和/或被蚀刻。
在至少一个实施例中，可逆电阻切换材料170包括至少一部分氧化镍层，该氧化镍层是通过选择性沉积镍、然后氧化该镍层形成的。例如，可以使用无电镀沉积、电镀或者类似的选择性处理来选择性地沉积Ni、NixPy或者镍的其他类似形式，然后将该Ni、NixPy或者镍的其他类似形式氧化以形成氧化镍（例如，使用快速热氧化或者另外的氧化处理）。在其他实施例中，可以选择性地沉积氧化镍本身。例如，可以使用选择性的沉积处理在导引元件上方选择性地沉积含NiO、NiOx或者NiOxPy的层，然后对该层退火和/或氧化（如果需要的话）。
可以选择性地沉积其他材料，然后对这些材料退火和/或氧化（如果需要的话），以形成在存储器单元中使用的可逆电阻切换材料。例如，可以例如通过电镀选择性地沉积Nb、Ta、V、Al、Ti、Co、钴镍合金等的层，然后对该层氧化以形成可逆电阻切换材料。
另一种可变电阻材料是例如如在Rose等的美国专利5,541,869中更详细地描述的、掺杂有V、Co、Ni、Pd、Fe或Mn的非晶硅。Ignatiev等在美国专利6,473,332中教导了另一族材料：它们是钙钛矿材料，诸如Pr1-XCaXMnO3(PCMO)、La1-XCaXMnO3(LCMO)、LaSrMnO3(LSMO)或者GdBaCoXOY(GBCO)。该可变电阻材料的另一个选项是如Jacobson等在美国专利6,072,716中教导的包括碳黑颗粒或石墨（例如，混入塑料聚合物中）的碳聚合物膜。另一个示例是使用碳纳米管作为可逆电阻切换材料。
Campbell等在美国专利申请公开2003/0045054中以及Campbell在美国专利申请公开2003/0047765中教导了另一种材料。该材料是化学式为AXBY的掺杂的硫系玻璃，其中A包括来自周期表的IIIA族(B,Al,Ga,In,Ti)、IVA族(C,Si,Ge,Sn,Pb)、VA族(N,P,As,Sb,Bi)或VIIA族(F,Cl,Br,I,At)的至少一种元素，其中B选自S、Se和Te以及它们的混合物。掺杂剂选自贵金属和过渡金属，包括Ag、Au、Pt、Cu、Cd、Ir、Ru、Co、Cr、Mn或Ni。该硫系玻璃（非晶硫族化物，不处于晶态）邻近活动态金属离子聚集区而形成在存储器单元中。一些其他固态电解质材料可以代替硫系玻璃。其它可变电阻材料包括无定形碳、石墨和碳纳米管。其他材料也可以与本文中描述的技术一起使用。
在美国专利申请公开2009/0001343“Memory Cell That Employs ASelectively Deposited Reversible Resistance Switching Element andMethods of Forming The Same”中可以获得关于使用可逆电阻切换材料生产存储器单元的更多信息，该申请的全部内容通过引用包含在本文中。在2008年12月19日提交的美国专利申请公开2009/0323391“Reverse SetWith Current Limit for Non-Volatile Storage”中还可以获得附加信息，该申请的全部内容通过引用包含在本文中。
可逆电阻切换元件162包括电极172和174。电极172位于可逆电阻切换材料170和导体168之间。在一个实施例中，电极172由铂制成。电极174位于可逆电阻切换材料170和导引元件164之间。在一个实施例中，电极174由氮化钛制成，并且用作势垒层。
导引元件164可以是二极管，或者其他适当导引元件，该导引元件通过选择性地限制跨可逆电阻切换元件162的电压和/或流过可逆电阻切换元件162的电流而表现出非欧姆传导性。这样，存储器单元150可以被用作二维或三维存储器阵列的一部分，并且可以将数据写入存储器单元150和/或从存储器单元150读取数据而不影响阵列中其他存储器单元的状态。导引元件164可以包括任何适当的二极管，例如，垂直的多晶p-n或p-i-n二极管，无论是在二极管的n区在p区上方的情况下指向上方还是在二极管的p区在n区上方的情况下指向下方均可。
在一些实施例中，导引元件164可以是由多晶半导体材料形成的二极管，其中多晶半导体材料诸如多晶硅、多晶锗硅合金、多晶锗或者任何其他适当材料。例如，导引元件164可以是包括重掺杂的n+多晶硅区182、在n+多晶硅区182上方的轻掺杂的或者本征（未有意掺杂的）多晶硅区180、以及在本征区180上方的重掺杂的p+多晶硅区186的二极管。在一些实施例中，例如，如在2005年12月9日提交的标题为“DEPOSITEDSEMICONDUCTOR STRUCTURE TO MINIMIZE N-TYPE DOPANTDIFFUSION AND METHOD OF MAKING”的美国专利申请公开2006/0087005中描述的，可以在n+多晶硅区182上形成薄的（例如，几百埃或更少）锗和/或锗硅合金层（未示出）（其中使用锗硅合金层时锗占大约10%或更多），以防止和/或减少掺杂剂从n+多晶硅区182迁移到本征区180中，该申请的全部内容通过引用包含在本文中。应当理解，n+区和p+区的位置可以相反。当导引元件164是由沉积的硅（例如，非晶硅或多晶硅）制成的时候，一个实施例可以包括在该二极管上形成硅化物层，以使沉积的硅处于低电阻状态。
如美国专利7,176,064“Memory Cell Comprising a SemiconductorJunction Diode Crystallized Adjacent to a Silicide”中描述的，诸如钛和/或钴等硅化物形成材料在退火期间与沉积的硅反应以形成硅化物层，该专利的全部内容通过引用包含在本文中。硅化钛和硅化钴的晶面间距接近硅的晶面间距，并且看来当沉积的硅结晶时，这种硅化物层可以作为相邻的沉积的硅的“结晶模板”或“种子”（例如，在退火期间，该硅化物层增强硅二极管的晶体结构）。由此提供较低电阻的硅。对于锗硅合金和/或锗二极管，可以实现类似的结果。
导体166和168包括任何适当的传导材料，如钨、任何适当的金属、重掺杂的半导体材料、传导的硅化物、传导的硅化物-锗化物、传导的锗化物等。在图2的实施例中，导体166和168是轨道形状的并且在不同的方向上延伸（例如，基本相互垂直）。可以使用其他导体形状和/或配置。在一些实施例中，可以将势垒层、粘附层、和/或抗反射涂层等（未示出）与导体166和168一起使用，以提高装置性能和/或帮助装置加工。
尽管在图2中可逆电阻切换元件162被示出为位于导引元件164上方，但是应当理解，在替选实施例中，可逆电阻切换元件162可以位于导引元件164下方。
虽然图2示出存储器单元的一个示例，但是本文中公开的技术不要求一个特定类型或结构的存储器单元。可以使用许多不同类型的存储器单元。
图3是金属氧化物可逆电阻切换元件的一个示例实施例的电压-电流曲线。线250代表可逆电阻切换元件处于高电阻状态时的I-V特性。线252代表可逆电阻切换元件处于低电阻状态时的I-V特性。为了确定可逆电阻切换元件处于哪个状态，施加电压并且测量所导致的电流。较高的测量电流（见线252）表示可逆电阻切换元件处于低电阻状态。较低的测量电流（见线250）表示可逆电阻切换元件处于高电阻状态。注意，具有不同I-V特性的可逆电阻切换元件的其他变体也可以与本文中描述的技术一起使用。
当处于高电阻状态时（见线250），如果将电压V设置和足够的电流施加到存储器单元，那么可逆电阻切换元件将被设置到低电阻状态。线254示出施加V设置时的行为。电压将保持某种程度上的恒定，并且电流将朝I设置限制增加。在某一点，可逆电阻切换元件将被设置，并且装置行为将基于线252。注意，第一次设置可逆电阻切换元件时，需要Vf（形成电压）来设置该装置。之后，可以使用V设置。形成电压Vf可以大于V设置。
当处于低电阻状态时（见线252），如果对存储器单元施加电压V复位和足够的电流（I复位），则可逆电阻切换元件将被复位到高电阻状态。线256示出施加V复位时的行为。在某一点，可逆电阻切换元件将被复位，并且装置行为将基于线250。
在一个实施例中，V设置大约是5伏特，V复位大约是3伏特，I设置限制大约是5μA，并且I复位电流可以高达30μA。在一些实施例中，V设置可以低于V复位，不需要形成操作并且/或者设置或复位所需的时间可以不同。
用于对可逆电阻切换材料的电阻进行设置和复位的编程操作是本领域中已知的。用于对可逆电阻切换材料的电阻进行设置和复位的电路的许多不同实施方式施是已知的，并且可以与本文中描述的技术一起使用。在以下美国专利申请中可以获得设置和复位的示例：2008年12月19日提交的美国专利申请2009/0323391“Reverse Set With Current Limit forNon-Volatile Storage”，其全部内容通过引用包含在本文中；美国专利申请2007/0072360，其全部内容通过引用包含在本文中；以及美国专利申请2007/0008785，其全部内容通过引用包含在本文中。
在一些实施例中，用于提供、控制和/或限制流过存储器单元的电流的电路可以远离存储器单元。该距离对于单片三维存储器阵列更成问题，在单片三维存储器阵列中，控制电路在衬底表面上，并且存储器单元在三维存储器阵列的上部层上（如上所述）。由于该距离，传导通路可能变得相当长，这导致线的相对大的线电容。在某些情况下，在存储器单元被设置之后，线上的电容电荷随后将通过存储器单元消散，这可导致额外的电流通过可逆电阻切换元件。该额外电流可导致可逆电阻切换元件设置到如此低的电阻值，以使得难以或不可能复位该元件。一个已提出的方案是在设置操作期间将位线和数据总线放电，使得在已实现设置之后，没有不想要的电流会随后被驱使通过存储器单元。在本实施例中，在设置操作期间，二极管将被正向偏置，并且将向存储器单元施加作为脉冲（或其他形式）的V设置。V设置脉冲将比设置可逆电阻切换元件所需的时间短，使得将会需要来自位线和数据总线的电荷以提供不是由V设置脉冲提供的额外电荷。例如，电压脉冲将被用于对连接到存储器单元的位线充电。由于其寄生电容，位线将保持电荷。在被充电之后，位线将与电压源断开，使得位线浮置。然后位线上的电荷将经由存储器单元消散到字线，使得存储器单元被设置。在2008年12月19日提交的美国专利申请2009/0323393“CapacitiveDischarge Method For Writing To Non-Volatile Memory”中可以获得电容放电方法的一个示例，该申请的全部内容通过引用包含在本文中。
在一些实施方式中，在设置操作之后，可以进行验证操作以了解设置操作是否成功。如果未成功，则可以重试设置操作。在一个示例实施方式中，验证操作是读操作。因此，系统控制逻辑130将首先使一个或更多个存储器单元被编程（设置或复位），然后将读取所有被编程的存储器单元。如果读取的数据与要被编程的数据匹配，则该处理完成。如果一些读取的数据与被编程的数据不匹配（最有可能是因为编程未成功），则重复该编程。
存储器阵列102将包括许多存储器单元。图4A是包括位于第二存储器层面220下方的第一存储器层面218的单片三维阵列102的一部分的简化透视图。在图4A的实施例中，每个存储器层面218和220包括交叉点阵列中的多个存储器单元200。应当理解，附加层（例如，层面间电介质）可以存在于第一存储器层面218和第二存储器层面220之间，但是为了简化，在图4A中没有示出附加层。可以使用其他存储器阵列配置，如可以使用存储器的附加层面那样。在图4A的实施例中，所有二极管可以“指向”同一方向，例如，该方向可以取决于所采用的p-i-n二极管的p掺杂区在该二极管的上部还是下部而向上或向下，从而简化了二极管加工。存储器单元200可以与存储器单元150相同或不同。
图4B是包括位于第二存储器层面221下方的第一存储器层面219的单片三维阵列102的第二实施例的一部分的简化透视图。图4B的存储器阵列包括多个存储器单元200。对于第一存储器层面219，存储器单元200位于一组位线207和一组字线209之间，并且连接到该组位线207和该组字线209。对于第二存储器层面221，存储器单元200位于一组位线210和字线209之间，并且连接到该组位线210和字线209。如图4B中所示，第一存储器层面的上部导体可被用作位于第一存储器层面上方的第二存储器层面的下部导体。在美国专利6,952,030“High-DensityThree-Dimensional Memory Cell”中描述了另外的信息，该专利的全部内容通过引用包含在本文中。
在图4B的实施例中，如2007年3月27日提交的标题为“Method toForm Upward Pointing P-I-N Diodes Having Large And UniformCurrent”的美国专利申请公开20070190722中描述的，相邻存储器层面上的二极管（或者其他导引装置）优选指向相反方向，该申请的全部内容通过引用包含在本文中。例如，第一存储器层面219的二极管可以是如箭头A1表示的指向上方的二极管（例如，其中p区在二极管的下部），而第二存储器层面221的二极管可以是如箭头A2表示的指向下方的二极管（例如，其中n区在二极管的下部），或者反之亦然。
在单片三维存储器阵列的一个实施例中，在第一方向上布置位线，在与位线垂直的第二方向上布置字线。在具有附加层的存储器单元的单片三维存储器阵列中，将会存在附加层的位线和字线。支持电路（例如，列控制电路110、行控制电路120和系统控制逻辑130）布置在衬底的表面上，存储器阵列构建在全部或一部分支持电路上方。例如，图5A示出位于衬底280之上的存储器阵列102的顶视图。支持电路282位于衬底280的表面上。存储器阵列102位于支持电路282上方。一些支持电路282位于存储器阵列102下方。一些支持电路282位于存储器阵列102之外。“存储器阵列之外”意思是存储器阵列不位于在存储器阵列之外的电路之上。
描绘集成电路的各层的图5B示出了位于衬底上方的存储器阵列。该存储器阵列包括位线层BL0、BL1和BL2以及字线层WL0和WL1。在其他实施例中，还可以实现附加的位线层和字线层。实现半导体存储器系统的集成电路还包括用于在支持电路的不同部件之间以及在支持电路与位线和字线之间传递信号的多个金属层。这些金属层被布置在实现于衬底的表面上的支持电路上方并且在存储器阵列下方。图5B示出用于传递的两个金属层R1和R2；然而，其他实施例可以包括多于或少于两个金属层。在一个示例中，这些金属层R1和R2由钨形成（大约1.5欧姆/平方），其具有相对高的电阻和相对高的电容。
用于在存储器系统的不同部件之间传递信号的一个或更多个金属层可以位于存储器阵列上方。图5B示出存储器阵列上方的一个这种金属层，其被标记为顶部金属层。在一个示例中，该顶部金属层由铝或铜形成（大约0.05欧姆/平方），其具有比层R1和R2小的电阻和电容。金属层R1和R2不是使用与顶部金属相同的材料实现的，因为R1和R2所用的金属需要承受用于在R1和R2的顶上加工存储器阵列的处理步骤。
可以添加通孔以在相邻的金属层之间进行连接。可以添加zia以在不相邻的层之间进行连接。zia是多层通孔，并且可以连接多于2层（在此情况下，zia看起来像楼梯）。
如图6中所示，存储器阵列102被再分成条（stripe）。每个条被分成多个块，并且这些块被分组为湾区（bay）。在一个实施例中，每个块包括两个条。在其他实施例中，可以在一个条或一个条的一部分中实现一个湾区。在一些实施方式中，可以跨两个或更多个条的全部或者跨两个或更多个条的多个部分来实现湾区。每个湾区包括多个块。湾区中块的数目可以不同。
图7示出两个条（条0和条1）的一个示例实施方式，其中每个湾区（湾区0、湾区1、…、湾区N）是跨两个相邻条的一部分而实现的。例如，湾区0部分地在条0中并且部分地在条1中。因此，在图7的示例中，湾区包括两个条中的存储器单元。条中湾区的数目可以不同。图7示出在条的相对侧（例如，上和下）的列控制电路110和在条的另外相对侧（例如，左和右）的行控制电路。
图8提供跨两个条（例如，条0和条1）实现的一个示例湾区（例如，湾区0）的更多细节。在一个实施例中，一个湾区具有64个块，条0中的块0、块1、…、块31和条1中的块32、块33、…、块63。然而，其他实施例可以实现不同数目的块。
块是具有一般未被解码器、驱动器、读出放大器和输入/输出电路所中断的连续字线和位线的连续存储器单元组。这样做是出于各种原因中的任一项。例如，在大的阵列中，由这些线的电阻和电容引起的向下穿过字线和位线的信号延迟（即RC延迟）可能非常显著。通过将较大的阵列再分成一组较小的子阵列，使得每个字线和/或每个位线的长度减小，可以减小这些RC延迟。作为另一个示例，与访问一组存储器单元相关联的功率可决定在给定的存储器周期期间可以同时访问的存储器单元的数目的上限。因此，大的存储器阵列经常被再分成较小的子阵列，以减少被同时访问的存储器单元的数目。集成电路可以包括一个或多于一个存储器阵列。
图8示出块0的位线的一个子组。该衬底比存储器阵列宽；因此，列控制电路110的部分可以从存储器阵列下方突出，以利于使用zia和通孔进行与R1、R2、顶部金属和位线的连接，同时列控制电路110的其他部分可以位于存储器阵列之下。列控制电路110（包括解码器和读出放大器）被分成两组电路，每组电路位于集成电路的相对侧（例如，A侧和B侧），使得列控制电路110的一组电路从存储器阵列的第一侧（A侧）突出，而列控制电路110的第二组电路从存储器阵列的相对侧（B侧）突出。块的半数位线连接到A侧的列控制电路110的一组电路，而块的另外半数位线连接到B侧的列控制电路110的第二组电路。在一个实施例中，这两组位线交错，使得每隔一个位线连接到A侧的列控制电路110，并且介于中间的位线连接到B侧的列控制电路110。可以存在如下情况：两个相邻的位线取自A侧，而且接下来的两个位线取自B侧。这取决于处理。湾区中的其他块被类似地布置（例如，B侧和C侧等）。
在一个实施例中，存在位于每个块的下方（例如，在衬底的表面上）的两个读出放大器。这两个读出放大器中的一个用于连接到A侧的列控制电路110的位线，而另一个读出放大器用于连接到B侧的列控制电路110的位线。在一个湾区中包括64个块的实施例中，一个湾区具有64个读出放大器，其中32个用于A侧而32个用于B侧。在一个实施例中，湾区的一个特性是该湾区中的所有块共享同样的64个读出放大器。这意味着一个湾区中的64个存储器单元可以被同时选择用于编程或读取。因此，该存储器系统包括用于选择64个存储器单元的电路以及用于在64个被选择的存储器单元和读出放大器之间传递信号的线。在一些实施例中，选择少于64个存储器单元用于同时编程，以限制在任意给定时间使用的功率。
在以前的系统中，用于在64个（或更少）被选择的存储器单元和读出放大器之间传递信号的全局传递线是在具有相对大的电阻和电容的金属层R1或R2中实现的。为了减少总电阻和电容，一些以前的设计已经在R1（或者R2）中实现了半数的用于在被选择的存储器单元和读出放大器之间传递信号的全局传递线，并且在顶部金属中实现了另外半数的用于在被选择的存储器单元和读出放大器之间传递信号的全局传递线。尽管该方案的确减小了电阻和电容，但是该减小不足以允许高速操作。在以前的实施方式中，全局传递线中的每一个都接触所有的解码晶体管漏极，这增加了与该线相关联的总电容。
图9是描绘列控制电路110的一个实施例的传递信号和选择电路的一部分的示意图。描绘了一个块的一部分。在一个实施例中，每个块包括64列位线及用于将一列的位线电连接到该阵列的一侧（例如，图8的A侧）的读出放大器的64列选择电路300，以及64列位线和用于将位线连接到该阵列的另一侧（例如，图8的B侧）的读出放大器的64列选择电路。图9仅示出一侧的64列选择电路300。因此，每块具有64列×每列的64个位线×2（上和下）=8192个位线。在一个实施例中，该三维存储器阵列包括四层，每层具有2048个位线。还可以使用解码电路、位线和层的其他布置。
在图9的实施例中，每块具有两组局部数据线，以用于两侧中的每一侧。例如，图9将一侧的局部数据线示出为SELB[63:0]和SELB[127:64]。在一个实施例中，在对应块的下方在金属层R1中实现局部数据线，并且这些局部数据线仅在对应块的宽度延伸。特定列的选择电路300被用于将该列的64个位线选择性地连接到64个对应的局部数据线（例如，SELB0[63:0]或SELB[127:64]。选择电路300中的每一个接收来自列解码器112的选择信号和来自与该列相关联的64个位线之一的位线连接。基于来自列解码器112的选择信号，选择电路300将会把位线连接至一个对应的局部数据线或把位线与一个对应的局部数据线断开。
如上所述，在图9的实施例中，每块将具有两组局部数据线（例如，SELB[63:0]和SELB[127:64]）。半数位线列将可连接到第一组局部数据线，并且另外半数位线列将可连接到第二组局部数据线。这样，两列可以同时连接到局部数据线。例如，第一列位线可以连接到SELB[63:0]，并且第二列位线可以同时连接到第二组局部数据线SELB[127:64]。
在一个示例实施方式中，跨16列写入一页的数据，并且这些列被布置为使得特定页的半数（例如，8）列可连接到第一组局部数据线SELB[63:0]且一页的半数位线列可连接到SELB[127:64]。在其他实施例中，一页可以跨多于或少于16列的位线。在其他实施方式中，一块可以包括多于两组的局部数据线。
每个选择电路300将位线选择性地连接到适当的局部数据线。局部数据线连接到4:1复用器302，使得SELB[63:0]连接到第一组4:1复用器302，并且SELB[127:64]连接到第二组4:1复用器302。因此，选择电路300可被看作将位线列选择性地连接到复用器302（复用器302也可以被看作选择电路）。两组4:1复用器均将包括16个复用器302；因此，用于给定的一组局部数据线的一组复用器302将基于两个选择信号S[1:2]而选择64个位线中的16个位线来输出。
连接到SELB[63:0]的16个4:1复用器302的输出被提供给16个2:1复用器304。连接到SELB[127:64]的16个4:1复用器302的输出也连接到16个2:1复用器304。每个复用器304将会接收来自SELB[63:0]的1位和来自SELB[127:64]的1位。基于选择信号S[0]，对应的复用器304将会选择输出来自SELB[63:0]的1位或来自SELB[127:64]的1位。可替选地，信号MUX_EN[0]可被用于浮置2:1复用器304的输出。这样，每个块具有可连接到相同全局数据线的一组2:1复用器304，并且复用器304的复用器启用信号MUX_EN[x]将被用于将被选择的位线选择性地连接到全局数据线。
在一个实施例中，在顶部金属中实现的全局数据线在整个湾区上延伸。在一个实施例中，湾区将包括两组全局数据线，一组全局数据线在该湾区的上部，并且另一组全局数据线在该湾区的下部：GSELT[31:0]和GSELB[31:1]。图9仅示出在该块的上部的全局数据线GSELT[31:0]。每个全局数据线连接到一个读出放大器。因为针对一个湾区有64个全局数据线，所以对于同一湾区有64个读出放大器。每个读出放大器位于存储器单元的湾区的下方。在一个实施例中，在湾区的每个块的下方有一个读出放大器。
图9还示出了不同块（“其他块”）的2:1复用器304。注意，该其他块的这16个2:1复用器304也连接到GSELT[31:0]。然而，该其他块的复用器304接收不同的复用器启用信号MUX_EN[1]；因此，该其他块的位线能够以下述方式选择性地连接到适当的读出放大器：使得每次只有来自一块的位线将被连接到全局数据线的任意给定位。
图9还示出了全局列解码器310（它们是列解码器电路112的一部分）。每个选择电路300由全局列解码器310中的一个或更多个来控制。在一个实施例中，针对每一条有64组全局列解码器310，并且全局列解码器310位于存储器阵列102之外的衬底表面上（例如，不在存储器阵列102下方）。特定条的所有块共享一个单独的全局列解码器310。因此，当全局列解码器选择列0时，那么列0被选择用于该条中的每个块。
复用器电路302和304被用于将对应的局部数据线选择性地连接到全局数据线，使得只有一个子组的一个或更多个块的局部数据线被连接到全局数据线。因为该条中的所有块都共享同一个列解码器，所以与以前的设计相比，空出了衬底表面上的空间（称为“空闲空间”）。列解码器310可以是整个条的全局列解码器的一个理由是不必每个块都具有局部列解码器。以前的设计将是每个块都具有局部解码器，以提高对列进行切换的速度。然而，本技术将在对另一列进行编程处理期间对列进行切换；因此，没有用于列切换的开销。在一个实施例中，存在用于每个块的六十列中的每一列的全局列解码器电路310。全局列解码器310与系统控制逻辑130通信（见图1）。
图9还描绘存储器阵列102的一个块的一部分。图9中所示的块包括连接到字线驱动器320（例如，与选择电路300相同的结构）的一组字线WL[0]、WL[1]、…、WL[15]，其由一个或更多个行解码器322来控制。在一个实施例中，行解码器322位于存储器阵列102下方的衬底表面上。行解码器322（行解码器122的一部分）与系统控制逻辑130通信。由于存储器阵列102实现了交叉点阵列，所以存储器阵列102将包括连接在字线和位线之间的一组存储器单元MC，使得每个存储器单元在一端连接到字线并在另一端连接到位线。图9中所示的存储器单元没有都用MC标出。
在一个实施例中，当对图9的电路进行编程时，行解码器322将使字线驱动器320选择一个字线。全局列解码器310中的两个同时选择两列位线，一列位线连接到SELB[63:0]，而另一列位线连接到SELB[127:64]。然后4:1复用器302选择被连接的列的要连接到2:1复用器的一部分。因此，来自第一组位线列中的每一列的16个位线和来自第一组位线列中每一列的16个位线将被提供给2:1复用器304。然后，复用器304将从该块的被连接的两列中的一列选择要连接到全局数据线的16位的位线（通过对应的局部数据线SLB[x]）。全局数据线的另外16位将连接到另一块（例如，“其他块”）的位线。因此，两块的复用器304将允许连接到全局数据线，同时其他块将使其复用器的输出浮置。连接到全局数据线的特定块的16个位线通过连接到对应的全局数据线的读出放大器（或者其他信号源）接收适当的编程电压，以将连接到所选择的位线的存储器单元编程。这样，图9中所示的结构因而包括两级的复用器，4:1复用器302是第一级的复用器，而2:1复用器304是第二级的复用器。
图10是示出选择电路300的一个实施例的细节的示意图。选择电路300连接到一个局部数据线SELB[X]和一个位线。该位线连接到存储器单元MC的一个端子。字线连接到存储器单元MC的另一个端子。选择电路300包括均连接到SELB[X]的晶体管340和晶体管344。晶体管340和晶体管344还均在节点B连接到晶体管342。对应的位线BL[Y]也连接到节点B。晶体管342还连接到VUB（例如，0.5v），即未被选择的位线电压。晶体管340的栅极连接到选择信号XCSEL[Z]。晶体管344的基极连接到选择信号CSEL[Z]。注意，XCSEL[Z]是CSEL[Z]的反转形式。晶体管342的基极连接到CELN[Z]。信号CSEL[Z]、XCSEL[Z]和CELN[Z]是由列解码器112提供的。在其他实施例中，这些信号可以由其他电路来提供，例如，系统控制逻辑130、驱动器电路114、读出放大器118或者列控制电路的其他部分。信号CELN[Z]被独立地控制，使得可以独立于晶体管340和342来控制晶体管342。每一列将具有其自己的独立CELN[Z]，使得该列中的所有位线具有相同的CELN[Z]。
当对应的列被选择时，XCSEL[Z]是0，并且CSEL[Z]是1；因此，晶体管340和344导通。该条件使位线BL[Y]与局部数据线SELB[X]相连。
当对应的列未被选择时，那么XCSEL[Z]是0，并且CSEL[Z]是1；因此，晶体管340和344截止。该条件使位线BL[Y]与局部数据线SELB[X]断开。当晶体管340和344截止并且CELN[Z]是1时，那么晶体管342导通，并且位线BL[Y]正接收未被选择的位线电压VUB。当晶体管340和344截止并且CELN[Z]是0时，那么晶体管342截止并且位线BL[Y]正浮置。该条件对于本文中描述的电容放电编程方法的某些实施例是有用的。
图11是图9中所示的2:1复用器（MUX 304）的电路的示意图。对应的全局数据线GSELT[i]（其可以是上侧的GSELT[i]或者下侧的GSELBT[i]）连接到晶体管360、362、380和382。晶体管360和362还连接到两个局部数据线SELB[i]中的第一个。因此，在晶体管360和362导通时，晶体管360和362提供全局数据线GSELT[i]和局部数据线SELB[i]之间的通路。除了连接到GSELT[i]之外，晶体管380和382还连接到第二局部数据线SELB[i+64]。因此，在晶体管380和382导通时，晶体管380和382提供全局数据线GSELT[i]和第二局部数据线SELB[i+64]之间的通路。
晶体管360的倒栅极（inverted gate）连接到NAND栅极364的输出。晶体管362的栅极连接到反相器366的输出。反相器366的输入连接到NAND栅极364的输出。NAND栅极364的输出还连接到晶体管368的栅极。晶体管368连接在SELB[i]和晶体管370之间。晶体管370连接在晶体管368和电压VUB之间。晶体管370的栅极从系统控制逻辑130接收信号DSG_MODE。当使用本文中描述的电容放电编程模式来进行编程操作的一个可能的实施例时，信号DSG_MODE被设置为0。通过将信号DSG_MODE设置为0，晶体管370将防止未被选择的局部数据线连接到VUB，并且改为使未被选择的局部数据线浮置。
NAND栅极384的输出连接到晶体管380的栅极、反相器386的输入和晶体管388的栅极。反相器386的输出连接到晶体管382的栅极。晶体管388连接在局部数据线SELB[i+32]和晶体管390之间。晶体管390连接在晶体管388和电压VUB之间。晶体管370的栅极从系统控制逻辑130接收信号DSG_MODE。
NAND栅极364从系统控制逻辑130接收两个输入：复用器选择S和MUX_EN[S]。NAND栅极384从系统控制逻辑130接收两个输入：复用器选择信号S的反转形式（通过反相器392）和MUX_EN[S]。信号MUX_EN[S]在存储器操作期间正常设置为1，但是可以设置为0以禁用该复用器。当不是所有的全局数据线都会被用于同时编程时，或者当对应的块未被选择用于编程时，MUX_EN[S]可被用于禁用该复用器。
图12是图9中所示的2:1复用器（MUX 304）的电路的另一个实施例的示意图。在一些实施例中，由于功率问题，存储器系统没有对连接到64个全局数据线的全部64个存储器单元进行编程。例如，可能不希望该系统使用同时编程64个存储器单元所必需的功率量。在这些情况下，编程被分成多个读出放大器周期。每个读出放大器周期将包括对连接到64个全局数据线的64个存储器单元中的一个子组（例如，16个存储器单元）进行编程。在一个实施例中，这意味着在每个读出放大器周期将数据重新加载到全局数据线（GSELB）。图12提供了下述的复用器的实施例：其中，数据只需要被加载一次，然后将会可用于所有读出放大器周期（或者至少可用于一个子组的多个读出放大器周期）。
图12的复用器电路包括存储装置、选择电路和电平移位器/驱动器。在一个实施例中，存储装置包括用于存储当前字线周期的数据的触发器400。在CLK输入每接收到一个脉冲，触发器400的D输入接收GSELT[i]的一位。在其他实施例中，可以使用锁存器或其他存储装置代替D触发器。在其他实施例中，可以使用多于一级的触发器或锁存器。D触发器400的输出被提供给选择电路，该选择电路包括上文关于图11的部件360-390描述的复用器电路。与图11相对应的来自图12的所有相同附图标记被用于标识进行相同功能的相同部件。图12的复用器和图11的复用器之间的差别是：图11的复用器的输出被直接提供到局部数据线。然而，图12的复用器（选择电路）将输出420和422分别提供到电平移位器430和电平移位器432。电平移位器430连接到SELB[i]。电平移位器/驱动器432连接到SELB[i+64]。
电平移位器是本领域中已知的标准电平移位器。每个电平移位器将接收低电压逻辑信号，并且产生/输出（和驱动）在电压上高于输入的低电压逻辑信号的电平移位信号。例如，读出放大器不需要驱动全局数据线上的编程电压。而是读出放大器将只驱动逻辑0或逻辑1。在一个示例实施例中，逻辑1可以是3伏特，而逻辑0可以是0伏特。当图12的电路操作时，电平移位器430和432将通过复用器电路从D触发器接收逻辑1（例如，3伏特）或者逻辑0（接地）。然后电平移位器430或432将会将3伏特转换为编程电压，并且将0伏特转换为未被选择的位线电压。适当的编程电压的一个示例是8v。适当的未被选择的位线电压的一个示例是1v。
图13是图9中所示的4:1复用器（MUX 302）的电路的示意图。对应的全局数据线GSELT[i]（其可以是上侧的GSELT[i]或者下侧的GSELBT[i]）连接到晶体管460、462、480、482、520、522、540和542。晶体管460和462还连接到四个局部数据线SELB[i]中的第一个。因此，在晶体管460和462导通时，晶体管460和462提供全局数据线GSELT[i]和该局部数据线SELB[i]之间的通路。除了连接到GSELT[i]以外，晶体管480和482还连接到第二局部数据线SELB[i+16]。因此，在晶体管480和482导通时，晶体管480和482提供全局数据线GSELT[i]和第二局部数据线SELB[i+16]之间的通路。除了连接到GSELT[i]之外，晶体管510和522还连接到第二局部数据线SELB[i+32]。因此，在晶体管510和522导通时，晶体管510和522提供全局数据线GSELT[i]和第二局部数据线SELB[i+32]之间的通路。除了连接到GSELT[i]之外，晶体管540和546还连接到第二局部数据线SELB[i+48]。因此，在晶体管540和546导通时，晶体管540和546提供全局数据线GSELT[i]和第二局部数据线SELB[i+48]之间的通路。
晶体管460的倒栅极连接到NAND栅极364的输出。晶体管462的栅极连接到反相器466的输出。反相器466的输入连接到NAND栅极464的输出。NAND栅极464的输出还连接到晶体管468的栅极。晶体管468连接在SELB[i]和晶体管470之间。晶体管470连接在晶体管468和未被选择的位线电压VUB之间。晶体管470的栅极从系统控制逻辑130接收信号DSG_MODE。当使用本文中描述的电容放电编程模式来进行编程操作的一个可能的实施例时，信号DSG_MODE被设置为0。通过将信号DSG_MODE设置为0，晶体管470将防止未被选择的局部数据线连接到VUB，并且改为使未被选择的局部数据线浮置。
NAND栅极484的输出连接到晶体管480的栅极、反相器486的输入和晶体管488的栅极。反相器486的输出连接到晶体管482的栅极。晶体管488连接在局部数据线SELB[i+16]和晶体管490之间。晶体管490连接在晶体管488和电压VUB之间。晶体管470的栅极从系统控制逻辑130接收信号DSG_MODE。
NAND栅极524的输出连接到晶体管520的栅极、反相器526的输入和晶体管528的栅极。反相器526的输出连接到晶体管522的栅极。晶体管528连接在局部数据线SELB[i+32]和晶体管530之间。晶体管530连接在晶体管528和电压VUB之间。晶体管530的栅极从系统控制逻辑130接收信号DSG_MODE。
NAND栅极544的输出连接到晶体管540的栅极、反相器546的输入和晶体管548的栅极。反相器546的输出连接到晶体管542的栅极。晶体管48连接在局部数据线SELB[i+48]和晶体管550之间。晶体管550连接在晶体管548和电压VUB之间。晶体管550的栅极从系统控制逻辑130接收信号DSG_MODE。
NAND栅极464从系统控制逻辑130接收三个输入：复用器选择S[1]、复用器选择S[2]和EN。NAND栅极484从系统控制逻辑130接收三个输入：复用器选择信号S[1]的反转形式（通过反相器493）、复用器选择信号S[2]和EN。NAND栅极524从系统控制逻辑130接收三个输入：复用器选择信号S[1]、复用器选择信号S[2]的反转形式（通过反相器492）和EN。NAND栅极544从系统控制逻辑130接收三个输入：复用器选择信号S[1]的反转形式（通过反相器493）、复用器选择信号S[2]的反转形式（通过反相器492）和EN。信号EN在存储器操作期间正常设置为1，但是可以设置为0以禁用该复用器。当不是所有的全局数据线都会被用于同时编程时，或者当对应的块未被选择用于编程时，EN可被用于禁用该复用器。
图9至图13的电路可被用于实现上述电容放电编程方法。图10的两组电路300将被用于同时将两列位线连接到局部数据线SELB[63:0]和SELB[127:64]（见图9）。图13的电路302被用于将64个局部数据线SELB[63:0]中的16个和64个局部数据线SELB[127:64]中的16个连接到图12的电路302。图11或图12的电路304可将从SELB[63:0]中选择的16个局部数据线或从SELB[127:64]中选择的16个局部数据线连接到GSELB[15:0]。当上述连接建立时，16个读出放大器通过该块的全局数据线、被选择的局部数据线和被选择的位线与16个存储器单元通信。没有连接到GSELB[15:0]的16个局部数据线接收未被选择的位线电压。另外，通过改变由复用器302选择的该列的多个部分或者通过改变多个列，可以改变未连接到GSELB[15:0]的16个局部数据线。通过在与SELB[127:64]相关联的列或者另一块被编程的同时改变与SELB[63:0]相关联的列，不存在用于改变列的时间损失。注意，来自另一个块的局部数据线通过类似的电路连接到GSELB[31:16]。
在设置操作期间，读出放大器将对全局数据线施加电压，以由于全局数据线的寄生电容而使全局数据线充电。当复用器302和304（它们是选择电路的实施例）将局部数据线连接到全局数据线时，那么局部数据线也将被充电。当选择电路300（它们是选择电路的一个实施例）将局部数据线连接到一组位线时，16个位线也将被充电。位线一旦被充电，信号XCSEL[Z]和CSEL[Z]就被触发（toggle），这切断了该位线并且使该位线浮置，使得随着时间过去，该位线将会通过存储器单元放电，从而使得存储器单元被设置，就如以上所描述的那样。一旦信号XCSEL[Z]和CSEL[Z]被触发，字线选择（下面讨论）就可改变，使得对下一个字线的编程将会开始。同样的连接可被用于进行复位操作。
图14是描绘操作图9的结构的一个实施例的时序图。图14的时序图示出12个信号：WL[X],COL[0],COL[8],COL[l],COL[9],S[0],S[l],S[2],MUX_EN[0],MUX_EN[1],MUX_EN[2]和MUX_EN[3]。信号WL[X]代表被选择的字线上的电压。可以看到，该信号以高电压开始，并且具有多个负脉冲。负脉冲由下述信号来定义：该信号从高电压转变到低电压，在低电压保持一定的时间段，然后转变回到高电压。信号WL[X]在t0和t1之间具有四个负脉冲，在t1和t2之间具有四个负脉冲，在t2和t3之间具有四个负脉冲，并且在t3和t4之间具有四个负脉冲。在每个负脉冲期间，进行16个存储器单元接收编程的读出放大器周期。在其他实施例中，在读出放大器周期期间，可以对多于或少于16个存储器单元编程。
信号COL[0]是列0的列启用信号。信号COL[0]在t0和t1之间的时段为高，然后转变到低。信号COL[8]是列8的列启用信号。信号COL[8]在t0和t2之间为高，然后为低。信号COL[1]是列1的列启用信号。信号COL[1]在t1和t3之间为高，否则为低。信号COL[9]是列9的列启用信号。信号COL[9]在t2和t4之间为高，然后将在t4之后变低。在t0和t1之间，连接到列0的存储器单元被编程。在t1和t2之间，连接到列8的存储器单元被编程。在t2和t3之间，连接到列1的存储器单元被编程。在t3和t4之间，连接到列9的存储器单元被编程。
复用器选择电路S[0]使各个2:1复用器304在两组列之间进行选择。该信号将在每个间隔跳变。因此，S[0]在t0和t1之间为低，在t1和t2之间为高，在t2和t3之间为低，在t3和t4之间为高，等等。复用器选择信号S[1]和S[2]使4:1复用器302选择属于为了编程而被选择的页的列的一部分。在图14的示例中，S[1]和S[2]都为低。
信号MUX_EN[0],MUX_EN[1],MUX_EN[2]和MUX_EN[3]是2:1复用器304的MUX启用信号。信号MUX_EN[0]是图9中所示的块的上部的复用器启用信号。信号MUX_EN[1]是紧挨着图9中所示的块的那个块（参见图9，标记为“其他块”）的上部的复用器启用信号。信号MUX_EN[2]是图9中所示的块的下部的复用器启用信号。信号MUX_EN[3]是所述其他块的下部的MUX启用信号。在每个列周期期间（t0至t1、t1至t2、t2至t3、t3至t4等），每个MUX_EN信号将经历一脉冲，该脉冲与通过对应的复用器连接到读出放大器的存储器单元的读出放大器周期相协调。因此，在列周期t0至t1期间，针对这四个复用启用信号中的每一个均存在脉冲，每个信号一个脉冲。第一个脉冲来自MUX_EN[0]，其使连接到列0的16个位线接收编程。列周期中的第二个脉冲是MUX_EN[1]的，以用于使所述其他块的列0的16个存储器单元能够接收编程。第三个脉冲是MUX_EN[2]经历的，用于使连接到图9中所示的块的下侧的列0的16个存储器单元能够接收编程。MUX_EN[3]的第四个脉冲使得连接到下侧列0的所述其他块中的16个存储器单元能够接收编程。当对应的MUX_EN[i]信号为高时，接收的复用器304将会启用全局数据线（例如，GSELT[i]）和局部数据线（例如，SELB[x]）之间的通信。
从图14的时序图可以看出，在t0和t1之间，与两块的列0相连的存储器单元被编程。在时间t1和t2之间，与两块的列8相连的存储器单元被编程。在编程列8的存储器单元时，列0与4:1复用器302断开，并且列1代替其连接到复用器302。在t2和t3之间，列1被编程。在列1正被编程时，列8与复用器302断开，并且列9连接到适当的复用器302以代替列8。这是通过使用选择电路300断开列8并连接列9来进行的。因为在将一列变为另一列的同时，不同的列正在被编程，所以没有用于改变列的开销时间。这使得编程处理更有效率。
图15是描述用于操作图9的结构的一个实施例的流程图。在步骤602，系统控制逻辑130从控制器134或主机接收编程数据的命令。在步骤604，系统控制逻辑130接收要被编程的数据。在步骤606，选择一个或更多个湾区，用于编程该数据。在步骤608，在被选择的湾区内选择一个或更多个块，用于编程。在步骤610，在被选择的块中选择字线，用于编程。在一些实施例中，将选择多个字线，并且将在多个字线上进行编程处理。在步骤612，被选择的块中的两列被同时连接到局部数据线。例如，图9的列0和列8可被选择并且被连接到局部数据线。以如下方式选择这两列：从第一组选择一列并从第二组选择一列，其中这两组分别连接到它们自己的4:1复用器302的组。这两列被同时连接，使得将存在这两者都被连接的时间段；然而，这两列将可以在不同的时间开始连接，并且在不同的时间完成连接。
在步骤614，然后选择两个被连接的列中的一列。例如，复用器304将被用于选择这两列中的一列，用于连接到全局数据线。未被选择的列将接收未被选择的位线电压。在步骤616，在与全局数据线通信的被选择的列的全部或被选择部分上进行编程。如上所述，该编程可以包括多个读出放大器周期。在步骤618，改变这两列之间的选择。例如，复用器304将改变其选择。在步骤620，将确定该块是否还有列将需要被编程。如果有，则在步骤622，在新选择的列上进行编程（其可以包括多个读出放大器周期）。在步骤624，将通过用新的列代替未被选择的列来连接新的列。例如，在编程列8的同时，列0将被断开，并且列1将代替其被连接。在步骤624之后，该处理循环回到步骤618，在此期间，改变复用器304的列选择。该处理将会继续，直到选择最后一列的编程（步骤620）为止，在此情况下，该处理将在步骤630继续，并且在最后一列上进行编程（其可以包括多个读出放大器周期）。在编程最后一列之后，系统控制逻辑130将会关于编程操作的成功或失败向控制器134和/或主机进行报告。注意，图14的时序图对应于图15的步骤612-624。
图16公开了存储器系统的另一个实施例，其中一些选择电路和数据线具有不同的架构。图16示出两个块：块i和块ii。这两个块都包括存储器阵列102内的存储器单元；然而，为了使该图更便于阅读，这些存储器单元没有被画出。每个块均包括字线，诸如图9中所示的16个字线；然而，为了使该图更便于阅读，这些字线没有被画出。如在图9中那样，位线被分组为位线列，并且各个位线列通过选择电路300连接到局部数据线。选择电路300也由图9中的同一全局列解码器310来控制；然而，为了使该图更便于阅读，在图16中没有画出全局列解码器。在图16的实施例中，每个块包括该块上侧的一组局部数据线SELT[63:0]和该块下侧的一组局部数据线SELB[63:0]。选择电路300被用于将一列64个位线连接到局部数据线。
局部数据线（SELT[63:0]和SELB[63:0]）连接到一组16个4:1复用器702。针对每一块，在块的上侧有一组16个复用器702，并且在该块的下侧有一组16个复用器702。16个4:1复用器702的输出是连接到驱动器电路704的16位。4:1复用器702的目的是选择连接到局部数据线的列的64位中的16位。在一个实施例中，给定页的数据保持在每列的16个位线上；因此，当编程一页数据时，每列中只有16个位线需要连接到读出放大器。在同一实施例中，一页数据将包括一湾区中两块的16列上的16个位线。页还可以跨多个湾区。因此，选择电路300针对局部数据线选择一列（上和/或下）。复用器702选择每列的一部分。该部分（16位）被提供给驱动器电路704。在一个实施例中，使用图13的结构来实现4:1复用器702。
驱动器电路704将该部分连接到全局数据线的适当位。在一个实施例中，针对一个湾区有64个全局数据线，每个全局数据线连接到该湾区的一个读出放大器。这些全局数据线包括上全局数据线GSELT[31:0]和下全局数据线GSELB[31:0]。从每块上侧的驱动器电路704输出的16位连接到上侧全局数据线，并且从每块下侧的驱动器电路704输出的16位连接到下侧全局数据线。例如，块i的上侧的驱动器电路704将启用要连接到GSELT[15:0]的块i的上侧的16位。块ii的上侧的驱动器电路704将启用要连接到GSELT[31:16]的来自块ii的上侧的16位。块i的下侧的驱动器电路704将启用要连接到GSELB[15:0]的来自块i的下侧的16位。块ii的下侧的驱动器电路704将启用要连接到GSELB[31:16]的来自块ii的下侧的16位。驱动器电路704将驱动器电路的输入选择性地连接到适当的全局数据线。可替选地，驱动器电路704可以使其输出浮置，使得被选择的位线将不与全局数据线通信（而是改为接收未被选择的位线电压）。如上所述，一个湾区中有64个块；然而，在本实施例中，每次针对一个湾区只有两个块可以连接到一组全局数据线。
图17是驱动器电路704的一个示例实施方式的示意图。触发器810的D输入连接到对应的全局数据线GSELB[i]。D触发器810还包括时钟输入。D触发器810的输出连接到晶体管812和晶体管814。信号EN[S]（启用信号）连接到晶体管812的栅极和反相器816的输入。反相器816的输出连接到晶体管814的栅极。晶体管812和814还连接到晶体管818和电平移位器822。晶体管818还连接到晶体管820。晶体管820的栅极接收信号DSG_MODE（上文所述）。晶体管820的另一侧连接到与逻辑0相关联的电压。电平移位器/驱动器822以与上文关于图12描述的电平移位器操作的方式相同的方式来操作。在操作中，当前周期的数据存储在D触发器810中。如果启用信号EN[S]是逻辑高，则D触发器810的输出被提供到电平移位器822。D触发器的Q输出可以是逻辑1或逻辑0。如果EN[S]处于逻辑0，则电平移位器822从晶体管820接收逻辑0。在本实施例中，读出放大器将驱动与逻辑0相关联的电压（例如，0伏特）或者驱动与逻辑1相关联的电压（例如，3伏特）。如果电平移位器/驱动器822接收逻辑0，则SELB[I]上的电平移位器/驱动器822的输出将是未被选择的位线电压。如果电平移位器/驱动器822接收逻辑1，则SELB[I]上的电平移位器/驱动器822的输出将是编程电压。
图18是描述图16的结构的操作的一个实施例的流程图。在步骤902，系统控制逻辑130接收编程数据的命令。该命令可以是从控制器134或主机接收到的。在步骤904，在系统控制逻辑130处接收该编程命令的数据。在步骤906，系统控制逻辑130将选择一个或更多个湾区来编程一页数据。在步骤908，选择在被选择的一个或更多个湾区中的一个或更多个块。在步骤910，将选择用于编程的一个字线。在一些实施例中，一页数据可以跨多于一个字线，因此，将选择多于一个字线。在步骤912，选择页。例如，对于特定页，可以选择一列的64个位线中的16个位线。在步骤914，选择上列。如图16中所示，选择电路300将选择一个上列，以连接到SELT[63:0]。当列解码器是条或湾区的全局列解码器时，步骤914包括选择条或湾区中所有块的上列。
在步骤916，该系统将在一个或更多个块的上列上进行编程。在一个实施例中，块i的16个被选择的位线连接到GSELT[15:0]，并且块ii的16个被选择的位线连接到GSELT[31:16]，使得在步骤916期间，块i的16位和块i的16位被编程。在第一组实施例中，全部32位被同时编程。在第二组实施例中，在多个读出放大器周期进行32位的编程。在一个示例实施方式中，每个读出放大器周期包括将来自一个块的8位和来自另一个块的8位进行编程。因此，在该示例实施方式中，步骤916包括同时编程GSELT[7:0]和GSELT[23:16]。
在步骤918，在编程上列时，选择并连接下一个下列。当列解码器是条或湾区的全局列解码器时，步骤918包括选择条或湾区中所有块的下列。在步骤920，将对下列进行编程。在一个示例实施方式中，步骤920包括同时编程GSELB[7:0]和GSELB[23:16]。在步骤922，将对上列进行编程。在一个示例实施方式中，步骤922包括同时编程GSELT[15:8]和GSELT[31:24]。在步骤924，将对下列进行编程。在一个示例实施方式中，步骤924包括同时编程GSELB[15:8]和GSELB[31:24]。在步骤926，确定是否还有列要编程。如果还有列要编程，则在步骤928，将选择上侧的下一列。将在步骤924中编程下列的同时，选择新的上侧列。也就是说，将在进行步骤924的同时进行步骤928，就像在进行步骤916的同时进行步骤918一样。在步骤928之后，该处理循环回到步骤916并且重复。当没有更多的列要编程时（步骤926），那么系统控制逻辑130将报告该编程处理成功还是失败。
图19是描绘步骤914-928期间图16的结构的操作的时序图。图19示出下列信号的行为：WL,COL[0]T,COL[0]B,COL[1]T,COL[1]B,COL[15]T,COL[15]B,EN_T_BK_i,EN_B_BK_i,EN_T_BK_ii和EN_B_BK_ii。图19的头一行示出哪些位线正在被编程。例如，在T0和T1之间，对与块i和块ii上侧的列0的位线相连的存储器单元提供编程。一个示例包括同时编程GSELT[7:0]和GSELT[23:16]。在T1和T2之间，对与块i和块ii下侧的列0的位线相连的存储器单元提供编程。一个示例包括同时编程GSELB[7:0]和GSELB[23:16]。在T2和T3之间，对与块i和块ii上侧的列0的位线相连的存储器单元提供编程。一个示例包括同时编程GSELT[15:8]和GSELT[31:24]。在T3和T4之间，对与块i和块ii下侧的列0的位线相连的存储器单元提供编程。一个示例包括同时编程GSELB[15:8]和GSELB[31:24]。在T4和T5之间，对与块i和块ii上侧的列1的位线相连的存储器单元提供编程。在T5和T6之间，对与块i和块ii下侧的列1的位线相连的存储器单元提供编程。在T6和T7之间，对与块i和块ii上侧的列1的位线相连的存储器单元提供编程。在T7和T8之间，对与块i和块ii下侧的列1的位线相连的存储器单元提供编程，等等。信号WL代表被选择的字线上的电压。信号WL示出当连接到字线的存储器单元正在被编程时，到该字线的负脉冲。
信号COL[0]T是块i和块ii二者的上侧列0的列启用信号。信号COL[0]B是块i和块ii二者的下侧列0的列启用信号。信号COL[1]T是块i和块ii二者的上侧列1的列启用。信号COL[1]B是块i和块ii二者的下侧列1的列启用。信号COL[15]T是块i和块ii二者的上侧列15的列启用。信号COL[15]B是块i和块ii二者的下侧列15的列启用信号。
信号COL[0]T是T0和T3之间的逻辑1（被启用）。信号COL[0]B是T0和T4之间的逻辑1。信号COL[1]T是T3和T7之间的逻辑1。信号COL[1]B是T4和T8之间的逻辑1。可以看出，上侧的列0在T0和T3之间被启用，下侧的列0在T0和T4之间被启用。在下侧的列0被启用时，在T3，上侧从列0切换到列1。在上侧的列1被启用时，下侧从列0切换到列1。该处理重复其本身。
被启用的信号EN_T_BK_i,EN_B_BK_i,EN_T_BK_ii和EN_B_BK_ii中的每一个在依次的周期中跳到高，以使对应的一组16个位线能够接收编程。信号EN_T_BK_i对应于块i上侧的驱动器704的启用信号。信号EN_B_BK_i对应于块i下侧的驱动器704的启用信号。信号EN_T_BK_ii对应于块ii上侧的驱动器704的启用信号。信号EN_B_BK_ii对应于块ii下侧的驱动器704的启用信号。信号EN_T_BK_i和EN_T_BK_ii是在T0和Tl、T2和T3、T4和T5、T6和T7等之间跳动。信号EN_B_BK_i和EN_T_BK-ii在Tl和T2、T3和T4、T5和T6、T7和T8等之间跳动。当适当的启用信号跳到高时，相应驱动器电路704的各个位可接收编程。
一个实施例包括：按块布置的非易失性存储元件的单片三维阵列；连接到非易失性存储元件的多个字线；连接到非易失性存储元件的多个位线，使得所述位线被分组为位线列，并且每个块具有多个位线列；连接到字线的行解码器；一个或更多个信号源；第一选择电路和第二选择电路，使得第一选择电路将位线列选择性地连接到第二选择电路，并且第二选择电路将位线连接到所述一个或更多个信号源；全局列解码器，其与第一选择电路通信并且控制第一选择电路，使得每个全局列解码器选择非易失性存储元件的多个块的对应位线列；以及控制电路，其与行解码器和全局列解码器通信，以同时选择要与第二选择电路通信的每个被选择的块的两个位线列。该控制电路与所述一个或更多个信号源和所述第二选择电路通信，以允许每次两个位线列中的一列被所述一个或更多个信号源编程。在连接到第二选择电路的两个位线列中的一列正在被编程时，第一选择电路切换另一位线列。
一个实施例包括：按块布置的非易失性存储元件的交叉点单片三维阵列；连接到非易失性存储元件的多个字线；连接到非易失性存储元件的多个位线，使得所述位线被分组为列，并且每个块具有多列位线；第一组一个或更多个选择电路，其选择第一块的一列位线的至少一部分；第二组一个或更多个选择电路，其在第一组一个或更多个选择电路选择第一块的一列位线的至少一部分的同时，选择第一块的一列位线的至少一部分；以及一个或更多个控制电路，其与第一组一个或更多个选择电路和第二组一个或更多个选择电路通信，以通过在第一组一个或更多个选择电路选择的第一块的各列位线与第二组一个或更多个选择电路选择的第一块的各列位线之间交替编程来进行编程。在第二组一个或更多个选择电路选择的一列位线的编程期间，第一组一个或更多个选择电路改变列选择。在第一组一个或更多个选择电路选择的一列位线的编程期间，第二组一个或更多个选择电路改变列选择。第一组一个或更多个选择电路选择的列与第二组一个或更多个选择电路选择的列不同。
一个实施例包括：将一块的一组四个或更多个位线列中的两个位线列选择性地连接到一组一个或更多个选择电路；使用所述一个或更多个选择电路将所述两个位线列中的一列选择性地连接到一个或更多个信号源，同时防止这两个位线列中的另一列连接到所述一个或更多个信号源；将当前连接到所述一个或更多个信号源的那个位线列的非易失性存储元件编程；以及在连接到该组一个或更多个选择电路的位线列中的一列正被编程的同时改变另一列。
一个实施例包括用于将按块布置的非易失性存储元件的单片三维阵列编程的方法。非易失性存储元件连接到位线和字线。该方法包括：（a）同时连接到特定块的两个位线列；（b）选择这两个被连接的位线列中的一列；（c）在被选择的位线列上进行编程；（d）选择不同的被连接的列；（e）在被选择的位线列上进行编程；（f）通过断开未被编程的被连接的位线列并且连接到该特定块的新的位线列，在进行步骤（e）的同时改变位线列的连接；以及（g）将步骤（d）-（g）重复多次。
一个实施例包括将按块布置的非易失性存储元件的单片三维阵列编程的方法。非易失性存储元件连接到位线和字线。每块的位线被分组为与对应块的上侧的选择电路相连的位线上列和与对应块的下侧的选择电路相连的位线下列。该方法包括：对位线上列和位线下列编程，使得在位线上列和位线下列之间交替编程；在位线下列正编程时，选择新的位线上列；以及在位线上列正编程时，选择新的位线下列。
为了例示和说明的目的，给出了以上详细描述。该详细描述不意图是详尽的，也不意图将本发明局限于所公开的具体形式。鉴于以上教导，可以有许多修改和变化。所描述的实施例是为了最好地解释本发明的原理及其实际应用而被选择的，由此使得本领域的技术人员能够以各种实施方式以及适合于所计划的特定用途的各种变体来最好地利用本发明。本发明的范围意图由所附权利要求来限定。

Claims (15)

1.一种非易失性存储设备，包括：
按块布置的非易失性存储元件的单片三维阵列；
连接到所述非易失性存储元件的多个字线；
连接到所述非易失性存储元件的多个位线，所述位线被分组为位线列，每个块具有多个位线列；
连接到所述字线的行解码器；
一个或更多个读出放大器；
第一选择电路和第二选择电路，所述第一选择电路将两个位线列选择性地连接到两组局部数据线，所述第二选择电路将所述两组局部数据线中的一组局部数据线连接到所述一个或更多个读出放大器以进行编程，所述第二选择电路中的每个选择电路包括来自所述两组局部数据线中的每组局部数据线的输入并将所述输入之一选择性地连接到所述读出放大器之一；
全局列解码器，其与所述第一选择电路通信并且控制所述第一选择电路，每个全局列解码器选择非易失性存储元件的多个块的对应位线列；以及
控制电路，其与所述行解码器和所述全局列解码器通信，以同时选择要与所述两组局部数据线通信的每个被选择的块的所述两个位线列，所述控制电路与所述一个或更多个读出放大器以及所述第二选择电路通信，以允许所述一个或更多个读出放大器每次编程所述两组局部数据线中的一组局部数据线，在所述两组局部数据线中的一组局部数据线正被编程的同时，所述第一选择电路改变同时连接到所述两组局部数据线中的另一组局部数据线的位线列。
2.根据权利要求1所述的非易失性存储设备，其中：
所述行解码器位于非易失性存储元件的所述阵列下方；以及
所述全局列解码器被布置在非易失性存储元件的所述阵列之外。
3.根据权利要求1或2所述的非易失性存储设备，还包括：
第一组数据线，其连接到所述第一选择电路的第一子组和所述第二选择电路，所述第一选择电路的所述第一子组将第一被选择的位线列连接到所述第一组数据线；
第二组数据线，其连接到所述第一选择电路的第二子组和所述第二选择电路，所述第一选择电路的所述第二子组将第二被选择的位线列连接到所述第二组数据线，所述第一被选择的位线列和所述第二被选择的位线列处于同一块中；以及
第三组数据线，其连接到所述第二选择电路和所述一个或更多个读出放大器，所述第二选择电路使所述一个或更多个读出放大器与连接到所述第一被选择的位线列的第一组数据线或连接到所述第二被选择的位线列的第二组数据线通信。
4.根据权利要求3所述的非易失性存储设备，还包括：
第一级复用器；以及
其中，所述第二选择电路包括第二级复用器，所述第一级复用器连接到所述第二级复用器，所述第一级复用器连接到所述第一组数据线和所述第二组数据线，所述第一级复用器选择所述第一组数据线的一部分和所述第二组数据线的一部分，所述第二级复用器选择要被所述一个或更多个读出放大器编程的、所述第一组数据线的所述部分和所述第二组数据线的所述部分之一。
5.根据权利要求1或2所述的非易失性存储设备，其中：
所述第一选择电路连接到一块中的所有位线列；
所述第一选择电路将该块中的两个位线列连接到所述第二选择电路；以及
所述第一选择电路将该块中未被选择的位线列连接到未被选择的位线电压。
6.根据权利要求1或2所述的非易失性存储设备，还包括：
可连接到所述多个块的全局数据线，所述第二选择电路选择要连接到所述全局数据线的第一部分的第一块的位线，并且同时选择要连接到所述全局数据线的第二部分的第二块的位线。
7.根据权利要求1所述的非易失性存储设备，其中：
每个块的位线被分组为位线上侧列和位线下侧列，所述位线上侧列连接到处于对应块的上侧的第一选择电路，所述位线下侧列连接到处于对应块的下侧的第一选择电路；以及
所述非易失性存储设备还包括：
第一组数据线，其连接到处于所述上侧的第一选择电路和处于所述上侧的第二选择电路，处于所述上侧的第一选择电路将第一被选择的位线上侧列连接到所述第一组数据线；
第二组数据线，其连接到处于所述上侧的第二选择电路和所述一个或更多个读出放大器的第一子组；
第三组数据线，其连接到处于所述下侧的第一选择电路和处于所述下侧的第二选择电路，处于所述下侧的第一选择电路将第一被选择的位线下侧列连接到所述第三组数据线；以及
第四组数据线，其连接到处于所述下侧的第二选择电路和所述一个或更多个读出放大器的第二子组。
8.根据权利要求1或2所述的非易失性存储设备，其中：
所述第二选择电路包括一组复用器电路和附加选择电路，该组复用器电路选择被选择的列的一部分；以及
所述附加选择电路每个包括存储装置、开关和电平移位器。
9.根据权利要求1或2所述的非易失性存储设备，其中：
所述非易失性存储元件的单片三维阵列是交叉点阵列；以及
所述非易失性存储元件每个包括与导引装置串联的可逆电阻切换元件。
10.一种用于对非易失性存储装置编程的方法，包括：
经由一组第一选择电路，将一块的一组四个或更多个位线列中的两个位线列选择性地同时分别连接到第一组局部数据线和第二组局部数据线；
使用第二选择电路将所述第一组局部数据线和所述第二组局部数据线中的一组局部数据线选择性地连接到一个或更多个读出放大器，同时防止所述第一组局部数据线和所述第二组局部数据线中的另一组局部数据线连接到所述一个或更多个读出放大器，所述第二选择电路中的每个选择电路包括来自所述第一组局部数据线和所述第二组局部数据线中的每组局部数据线的输入并将所述输入之一选择性地连接到所述读出放大器之一；
对连接至当前连接到所述一个或更多个读出放大器的所述一组局部数据线的位线列的非易失性存储元件进行编程；以及
当完成对连接至当前连接到所述一个或更多个读出放大器的所述一组局部数据线的位线列的非易失性存储元件的编程时，将该组局部数据线从所述一个或更多个读出放大器断开，经由所述第二选择电路，将所述第一组局部数据线和所述第二组局部数据线中的所述另一组局部数据线连接到所述一个或更多个读出放大器以对连接至所述另一组局部数据线的位线列进行编程；以及
在连接至当前连接到所述读出放大器的一组局部数据线的位线列正被编程的同时，经由所述一组第一选择电路，将连接至当前从所述读出放大器断开的一组局部数据线的位线列断开并将另一位线列连接至该组局部数据线。
11.根据权利要求10所述的方法，其中：
该组四个或更多个位线列包括位线上侧列和位线下侧列，所述位线上侧列连接到处于所述块的上侧的第一选择电路，所述位线下侧列连接到处于所述块的下侧的第一选择电路；以及
被连接的所述两个位线列包括一个位线上侧列和一个位线下侧列。
12.根据权利要求10所述的方法，其中：
该组四个或更多个的位线列包括位线上侧列和位线下侧列，所述位线上侧列连接到处于非易失性存储元件的所述块的上侧的第一选择电路，所述位线下侧列连接到处于非易失性存储元件的所述块的下侧的第一选择电路；以及
被连接的所述两个位线列包括对应块的第一位线上侧列和该块的第二位线上侧列。
13.根据权利要求10至12中任一项所述的方法，其中，对当前连接到所述一个或更多个读出放大器的位线列的非易失性存储元件进行编程包括：
切换非易失性存储元件的交叉点单片三维阵列中的非易失性存储元件的电阻。
14.根据权利要求10所述的方法，其中：
所述非易失性存储元件形成交叉点单片三维阵列。
15.一种非易失性存储设备，包括：
用于经由一组第一选择电路、将一块的一组四个或更多个位线列中的两个位线列选择性地同时分别连接到到第一组局部数据线和第二组局部数据线的部件；
用于使用第二选择电路将所述第一组局部数据线和所述第二组局部数据线中的一组局部数据线选择性地连接到一个或更多个读出放大器、同时防止所述第一组局部数据线和所述第二组局部数据线中的另一组局部数据线连接到所述一个或更多个读出放大器的部件，其中所述第二选择电路中的每个选择电路包括来自所述第一组局部数据线和所述第二组局部数据线中的每组局部数据线的输入并将所述输入之一选择性地连接到所述读出放大器之一；
用于对连接至当前连接到所述一个或更多个读出放大器的所述一组局部数据线的位线列的非易失性存储元件进行编程的部件；以及
第一连接及断开部件，用于当完成对连接至当前连接到所述一个或更多个读出放大器的所述一组局部数据线的位线列的非易失性存储元件的编程时，将该组局部数据线从所述一个或更多个读出放大器断开，经由所述第二选择电路，将所述第一组局部数据线和所述第二组局部数据线中的所述另一组局部数据线连接到所述一个或更多个读出放大器以对连接至所述另一组局部数据线的位线列进行编程；以及
第二连接及断开部件，用于在连接至当前连接到所述读出放大器的一组局部数据线的位线列正被编程的同时，经由所述一组第一选择电路，将连接至当前从所述读出放大器断开的一组局部数据线的位线列断开并将另一位线列连接至该组局部数据线。
CN201280011544.7A 2011-03-03 2012-02-15 具有列流水线的三维存储器系统 Active CN103703514B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/039,574 US8374051B2 (en) 2011-03-03 2011-03-03 Three dimensional memory system with column pipeline
US13/039,574 2011-03-03
PCT/US2012/025171 WO2012118618A1 (en) 2011-03-03 2012-02-15 Three dimensional memory system with column pipeline

Publications (2)

Publication Number Publication Date
CN103703514A CN103703514A (zh) 2014-04-02
CN103703514B true CN103703514B (zh) 2016-12-07

Family

ID=45873221

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201280011544.7A Active CN103703514B (zh) 2011-03-03 2012-02-15 具有列流水线的三维存储器系统

Country Status (5)

Country Link
US (1) US8374051B2 (zh)
EP (1) EP2681738B1 (zh)
CN (1) CN103703514B (zh)
TW (1) TW201250687A (zh)
WO (1) WO2012118618A1 (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8750053B2 (en) 2011-06-09 2014-06-10 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM multiplexing apparatus
US8526264B2 (en) * 2011-06-29 2013-09-03 Stmicroelectronics International N.V. Partial write on a low power memory architecture
US8947944B2 (en) 2013-03-15 2015-02-03 Sandisk 3D Llc Program cycle skip evaluation before write operations in non-volatile memory
US8947972B2 (en) 2013-03-15 2015-02-03 Sandisk 3D Llc Dynamic address grouping for parallel programming in non-volatile memory
US9165937B2 (en) 2013-07-01 2015-10-20 Micron Technology, Inc. Semiconductor devices including stair step structures, and related methods
US9711225B2 (en) 2013-10-16 2017-07-18 Sandisk Technologies Llc Regrouping and skipping cycles in non-volatile memory
US9196582B2 (en) * 2013-11-22 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Word line coupling prevention using 3D integrated circuit
KR102200489B1 (ko) * 2014-05-30 2021-01-11 삼성전자주식회사 비휘발성 메모리 장치 및 그것을 포함하는 저장 장치
US9564215B2 (en) 2015-02-11 2017-02-07 Sandisk Technologies Llc Independent sense amplifier addressing and quota sharing in non-volatile memory
EP3107102A1 (en) * 2015-06-18 2016-12-21 EM Microelectronic-Marin SA Memory circuit
CN110992999A (zh) * 2019-12-10 2020-04-10 北京新忆科技有限公司 存储器的写入方法和写入装置、存储器芯片

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5289413A (en) * 1990-06-08 1994-02-22 Kabushiki Kaisha Toshiba Dynamic semiconductor memory device with high-speed serial-accessing column decoder
US7359279B2 (en) * 2005-03-31 2008-04-15 Sandisk 3D Llc Integrated circuit memory array configuration including decoding compatibility with partial implementation of multiple memory layers
US7835207B2 (en) * 2008-10-07 2010-11-16 Micron Technology, Inc. Stacked device remapping and repair

Family Cites Families (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4527254A (en) 1982-11-15 1985-07-02 International Business Machines Corporation Dynamic random access memory having separated VDD pads for improved burn-in
US4593390A (en) 1984-08-09 1986-06-03 Honeywell, Inc. Pipeline multiplexer
GB9122362D0 (en) 1991-10-22 1991-12-04 British Telecomm Resistive memory element
US5424997A (en) 1994-03-15 1995-06-13 National Semiconductor Corporation Non-volatile semiconductor memory having switching devices for segmentation of a memory page and a method thereof
US5592435A (en) 1994-06-03 1997-01-07 Intel Corporation Pipelined read architecture for memory
US5784705A (en) 1996-07-15 1998-07-21 Mosys, Incorporated Method and structure for performing pipeline burst accesses in a semiconductor memory
US5901086A (en) 1996-12-26 1999-05-04 Motorola, Inc. Pipelined fast-access floating gate memory architecture and method of operation
US5915167A (en) 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
US5969986A (en) 1998-06-23 1999-10-19 Invox Technology High-bandwidth read and write architectures for non-volatile memories
US6034882A (en) 1998-11-16 2000-03-07 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
US6072716A (en) 1999-04-14 2000-06-06 Massachusetts Institute Of Technology Memory structures and methods of making same
US6888750B2 (en) * 2000-04-28 2005-05-03 Matrix Semiconductor, Inc. Nonvolatile memory on SOI and compound semiconductor substrates and method of fabrication
US6420215B1 (en) 2000-04-28 2002-07-16 Matrix Semiconductor, Inc. Three-dimensional memory array and method of fabrication
US6856572B2 (en) 2000-04-28 2005-02-15 Matrix Semiconductor, Inc. Multi-headed decoder structure utilizing memory array line driver with dual purpose driver device
US6661730B1 (en) 2000-12-22 2003-12-09 Matrix Semiconductor, Inc. Partial selection of passive element memory cell sub-arrays for write operation
US6473332B1 (en) 2001-04-04 2002-10-29 The University Of Houston System Electrically variable multi-state resistance computing
US6525953B1 (en) 2001-08-13 2003-02-25 Matrix Semiconductor, Inc. Vertically-stacked, field-programmable, nonvolatile memory and method of fabrication
US6881623B2 (en) 2001-08-29 2005-04-19 Micron Technology, Inc. Method of forming chalcogenide comprising devices, method of forming a programmable memory cell of memory circuitry, and a chalcogenide comprising device
US20030047765A1 (en) 2001-08-30 2003-03-13 Campbell Kristy A. Stoichiometry for chalcogenide glasses useful for memory devices and method of formation
US7081377B2 (en) 2002-06-27 2006-07-25 Sandisk 3D Llc Three-dimensional memory
US6952043B2 (en) 2002-06-27 2005-10-04 Matrix Semiconductor, Inc. Electrically isolated pillars in active devices
US6737675B2 (en) 2002-06-27 2004-05-18 Matrix Semiconductor, Inc. High density 3D rail stack arrays
WO2004061851A2 (en) 2002-12-19 2004-07-22 Matrix Semiconductor, Inc An improved method for making high-density nonvolatile memory
US7767499B2 (en) 2002-12-19 2010-08-03 Sandisk 3D Llc Method to form upward pointing p-i-n diodes having large and uniform current
US7800933B2 (en) 2005-09-28 2010-09-21 Sandisk 3D Llc Method for using a memory cell comprising switchable semiconductor memory element with trimmable resistance
US7176064B2 (en) 2003-12-03 2007-02-13 Sandisk 3D Llc Memory cell comprising a semiconductor junction diode crystallized adjacent to a silicide
US7383476B2 (en) 2003-02-11 2008-06-03 Sandisk 3D Llc System architecture and method for three-dimensional memory
US6879505B2 (en) 2003-03-31 2005-04-12 Matrix Semiconductor, Inc. Word line arrangement having multi-layer word line segments for three-dimensional memory array
US7254690B2 (en) 2003-06-02 2007-08-07 S. Aqua Semiconductor Llc Pipelined semiconductor memories and systems
US7243203B2 (en) 2003-06-13 2007-07-10 Sandisk 3D Llc Pipeline circuit for low latency memory
US6951780B1 (en) 2003-12-18 2005-10-04 Matrix Semiconductor, Inc. Selective oxidation of silicon in diode, TFT, and monolithic three dimensional memory arrays
US7405465B2 (en) 2004-09-29 2008-07-29 Sandisk 3D Llc Deposited semiconductor structure to minimize n-type dopant diffusion and method of making
US7286439B2 (en) 2004-12-30 2007-10-23 Sandisk 3D Llc Apparatus and method for hierarchical decoding of dense memory arrays using multiple levels of multiple-headed decoders
US7298665B2 (en) 2004-12-30 2007-11-20 Sandisk 3D Llc Dual-mode decoder circuit, integrated circuit memory array incorporating same, and related methods of operation
US7272052B2 (en) 2005-03-31 2007-09-18 Sandisk 3D Llc Decoding circuit for non-binary groups of memory line drivers
US20060250836A1 (en) 2005-05-09 2006-11-09 Matrix Semiconductor, Inc. Rewriteable memory cell comprising a diode and a resistance-switching material
US7362604B2 (en) 2005-07-11 2008-04-22 Sandisk 3D Llc Apparatus and method for programming an array of nonvolatile memory cells including switchable resistor memory elements
US7542338B2 (en) 2006-07-31 2009-06-02 Sandisk 3D Llc Method for reading a multi-level passive element memory cell array
US7633828B2 (en) 2006-07-31 2009-12-15 Sandisk 3D Llc Hierarchical bit line bias bus for block selectable memory array
US7570523B2 (en) 2006-07-31 2009-08-04 Sandisk 3D Llc Method for using two data busses for memory array block selection
US7542370B2 (en) 2006-12-31 2009-06-02 Sandisk 3D Llc Reversible polarity decoder circuit
US7851851B2 (en) 2007-03-27 2010-12-14 Sandisk 3D Llc Three dimensional NAND memory
US7808038B2 (en) 2007-03-27 2010-10-05 Sandisk 3D Llc Method of making three dimensional NAND memory
US7745265B2 (en) 2007-03-27 2010-06-29 Sandisk 3D, Llc Method of making three dimensional NAND memory
US8233308B2 (en) 2007-06-29 2012-07-31 Sandisk 3D Llc Memory cell that employs a selectively deposited reversible resistance-switching element and methods of forming the same
US7684245B2 (en) 2007-10-30 2010-03-23 Atmel Corporation Non-volatile memory array architecture with joined word lines
US8310872B2 (en) 2008-01-25 2012-11-13 Rambus Inc. Multi-page parallel program flash memory
US7869258B2 (en) 2008-06-27 2011-01-11 Sandisk 3D, Llc Reverse set with current limit for non-volatile storage
US8059447B2 (en) 2008-06-27 2011-11-15 Sandisk 3D Llc Capacitive discharge method for writing to non-volatile memory
US8130528B2 (en) 2008-08-25 2012-03-06 Sandisk 3D Llc Memory system with sectional data lines
US8027209B2 (en) 2008-10-06 2011-09-27 Sandisk 3D, Llc Continuous programming of non-volatile memory
US7936625B2 (en) 2009-03-24 2011-05-03 Seagate Technology Llc Pipeline sensing using voltage storage elements to read non-volatile memory cells
US8279650B2 (en) 2009-04-20 2012-10-02 Sandisk 3D Llc Memory system with data line switching scheme

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5289413A (en) * 1990-06-08 1994-02-22 Kabushiki Kaisha Toshiba Dynamic semiconductor memory device with high-speed serial-accessing column decoder
US7359279B2 (en) * 2005-03-31 2008-04-15 Sandisk 3D Llc Integrated circuit memory array configuration including decoding compatibility with partial implementation of multiple memory layers
US7835207B2 (en) * 2008-10-07 2010-11-16 Micron Technology, Inc. Stacked device remapping and repair

Also Published As

Publication number Publication date
EP2681738A1 (en) 2014-01-08
TW201250687A (en) 2012-12-16
US20120224408A1 (en) 2012-09-06
US8374051B2 (en) 2013-02-12
CN103703514A (zh) 2014-04-02
EP2681738B1 (en) 2016-11-16
WO2012118618A1 (en) 2012-09-07

Similar Documents

Publication Publication Date Title
CN103703514B (zh) 具有列流水线的三维存储器系统
CN103765520B (zh) 利用双区块编程的非易失性存储系统
CN102171762B (zh) 使用交错预充电的阻性存储器的连续编程
CN102405499B (zh) 具有数据线切换方案的存储器系统
CN102754160B (zh) 具有不同于感测放大器电路的页寄存器和存储器阵列下方的感测放大器接口的3d存储器装置
US9053766B2 (en) Three dimensional memory system with intelligent select circuit
US8553476B2 (en) Three dimensional memory system with page of data across word lines
CN105637588B (zh) 非易失性存储器装置进行编程的方法和系统

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20160622

Address after: American Texas

Applicant after: Sandisk Technologies, Inc

Address before: American California

Applicant before: Sandisk 3D. LLC

CB02 Change of applicant information

Address after: American Texas

Applicant after: DELPHI INT OPERATIONS LUX SRL

Address before: American Texas

Applicant before: Sandisk Technologies, Inc

COR Change of bibliographic data
C14 Grant of patent or utility model
GR01 Patent grant