TW201250687A - Three dimensional memory system with column pipeline - Google Patents

Description

201250687 六、發明說明： 【發明所屬之技術領域】 本發明係關於資料儲存技術。 【先前技術】 半導體記憶體在多種電子器件應用方面變得越來越普 遍。例如’在蜂巢式電話、數位相機、個人數位助理、行 動計算器件、非行動計算器件及其他器件中使用非揮發性 半導體記憶體。當在消費性電子器件中使用半導體記憶體 時’消費者通常希望半導體記憶體在足夠之速度下執行， 以便記憶體不會降低電子器件的操作。此外，意欲在最小 化周邊電路空間之同時，增加記憶體中的儲存密度。 【實施方式】 本文描述一種具有增加之程式化速度及有效之晶粒空間 利用的S己憶體系統。為了增加程式化速度，在兩個同時選 擇的位元線行之間管線化程式化。位元線行為區塊中的位 元線群組。 一實施例包含配置成區塊的一單片三維非揮發性儲存元 件陣列（或其他結構）。非揮發性儲存元件係連接至位元線 及字線。每一區塊的位元線係分群成連接至一各自區塊之 頂側上的選擇電路之頂部位元線行及連接至各自區塊之底 側上的選擇電路之底部位元線行。 在一實施例中，在兩個或兩個以上位元線行之間管線化 資料之程式化。該程式化程序之一實例實施方案包含：將 兩個位元線行選擇性連接至一組的一個或多個選擇電路； 162271.doc 201250687 使用-個或多個選擇電路以將兩個位元線行中之一者選擇 性連接至-個或多個信號源；程式化當前連接至一個或多 個信號源之位元線行所針對的非揮發性儲存元件；及在正 程式化連接至該組的一個或多個選擇電路之位元線行中的 一者之同時，改變另一位元線行。 圖1係描繪可實施本文描述之技術的一記憶體系統1〇〇之 -實例的方塊圖。記憶體系統100包含一記憶體陣列102, 該記憶體陣列H)2可為二維或三維記憶體單元陣列。在一 實施例中’記憶體陣列102係單片三維記憶體p車列。記憶 體陣列1G2之陣列終端、線包含組織為列的（若干）多種字線層 及組織為行的（若干）多種位元線層。但是，亦可實施其他 定向。 單片二維記憶體陣列為其中多個記憶體層級形成於無中 介基板之一單個基板（例如晶圓）上的記憶體陣列。形成記 憶體層級之層係直接沈積或生長於現有層級或（若干）層級 之層上。相比之下，如Leedy在美國專利第5,915，167號的

Three Dimensional Structure Memory」中所述，已藉由 在分離基板上形成記憶體層級及使記憶體層級彼此黏著於 其上來建構堆疊之記憶體。可在接合之前使基板變薄，且 從記憶體層級移除該基板，但是因為記憶體層級最初形成 於分離基板上’所以此等記憶體不能為真正的單片三維記 憶體陣列。 記憶體系統100包含列控制電路120，其輸出108係連接 至記憶體陣列102之各自字線。為了本文件之目的，連接 16227 丨.doc 201250687 可為直接連接或間接連接（舉例來說，經由一個或多個其 他組件）。列控制電路120從系統控制邏輯電路130接收鰌列 位址信號及一個或多個多種控制信號之群組，且該列控制 電路120通常包含用於讀取及程式化操作二者的如列解碼 器122、陣列驅動器124及區塊選擇電路126之電路。 記憶體系統100亦包含行控制電路110，其輸入/輸出1〇6 係連接至s己憶體陣列1 〇 2之各自位元線。行控制電路11 〇從 系統控制邏輯130接收N行位址信號及一個或多個多種控制 信號之群組，且該行控制電路11 〇通常包含如行解碼器 112、驅動器電路114、區塊選擇電路116及感測放大器U8 之電路。在一實施例中，感測放大器118將信號提供至位 元線及感測位元線上的信號。可在本文中使用此項技術中 所知的多種感測放大器》 系統控制邏輯130從控制器134接收資料及命令，且將輸 出資料提供至控制器134。控制器134與主機通信。系統控 制邏輯130可包含用於控制記憶體系統1〇〇之操作的一個或 多個狀態機、暫存器及其他控制邏輯。在其他實施例中， 系統控制邏輯130直接從主機接收資料及命令，且將輸出 資料提供至該主機’此係因為系統控制邏輯13 0包含控制 器之功能性。 在一實施例中，系統控制邏輯130、行控制電路11〇、列 控制電路120及記憶體陣列102係形成於相同的積體電路 上。例如’系統控制邏輯13 0、行控制電路11 〇及列控制電 路120可形成於基板之表面上，且記憶體陣列1 〇2係形成於 162271.doc 201250687 基板上（所以在系統控制邏輯〗3 〇、行控制電路1丨〇及列控 制電路120之所有或一部分上）的單片三維記憶體陣列。在 -些案例中’控制電路之—部分可形成於與—些記憶體陣 歹J相同的層上。關於類似於圖丨之適當實施例的更多資訊 可在以下美國專利中找到：美國專利第M79,5G5號，·美國 專利第7,286,439號，· $國專利第6,856,572號及美國專利第 7,359,279號，這些專利之全文以引用方式併入本文中。控 制盗134可在與圖！中描繪之其他組件相同的基板上或與圖 1中据緣之其他組件不同的基板上。控制器134、系統控制 邏輯130、行控制電路11〇、行解碼器112、驅動器電路 114、區塊選擇116、感測放大器118、列控制電路、列 解碼器122、陣列驅動器124及/或區塊選擇126之單獨一者 或任一組合可被認作一個或多個控制電路。 記憶體陣列102包含複數個記憶體單元。在一實施例 中，每一記憶體單元包含一操縱元件（舉例來說，二極體） 及一電阻元件。在-實例實施方案中，記憶體單元可使得 其可被程式化一次及讀取數次。一實例記憶體單元包含形 成於上導體與下導體之㈣交又處之層柱。在—實施例 中，柱狀物包含與狀態變化元件（例如反熔絲層）串聯連接 的操縱元件（例如二極體p當反熔絲層為完整時，記憶體 早疋為電開路。當反熔絲層被破壞時，記憶體單元為與破 壞之反熔絲層的電阻電串聯之二極體。記憶體單元之實例 可在美國專利第6’〇34,882號；美國專利第6,525,953號：美 國專利第6,952,043號；美國專利第6,42G，215號；美國專利 162271.doc 201250687 第6,951,780號及美國專利第7,〇81，377號中找到。 在另一實施例中，記憶體單元為可重新寫入。例如，全 文以引用之方式併入本文中的美國專利申請公開案第 2006/0250836號描述了 一種可重新寫入的非揮發性記憶體 單元，其包含與可逆電阻切換元件串聯耦合的二極體。一 可逆電阻切換元件包含可逆電阻切換材料，該可逆電阻切 換材料具有可在兩個或兩個以上狀態之間可逆地切換的電 阻。例如，可逆電阻切換材料在製造時處於最初高電阻狀 態，而在施加第一電壓及/或電流時可切換至低電阻狀 態。施加第二電壓及/或電流可使可逆電阻切換材料返回 至高電阻狀態。或者，可逆電阻切換元件在製造時處於最 初低電阻狀態，而在施加適當（若干）電壓及/或電流時可逆 地切換至高電阻狀態。一電阻狀態可表示二進位「〇」，而 另一電阻狀態可表示二進位r丨」。可使用兩個以上資料/ 電阻狀態，以便記憶體單元儲存兩個或兩個以上位元的資 料。在一實施例中，將電阻從高電阻狀態切換至低電阻狀 態之程序係稱作設定操作。將電阻從低電阻狀態切換至高 電阻狀態之程序係稱作重設操作。高電阻狀態係與二進位 資料「〇」相關聯，且低電阻狀態係與二進位資料「丨」相 關聯。在其他實施例中，設定及重設及/或資料編碼可被 逆轉。在一些實施例令，第一次設定電阻切換元件要求比 正常電壓南的電壓，且係稱作形成操作。 圖2係一記憶體單元15〇之一實例的簡化透視圖，該記憶 體單元150包含串聯耦合且安置於第一導體166與第二導體 16227丨.doc 201250687 168之間的可逆電阻切換元件162、操縱元件164及障壁 165 » 可逆電阻切換元件162包含可逆電阻切換材料17〇，該可 逆電阻切換材料17 0具有可在兩個或兩個以上狀態之間可 逆地切換的電阻。在一些實施例中，可逆電阻切換材料 170可由金屬氧化物形成。可使用多種不同的金屬氧化 物。在一實例中，可使用氧化鎳。 在至少一實施例中，經由使用選擇性沈積程序，可在不 蚀刻氧化鎳層之情況下’在可逆電阻切換材料中使用氧化 鎳層。例如，可藉由使用沈積程序（例如電鍍、無電链沈 積或類似物）將含鎳層只選擇性地沈積於基板上形成的導 電表面上來形成可逆電阻切換元件。按此方式，僅圖案化 及/或触刻基板上的導電表面（在沈積含錄層之前），且不會 涉及到含鎳層。 在至少一實施例中’可逆電阻切換材料丨7〇包含藉由選 擇性地沈積鎳、接著使鎳層氧化而形成氧化鎳層之至少一 部分。例如，可使用無電鍍沈積、電鍍或類似選擇性程序 選擇性地沈積Ni、NixPy或鎳的另一類似形式，然後使其 氧化以形成氧化鎳（舉例來說，使用快速熱氧化或另一氧 化程序）。在其他實施例中，可選擇性地沈積氧化鎳自 身。例如，可使用選擇性沈積程序在操縱元件上選擇性地 沈積含Ni〇_、Ni(V或Ni〇xPy的層，然後使該層退火及/或 氧化（若有必要）。 其他材料可被選擇性沈積，然後被退火及/或氧化（若有 162271.doc 201250687 必要）以形成在記憶體單元中使用的可逆電阻切換材料。 例如’可（例如）藉由電鍍選擇性地沈積Nb、Ta、V、A1、 Τι、Co、鈷-鎳合金等等之層，然後使該層氧化以形成可 逆電阻切換材料。 例如’如Rose等人在美國專利第5,541,869號中更全面地 描述，另一可變電阻材料係掺雜有V、Co、Ni、Pd、Fe或 Μη的非晶石夕。另一類別之材料由ignatjev等人在美國專利 第6,473,332號中教導；此等為約欽礦材料，例如ρΓι_ XCaxMn03 (PCMO)、La丨-XCaxMn03 (LCMO)、LaSrMn03 (LSMO)或 GdBaC〇x〇Y (GBCO)。如 Jacobson等人在美國專 利第6,072,716號中所教導’此可變電阻材料的另一選項為 包括（例如）混合至塑勝聚合物之碳黑顆粒或石墨的碳聚合 物膜。另一實例係使用碳奈米管作為可逆電阻切換材料。 另一材料由Campbell等人在美國專利申請案第 2003/0045054號中及由Campbell在美國專利申請案第 2003/0047765號中教導。此材料為化學式ΑχΒγ的播雜型硫 族化物玻璃，其中Α包含來自週期表之第ΠΙΑ族（Β、Α卜 Ga、In、Ti)、第 IVA族（C、Si、Ge、Sn、Pb)、第 VA族 (N、P、As、Sb、Bi)或第 VIIA族（F、Cl、Br、I、At)的至 少一元素，其中B係選自S、Se與Te及其混合物之中。摻雜 物係選自包含 Ag、Au、Pt、Cu、Cd、Ir、Ru、Co、〇、 Mn或Ni之貴金屬及過渡金屬。此硫族化物玻璃（非晶硫族 化物，而非處於結晶狀態）係形成於與活動態金屬離子 (mobile metal ions)之健集器相鄰的記憶體單元中。一坻装 162271.doc 201250687 他固態電解質材料可代替硫族化物玻璃。其他可變電阻材 料包含非晶碳、石墨及碳奈米管。亦可在本文描述之技術 下使用其他材料。 關於使用可逆電阻切換材料製造記憶體單元的更多資訊 可在美國專利申請公開案第2009/0001343號的「Memory Cell That Employs A Selectively Deposited Reversible Resistance Switching Element and Methods of Forming The Same」中找到’該案之全文以引用之方式併入本文中。額 外資sfl亦可在2008年12月19曰申請的美國專利申請公開案 第 2009/0323391號的「Reverse Set With Current Limit for

Non-Volatile Storage」中找到，該案全文以引用之方式併 入本文中。 可逆電阻切換元件162包含電極172及174。電極172係安 置於可逆電阻切換材料17〇與導體168之間。在一實施例 中，電極172係由鉑製成。電極174係安置於可逆電阻切換 材料1 70與操縱元件164之間。在一實施例中，電極1 74係 由氮化鈦製成，且用作障壁層》 操縱元件164可為二極體或藉由選擇性限制跨可逆電阻 切換元件162之電壓及/或流過可逆電阻切換元件162之電 流來展示非歐姆傳導的其他適當操縱元件。按此方式，記 憶體單元150可用作二維或三維記憶體陣列之部分，且可 在不影響陣列中其他記憶體單元之狀態下將資料寫入至記 憶體單元150及/或從記憶體單元15〇讀取資料。操縱元件 164可包含任何適當的二極體，例如不管是二極體之n區域 162271.doc 201250687 在p區域之上的向上指向還是二極體之p區域在η區域之上 的向下指向的垂直多晶ρ-η或p-i-n二極體。 在一些實施例中，操縱元件164可為由多晶半導體材料 (例如多晶矽、多晶矽-鍺合金、多晶鍺）或任何其他適當材 料形成的二極體。例如，操縱元件164可為包含重摻雜n+ 多晶矽區域1 82、n+多晶矽區域1 82上的輕摻雜或純質（非. 故意摻雜）多晶矽區域180及純質區域180上的重摻雜p+多 晶矽區域186的二極體。在一些實施例中，如（例如）在2005 年 12月 9 日申請且名為「DEPOSITED SEMICONDUCTOR STRUCTURE TO MINIMIZE N-TYPE DOPANT DIFFUSION AND METHOD OF MAKING」的美國專利申請公開案第 2006/0087005號（該案全文以引用之方式併入本文中）中所 描述，薄（舉例來說，幾百埃或更少）鍺及/或當使用矽-鍺 合金層時，具有約10%或更多鍺的矽-鍺合金層（未展示）可 形成於n+多晶矽區域182上以防止及/或減少從n+多晶矽區 域182至純質區域180中的摻雜物遷移。應理解，可使n+與 p+區域之位置逆轉。當由沈積之石夕（舉例來說，非晶或多 晶）製造操縱元件164時，一實施例可包含正形成於二極體 上以將沈積之矽置於低電阻狀態的矽化物層。 如全文以引用方式併入本文中的美國專利第7,176,064號 之「Memory Cell Comprising a Semiconductor Junction Diode Crystallized Adjacent to a Silicide」中所描述，石夕化 物形成材料（例如鈦及/或鈷）在退火期間與沈積之矽反應以 形成矽化物層。矽化鈦及矽化鈷之晶格間距接近於矽的晶 162271.doc 201250687 格間距，且看央 + 有术在沈積之矽結晶時，此等矽化物層可用 作相鄰沈積之矽的「結晶化模板」或「晶種」（舉例來 說在退火期間，矽化物層增強矽二極體之結晶結構）。 藉提ί、下電阻石夕。可對石夕_錯合金及，或鍺二極體達成類 似結果。 I體166及168包含任何適當之導電材料，例如嫣、任何 適田之金重摻雜半導體材料、導電石夕化物、導電石夕 化錯化物、導電鍺化物或類似物。在圖2之實施例中，導 體166及168係呈軌條形’且在不同方向上延伸(舉例來 說大體上彼此垂直）。可使用其他導體形狀及/或組態。 在二實把例中，障壁層、黏著層、抗反射塗層及/或類 似物（未展不）可與導體166及168一起使用以改良器件效能 及/或幫助器件製造。 雖然可逆電阻切換元件丨62展示為安置於圖2中之操縱元 件164上，但疋應理解，在替代實施例中，可逆電阻切換 元件162可安置於操縱元件ι64下。 雖然圖2展示記憶體單元之一實例，但是本文揭示之技 術不要求記憶體單元具有特定類型或結構。可使用許多不 同類型的記憶體單元。 圖3係一金屬氧化物的可逆電阻切換元件之一實例實施 例的電壓對電流圖表。線250表示可逆電阻切換元件處於 高電阻狀態時的I-V特性。線252表示可逆電阻切換元件處 於低電阻狀態時的I-V特性。為了決定可逆電阻切換元件 處於何種狀態，施加電壓且量測所得電流。較高的量測電 162271.doc 13 201250687 流（參見線252)指示可逆電阻切換元件處於低電阻狀態。較 低的量測電流（參見線250)指示可逆電阻切換元件處於高電 阻狀態。應注意，亦可在本文的技術下使用具有不同Ι-ν 特性的可逆電阻切換元件之其他變動。 在處於高電阻狀態中時（參見線25〇)，若電壓Vset及足夠 之電流施加至記憶體單元’則可逆電阻切換元件可被設定 至低電阻狀態。線254展示施加VSEt時的行為。電壓將在 某種程度上保持值疋’且電流將朝著Iset—limit增加。在某 一時刻，將設定可逆電阻切換元件，且器件行為將基於線 252。應注意，第一次設定可逆電阻切換元件時，需用 vf(形成電壓）設定器件。之後，可使用VSET。形成電壓 可大於VSET。 在處於低電阻狀態中時（參見線252)，若電壓VRESET及 足夠之電流（Ireset)施加至記憶體單元，則可逆電阻切換元 件可被設定至高電阻狀態。線256展示施加VRESET時的行 為。在某一時刻’將重設可逆電阻切換元件，且器件行為 將基於線25 0 » 在一實施例中，Vset約為5伏特，Vreset約為3伏特， Isetjimit約為5微安，且Ireset電流可高達3〇微安。在一些 實施例中，Vset可低於Vreset，無需形成操作及/或設定或 重設所需之時間可不同。 此項技術中已知設定及重設可逆電阻切換材料之電阻的 程式化操作。已知設定及重設可逆電阻切換材料之電阻的 電路的許多不同實施方案，且可在本文描述之技術下使用 162271.doc 201250687 這些實施方案。設定及重設之實例可在以下找到：全文以 引用之方式併入本文中的2008年12月19曰申請的美國專利 申晴案第 2009/0323391 號之「Reverse Set With Current Limit for Non-Volatile Storage」；全文以引用之方式併入 本文中的美國專利申請案第2007/0072360號及全文以引用 • 方式併入本文中的美國專利申請案第2007/0008785號。 在一些實施例中，提供、控制及/或限制通過記憶體單 元之電流的電路可遠離記憶體單元。此距離對其中控制電 路在基板表面上且記憶體單元在三維記憶體陣列之上層上 (如上文所描述）的單片三維記憶體陣列更會成為問題。因 為此距離’導電路徑會變得相當長，此對線造成相對大的 電容。在一些案例中，在設定記憶體陣列之後，線上的電 容電荷將經由記憶體單元明顯消散，此可引起額外的電流 通過可逆電阻切換元件。此額外電流可引起可逆電阻切換 元件設定至很難或不可能重設元件的低電阻值。一種提出 的解決方案為在設定操作期間使位元線及資料匯流排放 電，以便已完成設定之後，隨後無多餘電流被驅動通過記 憶體單元。在此實施例中，將在設定操作期間加正向偏壓 於二極體，且Vset將作為脈衝（或其他形式）施加至記憶 . 體。Vset脈衝將比設定可逆電阻切換元件所需之時間短， 以便需要來自位元線及資料匯流排之電荷來提供並非由 Vset脈衝提供之額外電荷。例如’將使用電壓脈衝給連接 至記憶體單7L之位元線充電。由於位元線的寄生電容，該 位元線將保持電荷。在充電之後，位元線將與電壓源切 162271.doc 201250687 斷，以便使位元線浮動。接著位元線上的電荷經由記憶體 單元消散至字線而引起記憶體單元設定。電容放電方法的 一實例可在2008年12月19曰申請的美國專利申請案第 2009/0323393 號之「Capacitive Discharge Method For

Writing To Non-Volatile Memory」中找到，該案全文以引 用方式併入本文中。 在一些實施方案中，繼設定操作後接著查看設定操作是 否成功的驗證操作。若不成功，則可重試設定操作。在一 實例實施方案中，驗證操作為讀取操作。 邏輯⑽將以使-個或多個記憶體單元被程式化系(== 重设）’然後將讀取所有程式化的記憶體單元。若資料讀 取與待被程式化之資料匹配，則完成程序。若一些資料讀 取不與程式化之資料匹配（最有可能因為程式化不成功）， 則重複程式化。 記憶體陣列102將包括許多記憶體單元。圖从係一單片 三維記憶體陣列1G2之-部分的簡化透視圖，該單片三維 記憶體陣列1〇2包含安置於-第二記憶體層級220下的：第 -記憶體層級218。在圖4A之實施例中，每—記憶體層級 218及220包含呈交又點陣列的複數個記憶體單元200。應 理解’可在第一記憶體層級218與第二記憶體層級220之間 存在額外層（舉例來說，層級間介電f)，但為簡單Μ， 未在圖4Α中展不。其他記憶體陣列組態可用作額外的呓憶 體層級。在圖4Α之實施例中，為簡化二極體製造，所有； 極體可在相同方向上「指向」，例如向上或向下指向二 162271.doc 201250687 取決於使用p換雜區域在二極體底部還是頂部的p_i_n二極 體。記憶體單元200可相同或不同於記憶體單元15〇。 圖4B係一單片三維記憶體陣列1〇2之一第二實施例的一 部分的簡化透視圖，該單片三維記憶體陣列102包含安置 於一第二記憶體層級221下的一第一記憶體層級219。圖48 之記憶體陣列包含複數個記憶體單元200。相對於第一記 憶體層級2 19 ’ g己憶體早元2 0 0係介於-組位元線2 0 7與一 組字線209之間’且連接至該等位元線207與字線2〇9。相 對於第二記憶體層級221，記憶體單元200係介於一組位元 線210與子線2 0 9之間，且連接至該等位元線21 〇與字線 209。如圖4B中所示，第一記憶體層級之上導體可用作安 置於第一記憶體層級上的第二記憶體層級之下導體。額外 資訊描述於美國專利第6,952,030號之「High-Density Three-Dimensional Memory Cell」中，該案之全文以引用 之方式併入本文中。 在圖4B之實施例中，如2007年3月27日申請且名為 「Method to Form Upward Pointing P-I-N Diodes Having

Large And Uniform Current」的美國專利申請公開案第 20070190722號中所描述（該案全文以引用之方式併入本文 中）’較佳的是相鄰記憶體層級上的二極體（或其他操縱器 件）指向相對方向。例如，第一記憶體層級2丨9之二極體可 為如箭頭八!指示的向上指向二極體（舉例來說，p區域在二 極體底部）’而第二記憶體層級221之二極體可為如箭頭a2 指示的向下指向二極體（舉例來說，n區域在二極體底部）， 162271.doc 17 201250687 或反之亦然。 在單片三維記憶體陣列之一實施例中，在第一方向上配 置位元線，且在垂直於位元線之一第二方向上配置字線。 在具有額外記憶體單元層的單片三維記憶體陣列中，將存 在額外的位元線層及字線層。在基板表面上配置支援電路 (舉例來說，行控制電路11 〇、列控制電路120及系統控制 邏輯130) ’其中記憶體陣列製造於支援電路之所有或部分 上。例如’圖5A展示安置於基板280上的記憶體陣列1〇2之 俯視圖。支援電路282安置於基板280之表面上。記憶體陣 列1 02安置於支援電路282上》—些支援電路282係在記憶 體陣列1 02下。一些支援電路282係在記憶體陣列1 〇2之外 部。就「記憶體陣列之外部」而言’其意指記憶體陣列並 非安置於記憶體陣列之外部的電路上。 描缘多種積體電路層的圖5B展示安置於基板上的記憶體 陣列《記憶體陣列包含位元線層BL0、BL1與BL2及字線層 WL0與WL1。在其他實施例中’亦可實施額外的位元線及 字線層。實施半導體記憶體系統之積體電路亦包含多個金 屬層’其用於路由支援電路之不同組件之間及支援電路與 位元線及字線之間的信號。此等金屬層配置於在基板表面 上及記憶體陣列下實施的支援電路上。圖5B展示用於路由 的兩個金屬層R1及R2 ;但是’其他實施例可包含多於或 少於兩個金屬層。在一實例中’此等金屬層R1及R2係由 具有相對高之電阻及相對高之電容二者的鎢（約1 5歐姆/平 方）形成。 162271.doc •18· 201250687 用於路由記憶體系統之不同組件之間的信號的一個或多 個金屬層可安置於記憶體陣列上。圖5]8展示記憶體陣列 上，標記為頂部金屬層的一金屬層。在一實例中，頂部金 屬層係由具有比層R1及R2小之電阻及電容的鋁或銅（約 0.05歐姆/平方）形成。並非使用與用於頂部金屬相同之材 料實施金屬層R1及R2，此係因為用於旧及尺]之金屬需要 經受在R1及R2頂部上製造記憶體陣列的處理步驟。 可增加導孔以達成相鄰金屬層之間的連接。可增加介層 孔以達成非相鄰層之間的連接。介層孔為多層導孔，且可 連接多於2層（在此案例中，介層孔看似階梯）。 如圖6中所描繪，記憶體陣列102細分為等量區（stripe)。 每一等量區分為區塊，且區塊分群成隔間（bay)。在一實施 例中，每一區塊包含兩個等量區。在其他實施例中，可在 一等1區或等量區之—部分中實施隔間。在—些實施方案 二，可跨兩個《兩個以上等量區之所有或部分實施隔間。 每一隔間包含多個區塊。隔間中的區塊數量可改變。 圖7展示兩個等量區（等量區〇及等量區丨）之一實例實施 方案’其中跨兩個鄰近等量區之一部分實施每一隔間(隔 間〇、隔間1、…、隔間N)。例如，隔間〇係部分在等量區〇 中，且部分在等量區】中。因此，在圖7之實例中，一隔間 包含兩個等量區中的記憶體單元。等量區中的隔間數量可 改變°圖7展示等量區之相對側上（舉例來說，頂部及底部） 的仃控制電路110及等量區之不同相對側上(舉例來說，左 側及右側）的列控制電路。 162271.doc 201250687 圖8提供跨兩個等量區實施（舉例來說’等量區〇及等量 區1)的一實例隔間（舉例來說，隔間〇)之更多細節。在一實 施例中，隔間具有六十四個區塊，其中區塊〇、區塊 1、…、區塊31在等量區〇中，且區塊32、區塊33、…區 塊63在等量區1中《但是，其他實施例可實施不同數量的 區塊。 區塊為鄰接的s己憶體單元群組，該等記憶體單元通常使 鄰接字線及位元線不被解碼器、驅動器、感測放大器及輸 入/輸出電路阻斷。需如此係因多種原因中的任一種。例 如，在大型陣列中，由字線及位元線之電阻及電容引起的 向下橫越字線及位元線的信號延遲（即，RC延遲）會非常明 顯。可藉由將大型陣列細分為較小的子陣列群組，以便減 少每一字線及/或每一位元線的長度來減少RC延遲。如另 —實例，與存取記憶體單元群組相關聯之電力可對給定記 憶體循環期間同時存取的記憶體單元數量指定上限。結 果，大型記憶體陣列經常細分為較小的子陣列以減少同時 存取的記憶體單元數量。積體電路可包含一個或多於一個 的記憶體陣列。 圖8展示區塊〇之位元線的子集。基板比記憶體陣列寬； 因此，行控制電路110之部分可從記憶體陣列下突出以使 用介層孔及導孔促進至Rl、R2、頂部金屬及位元線之連 接’而行控制電路110之其他部分可安置於記憶體陣列 下。行控制電路11〇(包含解碼器及感測放大器）分為兩組電 路’其中每一組電路位於積體電路之相對側上（舉例來 16227 丨.d〇c •20· 201250687 說，側A及側B)，以便行控制電路11〇之一組電路從記憶體 陣列之一第一側（側A)突出，行控制電路11〇之第二組電路 從記憶體陣列之相對側（側B)突出。區塊的一半位元線係 連接至側A上之行控制電路110的一組電路，且區塊的另一 半位元線係連接至侧B上之行控制電路110的第二組電路。 在一實施例中，兩組位元線交錯，以便每隔一個的位元線 連接至側A上的行控制電路丨丨〇，且令介位元線連接至側b 上的行控制電路110。可存在其中從側A挑選兩個鄰近位元 線且從側B挑選下兩個鄰近位元線的案例。此取決於程 序。類似地配置（舉例來說，側B及側c等等）隔間中的其他 區塊。 在一實施例中，存在位於每一區塊下（例如，基板表面 上）的兩個感測放大器。兩個感測放大器之一者係用於連 接至側A上之行控制電路丨丨〇的位元線，且另一感測放大器 係用於連接至側B上之行控制電路11〇的位元線。在隔間中 包含64個區塊的實施例中，對於一隔間，存在㈠個感測放 大器，其中32個在側A，32個在側B。在一實施例中，隔 間的一性質為隔間中所有區塊共用相同的64個感測放大 器。此意指可同時選擇隔間中的64個記憶體單元以用於程 式化或讀取。因此，記憶體系統包含用於選擇64個記憶體 單元之電路及用於路由64個所選記憶體單元與感測放大器 之間的信號的線。在一些實施例中，選擇少於64個記憶體 單元用來同時程式化以限制任何給定時間下使用之電力。 在先則系統中’用於路由64個（或更少）所選記憶體單元 162271.doc •21 · 201250687 與感測放大器之間的信號的全域路由線實施於金屬層R1或 R2中，該等金屬層R1或R2具有相對大的電阻及電容。為 了減少整體電阻及電容，一些先前設計已實施了 R1 (或R2) 中用於路由所選記憶體單元與感測放大器之間的信號的_ 半全域路由線，及實施於頂部金屬中用於路由所選記憶體 單元與感測放大器之間的信號的另一半全域路由線。雖然 此設計方案並不減少電阻及電容，但減少不足以容許高速 操作。在先前實施方案中，全域路由線之每一者接觸所有 解碼電晶體汲極，此增加與線相關聯之總電容。 圖9係描繪行控制電路110之一實施例的路由信號及選擇 電路之一部分的示意圖。描繪區塊之一部分。在一實施例 中，每一區塊包含64行位元線與用於將位元線行電連接至 陣列之一側上（舉例來說，圖8的側A)的感測放大器的64行 選擇電路300 ’及64行位元線與用於將行位元線連接至陣 列之另一側上（舉例來說，圖8的側B)的感測放大器的64行 選擇電路。圖9僅展示一側的64行選擇電路3〇〇。因此，對 於每一區塊，每一區塊具有：64行>< 每行64個位元線χ2(頂 部及底部）=8192個位元線。在一實施例中，三維記憶體陣 列包含四層，其中每層2048個位元線。亦可使用解碼電 路、位元線及層的其他配置。 在圖9之實施例中，每一區塊在兩侧的每一者上具有 組局域資料線。例如，圖9展示一側的局域資料線 SELB[63:0]及SELB[127:64] »在一實施例中，在各自區塊 下的金屬層R1中實施局域資料線，且局域資料線僅在:自 162271.doc -22· 201250687 區塊之寬度内延行。特定行的選擇電路300用於將該行的 六十四個位元線選擇性連接至六十四個各自局域資料線 (舉例來說，SELB[63:0]及SELB[127:64])。每一選擇電路 300從行解碼器112接收選擇信號及從與行相關聯之六十四 個位το線中之一者接收位元線連接。基於來自行解碼器 112之選擇信號，選擇電路3〇〇將位元線連接至局域資料線 之各自一者或切斷位元線至局域資料線之各自一者的連 接。 如上文所提及，在圖9之實施例中，每一區塊將具有兩 組局域資料線（舉例來說，SELB[63:〇]及SELB[127:64])。 一半位元線行可連接至第一組局域資料線且另一半位元線 行可連接至第二組局域資料線。按此方式’兩行可同時連 接至局域資料線。例如，第一位元線行可連接至第一組局 域資料線SELB[63:0] ’且第二位元線行可同時連接至第二 組局域資料線SELB[127:64]。 在一實例實施方案中，跨16行寫入一頁資料，且行係配 置成使得特定頁的一半（舉例來說，8)行可連接至第—組局 域資料線SELB[63:0]，且頁的一半位元線行可接至第二組 局域貧料線SELB[127:64] »在其他實施例中，頁可跨多於 或少於16個位元線行，在其他實施方案中，區塊可包含多 於兩組局域資料線。 每一選擇電路300將位元線選擇性連接至適當局域資料 線。局域資料線係連接至4:1多工器302，使得局域資料線 SELB[63:0]係連接至第一組4:1多工器3〇2’且局域資料線 I62271.doc -23- 201250687 SELB[127:64]係連接至第二組4:1多工器3〇2。因此，選擇 電路300可被認作為將位元線行選擇性連接至多工器 3〇2(其亦可被認作選擇電路）。兩組4:1多工器將包含十六 個多工器302 ;因此，用於給定局域資料線組的多工器3〇2 組將基於兩個選擇信號S [丨：2 ]而選擇六十四個位元線中的 十六個位元線來進行輸出。 連接至局域資料線SELB[63:〇]的16個4:1多工器3〇2之輸 出被提供至十六個2:1多工器3〇4。連接至局域資料線 SELB[127:64]的十六個4:1多工器3〇2之輸出亦連接至十六 個2:1多工器3〇4。每一多工器3〇4將從局域資料線 SELB[63:0]接收1位元，並且從局域資料線selb[i27 64] 接收1位元。基於選擇信號s[0]，各自多工器3〇4將選擇從 局域資料線SELB[63:0]輸出一位元或從局域資料線 SELB[127:64]輸出一位元。或者，可使用信號則乂―en[〇] 以使2:1多工器3〇4之輸出浮動。此方式使每一區塊具有可 連接至相同全域資料線之一組2:1多工器3〇4 ’且用於多工 器304之多工器啟用信號1^^又一£]^[3(]將用於將所選位元線 選擇性連接至全域資料線。 在一實施例中，實施於頂部金屬中的全域資料線跨整個 隔間延行。在一實施例中，隔間將包含兩組全域資料線： GSELT[3丨：0]及GSELB[3丨：〇]，其中一組全域資料線在隔間 頂部上且另一組全域資料線在隔間底部上。圖9僅展示區 塊頂部處之全域資料線GSELT[31:〇] ^每一全域資料線係 連接至一感測放大器。因為一個隔間具有六十四個全域資 】62271.doc •24- 201250687 料線’所以該相同隔間具有六十四個感測放大器。每一感 測放大器安置於記憶體單元之隔間下面。在一實施例中， 隔間的每一區塊下面具有一感測放大器。 圖9亦展示不同區塊（「其他區塊」）的2:1多工器3〇4。應 注意，其他區塊的十六個2:1多工器3〇4亦連接至全域資料 線GSELT[31:0] »但是，其他區塊的多工器3〇4接收不同的 多工器啟用信號MUX_EN[ 1 ];因此，可以使得每次僅來自 一區塊之位元線將連接至全域資料線之任何給定位元的方 式將其他區塊的位元線選擇性連接至適當的感測放大器。 圖9亦展不全域行解碼器31〇(其為行解碼器電路丨12之一 邛刀）每一選擇電路300受一個或多個全域行解碼器31〇 控制。在-實施例中’每一等量區具有六十四組全域行解 馬器3 1 0且全域行解碼器3 10安置於記憶體陣列丨〇2之外 部的基板上（舉例來說，並非在記憶陣列1〇2之下）。由特定 等量區的所有區塊共用_單個全域行解碼器。因此， 當全域行解碼㈣擇行叫，料等量區巾的每—區塊選 擇行0。 夕工器電路3G2及3G4用於將相關局域資料線選擇性連接 至王域資料線’以便只有—個或多個區塊之子集的局域資 料線連接至全域資料線。因為等量區中的所有區塊共用相 同行解碼H，所以相較於先前設計，在基板表面上空出了 :間（參見「自由空間」）。行解碼器3H)對於整個等量區可 碼S域之原因在於無必要具有局域於每—區塊之一行解 、、。先前設計在具有局域於每-區塊區域之-解碼器以 16227 丨.d0c -25- 201250687 增加切換行之速度。但是，本發明技術在另一行的程式化 程序期間切換行；因此，行切換不存在額外耗用。在—實 施例中，每一區塊60行之每一者具有一全域行解碼器電路 310。全域行解碼器31〇係與系統控制邏輯13〇通信（參見圖 1) 〇 圖9亦描繪記憶體陣列1〇2之一區塊的一部分。圖9中描 繪之區塊包含連接至字線驅動器320(舉例來說，與選擇電 路300相同之結構）的一組字線WL[0]、WL[1]、…、 WL[15] ’該等字線驅動器32〇受一個或多個列解碼器322控 制。在一實施例中，列解碼器322係安置於記憶體陣列1〇2 下面的基板表面上。列解碼器322(列解碼器電路122之一 部分）係與系統控制邏輯13〇通信。記憶體陣列1〇2實施一 交叉點陣列時，記憶體陣列102將包含連接於字線與位元 線之間的一組記憶體單元Mc，使得每一記憶體單元在一 端連接至字線，且在另一端連接至位元線。並非圖9中描 繪的所有記憶體單元係標記為MC。 在一實施例中，當程式化圖9之電路時，列解碼器322將 使付子線驅動器3 2 0選擇一字線。兩個全域行解碼器3 1 〇將 同時選擇兩個位元線行，其中一個位元線行連接至局域資 料線SELB[63:0] ’且另一位元線行連接至局域資料線 SELB[ 127:64]。接著4:1多工器302選擇待連接至2:1多工器 的經連接行之一部分。因此，來自位元線行之第一群組的 每一行之十六個位元線及來自位元線行之第一群組的每一 行之十六個位元線將提供至2:1多工器304。接著多工器 162271.doc •26· 201250687 304將從區塊的經連接之兩行中的一行選擇待連接至全域 資料線之十六個位元的位元線（經由各自局域資料線 SELB[x])。全域資料線的其他十六個位元將連接至另一區 塊（舉例來說’「其他區塊」）的位元線。因此，兩個區塊的 多工器304將容許至全域資料線的連接，而其他區塊將使 其多工器輸出浮動。連接至全域資料線的一特定區塊的十 六個位元線經由連接至各自全域資料線之感測放大器（或 其他信號源）接收適當程式電壓，以程式化連接至所選位 元線之記憶體單元》因此，圖9中描繪之結構因而包含兩 層級多工器，其中4:1多工器3〇2為第一層級多工器，且2:1 多工器3 04為第二層級多工器。 圖10係展示選擇電路300之一實施例的細節的示意圖。 選擇電路300係連接至局域資料線SELB[X]之一者及位元 線之一者。位元線係連接至記憶體單元MC之一終端。字 線係連接至記憶體單元MC之另一終端。選擇電路3〇〇包含 電晶體340及電晶體344 ’二者連接至局域資料線 SELB[X]»電晶體34〇及電晶體344二者亦連接至節點6處 的電晶體342。各自位元線BL[Y]亦連接至節點B。電晶體 342亦連接至所選位元線電壓vub(舉例來說0.5伏特）。電 晶體340之閘極連接至選擇信號XCSEL[Z]。電晶體344之 基極連接至選擇信號CSEL[Z] ^應注意，XCSEL[Z]係反相 版本的CSEL[Z]。電晶體342之基極連接至CELN[Z]。由行 解碼器112提供信號CSEL[Z]、XCSEL[Z]及CELN[Z]。在 其他實施例中，可由其他電路提供此等信號，例如系統控 I62271.doc •27- 201250687 制邏輯130、驅動器電路114、感測放大器118或行控制電 路的其他部分。信號CELN[Z]獨立受控，以便電晶體342 獨立於電晶體340及342受控。每一行將具有其自身獨立的 CELN[Z]，以便該行中的所有位元線具有相同CELN[Z]。 當選擇各自行時，XCSEL[Z]為0，且CSEL[Z]為1 ;因 此，電晶體340及344為開啟。此條件連接位元線BL[Y]與 局域資料線SELB[X] » 當未選擇各自行時，則XCSEL[Z]為0，且CSEL[Z]為1。 因此，電晶體340及344為關閉。此條件切斷位元線BL[Y] 與局域資料線SELB[X]的連接。當電晶體340及344關閉， 且CELN[Z]為1時，則電晶體342開啟，且位元線BL[Y]接 收未選之位元線電壓VUB。當電晶體340及344關閉，且 CELN[Z]為0時，則電晶體342關閉，且位元線BL[Y]浮 動。此條件對於本文描述之程式化的電容放電方法之一些 實施例有用。 圖11係圖9中描繪之2:1多工器（MUX 304)的一電路之示 意圖。各自全域資料線GSELT[i](頂側可為GSELT[i]或底 側可為〇3丑!^丁[丨])連接至電晶體360、362、3 80及3 82。電 晶體360及362亦連接至兩個局域資料線SELB[i]之第一 者。因此，當電晶體360及362開啟時，電晶體360及362提 供全域資料線GSELT[i]與局域資料線SELB[i]之間的路 徑。除了連接至全域資料線GSELT[i]之外，電晶體380及 3 82亦連接至第二局域資料線SELB[i + 64]。因此，當電晶 體380及382開啟時，電晶體380及382提供全域資料線 162271.doc • 28 · 201250687 GSELT[i]與第二局域資料線SELB[i + 64]之間的路徑。 電晶體360之反相閘極連接至NAND閘364之輸出。電晶 體362之閘極連接至反相器366之輸出。反相器366之輸入 連接至NAND閘364之輸出。NAND閘364之輸出亦連接至 電晶體368之閘極。電晶體368連接於局域資料線SELB[i] 與電晶體370之間。電晶體370連接於電晶體368與電壓 VUB之間。電晶體370之閘極從系統控制邏輯130接收信號 DSG_MODE。當使用本文描述之程式化的電容放電模式執 行程式化操作的可能性實施例之一者時，信號DSG_MODE 設定為0。藉由將信號DSG_MODE設定為0，電晶體370將 防止未選之局域資料線連接至電壓VUB，且反而，引起未 選之局域資料線浮動。 NAND閘384之輸出連接至電晶體380之閘極、反相器386 之輸入及電晶體388之閘極。反相器386之輸出連接至電晶 體382之閘極。電晶體388連接於局域資料線SELB[i + 32]與 電晶體390之間。電.晶體390連接於電晶體388與電壓VUB 之間。電晶體370之閘極從系統控制邏輯130接收信號 DSG_MODE。 NAND閘364從系統控制邏輯130接收兩個輸入：多工器 選擇S及MUX_EN[S]。NAND閘384從系統控制邏輯130接 收兩個輸入：反相版本的多工器選擇信號S(經由反相器 3 82)及MUX_EN[S]。在記憶體操作期間，信號 MUX_EN[S]通常設定為1，但可設定為0以停用多工器。當 少於所有的全域資料線將用於同時程式化或未選擇各自區

162271.doc -29- S 201250687 塊來程式化時’ MUX_EN[S]可用於停用多工器。 圖12係圖9中描繪之2:1多工器（Μυχ 3〇4)之電路的另— 實施例之示意圖。在一些實施例中，由於電力問題，記憶 體系統不會程式化連接至六十四個局域資料線的所有六十 四個記憶體單元。例如，並不意欲系統使用同時程式化六 十四個記憶體單元所必需的電力量值。在此等案例中，程 式化分為多個感測放大器循環。每一感測放大器循環將包 含程式化連接至六十四個全域資料線之六十四個記憶體單 元的子集（舉例來說，16)。在一實施例中，此意指對於每 個感測放大器循環重新載入全域資料線（GSELB)上之資 料。圖12提供資料一次然後將對於所有感測放大器循環 (或多個感測放大器循環的至少一子集）僅需載入皆可用之 情況下的多工器之一實施例。 圖12之多工器電路包含一儲存器件 '一選擇電路及一位 準移位器/驅動器。在一實施例中，儲存器件包含正反器 400，該正反器400用於針對當前字線循環儲存資料。正反 器400之D輸入在CLK輸入處接收的每一脈衝接收全域資料 線GSELT[i]之一個位元。在其他實施例中，可使用鎖存器 或其他儲存器件代替D正反器。在其他實施例中，可使用 多於一層級的正反器或鎖存器。D正反器400之輸出提供至 選擇電路’該選擇電路包含上文相對於圖U之組件36〇至 3 90描述的多工器電路。圖12中相對應於圖丨丨之所有相同 參考數字用於識別執行相同功能之相同組件。圖12之多工 器與圖11之多工器的差異在於圖11之多工器的輸出直接提 162271.doc •30· 201250687 供至局域資料線。但是，圖12之多工器（選擇電 420及422分別提供至位準移位器43〇及位準移位器432。位 準移位器430連接至局域資料線SELB[i]。位準移位器/驅動 器432連接至局域資料線SELB[i + 64]。 . 位準移位器係此項技術中所知的標準位準移位器。每一 ' 位準移位器將接收低電壓邏輯信號及產生/輸出（及驅動）在 電壓上比輸入之低電壓邏輯信號高的一位準移位信號。例 如，一感測放大器不需要在全域資料線上驅動程式電壓。 反而，感測放大器將僅驅動邏輯〇或邏輯1。在一實例實施 例中’邏輯1可為3伏特，邏輯〇可為〇伏特。當操作圖12之 電路時，位準移位器430及432將經由多工器電路從〇正反 器接收邏輯1(舉例來說，3伏特）或邏輯0(接地）^接著位準 移位器430或432將3伏特轉換為程式電壓，且將〇伏特轉換 為未選之位元線電壓。適當程式電壓之一實例為8伏特。 適當未選之位元線電壓的一實例為1伏特。 圖13係圖9中描繪之4:1多工器（MUX 302)的一電路的示 意圖。各自全域資料線GSELT[i](頂側可為GSELT[i]或底 側可為GSELBT[i])連接至電晶體460、462、480、482、 520、522、540及542。電晶體460及462亦連接至四個局域 •資料線SELB[i]之第一者。因此，當電晶體460及462開啟 時’電晶體460及462提供全域資料線GSELT[i]與局域資料 線SELB[i]之間的路徑。除了連接至全域資料線GSELT[i] 之外，電晶體480及482亦連接至第二局域資料線 SELB[i+16]。因此，當電晶體480及482開啟時，電晶體 162271.doc -31 - 201250687 480及482提供全域資料線GSELT[i]與第二局域資料線 SELB[i+16]之間的路徑。除了連接至全域資料線GSELT[i] 之外，電晶體510及522亦連接至第二局域資料線 SELB[i + 32]。因此，當電晶體510及522開啟時，電晶體 5 10及522提供全域資料線GSELT[i]與第二局域資料線 SELB[i + 32]之間的路徑。除了連接至全域資料線GSELT[i] 之外，電晶體540及546亦連接至第二局域資料線 SELB[i + 48]。因此，當電晶體540及546開啟時，電晶體 540及546提供全域資料線GSELT[i]與第二局域資料線 SELB[i + 48]之間的路徑。 電晶體460之反相閘極連接至NAND閘364之輸出。電晶 體462之閘極連接至反相器466之輸出。反相器466之輸入 連接至NAND閘464之輸出。NAND閘464之輸出亦連接至 電晶體468之閘極。電晶體468連接於局域資料線SELB[i] 與電晶體470之間。電晶體470連接於電晶體468與未選之 位元線電壓VUB之間。電晶體470之閘極從系統控制邏輯 13 0接收信號030_^100£。當使用本文描述之程式化的電 容放電模式執行程式化操作的可能性實施例之一者時，信 號DSG_MODE設定為0。藉由將信號DSG_MODE設定為 0，電晶體470將防止未選之局域資料線連接至電壓VUB， 且反而，引起未選之局域資料線浮動。 NAND閘484之輸出連接至電晶體480之閘極，反相器486 之輸入及電晶體488之閘極。反相器486之輸出連接至電晶 體482之閘極。電晶體488連接於局域資料線SELB[i + 16]與 162271.doc •32- 201250687 電晶體490之間。電晶體490連接於電晶體488與電壓VUB 之間。電晶體470之閘極從系統控制邏輯1 30接收信號 DSG_MODE。 NAND閘524之輸出連接至電晶體520之閘極，反相器526 之輸入及電晶體528之閘極。反相器526之輸出連接至電晶 體522之閘極。電晶體528連接於局域資料線SELB[i+32]與 電晶體530之間。電晶體530連接於電晶體528與電壓VUB 之間。電晶體530之閘極從系統控制邏輯1 30接收信號 DSG_MODE。 NAND閘544之輸出連接至電晶體540之閘極，反相器546 之輸入及電晶體548之閘極。反相器546之輸出連接至電晶 體542之閘極。電晶體548連接於局域資料線SELB[i+48]與 電晶體550之間。電晶體550連接於電晶體548與電壓VUB 之間。電晶體5 5 0之閘極從系統控制邏輯1 3 〇接收信號 DSG_MODE。 NAND閘464從系統控制邏輯130接收三個輸入：多工器 選擇S[l]、多工器選擇S[2]及EN。NAND閘484從系統控制 邏輯130接收三個輸入：反相版本的多工器選擇信號 S[l](經由反相器493)、多工器選擇信號s[2]及EN。NAND 閘524從系統控制邏輯130接收三個輸入：多工器選擇信號 s[i]、反相版本的多工器選擇信號s[2](經由反相器492)及 EN。NAND閘544從系統控制邏輯丨3 〇接收三個輸入：反相 版本的多工器選擇信號8[1](經由反相器493)、反相版本的 多工器選擇信號S[2](經由反相器492)&EN。在記憶體操 162271.doc -33· 201250687 作期間，信號ΕΝ通常設定為1，但可設定為〇以停用多工 器。當少於所有的全域資料線將用於同時程式化或未選擇 各自區塊來程式化時，信號ΕΝ可用於停用多工器。 圖9至圖13之電路可用於實施上文討論之程式化的電容 放電方法。圖10之兩組電路3〇〇用於將兩個位元線行同時 連接至局域資料線SELB[63:0]及SELB[127:64](請參閱圖 9)。圖13之電路302用於將64個局域資料線SELB[63:〇]中 的16個局域資料線及64個局域資料線SELB[127:64]中的16 個局域資料線連接至圖12之電路302。圖11或圖12之電路 304可將選自局域資料線SELB[63:0]的16個局域資料線連 接至GSELB[15:0]或將選自局域資料線SELB[127:64]的16 個局域資料線連接至全域資料線GSELB[15:0] » —旦達成 上文描述之連接’十六個感測放大器係經由區塊的全域資 料線、所選的局域資料線及所選的位元線與十六個記憶體 單元通信。未連接至全域資料線（}沾1^8[15:〇]的16個局域 資料線接收未選之位元線電壓。此外，可藉由改變由多工 器3 02選擇之行的部分或改變行而改變未連接至全域資料 線GSELB[ 15:0]的16個局域資料線。藉由改變與局域資料 線SELB[63:0]相關聯之行’而程式化與局域資料線 SELB[ 127:64]或另一區塊相關聯之行，則對於改變行而言 無時間損失。應注意’來自另一區塊的局域資料線係經由 類似電路連接至全域資料線GSELB[31:16]。 在設定操作期間’由於全域資料線之寄生電容，感測放 大器將電壓施加至全域資料線以給全域資料線充電。當多 162271.doc -34· 201250687 工器302及304(其為選擇電路之實施例）將局域資料線連接 至全域資料線時，則將亦給局域資料線充電《當選擇電路 3〇〇(其為選擇電路之一實施例）將局域資料線連接至一組位 元線時，則將亦給十六個位元線充電。一旦給位元線充 電’則觸變信號XCSEL[Z]及CSEL[Z]，此切斷位元線且使 位元線浮動’以便如上文所描述，隨著時間的推移，位元 線將經由記憶體單元放電而引起記憶體單元設定。一旦觸 變信號XCSEL[Z]及CSEL[Z]，則字線選擇（下文討論）可改 變’以便對下一字線開始程式化。相同連接可用於執行重 設操作。 圖14係描繪操作圖9之結構的一實施例之時序圖。圖j 4 之時序圖展示十二個信號：WL[X]、COL[0]、COL[8]、 C〇L[l]、COL[9]、s[〇]、s[1]、s[2]、Μυχ—EN[〇]、 MUX_EN[1]、MUX_EN[2]及 MUX_EN[3]。信號^/取]表 示所選字線上的電壓。如所見，信號開始於高電壓，且具 有許多負脈衝。負脈衝係定義為：一種信號，其從一高電 壓轉變為-低電麗，在某—時間週期内保持於該低電壓， 然後轉變回該高電壓。信號贾1^[：?(]在1〇與11之間具有四個 負脈衝，在tl與t2之間具有四個負脈衝，在（2與〇之間具 有四個負脈衝且在t3與t4之間具有四個負脈衝。在每_負 脈衝期間’執行-感測放大器循環，纟中十六個記憶體單 元受到程式化4其他實施財，可在—感測放大器循環 期間程式化多於或少於十六個記憶體單元。 信號C〇L[0]為行〇的行啟用信號。信號咖附⑺與^ 162271.doc •35- 201250687 之門的週期内變南’然後轉變為低。信號⑶l[8]為行8的 =啟用信K言號COL[8]t_t2之間為冑，然後為低。 信號C0L[1]為行1的行啟用信號。信號c〇L[1]在❹^之 間為两，其餘時間為低。信號COL[9]為行9的行啟用信 號。信號COL[9]在t2與Η之間為高，然後在狀後將變 低。在to與tl之間’程式化連接至行〇之記憶體單元。在ti 與t2之間，程式化連接至行8之記憶體單元。在口與^之 間，程式化連接至行1之記憶體單元。在13與科之間，程式 化連接至行9之記憶體單元。 多工器選擇信號S[0]使得多種2:1多工器3〇4於兩個行群 組之間選擇。信號將在每一時間間隔觸變。因此，s[〇]在 t〇與tl之間為低，在tl與12之間為高，在〇與〇之間為低， 在t3與t4之間為高等等。多工器選擇信號”。及””使得 4:1多工器3〇2選擇關於被選擇用於程式化之頁的一行之一 部分。在圖14之實例中，S[l]及S[2]二者保持為低。 信號 MUXJEN[0]、MUX_EN[1]、MUX—EN[2]、 MUX_EN[3]為2:1多工器304的多工器啟用信號。信號 MUX_EN[0]為圖9中描繪之區塊頂部的多工器啟用信號。 信號MUX一EN[ 1]為圖9中描繪之區塊旁邊的區塊（將圖9指 稱為「其他區塊」）頂部的多工器啟用信號。信號 MUX_EN[2]為圖9中描繪之區塊底部的多工器啟用信號。 信號MUX_EN[3]為其他區塊底部的多工器啟用信號。在每 一行循環（t0至tl、tl至t2、t2至t3、t3至t4等等）期間，每 一 MUX_EN信號將經歷配合感測放大器循環的一脈衝，此 162271.doc -36- 201250687 係因為記憶體陣列經由各自多工器連接至感測放大器。因 此，在to至u之行循環期間，四個多工器啟用信號之每一 者具有脈衝’其中一脈衝用於各信號。第一脈衝來自 mux_en[o],其使得連接至行0的16個位元線接收程式 化。行循環中的第二脈衝用於MUX_EN[ 1 ]以使其他區塊之 行〇的十六個記憶體單元接收程式化。第三個脈衝由 MUX一EN[2]經歷以用於使連接至圖9中描繪的區塊底側之 行〇的十六個記憶體單元接收程式化„ MUX-EN[3]的第四 個脈衝使連接至底側之行〇的其他區塊中的十六個記憶體 單疋接收程式化。當相對應之MUXJEN⑴信號為高時，接 收多工器3〇4將啟用全域資料線（舉例來說，GSELT[i])與局 域資料線（舉例來說，SELB[x])之間的通信。 如從圖14之時序圖所見，在⑺與丨丨之間，程式化連接至 兩個區塊的行0之記憶體單元。在時間11與12之間，程式化 連接至兩個區塊的行8之記憶體單元。在程式化行8的記憶 體單元時，行0自4:1多工器3〇2切斷連接，且行丨於其位置 中連接至多工器3〇2。在t2與t3之間，程式化行1。在正程 式化行1時，行8自多工器302切斷連接，且行9連接至適當 的多工器302來取代行8。此藉由使用選擇電路3〇〇執行以 使打8切斷連接且連接行9。因為在正程式化不同行之同時 一灯改為另一行，所以改變行無需額外耗用時間。此使程 式化程序更有效。 圖15係描述操作圖9之結構的一實施例之流程圖。在步 驟602中，系統控制邏輯13〇從控制器134或主機接收程式 162271.doc 5 -37· 201250687 化資料的命令°在步驟604中，由系統控制邏輯130接收待 程式化之資料。在步驟6〇6中，選擇一個或多個隔間以用 於程式化資料。在步驟_中，選擇(若干)所選隔間内的一 個或多個區塊以用於程式化。在步驟61〇中，選擇所選區 龙中的字線以用於程式化。在一些實施例中，將選擇多個 字線，且將在多個字線上執行程式化程序。在步驟612 令’所選區塊中的兩行同時連接至局域資料線。例如，圖 9之行0及订8被選擇且連接至局域資料線。選擇兩行，使 传來自第—群組之—行被選擇，且來自第二群組之-行被 選擇，其中兩個群組個別地連接至其自身的4: i多工器逝 組。同時連接兩行，使得存在二者被連接的時間週期；但 是’可能兩行將在+㈣間下開始連接，且在不同時間下 完成連接。 在步驟614中’接著選擇兩個經連接行的—者。例如， 多工器304將用於選擇兩行之—者以連接至全域資料線。 未選行將接收未選之位元線電壓。在步驟616中，對與全 域資料線通信之所選行的所有或所選部分執行程式化。程 式化可包含多個感測放大器循環，如上文討論。在步驟 618中’改變兩行之間的選擇。例如，多工器3〇4將改變其 選擇。在步驟6财，決定是否需對區塊程式化任何更多 行。若是，則在步驟622中對新選行執行程式化（其可包含 多個感測放大器循環）。在步驟624中，藉由用新行代替未 選行而連接新行。例如，在程式化行8時，將對行〇切斷連 接，且行1將連接於其位置中。步驟624之後，在改變多工 162271.doc -38- 201250687 器304之行選擇期間，程序回歸至步驟618。此程序將繼續 直至選擇最後行的程式化（步驟62〇)，在此案例中，將在步 驟630處繼續程序，且對最後行執行程式化（其可包含多個 感測放大器循環）。在程式化最後行之後，系統控制邏輯 130將就程式化操作成功或失敗報告給控制器134及/或主 機。應注意，圖14之時序圖相對應於圖15之步驟612至 624。 圖16揭示一些選擇電路及資料線具有不同架構的記憶體 系統之另一實施例。圖16展示兩個區塊：區塊丨及區塊π。 區塊i及區塊ii包含記憶體陣列1〇2内的記憶體單元；但 是，並不描繪記憶體單元以使圖更易於閱讀。每一區塊包 含字線’例如圖9中描繪之十六個字線；但是，並不描繪 子線以使圖更易於閱讀。如在圖9中，位元線分群成位元 線行及藉由選擇電路3〇〇連接至局域資料線的個別位元線 行選擇電路300亦受圖9之相同全域行解碼器控制； 但疋’並不在圖16中描繪全域行解碼器以使圖更易於閱 讀。在圖16之實施例中，每一區塊包含頂側上的一組局域 資料線SELT[63:0]及區塊底側上的一組局域資料線 SELB[63:0]。選擇電路300用於將64個位元線的行連接至 局域資料線。 局域資料線（SELT[63:0]及SELB[63:0])連接至一組十六 個4:1多工器702。對於每一區塊，在區塊頂側上具有一組 十八個夕工器702，且在區塊底側上具有一組十六個多工 器7〇2。十六個多工器702之輸出為連接至驅動器電路7〇4 162271.doc •39- 201250687 的十六個位元。4:1多工器702之目的為選擇連接至局域資 料線之行的六十四個位元中的十六個。在一實施例中，給 定頁的資料持續於每一行的十六個位元線上；因此，當程 式，一頁資料時，每-行僅十六個位元線需連接至感測放 大器。在相同實施例中，—頁資料將包含一隔間中兩個區 塊的十六行上之十六個位元線。頁亦可跨過多個隔間。因 此，選擇電路300選擇局域資料線的一行（底部及/或頂 部）。多工器702選擇每一行的一部分。該部分（十六個位 元）提供至驅動器電路704。在一實施例中，使用圖13之結 構實施4:1多工器702 » 驅動器電路704將該部分連接至全域資料線之適當位 元。在一實施例中，一隔間具有六十四個全域資料線，其 中每一全域資料線連接至隔間的一感測放大器。全域資料 線包含頂部全域資料線GSELT[3L〇]及底部全域資料線 GSELB[31:〇]。自每一區塊頂側上之驅動器電路7〇4的十六 位X輸出連接至頂側全域資料線，且自每一區塊底側上之 驅動器電路704的十六位元輸出連接至底側全域資料線。 例如，區塊i頂側的驅動器電路704將使區塊丨頂側之十六個 位元連接至全域資料線GSELT[15:0]。區塊u頂側的驅動器 電路704將使自區塊π頂側之十六個位元連接至全域資料線 GSELT[31:16]。區塊i底側的驅動器電路7〇4將使自區塊丨底 側之十六個位元連接至全域資料線GSELB[15:〇]。區塊以底 側的驅動器電路704將使自區塊π底側之十六個位元連接至 全域資料線GSELB[31:16]。驅動器電路7〇4將驅動器電路 162271.doc •40· 201250687 之輸入選擇性連接至適當之全域資料線。或者，驅動器電 路704可使其輸出浮動，以便所選位元線不會與全域資料 線产信（而是，接收未選位元線電壓）。如上文所討論，一 隔間中具有64個區塊；但是，在此實施例中’一次僅兩個 區塊可連接至隔間的全域資料線組。 圖17係一驅動器電路7〇4之一實例實施方案的示意圖。 正反器810之D輸入連接至各自全域資料線GSELB[i] β 〇正 反器810亦包含時脈輸入。d正反器810之輸出連接至電晶 體8 12及電晶體814。信號EN[S](—啟用信號）連接至電晶 體812之閘極及反相器816之輸入。反相器816之輸出連接 至電晶體814之閘極。電晶體812及814亦連接至電晶體8i8 及位準移位器822。電晶體818亦連接至電晶體82〇 »電晶 體820之閘極接收一信號DSG_M〇DE(上文解釋）。電晶體 820之其他側連接至與邏輯〇相關聯之電壓。位準移位器/ 驅動器822以與位準移位器如上文相對於圖丨2描述般操作 相同的方式操作。在操作中，當前循環之資料儲存於D正 反器810中。若啟用信號EN[S]為邏輯高，則正反器81〇之 輸出提供至位準移位器822。D正反器之q輸出可為邏輯1 或邏輯〇。若啟用信號EN[S]處於邏輯〇，則位準移位器822 從電晶體820接收邏輯〇。在此實施例中，感測放大器將驅 動與邏輯〇(舉例來說’ 〇伏特）相關聯之電壓或與邏輯1(舉 例來說，3伏特）相關聯之電壓。若位準移位器/驅動器822 接收邏輯0 ’則接至局域資料線SELBfl]上的位準移位器/ 驅動器822之輸出將為未選之位元線電壓。若位準移位器/ 162271.doc -41- 201250687 驅動器822接收邏輯〗’則接至局域資料線selb⑴上的位 準移位器/驅動器822之輸出將為程式化電壓。 圖18係描述圖16之結構的操作之—實施例的流程圖。在 步驟902中，系統控制邏輯13〇接收程式化資料的一命令。 可從控制n m或主機接收命令4步驟9咐，在系統控 制邏輯no處接收程式化命令的資#。在步驟9〇6中，系統 控制邏輯130將選擇一個或多個隔間以程式化一頁資料。 在步驟908中，在所選之一個或多個隔間中選擇一個或多 個區塊。在步驟910中，選擇用於程式化的字線。在:些 實施例中’―頁資料可跨多於—個字線，且㈣，將選擇 多於-個字線。在步驟912中，選擇頁。例如，可對一特 定頁選擇—行六十四個位元線中的十六個位元線。在步驟 9M中’選擇頂部行。如圖16中所描繪，選擇電路则將選 ，一個,行連接至局域fMsELT[63:G]。因為行解碼 器對等量區或隔間而言為全域性，所以步驟914包含選擇 一等量區或隔間中之所有區塊的頂部行。 步驟916中，系統將對一個或多個區塊的頂部行執行 程式化。在—實施例中，區塊i的十六個所選位元線連接 至全域資料線GSELT[15:G]，且區塊π的十六個所選位元線 接，全域資料線GSELT[31:16]，以便在步驟916期間程 區塊1的十/、個位元及區塊丨丨的十六個位元。在第一組 實施例中’同時程式化所有三十二個位元。在第二組實施 ' 在多個感測放大器循環内執行三十二個位元之程式 在實例實施方案中，每一感測放大器循環包含程式 162271 .doc •42· 201250687 化來自一區塊的八個位元及來自另一區塊的八個位元。因 此，在此實例實施方案中，步驟916包含同時程式化全域 資料線GSELT[7:0]及全域資料線GSELT[23:16]。 在步驟918中，在程式化頂部行時，下一底部行被選擇 及連接。因為行解碼器對等量區或隔間而言為全域性，所 以步驟918包含選擇-等量區或隔間中之所有區塊的底部 行。在步驟920中，將對底部行執行程式化。在一實例實 施方案中，步驟920包含同時程式化全域資料線 GSELB[7:0]及全域資料線GSELB[23:16]。在步驟922中， 將對頂部行執行程式化。在一實例實施方案中步驟M2 包含同時程式化全域資料線GSELT[15:8]及全域資料線 GSELTDl:^]。在步驟924中，將對底部行執行程式化。 在一實例實施方案中，步驟924包含同時程式化全域資料 線GSELB[15:8]及全域資料線GSELB[31:24]。在步驟 中，決定是否有任何更多行需程式化。若有更多行需程式 化，則在步驟928中，將選擇頂側上的下一行。在步驟924 中程式化底部行的同時選擇新的頂側行。即，在執行步驟 924之同時執行步驟928，如同在執行步驟916之同時執行 步驟918。在步驟928之後，程序回歸至步驟916，且重複 如此。备無更多行需程式化時（步驟926)，則系統控制邏輯 130將報告程式化程序是成功還是失敗。 圖19係描繪步驟914至928期間圖16之結構的操作的時序 圖。圖19展示以下信號之行為：wl、c〇L|；〇jT、 COL[0]B、C〇L[l]T、COL[l]B、COL[15]T、C0L[15]B、 I62271.doc -43- 201250687 EN_T_BK_i、EN_B_BK_i、ΕΝ一T一BK_ii及 EN_B_BK_ii 〇 圖19之頂部線指示正程式化哪些位元線。例如，在τ〇與τ 1 之間’程式化提供至連接至區塊i及區塊ii頂側上的行〇之 位元線的記憶體單元實例包含同時程式化全域資料線 GSELT[7:0]及全域資料線GSELT[23:16]。在T1與T2之間， 程式化提供至連接至區塊i及區塊Π底側上的行〇之位元線 的記憶體單元。一實例包含同時程式化全域資料線 GSELB[7:0]及全域資料線GSELB[23:16]。在T2與T3之 間’程式化提供至連接至區塊i及區塊Π頂側上的行〇之位 元線的記憶體單元。一實例包含同時程式化全域資料線 GSELT[15:8]及全域資料線 GSELT[31:24]。在 T3 與 丁4之 間’程式化提供至連接至區塊i及區塊ii底側上的行〇之位 元線的記憶體單元。一實例包含同時程式化全域資料線 GSELB[15:8]及全域資料線 GSELB[31:24] » 在 T4 與 T5 之 間’程式化提供至連接至區塊i及區塊Π頂側上的行1之位 元線的記憶體單元。在丁5與T6之間，程式化提供至連接至 區塊i及區塊ii底側上的行1之位元線的記憶體單元。在T6 與Τ7之間’程式化提供至連接至區塊丨及區塊Η頂側上的行 1之位元線的記憶體單元。在77與丁8之間，程式化提供至 連接至區塊i及區塊ii底侧上的行1之位元線的記憶體單 το…等等’依此類推。信號wl表示所選字線上的電壓。 當正程式化連接至字線之記憶體單元時，信號WL指示至 該字線之負脈衝。 信號COL[0]T為兩個區塊i及π之頂側行〇的行啟用信號β 162271.doc • 44 · 201250687 信號COL[0]B為兩個區塊i及Π之底側行〇的行啟用信號。信 號C0L[1]T為兩個區塊i及ii之頂側行1的行啟用信號。信號 C0L[1]B為兩個區塊i及ii之底侧行1的行啟用信號。信號 COL[15]T為兩個區塊i及ii之頂側行15的行啟用信號。信號 COL[15]B為兩個區塊i及ii之底侧行15的行啟用信號。 在TO與T3之間信號COL[0]T為邏輯1(啟用）。在TO與T4 之間信號COL[0]B為邏輯1。在T3與T7之間信號COL[l]T為 邏輯1。在T4與T8之間信號COL[l]B為邏輯1。如所見，在 T0與T3之間啟用頂側上的行〇，在T0與T4之間啟用底側上 的行0。在啟用底側上的行0之同時，頂側在T3從行0切換 至行1。在啟用頂側上的行1之同時，底側從行〇切換至行 1。此程序會重複如此。 在連續循環中使啟用信號EN_T_BK_i、EN_B_BK__i、 EN_T_BK一ii及EN_B_BK_ii之每一者脈衝為高以使各自組 的十六個位元線接收程式化。信號EN_T_BK_i相對應於區 塊i頂側之驅動器704的啟用信號。信號EN_B_BK i相對應 於區塊i底側之驅動器704的啟用信號。信號EN_T_BK_ii相 對應於區塊ii頂側之驅動器7〇4的啟用信號。信號 EN_B_BK_ii相對應於區塊Η底側之驅動器7〇4的啟用信 號。在T0與ΤΙ、T2與T3、T4與T5、T6與T7等等之間使信 號 EN_T_BK_i 及 EN_T_BK_ii脈動。在 T1 與 T2、T3 與 T4、 T5與T6 ' T7與T8等等之間使信號en_b_bk」及 EN_T_BK」i脈動。當使適當之啟用信號脈衝為高時，則 相對應之驅動器電路7〇4之位元可接收程式化。 162271.doc -45· 201250687 一實施例包含：一輩H 加 早片—維非揮發性儲存元件陣列，兮 陣列配置成區塊；複數個字 早幻該 是数個予線，其連接至該等非揮發性儲 存疋件；複數個位元線，其連 Η健 件，使得該等位元線分群成… 揮發性儲存元 y 〜群成位讀行，且每-區塊具有多 個位兀線行：列解碼器，其 、 、拓.略 埂接至子線，一個或多個信號 源’第：選擇電路及第二選擇電路，使得該等第—選擇電 路將位兀線行選擇性連接至該等第二選擇電路， 二㈣電路將位元線連接至該-個或多個信號源； 解碼益’其與該等第一選擇電路通信且控制該等第一選擇 電路’使得每一全域行解碼器選擇非揮發性儲存元件之多 個區塊的相對應之位π線行；及一控制電路’其與該等列 解碼器及該等全域行解碼器通信以按每所選區塊同時選擇 兩個位元線行與該等第二選擇電路通信。該控制電路係與 該-個或多個信號源及該等第二選擇電路通信以容許由該 一個或多個信號源每次程式化兩個位元線行中之一者。在 正程式化連接至該等第二選擇電路之兩個位元線行的—者 之同時，該等第一選擇電路切換另一行。 -實施例包含：一交又點單片三維非揮發性儲存元件陣 列’該陣列配置成區塊；複數個字線，其連接至該等非揮 發性儲存元件；複數個位元線’其連接至該等非揮發性儲 存元件，使得該等位元線分群成位行，且每一區塊具有多 個位70線行；一第一組的一個或多個選擇電路，其選擇一 第-區塊之-位元線行的至少一部分；一第二組的一個或 多個選擇電路’在該第一組的一個或多個選擇電路選擇該 162271.doc -46 - 201250687 第一區塊之一位元線行的至少—部分之同時，該第二㈣ Μ選擇電路選擇該第—區塊的n線行之至少 -部分；及-個或多個控制電路，其與該第一組的一個或 多個選擇電路及該第 一、’的—個或多個選擇電路通信以藉 由在由該帛’组的一個或多個選擇電路選擇之該第一區塊 的該等位元線行與由該第二組的一個或多個選擇電路選擇 之該第—區塊的位元線行之間交替程式化來執行程式化。 該第-組的一個或多個選擇電路在程式化由該第二組的一 個或多個選擇電路選擇之一位元線行期間改變行選擇。該 第二組的一個或多個選擇電路在程式化由該第一組的一個 或多個選擇電路撰;- & 擇之位疋線行期間改變行選擇。該第 個或多個選擇電路選擇的行 一組的-個或多個選擇電路選擇的行不同於該第二組的一 實施例包含.將來自一區塊的四個或四個以上位元線 行之一群組的兩個位元線行選擇性連接至―組的一個或多 個選擇電路；使用該-個或多個選擇電路以將該兩個位元 線行中之一者選擇性連接至一個或多個信號源，同時防止 :亥兩個位几線行中之另一者連接至該一個或多個信號 源程式化當前連接至該—個或多個信號源之該位元線 订所針對的非揮發性儲存元件；及在正程式化連接至該組 的y個或多個選擇電路之該等位元線行中的—者之同時， 改變另一位元線行。 一實施例包含用於程式化配置成區塊之—單片三維非揮 u生儲存元件陣列的方法。料⑽發性儲存元件係連接 I62271.doc • 47· 201250687 至位元線及字線。該方法包括：⑷同時連接至 的兩個位元線行.rhv$裡^ 幵疋&塊 ’）選擇該兩個連接之位元線行中的一 所選之位元線行執行程式化；⑷選擇一不 連接的行；⑷對該所選的位元線行執行程式化：⑽： f正未被程式化之該連接的位元線行切斷連接及連接至該 特定區塊之-新位元線行而在執行步驟⑷之同時，: 連接的位元線行，·及(g)對步驟⑷至(g)重複多重次數， 一實施例包含-種詩程式化配置成區塊之_單片 非揮發性儲存元件陣列的方法。該等非揮發性儲存元㈣ 連接至位凡線及字線。每一區塊的該等位元線係分群成連 接至一各自區塊之-頂側上的選擇電路之頂部位元線行及 連接至該各自區塊之―底側上的選擇電路之底部位元線 '。該方法包m化頂部位元線行及底部位元線行， 使得程式化於頂部位元線行與底部位元線行之間交替；當 正程式化底部位元線行時’選擇新的頂部位元線行心 正程式化頂部位元線行時，選擇新的底部位元線行。曰 為了繪示及描述之目的’已呈現前述的詳細描述。並非 意欲詳盡或將本發明限於所揭示之精確形式。可根據以上 教導進行許多修改及變動1擇描述之實施例以最好地解 釋本發明之原理及其實際應用以藉此使熟悉此項技術的其 他者能在多種實施例中及適合於預期之特定使用的多種修 改下最好地利用本發明。意欲本發明之範疇由本文隨附之 申請專利範圍定義。 【圖式簡單說明】 16227I.doc •48- 201250687 圖1係記憶體系統之實施例的方塊圖。 圖2係記憶體單元之實施例的簡化透視圖。 圖3係描繪可逆電阻切換元件之ΐ_ν特性的圖表。 圖4Α係三維記憶體陣列之實施例的一部分的簡化透視 圖。 圖4Β係三維記憶體陣列之實施例的一部分的簡化透視 圖。 圖5 Α描繪記憶體系統的俯視圖。 圖5B描繪三維記憶體之實施例的層之子集。 圖6描繪記憶體陣列之實例組織。 圖7描繪兩個記憶體陣列等量區之結構的實施例。 圖8描繪隔間的實施例。 圖9係記憶體單元區塊的資料線及選擇電路之實施例的 示意圖。 圖10係選擇電路之實施例的示意圖。 圖11係多工器電路之實施例的示意圖。 圖12係多工器電路之實施例的示意圖。 圖13係多工器電路之實施例的示意圖。 圖14係描述記憶體系統之操作的實施例之時序圊。 圖15係描述記憶體系統之操作的實施例之流程圖。 圖1 6係兩個記憶體單元區塊的資料線及選擇電路之實施 例的示意圖。 圖1 7係提供全域資料線與局域資料線之間的選擇性通作 之電路的實施例之示意圖。 162271.doc -49- s 201250687 圖18係描述記憶體系統之操作的實施例之流程圖。 圖19係解釋記憶體系統之操作的時序圖。 【主要元件符號說明】 100 102 106 108 110 112 114 116 118 120 122 124 126 130 134 150 162 164 165 166 168 記憶體系統 記憶體陣列 行控制電路之輸入/輸出 列控制電路之輸出 行控制電路 行解碼器 驅動器電路 區塊選擇電路 感測放大器 列控制電路 列解碼器 陣列驅動器 區塊選擇電路 系統控制邏輯電路 控制器 記憶體單元 可逆電阻切換元件 才呆縱元件 障壁 第一導體 第二導體 162271.doc 201250687 170 可逆電阻切換材料 172 電極 174 180 182 186 200 207 209 210 218 219 220 221 250 252 254 256 280 電極 純質多晶矽區域 重摻雜n+多晶石夕區域 重摻雜p+多晶矽區域 記憶體單元 位元線 字線 位元線 於南電 於低電 第一記憶體層級 第一記憶體層級 第二記憶體層級 第二記憶體層級 可逆電阻切換元件處 阻狀態時的I-V特性 可逆電阻切換元件處 阻狀態時的ι-v特性 施加VSET時的行為 施加VRESET時的行為 基板 282 支援電路 300 選擇電路 302 4:1多工器 162271.doc •51 · 201250687 304 2··1多工器 310 全域行解碼器 320 字線驅動器 322 列解碼器 340 電晶體 342 電晶體 344 電晶體 360 電晶體 362 電晶體 364 NAND 閘 366 反相器 368 電晶體 370 電晶體 380 電晶體 382 電晶體 384 NAND 閘 386 反相器 388 電晶體 390 電晶體 392 反相器 400 正反器 420 多工器之輸出 422 多工器之輸出 430 位準移位器 162271.doc -52- 201250687 432 位準移位器/驅動器 460 電晶體 462 電晶體 464 NAND 閘 466 反相器 468 電晶體 470 電晶體 480 電晶體 482 電晶體 484 NAND 閘 486 反相器 488 電晶體 490 電晶體 492 反相器 493 反相器 520 電晶體 522 電晶體 524 NAND 閘 526 反相器 528 電晶體 530 電晶體 540 電晶體 542 電晶體 544 NAND 閘 162271.doc -53- 201250687 546 電晶體 548 電晶體 550 電晶體 602 步驟 604 步驟 606 步驟 608 步驟 610 步驟 612 步驟 614 步驟 616 步驟 618 步驟 620 步驟 622 步驟 624 步驟 630 步驟 704 驅動器電路 702 4:1多工器 810 正反器 812 電晶體 814 電晶體 816 反相器 818 電晶體 820 電晶體 162271.doc ·54· 201250687 822 位準移位器/驅動器 902 步驟 904 步驟 906 步驟 908 步驟 910 步驟 912 步驟 914 步驟 916 步驟 918 步驟 920 步驟 922 步驟 924 步驟 926 步驟 928 步驟 Αι 向上指向二極體 A2 向下指向二極體 B 節點 BL[Y] 位元線 BLO 位元線層 BL1 位元線層 BL2 位元線層 CELN[Z] 信號 CSEL[Z] 選擇信號 162271.doc -55- 201250687

DSG_MODE ΕΝ EN[S] GSELB[15:0]、 GSELB[31:16] GSELB[i]、 GSELT[i] GSELT[31:0]、 GSELT[15:0]、 GSELT[31:16]

MC MUX_EN[0]、 MUX_EN[1]、 MUX_EN[2]、 MUX_EN[3]及 MUX_EN[S] R1 R2 S 、 S[0] 、 S[l]、 S[2] S[l:2] SELB[63:0]及 SELB[127:64] SELB[i]、SELB[i + 16]、 信號 信號 啟用信號 全域資料線/底部全域資料線 全域資料線 全域資料線/頂部全域資料線 記憶體單元 多工器啟用信號 金屬層 金屬層 多工器選擇信號 選擇信號 局域資料線 局域資料線 162271.doc -56- 201250687 SELB[i+32]、 SELB[i+48]、 SELB[i+64] SELB[X] 局域資料線 SELT[63:0] 局域資料線

VUB 未選之位元線電壓 信號 WL、COL[0]T、 COL[0]B、COL[l]T、 COL[l]B、COL[15]T、 COL[15]B、 EN_T_BK_i ' EN_B_BK_i、 EN_T_BK_ii 及 EN_B_BK_ii WL[0]-WL[15] 字線 WL[X]、COL[0]、 信號 COL[8]、COL[l]、 COL[9] WLO 字線層 WL1 字線層 XCSEL[Z] 選擇信號 162271.doc -57-

Claims (1)

1. 201250687 七、申請專利範圍： 1. 一種非揮發性儲存裝置，其包括： 一單片三維非揮發性儲存元件陣列，該陣列配置成區 塊； . ⑽個字線’其連接至該等非揮發性儲存元件； • /复數個位元線’其連接至該等非揮發性儲存元件，該 等位元線分群成位元線行，每一區塊具有多個位元線 行； 諸列解碼器，其連接至該等字線； 一個或多個信號源； 諸第-選擇電路及諸第二選擇電路，該等第一選擇電 路將諸位元線行選擇性連接至該等第項擇電路，該等 第二選擇電路將諸位元線連接至該一個或多個信號源； :全域行解碼器，其與該等第一選擇電路通信且控制 »玄等第一選擇電路，各一各a—切α 全域仃解碼器選擇諸非揮發性 儲存70件之多個區塊的相對應之諸位元線行；及 二控制電路’其與該等列解碼器及該等全域行解碼器 ^按每所選區塊同時選擇兩個位元線行與該等第二 :::路通信，該控制電路係與該一個或多個信號源及 第二選擇電路通信以容許由該一個或多個信號源每 = —者’在正程式化連接至該 等第一選擇電路之兩個位元線行的一者之同時該 一選擇電路切換另一行。 2.如凊求項1之非揮發性儲存裝置，其中： 162271.doc 201250687 S亥等列解碼器係安置 面；及 女置於該非禪發性儲存元件陣列的下 該等全域行解碼器係安置 之外部。 、^非揮發性儲存元件陣列 3·如請求項〗之非揮發性儲存裝置，其進一步包括： 一第一組資料線，其連接 ，、埂接至該荨第一選擇電路及該等 第二選擇電路之-第—子集，該等第—選擇電路之該第 一子集將一第—所選的位元線行連接至該第一組資料 線； 第 一第二組資料線，其連接至該等第一 二選擇電路之一第二子集，該等第一 選擇電路及該等 選擇電路之該第 二子集將一 線，該第一 在相同區塊中；及 第二所選的位元線行連接至該第二組資料 所選的位元行線及該第二所選的位元線行係 -第三組資料線，其連接至該等第二選擇電路及該一 個或多個信號源，該等第二選擇電路使該一個或多個信 號源與該第-所選的位元線行或該第二所選的位元線行 通信。 4.如請求項3之非揮發性儲存裝置，其中： 該等第二選擇電路包含連接至一第二層級多工器之一 第一層級多工器，該第一層級多工器係連接至該第一組 資料線及s亥第二，组資料線，該第一層級多工器選擇每一 所選行之一部分，該第二層級多工器選擇將由該一個或 多個信號源程式化的兩個位元線行之該一者。 162271.doc -2 - 201250687 如π求項1之非揮發性儲存裝置其中： =第1擇電路連接至—區塊中的所有位元線行； 第—選擇電路將該區塊中之兩個位元線行連接至 该等第二選擇電路；及 ::第-選擇電路將該區塊中之未選的位元線行連接 未選的位元線電壓。 6_如Μ求項1之非揮發性儲存裝置，其進-步包括·· ㈣&域f料線，其可連接至該多個區塊，該等第二選 =電路選擇待連接至該等全域資料線之第-部份的—第 -£塊之位元，線’且同時選擇待連接至該等全域資料 之一第二部份的—第二區塊之位元線。 、 7.如4求項1之非揮發性儲存裝置，其中： ""區塊的該等位70線係分群成連接至該各自區塊之 -頂側上的第_選擇電路之頂側位元線行及連接至 自區塊之-底側上的第一選擇電路之底側位元線行 該非揮發性儲存裝置進一步包括： ， 第組身料線，其連接至該頂側上之第_ 路及°亥頂側上之第二選擇電路’該頂側上的該等第—選 擇電路將-第—所選的頂側位元線行連接至 料線； 、，且貢 -第一組資料線’其連接至該頂侧上之該 擇電路及該—個或多個信號源之-第-子集；—選 -第二組資料線’其連接至該底側上之第 路及該底側上之第二選擇電路，該底側上之該等第— 162271.doc 201250687 擇電路將―第—所選的底側位元線行連接至 料線；及 一、、且資 一第四組資料線，其連接至該底側上之該等第二 擇電路及該一個或多個信號源之一第二子集。 8. 如凊求項1之非揮發性儲存裝置，其中： 該等第二選擇電路包含選擇-所選行之一部分的1且 多工器電路及額外選擇電路；及 及 該等額外選擇電路之每一者包含一儲存器件、 及一位準移位器。 關 9. 如請求項1之非揮發性儲存裝置，其中： 該單片三維非揮發性儲存元件陣列係一交又點 列；及 ’陣 該等非揮發性儲存元件之每—者包含與一操縱器 聯之一可逆電阻切換元件。 10. —種非揮發性儲存裝置，其包括： 一交叉點單片三維非揮發性儲存元件陣列，該陣列配 置成區塊； 複數個字線，其連接至該等非揮發性儲存元件； 複數個位元線，其連接至該等非揮發性儲存元件，該 等位元線分群成位行H塊具有多個位元線行· x 一第一組的一個或多個選擇電路，其選擇一第—區塊 之一位元線行的至少一部分； -第二組的-個或多個選擇電路，在該第—組的—個 或多個選擇電路選擇該第一區塊之一位元線行的至少— 16227l.doc -4 - 201250687 部分之同時，該第二組的一 一區塊的一位元線行之至少 多個選擇電路選擇的行不 擇電路選擇的行；及 個或多個選擇電路選擇該第 一部分，該第一組的一個或 同於該第二組的一個或多個選 一個或多個控制電路，其盥 卉 >、該第一組的一個或多個選 擇電路及該第二組的—個或多個選擇電路通信以藉由在 由該第：組的一個或多個選擇電路選擇之該第一區塊的 該等位元線行與由該第-^ 弟一，.且的一個或多個選擇電路選擇 之δ亥第一區塊的位元線杆夕戸弓六社扣L 、，裏订之間交替程式化來執行程式 化’該第一組的一個或容/ 幻及多個選擇電路在程式化由該第二 組的一個或多個選擇電路 ^ ^ €路選擇之一位凡線行期間改變行 選擇 δ亥第 組的一個或吝伽、|f抵命‘ 4夕個選擇電路在程式化由該第 一組的一個或多個選握雷 擇電路選擇之一位元線行期間改變 行選擇。 11. 12. 如請求項10之非揮發性儲存裝置，其進—步包括： 第—組的—個或多個選擇電路，其與該第一組的一 個或多個選擇電路及該第二組的一個或多個選擇電路通 ^ ; ^ 其連接至该第三組的一個或多個選擇電 個或多個信號源’其連接至該等資料線及該-個或 多個控制電路’該一個或多個信號源提供一程式化電 壓0 用求項10之非揮發性儲存裝置，其中·· 162271.doc 201250687 每一區塊之該等位元線係分群成頂側位元線行及底側 位元線行； 該第一組的一個或多個選擇電路係連接至一各自區塊 之一頂側上的該等頂側行；及 該第二組的一個或多個選擇電路係連接至該各自區塊 之一底側上的該等底側行。 13. 如請求項1〇之非揮發性儲存裝置，其中： 該一個或多個控制電路包含該陣列之外部的行解碼 器；及 M 該等行解碼器係與該組的一個 < 多個選擇電路通信且 控制該組的-個或多個選擇電路’每—行解碼器電路選 擇非揮發性儲存元件之多個區塊的相對應之位元線行。 14. 如咕求項1 〇之非揮發性儲存裝置，其中： 該等非揮發性儲存元件之每一者包含與一操縱器件串 聯之一可逆電阻切換元件。 15· 一種程式化非揮發性儲存ϋ之方法，其包括： 將來自一區塊的四個或四個以上位元線行之-群組的 兩個位元線行選擇性連接至一組的一個或多個選擇電 路， 使用該一個或多個選擇電路以將該兩個位元線行中之 -者選擇性連接至—個或多個信號源，同時防止該兩個 位讀行中之另一者連接至該一個或多個信號源； 程式化當前連接至該一個或多個信號源之該位元 所針對的非揮發性儲存元件；及 162271.doc 201250687 在正程式化連接至該組的一個或多個選擇電路之該等 位兀線行中的一者之同時，改變另一位元線行。 16. 如請求項15之方法，其中： 四個或四個以上位元線行之該群組包含頂側位元線行 及底側位TL線行，該等頂側位元線行連接至該區塊之一 頂側上的選擇電路’該等底側位元線行連接至該區塊之 一底側上的選擇電路；及 該連接之兩個位元線行包含一頂側位元線行及一底側 位元線行。 17. 如請求項15之方法，其中： 四個或四個以上位元線行之該群組包含頂側位元線行 及底側位元線行，該等頂側位元線行連接至該非揮發性 儲存元件區塊之-頂側上的選擇電路，該等底側位元線 行連接至該非揮^性儲#元件區塊之一底側上的選擇電 路；及 該連接之兩個位元線行包含該各自區塊之一第一頂側 位兀線打及該區塊之一第二頂側位元線行。 18·如請求項15之方法，其中當前連接至該-個或多個信號 源的該位元線行之該等程式化非揮發性儲存元件包括：’ 切換非揮發性儲存凡件之電阻，該等非揮發性儲存元 件呈一交又點單片三維非揮發性儲存元件陣列。 19.:種用於程式化配置成區塊之_單片三維非揮發性儲存 凡件陣列的方法，該等非揮發性儲存元件係連接至位元 線及字線，該方法包括： 162271.doc 201250687 (a) 同時連接至一特定區塊的兩個位元線行； (b) 選擇該兩個連接之位元線行中的一者； (c) 對該所選之位元線行執行程式化； (d) 選擇一不同連接的行； (e) 對該所選的位元線行執行程式化； ()藉由對正未被程式化之該連接的位元線行切斷連接 及連接至該特定區塊之-新位元線行而在執行步驟⑷之 同時，改變該連接的位元線行；及 (g)對步驟（d)至（g)重複多次。 20. 21. 22. 如請求項19之方法，其進一步包括： 對該特定區塊執行步驟⑷至（g)之同時，對一額外區 龙執行步驟（a)至（g)，該特定區塊及該額外區塊係連接 至一共同行解碼器。 如請求項19之方法，其中： 步驟⑷對該所選的位元線行執行程式化包括：改變連 接至該等所選的位元線行之記憶體單元的可逆電阻切換 元件之電阻。 種用於程式化配置成區塊之一單片三維非揮發性儲存 疋件陣列的方法’該等非揮發性儲存元件係連接至位元 線，字線’每—區塊的該等位元線係、分群成連接至一各 自區塊之一頂側上的選擇電路之頂部位元線行及連接至 該各自區塊之一底側上的選擇電路之底部位元線行該 方法包括： 程式化頂部位元線行及底部位元線行，使得程式化於 162271.doc 201250687 頂部位元線行與底部位元線行之間交替； 當正程式化底部位元線行時，擇新的頂部位元線 行；及 當正程式化項部位元線行時，選擇新的底部位元線 行。 23. 如請求項22之方法，其中： 該程式化頂部位元線行及底部位元線行包含：程式化 兩個區塊的頂部位元線行及該兩個區塊的底部位元線 行；及 程式化該兩個區塊的頂部位元線行包括：改變連接至 該兩個區塊的該等頂部位元線行之記憶體單元的可逆電 阻切換元件之電阻。 24. 如請求項22之方法，其中： 該選擇新的底部位元線行包含：在一特定區塊的一頂 部位元線行正經歷程式化之同時，選擇該特定區線之一 新的底部位元線行。 162271.doc 9-