DE4118804C2 - Serienzugriff-Speicheranordnung - Google Patents

Description

Die Erfindung betrifft eine Serienzugriff-Speicheranordnung nach dem Oberbegriff des Patentanspruches 1.

Mit zunehmender Arbeitsgeschwindigkeit und verringerten Kosten für MOS-Randomspeicher- oder RAM-Anordnung werden diese in zunehmendem Maße bei der Herstellung von digitalen Geräten verwendet. Die Kosten für die Speicherung pro Bit unter Verwendung von MOS-RAMs haben sich mit der Erhöhung der Bitzahl pro Zahl von Speicherzellen verringert. Mit der in neuerer Zeit erreichten Verbesserung der Leistungsfähigkeit von digitalen Geräten hat sich ein dringender Bedarf nach einer Erhöhung der Datenzugriffsgeschwindigkeit für solche MOS-RAMs ergeben.

Um diesem Bedarf zu genügen, sind derzeit erhältliche dynamische RAMs (DRAMs) zusätzlich zum normalen Zugriffsmodus mit einem Hochgeschwindigkeits-Zugriffsmodus, wie Seitenmodus, Nibblemodus oder Statikspaltenmodus ausgestattet. Auf dem Gebiet der digitalen Bildverarbeitungs- oder Rechnersysteme, die ausgelegt sind zur Verbesserung des Datenaustausches mit externen Speichereinheiten unter Verwendung eines Cachespeichers, besteht auch ein großer Bedarf nach der Realisierung eines sog. "Serienzugriff"-Modus. In diesem wird zu einer angewählten Zeile von Speicherzellen reihenweise ein Zugriff hergestellt, und die Zugriffsergebnisse werden in einer festen Reihenfolge ausgegeben.

Von den herkömmlicherweise vorgesehenen Moden ist jedoch keiner zufriedenstellend. Diese Moden vermögen nämlich nicht dem derzeitigen Bedarf nach einem Datenzugriff mit hoher Geschwindigkeit bei hochentwickelten digitalen Geräten zu genügen, was auf den im folgenden angegebenen Gründen beruht.

Im herkömmlichen Seitenmodus kann zu den einer angewählten Zeilenleitung zugeordneten Speicherzellen eines DRAMs ein Serien- oder Reihenzugriff hergestellt werden. Durch externe Eingabe von Reihenadressen wird der Serienzugriff zu der angewählten Zeile von Speicherzellen ermöglicht. Die Verbesserung der Serienzugriffsgeschwindigkeit ist jedoch immer noch begrenzt; sie hängt von der Notwendigkeit ab, einzelne Spaltenadressen jedesmal entsprechend dem Potentialkippen eines Spaltenadreß-Abtastsignals () extern abzurufen. Dies stellt ein für im Seitenmodus arbeitende DRAMs schwer zu überwindendes Hindernis dar.

In einem sog. Nibblemodus erfolgt der Reihendatenzugriff, wie Auslese- und Einschreiboperationen, an einer angewählten Spalte in Abhängigkeit vom Kippen des Signals . Der Nibblemodus ähnelt dem Seitenmodus insofern, als die Zugriffsoperation nur durch das Kippen des Signals gesteuert wird; er ist dem Seitenmodus jedoch bezüglich der Zugriffsgeschwindigkeit überlegen. Dies ist deshalb der Fall, weil es im Nibblemodus nicht nötig ist, die Spaltenadresse für jede Bitzugriffsoperation nach dem zweiten Zyklus des Signals abzurufen.

Der Nibblemodus krankt aber an der Beschränkung der Zahl der Bits oder Speicherzellen, die auf einmal für einen Zugriff bezeichnet werden können. Die Beschränkung der zugreifbaren Bitdatenzahl beruht auf den folgenden Umständen: Im Nibblemodus werden mehrere Bitdateneinheiten im ersten Kippzyklus des Signals gleichzeitig zu einem Datenverriegelungsregister übertragen. In Abhängigkeit von den folgenden Kippvorgängen des Signals werden zweckmäßige Einheiten der verriegelten Bitdateneinheiten willkürlich gewählt und sequentiell zu einer Ausgangs- oder Ausgabestelle übertragen. Hierbei bestimmt die Zahl der im Datenverriegelungsregister vorgesehenen Register die Zahl der zugreifbaren Bits. Die Zahl der Register kann aufgrund der beschränkten Fläche auf dem Chipsubstrat des DRAMs nicht beliebig vergrößert werden; diese Zahl ist auf etwa vier Bits gesetzt. Die Beschränkung der Höchstzahl der zugreifbaren Bitdaten beeinträchtigt erheblich den obengenannten Vorzug des Nibblemodus.

Es wurde bereits versucht, den Nibblemodus auf eine Reihenzugriffsoperation anzuwenden, um einen Hochgeschwindigkeits-Serienzugriff zu erreichen. In diesem Fall wird nach dem Übertragen mehrerer Dateneinheiten, die in einer Spalte von Speicherzellen gespeichert sind, zu einem Datenverriegelungsregister durch Aktivieren einer Spaltenadreßwählleitung die Leseoperation im Datenverriegelungsregister gestartet. Die Zahl der angewählten Zellen wird als "Bitlänge" bezeichnet; sie entspricht der Höchstzahl zugreifbarer Datenbits im Nibblemodus.

Für die Durchführung des Serienzugriffs ist typischerweise ein Spaltenadreßzähler auf dem DRAM-Chip montiert. Der Spaltenadreßzähler erhöht die interne Adresse sequentiell. Dabei ist es nötig, für spezifische Zyklen des Signals (4n+1 -Zyklen, wenn die zugreifbare Bitzahl gleich 4 ist, mit n=1, 2, . . .) jedesmal ein Leseaktiviersignal QSE im Datenverriegelungsregister zu aktivieren. Dies bedeutet, daß sich die Zugriffszeit verlängert, bevor 4n+1 -Zyklen ablaufen. Die verzögerte Lesezeit ist doppelt so lang oder länger als die gewöhnliche Lesezeit. Die Verzögerung der Lesezeit tritt unvermeidbar in einem spezifischen Zeitintervall auf; dies stellt einen Engpaß bei der Verbesserung der Gesamtzugriffsgeschwindigkeit von DRAMs dar.

Aus der Zeitschrift IEEE Journal of Solid-State Circuits, Vol. 24 No. 4, August 1989, Seiten 900-904, ist eine "Nibble-Page"-Architektur für DRAMs hoher Dichte bekannt, welche aus einer Kombination eines Nibblemodus mit einem Pagemodus besteht. Für eine beschleunigte Spaltenauswahl wird hier eine "Column Address Prefetch" bzw. Spalten-Adreß-Vorabruf-Technik angewandt. Bei dieser Technik ist es aber notwendig, eine speziell gestaltete Speicherzellenkonfiguration vorzusehen, nämlich eine "multiple-bank"-Speicherzellenanordnung, bei der ein Feld von Speicherzellen in zwei "banks" unterteilt ist. Eine derartige Speicherzellenanordnung mit zwei "banks" benötigt aber zwangsweise getrennte Spaltendecodierer A, B, die "Zellenbanks" A und B zuzuordnen sind, um einen unabhängigen Betrieb voneinander zu gewährleisten. Mit anderen Worten, mit diesem beschriebenen DRAM kann ein Serienzugriff nur unter Verwendung eines "Doppel-Decodier-Schemas" erreicht werden, bei dem zwei getrennte Spaltendecodierer notwendig sind. Dadurch steigt aber die Anzahl der erforderlichen Schaltungskomponenten in unerwünschter Weise auf der ohnehin begrenzten Oberfläche eines Chipsubstrates an, so daß die Integrationsdichte der Speicheranordnung insgesamt herabgesetzt wird.

Schließlich ist in der US 4 618 947 eine "look-ahead"-Schaltungsanordnung beschrieben, die zum Einleiten des Aufbaus für einen seriellen Modus, bevor die Steuerungen für diesen Modus erfaßt werden, verwendet wird.

Es ist Aufgabe der vorliegenden Erfindung eine Serienzugriff-Speicheranordnung zu schaffen, die bei beliebigen DRAMs einsetzbar ist und einen schnellen Serienzugriff zu Speicherzellen erlaubt.

Diese Aufgabe wird bei einer Serienzugriff-Speicheranordnung nach dem Oberbegriff des Patentanspruches 1 erfindungsgemäß durch die in dessen kennzeichnendem Teil enthaltenen Merkmale gelöst.

Damit wird auch eine dynamische MOS-Speicheranordnung mit ausgezeichneter Integrationsdichte und Serienzugriffsgeschwindigkeit ermöglicht. Diese MOS-Speicheranordnung hat ein Array von in Zeilen und Spalten angeordneten Speicherzellen. Mit den Zeilen von Speicherzellen ist ein Zeilendecodierer zum Wählen oder Anwählen einer der Zeilen von Speicherzellen in Abhängigkeit von einem ihm extern zugespeisten Zeilenadreßsignal verbunden. Mit Spalten von Speicherzellen ist ein Spaltendecodierer zum Bezeichnen einer bestimmten Spalte in Abhängigkeit von einem ihm extern zugespeisten Eingabe-Spaltenadreßsignal verbunden. Beim Aktivieren der bestimmten Spalte aktiviert der Spaltendecodierer eine Spalte neben der bestimmten Spalte, bevor die betreffende Spaltenadresse tatsächlich eingeht.

Im folgenden sind bevorzugte Ausführungsformen der Erfindung anhand der Zeichnung näher erläutert. Es zeigt

Fig. 1 ein Blockschaltbild zur Darstellung des inneren Schaltungsaufbaus einer MOS-Serienzugriff-Speicheranordnung gemäß der Erfindung,

Fig. 2 ein Schaltbild des wesentlichen Schaltungsaufbaus des Hauptteils bei der Speicheranordnung gemäß Fig. 1,

Fig. 3 ein Schaltbild des inneren Schaltungsaufbaus eines Spaltendecodierers gemäß Fig. 2,

Fig. 4 ein Zeitsteuerdiagramm der Impulsfolgen für den Betrieb der Ausführungsform nach den Fig. 1 bis 3,

Fig. 5 und 6 Schaltbilder von Abwandlungen des Spaltendecodierers gemäß Fig. 3,

Fig. 7 ein Blockschaltbild des inneren Schaltungsaufbaus einer MOS-Serienzugriff-Speicheranordnung gemäß der Erfindung,

Fig. 8 ein Schaltbild des wesentlichen Schaltungsaufbaus des Hauptteils bei der Speicheranordnung gemäß Fig. 7,

Fig. 9 ein Schaltbild des inneren Schaltungsaufbaus eines Zeilendecodierers und eines Reserve-Zeilendecodierers gemäß Fig. 8,

Fig. 10 ein Zeitsteuerdiagramm von Impulsfolgen für die Zugriffsoperation bei der Redundanz-Spaltenwahl bei der Ausführungsform gemäß den Fig. 7 bis 9,

Fig. 11 ein Schaltbild des inneren Aufbaus eines Spaltenwählkreises gemäß Fig. 9,

Fig. 12 ein Zeitsteuerdiagramm der Impulsfolgen bei der Schaltung nach Fig. 11,

Fig. 13 ein Schaltbild des Aufbaus eines empfehlenswerten Komparators zum Erzeugen von Vergleichssignalen und in Fig. 11,

Fig. 14 ein Schaltbild des inneren Aufbaus einer Subtrahierstufe nach Fig. 7,

Fig. 15 ein Blockschaltbild des Schaltungsaufbaus des wesentlichen Teils einer MOS-Serienzugriff-Speicheranordnung gemäß einer anderen Ausführungsform der Erfindung,

Fig. 16 ein Blockschaltbild des Schaltungsaufbaus des wesentlichen Teils einer MOS-Serienzugriff-Speicheranordnung gemäß einer weiteren Ausführungsform der Erfindung,

Fig. 17A und 17B Zeitsteuerdiagramme von Impulsfolgen für den Betrieb der Ausführungsform gemäß Fig. 16,

Fig. 18 ein Schaltbild des inneren Schaltungsaufbaus eines Zeilendecodierers gemäß Fig. 16,

Fig. 19 ein Zeitsteuerdiagramm von Impulsfolgen für die Anordnung nach Fig. 16,

Fig. 20 und 22 Schaltbilder von Ausführungsformen eines Datenausgabeteils beim DRAM gemäß Fig. 16,

Fig. 21 und 23 Zeitsteuerdiagramme der Impulsfolgen bei den Ausführungsformen gemäß den Fig. 20 und 22,

Fig. 24 ein Schaltbild einer Schaltungsanordnung für die Erzeugung eines Ausgangs-Freigabesignals zur Verwendung beim DRAM gemäß Fig. 16,

Fig. 25 das entsprechende Zeitsteuerdiagramm für die Schaltung nach Fig. 24,

Fig. 26 ein Schaltbild des Schaltungsaufbaus eines Ausgangs-Freigabe/Einschreibsignalgenerators, der bei einem DRAM mit einem exklusiven Steuerstift für eine "Auslese-Modifiziereinschreib"-Operation verwendet wird, und

Fig. 27 ein Zeitsteuerdiagramm von Impulsfolgen bei der Schaltung nach Fig. 26.

In Fig. 1 ist eine MOS-Serienzugriff-Speicheranordnung gemäß einer bevorzugten Ausführungsform der Erfindung allgemein mit 10 bezeichnet. Die Speicheranordnung 10 umfaßt auf ihrem Chip-Substrat einen Speicherzellenarrayteil 12, der ein Array von dynamischen Speicherzellen aufweist, welche in Zeilen und Spalten angeordnet sind. Diese Speicherzellen sind parallelen Datenübertragungsleitungen und parallelen Steuerleitungen, welche die Datenübertragungsleitungen unter Isolierung kreuzen, zugeordnet. Je eine Speicherzelle befindet sich an jedem Kreuzungspunkt der einander kreuzenden Leitungen. Die Datenübertragungsleitungen werden als "Bitleitungen", die Steuerleitungen als "Wortleitungen" bezeichnet. Jede Speicherzelle enthält einen Speicherkondensator und eine Datenübertragungs-Umschaltvorrichtung. Letztere kann ein als "Speicherzellentransistor" bezeichneter Metalloxidhalbleiter- Feldeffekttransistor (MOSFET) sein.

Ein Zeilenadreßpuffer 14 und ein Spaltenadreßpuffer 16 sind an Adreßbiteingänge A0, A1, A2, . . . An angeschlossen. Mit einer Zeilenadreß-Abtasteingangsklemme ist ein Taktgenerator 18 zur Erzeugung eines Taktsignals für die Ansteuerung des Zeilenadreßpuffers 14 verbunden. Mit einer Spaltenadreß-Abtasteingangsklemme ist ein Taktgenerator 20 zum Erzeugen eines Taktsignals für die Ansteuerung des Spaltenadreßpuffers 16 verbunden. Der Ausgang des Zeilenadreßpuffers 14 ist über einen Zeilendecodierer 22 an das Speicherzellenarray 12 angeschlossen. Der Ausgang des Spaltenadreßpuffers 16 ist über einen Spaltendecodierer 23 mit dem Speicherzellenarray 12 verbunden. Die Decodierer 22, 24 decodieren Adreßbits Ai (i=0, 1, 2, . . . n), die in den Puffern 14 bzw. 16 abgerufen werden. Ein Leseverstärkerkreis 26 enthält eine Leseverstärkereinheit und eine Eingabe/Ausgabegattereinheit (beide an sich bekannt) zur Ausführung einer Leseoperation von im Speicherzellenarray 12 gespeicherten Daten.

Ein interner bzw. Eingabepuffer 28 und ein Ausgabepuffer 30 sind an den Leseverstärkerkreis 26 angeschlossen. Die Eingänge der Puffer 28 und 30 sind mit dem Ausgang eines UND-Glieds 32 verbunden. Das UND-Glied 32 weist einen Einschreibfreigabesignaleingang und Spaltenadreßabtasteingang auf. Der Eingabepuffer 28 kann ein Verriegelungskreis sein, welcher die ihm zugespeisten Daten zwischenspeichert. Der Ausgabepuffer 30 ist ein Verriegelungskreis zum Zwischenspeichern von Ausgabedaten. Ein Substratspannungsgenerator 32 legt eine regulierte konstante Gleichspannung an das Chipsubstrat an. Ein Auffrischzählerkreis 34 spricht auf das Signal an und führt eine Selbstauffrischoperation an den Zeilen und Spalten der Speicherzellen im Speicherzellenarray 12 durch.

Die beschriebene Anordnung 10 kennzeichnet sich weiterhin dadurch, daß sie einen Reihenadreßzähler 36 aufweist, der Reihenadressen längs Spalten im Speicherzellenarray 12 generiert. Der Zähler 36 ist so angeordnet, daß er einfach seinen Zählstand in Synchronismus mit den Potentialkippvorgängen des Signals hochzählt oder erhöht. Das Ausgangssignal des Zählers 36 wird dem Spaltenadreßpuffer 16 zugespeist. Wahlweise kann der Zähler 36 sein Ausgangssignal unmittelbar - nicht über den Puffer 16 - dem Spaltendecodierer 24 zuspeisen.

Fig. 2 veranschaulicht in einem detaillierten Schaltbild den Aufbau des Speicherzellenarrays 12, des Spaltendecodierers 24 und des Leseverstärkerkreises 26, wobei aus Gründen der vereinfachten Darstellung lediglich Speicherzellen MC längs einer Wortleitung WL im Zellenarray 12 dargestellt sind. Eine vorgewählte Zahl von Bitleitungen BL, überkreuzt oder schneidet die Wortleitung WL. Die Speicherzellen sind an den einzelnen Schnittpunkten angeordnet. Für jedes Paar von Bitleitungen BLi, ist je ein Leseverstärkerkreis 40 vorgesehen. Jeder Leseverstärkerkreis 40 ist über Übertragungsgatter 42 mit einem entsprechenden Paar DQi, von Ein/Ausgabe- bzw. I/O-Datenleitungspaaren 44 verbunden. Jedes Übertragungsgatter 42 enthält zwei Schalt-MOS-Transistoren, deren Gateelektroden zusammengeschaltet sind.

Insbesondere ist der Leseverstärkerkreis 40 in mehrere Blöcke unterteilt, von denen jeder 4 Leseverstärker enthält. Die Zahl der I/O-Datenleitungspaare 44 entspricht derjenigen der Leseverstärker; dies bedeutet, daß 4 Paare von I/O-Datenleitungselementen DQ0, ; DQ1, ; DQ2, und DQ3, vorgesehen sind. Der Spaltendecodierer 24 generiert Spaltenwählsignale CSLn-1, CSLn, CSLn+1, CSLn+2, . . . Jedes dieser Signale wird zu zwei Übertragungsgattern 42 zugeführt, die zwei benachbarten Leseverstärkern zugeordnet sind. In Abhängigkeit davon schalten zwei benachbarte Übertragungsgatter 42 an einer angewählten Spaltenadresse und der folgenden Spaltenadresse gleichzeitig durch. In zwei benachbarten Speicherzellen auf der Wortleitung WLi gespeicherte binäre Information wird gleichzeitig auf den entsprechenden beiden Paaren von I/O-Datenleitungssegmenten DQ, entwickelt. Infolgedessen können zwei Bitleitungspaare BL, - d. h. ein Paar mit einer Speicherzelle an der Ziel-Spaltenadresse und das andere Paar mit einer Speicherzelle an der folgenden Spaltenadresse - gemeinsam mit den betreffenden I/O-Datenleitungen verbunden werden.

Die 4 Paare von I/O-Datenleitungen 44 sind jeweils mit 4 in Reihe geschalteten Datenverriegelungsregistern 46a, 46b, 46c und 46d verbunden. Jedes Datenverriegelungsregister 46 dient zum Zwischenspeichern oder Verriegeln einer gelesenen Datenspannung auf einem betreffenden Paar der I/O-Datenleitungen. Die Ausgänge der Register 46 sind jeweils an die Eingänge eines Multiplexers 48 angeschlossen, welcher die Verriegelungseingänge sequentiell in einer festen Reihenfolge wählt und ausgibt. Das Ausgangssignal des Multiplexers 48 wird über einen Datenpuffer 50 zu einem externen Ausgang Dout überführt.

Der Spaltendecodierer 24 kann den Aufbau gemäß Fig. 3 aufweisen. In der Ausgangsstufe eines Adreßdecodierteils 60, der herkömmlicherweise verwendete NAND-Glieder G1, G2, G3, G4 . . . mit mehreren Eingängen aufweist, sind zusätzlich 2-Eingang-NAND-Glieder SG1, SG2, SG3, SG4 . . . vorgesehen. Diese NAND-Glieder SG mit 2 Eingängen stellen einen Spaltenwähltreiberteil 62 dar. Die Eingänge der Adreßdecodier-Glieder G sind mit Spaltenadreßleitungen 64 verbunden. Die Ausgänge der Glieder SG sind mit Spaltenadreßwählausgängen CSL verbunden. Jedes Glied SG weist einen ersten, mit dem Ausgang eines entsprechenden Adreßdecodier-Glieds G verbundenen Eingang und einen zweiten Eingang auf, der mit dem Ausgang eines anderen, benachbart angeordneten Adreßdecodier-Glieds G entsprechend der vorherigen Spaltenadresse verbunden ist. Beispielsweise ist der erste Eingang des Wähltreiber- Glieds SG2 mit dem Ausgang des Adreßdecodier-Glieds G2 verbunden, während sein zweiter Eingang über eine Signalleitung LA1 mit dem Ausgang des Glieds G1 verbunden ist, dessen Spaltenadresse derjenigen des Glieds G2 um 1 vorhergeht. Die Signalleitung LA für jedes Glied SG ist im folgenden als "Vorgriffssignalleitung" bezeichnet. In Fig. 3 sind die Vorgriffssignalleitungen LA lediglich zur besseren Verdeutlichung durch dicke Leitungen dargestellt.

Die beschriebene Ausführungsform arbeitet wie folgt:
Zunächst ist die Arbeitsweise des Spaltendecodierers 24 erläutert. Im Adreßdecodiererteil 60 fällt ein entsprechender oder zweckmäßiger Ausgang des NAND-Glieds G potentialmäßig auf einen niedrigen Pegel (Pegel L) in Abhängigkeit von einer ihm zugespeisten Spaltenadresse ab, wodurch eine Spaltenwählleitung CSL angewählt wird. Es sei angenommen, daß der Ausgang bzw. das Ausgangssignal des Glieds G1 auf den Pegel L übergeht. Das Ausgangssignal des niedrigen Pelgels L wird dem ersten Eingang des Treiber-Glieds SG1 zugespeist. Außerdem wird es über die Vorgriffssignalleitung LA auch dem zweiten Eingang des benachbarten Treiber-Glieds SG2 zugespeist. Die Ausgänge der beiden benachbarten Treiber-Glieder SG1, SG2 gehen potentialmäßig auf einen hohen Pegel (Pegel H) über. Demzufolge werden zwei bestimmte Spaltenwählleitungen angewählt und aktiviert, nämlich eine Spaltenwählleitung CSLn-1 entsprechend der Eingabe-Spaltenadresse und die nächste Spaltenwählleitung CSLn entsprechend einer Spaltenadresse, die unmittelbar nach der vorhergehenden Adresse ankommt.

Wenn eine nächste Spaltenadresse dem Teil 60 zugeliefert wird, steigt der Ausgang des Glieds G1 vom Pegel L wieder auf den Pegel H an, während der Ausgang des Glieds G2 auf den Pegel L abfällt. Der Ausgang des Glieds SG1 kehrt auf den Pegel L zurück, wodurch die Spaltenwählleitung CSLn-1 deaktiviert wird. Das der empfangenen Spaltenadresse entsprechende Treiber-Glied SG2 weist an seinem ersten Eingang den Pegel L und an seinem zweiten Eingang den Pegel H auf, so daß das Ausgangssignal des Pegels H erhalten bleibt. Eine Spannung des Pegels L wird an den zweiten Eingang des dritten Glieds SG3 über die Vorgriffssignalleitung LA2 angelegt. Das Ausgangssignal des Glieds SG3 befindet sich auf dem Pegel H, wodurch die Spaltenwählleitung CSLn+1 in Richtung auf den Pegel H aktiviert wird. Ähnliche Gatter- oder Torschaltoperationen werden wiederholt für die restlichen Glieder SG4 usw. in der Weise durchgeführt, daß bei Empfang jeder Spaltenadresse immer zwei benachbarte Spaltenwählleitungen CSL gleichzeitig auf den Pegel H übergehen, wodurch die beiden Leitungen im Vorgriff auf die Ankunft ihrer entsprechenden Spaltenadresse potentialmäßig aktiviert werden.

Der DRAM 10 führt seine Ausleseoperation in einem nachstehend zu erläuternden Reihenzugriffsmodus durch. Wenn gemäß Fig. 4 das Zeilenadreßabtastsignal auf den niedrigen Pegel L abfällt, tritt der DRAM 10 in einen aktiven Zyklus ein, in welchem er eine Zeilenadresse abruft. Im ersten Zyklus bzw. in der ersten Periode der Kippvorgänge des Signals wird die Spaltenwählleitung CSL0, die durch die eingegebene Spaltenadresse bestimmt ist, angewählt und aktiviert. Gleichzeitig wird die der Leitung CSL0 benachbarte Spaltenwählleitung CSL1, entsprechend der nächsten folgenden Spaltenadresse, angewählt und aktiviert. Die Speicherdatenbits werden aus 4 Speicherzellen unter den längs einer Wortleitung WLi angeordneten Speicherzellen ausgelesen. Dies ist ohne weiteres verständlich, wenn die beiden angewählten Spaltenwählleitungen als Leitungen CSLn-1, CSLn in Fig. 2 betrachtet werden.

Die 4 Speicherdatenbits werden durch betreffende der Leseverstärker 40 gelesen und jeweils auf 4 Paaren der I/O-Leitungen 44 DQ0, ; DQ1, ; DQ2, ; DQ3, über 4 Übertragungsgatter 42, die durchgeschaltet worden sind, entwickelt. Die Auslesedatenbits werden zu den Datenverriegelungsregistern 46a bis 46d übertragen und in diesen zu einem Zeitpunkt A1 (vgl. Fig. 4) verriegelt, zu dem ein Leseaktiviersignal QSE auf den hohen Pegel H ansteigt. Die verriegelten 4 Datenbits werden sequentiell von der Ausgangsklemme Dout in Synchronismus mit den Kippvorgängen des Signals unter der Steuerung des Multiplexers 48 ausgelesen.

Wenn der zweite Zyklus von endet, erhöht der Reihenadreßzähler 36 gemäß Fig. 1 die Eingabespaltenadresse um 1. Dies stellt eine Inkrementierung einer Spaltenadresse dar. Zu diesem Zeitpunkt befindet sich die interne Spaltenadresse des DRAMs 10 im Zustand zum Anwählen der Spaltenwählleitung CSL1. Diese Spaltenwählleitung CSL1 ist jedoch, wie erwähnt, bereits durch die "Vorgriffs"-Funktion des Spaltendecodierers 24 angewählt worden. Daher beträgt die zum Aktivieren dieser Spaltenwählleitung nötige Zeit praktisch Null.

Die zuerst aktivierte Spaltenwählleitung CSL0 wird deaktiviert, wenn die Spaltenwählleitung CSL2 angewählt wird. Damit werden zwei neue Speicherdatenbits in die I/O-Leitungen 44 eingeführt bzw. diesen aufgeschaltet und zu zwei betreffenden Registern 46a, 46b übertragen. Die Datenbits werden dort zu einem Zeitpunkt A2 (vgl. Fig. 4) verriegelt, zu dem das Signal QSE wieder auf den hohen Pegel H übergeht. Auf ähnliche Weise werden die restlichen Spaltenwählleitungen CSL in jeweils jedem zweiten Zyklus von entsprechend jeder Inkrementierung der internen Spaltenadresse im DRAM 10 neu angewählt. Mit 2 angewählten Spaltenwählleitungen CSL kann somit eine Hochgeschwindigkeits-Seriendatenauslesung durchgeführt werden.

Mit dieser Anordnung ist es möglich, eine Verzögerung der Zugriffszeit, die beim herkömmlichen Anwählen der internen Spaltenadresse auftritt, wie dies in der Beschreibungseinleitung erläutert worden ist, praktisch vollständig auszuschalten. Hierdurch wird die Reihenzugriffsgeschwindigkeit erhöht. Theoretisch kann die Technik der "Verbesserung der Zugriffsgeschwindigkeit" auch auf den Auslese/Einschreibzyklus angewandt werden, wodurch den Halbleiterherstellern bedeutsame Vorzüge geboten werden.

In einem Fall, in welchem die Erfindung als spezifische Speicheranordnung exklusiv für digitale Bildverarbeitung eingesetzt wird, kann die Spaltendecodiereranordnung nach Fig. 3 auf die in Fig. 5 gezeigte Weise abgewandelt werden. Ein Spaltendecodierer 70 gemäß Fig. 5 kennzeichnet sich dadurch, daß er zusätzlich eine "Zeigerfunktion" aufweist, wie sie auf dem Gebiet der Bildverarbeitung an sich bekannt ist. Die Zeigerfunktion kann als "Positionssuch"-Funktion betrachtet werden, die es ermöglicht, ein gewünschtes Adreßbit in Abhängigkeit von einer Spaltenadresse zu bezeichnen und einen Reihenzugriff an dem bezeichneten Adreßbit einsetzen zu lassen. Eine solche Funktion ist für einen Bildspeicher von Bedeutung, um die Horizontal-Punktdrehung auf einem Anzeigebildschirm zu beschleunigen.

Der Spaltendecodierer 70 gemäß Fig. 5 unterscheidet sich vom Decodierer 24 nach Fig. 3 in folgenden Punkten: Eine Ausgangsleitung eines Adreßdecodiererteils 60 für die letzte Spaltenwählleitung CSL2n dient auch als Vorgriffssignalleitung LA für die erste Spaltenwählleitung CSL0. Bei einer solchen Vorgriffsleitungsanordnung führt das Anwählen der Spaltenwählleitung CSL2n automatisch zum Anwählen der Leitung CSL0. Die Zeigerfunktion kann somit ohne unnötigen Aufwand an extra Schaltkreisen erzielt werden.

Fig. 6 veranschaulicht eine andere Spaltendecodiereranordnung 74 mit der Zeigerfunktion, wobei sich der Decodierer 74 durch seine Funktion zum Ändern der physikalischen Zugriffsordnung der Spaltenwählleitungen CSL auszeichnet. Erste Leitungen LA1 und zweite Leitungen LA2 sind als Vorgriffssignalleitungen LA vorgesehen. Die ersten Vorgriffssignalleitungen LA1 sind Abwärtsleitungen für Adreßbezeichnung, während die zweiten Vorgriffssignalleitungen LA2 Aufwärts-Adreßbezeichnungsleitungen sind. Jede Leitung LA1 dient zum gegenseitigen Verbinden der Eingänge derjenigen Zweieingang-NAND-Glieder SG, die abwechselnd im Spaltenwähltreiberteil 62 angeordnet sind, z. B. der Glieder SG0, SG1, zwischen denen das Glied SG2n angeordnet ist. Jede Leitung LA2 dient zum gemeinsamen Verbinden der Eingänge von zwei der restlichen Glieder, wie SG2n, SG2n-1, zwischen denen das Glied SG1 angeordnet ist. Mit anderen Worten: die Spaltenwählleitung CSL2n ist zwischen den ersten und zweiten Spaltenwählleitungen CSL0, CSL1 angeordnet; die Leitung CSL1 verläuft zwischen der Leitung CSL2n und der vorhergehenden Spaltenwählleitung CSL2n-1. Die gleiche "abwechselnde" Leitungsanordnung wiederholt sich im Spaltendecodierer.

Die abwechselnde Anordnung der Spaltenwählleitungen CSL läßt sich auch wie folgt darstellen: Spaltenwählleitungen CSL0, CSL1, . . ., die 1-Bit-Inkrementen von der physikalisch niedrigsten Adresse entsprechen, sowie Spaltenwählleitungen CSL2n-1, CSL2n, . . ., welche 1-Bit- Dekrementen von der physikalisch höchsten Adresse entsprechen, sind einander abwechselnd und linear angeordnet. Bei dieser Ausgestaltung besitzen die Vorgriffsleitungen LA1, LA2 jeweils gleiche, kurze Länge. Eine deutlich lange Leitung, wie die Leitung LA gemäß Fig. 5 tritt dabei nicht auf. Damit kann die Verzögerung in der Vorgriffsoperation minimiert werden, so daß eine Einschränkung des Betriebsspielraums im DRAM verhindert wird.

Fig. 7 veranschaulicht eine dynamische MOS-Serienzugriff-Speicheranordnung 80 gemäß einer zweiten Ausführungsform der Erfindung, wobei die Anordnung 80 ein Speicherzellenarray 82 aufweist. Letzteres enthält neben den Spaltenwählleitungen CSL spezifische Spaltenwählleitungen, die Redundanzspalten zum Ersetzen einer beschädigten Spalte zugeordnet sind. Diese zusätzlichen Spaltenwählleitungen werden als "Reservespaltenwählleitungen" bezeichnet. Wenn bei dieser Ausführungsform im Array 82 eine beschädigte Spalte vorhanden ist, wird im Inneren des Chips eine der Adresse der beschädigten Spalte um 1 vorhergehende Adresse generiert, wodurch eine kontinuierliche Hochgeschwindigkeits- Reihenzugriffsoperation auch in einer Speicheranordnung mit den Redundanzspalten ermöglicht wird. Zum Generieren einer solchen Adresse kann eine Subtrahierstufe verwendet werden. Durch Ausführung der erwähnten Vorgriffsoperation bezüglich der Reservespaltenwählleitungen in einem Reservespaltendecodierer unter Verwendung der Ausgangs- oder Ausgabeadreßdaten der Subtrahierstufe kann eine der beschädigten Spalte entsprechende Reservespaltenwählleitung potentialmäßig aktiviert werden, bevor die beschädigte Spalte tatsächlich angewählt wird. Hierdurch kann eine Zeitvergeudung vermieden werden, wenn sich die Spaltenadresse ändert.

Die Anordnung nach Fig. 7 ähnelt derjenigen nach Fig. 1, wobei jedoch das Speicherzellenarray 12 durch das Speicherzellenarray 82 mit Redundanzspalten ersetzt ist. Für das Ansteuern dieser Redundanzspalten ist zusätzlich zu einem Hauptspaltendecodierer 84 ein Reservespaltendecodierer 84a vorgesehen. Der Spaltenadreßpuffer 16 ist mit dem Reservedecodierer 84a über einen Spaltenwählerkreis 86 verbunden, der einen Reservespaltenwähler 86a zum Anwählen einer geeigneten Redundanzspalte im Speicherzellenarray 82 aufweist. Eine Redundanzspalten- Schmelzsicherung 88 ist mit dem Spaltenwähler 86 über ein Sicherungsdatenregister 90 verbunden, welches das die Adresse einer etwaigen beschädigten Spalte angebende Sicherungsdatenausgangssignal hält. Der Ausgang des Registers 90 ist auch mit einem Subtrahierkreis 92 verbunden, der an seinem Ausgang über das Sicherungsdatenregister 94 mit dem Reservespaltenwähler 86a verbunden ist. Letzterer spricht auf den Registerausgang sowie den Spaltenadreßpuffer 16 an. Dem Glied bzw. Generator 32 und dem Leseverstärker 26 ist ein Eingabe/Ausgabepuffer 96 zugeordnet, dessen Funktion ähnlich ist wie diejenige der Puffer 28, 30 gemäß Fig. 1.

Die Ausgangsdaten vom Register 90, welche die beschädigte Spaltenadresse angeben, werden der Subtrahierstufe 92 zugespeist. Letztere führt sodann eine Subtraktion an den empfangenen oder eingegangenen Daten durch, um das Register 94 mit den resultierenden Daten zu speisen, die eine der betreffenden Adresse um 1 vorhergehende Adresse angeben. Das Register 94 hält oder speichert die Daten. Das Register 94 sendet sein Ausgangssignal zum Reservespaltenwähler 86a, so daß die Vorgriffsoperation nicht nur an den Hauptspaltenwählleitungen CSL, sondern auch an der oder den Reservespaltenwählleitungen durchgeführt werden kann. Wenn die Adresse im Sicherungsdatenregister 94 mit dem die interne Adresse des Chips angebenden Ausgangssignal des Reihenzählers 86 übereinstimmt, wird eine entsprechende Reservespaltenwählleitung aktiviert, so daß die Vorgriffsoperation praktisch auf die vorstehend beschriebene Weise ausgeführt werden kann.

Der Reservespaltendecodierer 84a und eine ihm zugeordnete Schaltungsanordnung sind in Fig. 8 im einzelnen dargestellt. Die Ausgänge des Reservespaltendecodierers 84a sind über entsprechende Reservespaltenwählleitungen SCSL0, SCSL1 mit einer Anzahl von Paaren von Bitleitungen verbunden, welche entsprechende Reservespalten bilden. Der Schaltungsaufbau ist der gleiche wie derjenige nach Fig. 2 unter Verwendung der Spaltenwählleitungen CSL. Wenn eine der Reservespaltenwählleitungen SCSL angewählt ist, schalten zwei benachbarte Übertragungsgatter 42a durch, so daß die beiden zugeordneten Reservespalten mit den betreffenden Paaren der I/O-Leitungen 44 DQ0, ; DQ1, ; ; DQ3, verbunden werden. In Fig. 8 sind MR die redundanten Speicherzellen in den Redundanzspalten bezeichnet.

Der interne Schaltungsaufbau von Haupt- und Reservespaltendecodierer 84, 84a ist in Fig. 9 dargestellt. Der Hauptspaltendecodierer 84 ähnelt dem Spaltendecodierer 24 gemäß Fig. 3 insofern, als er ein Array von Mehreingang-NAND-Gliedern G und ein Array von Zweieingang-NAND-Gliedern SG aufweist. Dick ausgezogene Linien repräsentieren Vorgriffsleitungen , . . . Der Decodierer 84 enthält in seinem Treiberteil Wähltreibereinheiten SD1, SD2, SD3, SD4, . . ., die jeweils mit den Ausgängen der NAND-Glieder SG verbunden sind. Diese Einheiten sind über Signalleitungen 100, 102 mit dem Spaltenwähler 86 verbunden. Jede Einheit SDi enthält einen Inverter, ein Zweieingang-NAND-Glied und einen weiteren Inverter, wie dargestellt. Der Ausgang jeder Einheit SDi ist mit einer entsprechenden Spaltenwählleitung CSL verbunden. Der Spaltenwähler 86 liefert ein Ausgangssignal EVEND zur Leitung 100, während der Reservespaltenwähler 86a ein Ausgangssignal ODDD zur Leitung 102 liefert. Die Einheiten SD sind abwechselnd mit den Leitungen 100, 102 verbunden, so daß einer der Eingänge des Inverters der ersten Stufe in jeder Einheit SD abwechselnd mit den Leitungen 100 oder 102 verbunden ist.

Der Reservespaltendecodierer 84a enthält in seinem Decodiererteil ein Array von Invertern 11, 12. Die Inverter 11, 12 sind jeweils mit den ersten Eingängen von NAND-Gliedern SSG1, SSG2 mit 2 Eingängen verbunden. Die ersten und zweiten Eingänge der NAND-Glieder SSG1, SSG2 sind gemäß Fig. 12 kreuzgekoppelt. Dick ausgezogene Linien stehen für die Vorgriffsleitungen und . Die Ausgänge der NAND-Glieder SSG1, SSG2 sind jeweils mit Reservewähltreibereinheiten SSD1, SSD2 verbunden. Jede Einheit SSD weist eine Reihenschaltung aus einem Zweieingang-NAND-Glied und einem Inverter auf. Der Ausgang jeder Einheit SSD ist mit einer entsprechenden Reservespaltenwählleitung SCSL0 oder SCSL1 verbunden. Die Einheit SSD1 ist mit der EVEND-Leitung 100 am einen Eingang ihres NAND-Glieds verbunden. Die Einheit SSD2 ist mit der ODDD-Leitung 102 am einen Eingang ihres NAND-Glieds verbunden.

Die Haupt- und Reservespaltendecodierer 84, 84a arbeiten in Abhängigkeit nicht nur von Spaltenadreßbits Y0, Y1, . . ., Ym, sondern auch von den Ausgängen EVEND und ODDD der Wähler 86, 86a. Zum Zwecke der Erläuterung sei angenommen, daß zwei eine beschädigte Spalte enthaltende Spalten durch Reservespalten ersetzt werden sollen. Das anfänglich auf dem niedrigen Pegel L befindliche Signal EVEND steigt auf den hohen Pegel H an, wenn eine Spaltenwählleitung CSL in einer geradzahligen Position durch eine Reservespalte SCSL0 ersetzt wird. Andererseits geht das Signal ODDD auf den Pegel H über, wenn eine Spaltenwählleitung CSL in einer ungeradzahligen Position durch eine Reservespaltenwählleitung SCSL1 ersetzt wird. In Abhängigkeit von den Signalen EVEND und ODDD bestimmt der Treiberteil der Decodierer 84, 84a, ob ein spezifisches Ausgangssignal vom Hauptspaltendecodierer 84 zu einer betreffenden Spaltenwählleitung CSL geschickt wird oder ob ein geeignetes Ausgangssignal vom Reservespaltendecodierer 84a einer der Reservespaltenwählleitungen SCSL0 oder SCSL1 zugeliefert wird.

Ein wichtiges Merkmal der Decodierer 84, 84a ist nachstehend erläutert. Die Signale EVEND, ODDD vom Spaltenwähl/Reservespaltenwählkreis 86, 86a werden nicht dem Adreßdecodiererteil, sondern dem Treiberteil eingespeist, der nahe der Verbindungsknotenpunkte mit den Spaltenwählleitungen CSL und Reservespaltenwählleitungen SCSL angeordnet ist. Auch wenn bei dieser Anordnung die Reservespalte angewählt ist, kann ein Wählsignal für die beschädigte Spalte zwangsweise in den "ungewählten" Zustand gebracht werden, während ein Vorgriffssignal im Spaltendecodierer aktiv bleibt. Demzufolge kann in einem Reservespaltenwählzyklus eine im nächsten Zyklus zu wählende Spaltenwählleitung im voraus in den "angewählten" Zustand gebracht werden, und zwar auf dieselbe Weise wie beim Wählen einer normalen Spalte, durch Verwendung eines Vorgriffssignals , das im Adreßdecodiererteil einer beschädigten Spalte generiert wird.

Die Hauptspaltenwähloperation des DRAMs 80 ist die gleiche wie bei der vorher beschriebenen Ausführungsform (DRAM 10) gemäß den Fig. 1 bis 4. Die Operation einer "Vorauswahl" von Redundanzspalten mittels des erfindungsgemäßen Vorgriffsmerkmals ist nachstehend beschrieben.

Bezüglich des Zeitsteuerdiagramms von Fig. 10 sei aus Gründen der Erläuterung angenommen, daß zwei beschädigte Spalten CSLn und CSLn+1 durch Reservespaltenwählleitungen SCSL0 bzw. SCSL1 ersetzt werden. Dabei werden zwei Zellendatenbits durch eine Spaltenwählleitung CSL oder Reservespaltenwählleitungen SCSL gewählt. Im fünften und sechsten Zyklus des Signals wird ein mit der Reservespaltenwählleitung SCSL0 verbundenes Bit gewählt oder angewählt; im siebten und achten Zyklus des Signals wird ein mit der Reservespaltenwählleitung SCSL1 verbundenes Redundanzbit gewählt.

Im ersten Zyklus des Signals werden eine Spaltenwählleitung CSLn-2, die durch eine externe Spaltenadresse bestimmt ist, und eine Spaltenwählleitung CSLn-1 potentialmäßig gemeinsam aktiviert. Die Spaltenwählleitung CSLn-1 wird durch eine Adresse bestimmt, welche der Adresse für den vorliegenden Zyklus um 1 vorhergeht. Als Ergebnis werden 4 Datenbits zu den Datenverriegelungsregistern 46 übertragen, um in diesen verriegelt zu werden. Mit dem Ende des zweiten Zyklus des Signals erhöht der auf dem Chip des DRAMs 80 montierte Spaltenadreßzähler seine interne Adresse. Gemäß Fig. 10 wird die niedrigste Spaltenadresse Y0 inkrementiert, so daß sie sich von L auf H ändert. Das Ausgangssignal der Subtrahierstufe 92, d. h. eine im Sicherungsdatenregister 94 gehaltene Adresse, ist daher einer internen Adresse angepaßt bzw. stimmt mit dieser überein. Dies bedeutet, daß die im Register 90 gehaltene Adresse für die beschädigte Spalte bei der nächsten Inkrementierung des Spaltenadreßzählers größenmäßig mit der internen Adresse identisch wird. Zu diesem Zeitpunkt ändert sich nur die EVEND-Leitung 100 unter den Leitungen 100, 102 vom Pegel L auf den Pegel H, um die Vorgriffsbehandlung auf der Reservespaltenwählleitung SCSL0 einzuleiten.

Am Ende des vierten Zyklus von inkrementiert der Spaltenadreßzähler wiederum seinen Zählstand um 1. Die Größe des Registers 90 stimmt dabei mit der internen Adresse überein. Die ODDD-Leitung 102 steigt nun auf den hohen Pegel H an. Die Reservespaltenwählleitung SCSL1 wird ebenfalls der "Vorgriffsbehandlung" unterworfen. Am Ende des sechsten Zyklus von erhöht der Spaltenadreßzähler wiederum seinen Zählstand um 1, worauf die Leitung EVEND vom hohen Pegel H auf den niedrigen Pegel L übergeht. Die Reservespaltenwählleitung SCSL0 ist dabei ungewählt; gleichzeitig wird die Spaltenwählleitung CSLn+2 der "Vorgriffsbehandlung" unterworfen. Wenn der Spaltenadreßzähler am Ende des achten Zyklus von seinen Zählstand um 1 erhöht, fällt auch die Leitung ODDD auf den Pegel L ab. Die Reservespaltenwählleitung SCSL1 ist dabei ungewählt. Die Spaltenwählleitung CSLn+3 wird dann der Vorgriffsbehandlung unterworfen. Hierdurch wird ein Zyklus des Wählens der Reservespaltenwählleitungen abgeschlossen. Anschließend wird die Vorgriffsbehandlung im Hauptspaltendecodierer 84 wiederholt auf die vorher beschriebene Weise durchgeführt.

Die Spaltenwähl/Reservespaltenwählkreise 86, 86a können auf die in Fig. 11 gezeigte Weise angeordnet sein. Dabei ist ein Inverter 104 mit einem Eingang für die Adresse Y0 des niedrigsten Pegels verbunden. Ein anderer Inverter 106 ist an einen -Signaleingang angeschlossen. Das Signal stellt das Vergleichsergebnis zwischen der Speichergröße des Registers 90 und einer augenblicklichen oder gültigen internen Adresse dar; es befindet sich normalerweise auf dem Pegel H und es fällt nur dann auf den Pegel L ab, wenn ein beliebiges Paar von Adressen, ausschließlich der Adresse Y0, miteinander identisch sind. Der Ausgang des Inverters 104 ist über einen Inverter 108 mit dem einen Eingang eines NAND-Glieds 110 verbunden. Der andere Eingang des NAND-Glieds 110 ist mit einem -Signaleingang verbunden. Das Signal gibt das Vergleichsergebnis zwischen der Speichergröße des Registers 92 und einer augenblicklichen internen Adresse an; es befindet sich normalerweise auf dem Pegel H und fällt nur dann auf den Pegel L ab, wenn zwei beliebige Adressen, ausschließlich der Adresse Y0 miteinander identisch sind. Ein anderes NAND-Glied 112 ist mit dem ersten Eingang an den Ausgang des Inverters 104 und mit dem zweiten Eingang an den Eingang angeschlossen. Die Ausgänge der NAND-Glieder 110, 112 sind an ein NAND-Glied 114 angeschlossen, dessen Ausgang mit einem Inverter 116 verbunden ist. Das Signal ODDD erscheint am Ausgang des Inverters 106, während das Signal EVEND am Ausgang des Inverters 116 erscheint.

Wie aus dem Zeitsteuerdiagramm von Fig. 12 hervorgeht, besitzt das Signal ODDD die entgegengesetzte Phase zu . Das Signal EVEND befindet sich normalerweise auf dem Pegel L; es geht nur dann auf den Pegel H über, wenn die folgenden Bedingungen erfüllt sind:

Unter Verwendung eines solchen Signals können auch die Reservespaltenwählleitungen SCSL mit der "Vorgriffs"-Funktion versehen werden.

Fig. 13 zeigt einen für die Erzeugung der Vergleichssignale und geeigneten Komparatorkreis 120. Die Übereinstimmung/Nichtübereinstimmung zwischen den Sicherungsdaten und der internen Adresse kann durch Verwendung einer Anzahl von Phantom-ODER-Verknüpfungskreisen mit jeweils zwei Transistorreihenschaltungen realisiert werden, von denen jede aus NMOS-Transistoren mit Gateelektroden besteht, an welche jeweils die betreffenden Signale angelegt werden. Genauer gesagt, nur dann, wenn jede Sicherungsdateneinheit mit einer augenblicklichen internen Adresse übereinstimmt bzw. dieser angepaßt ist, befinden sich und auf dem Pegel L. PMOS-Transistoren T1, T2, die an ihren Gateelektroden ein Torschalt- oder Gatesignal abnehmen, wirken als Aufladevorrichtungen zum Aufladen von Schaltungsknotenpunkten N1, N2. PMOS-Transistoren T3, T4 steuern die Potentiale an Knotenpunkten N1, N2, um damit zu verhindern, daß diese Knotenpunkte zu irgend einem Zeitpunkt elektrisch potentialfrei werden.

Die Subtrahierstufe 92 gemäß Fig. 7 kann die Ausgestaltung gemäß Fig. 14 aufweisen, wobei die Subtrahierstufe 92 ein exklusives ODER-Glied 130 und ein NOR-Glied 132 aufweist, deren Eingänge jeweils mit CFSi- und CCi- Signaleingängen verbunden sind. Die Ausgänge dieser Glieder sind mit Invertern 134 bzw. 136 verbunden. CFSi ist ein Signal, das elektrisch eine Adresse repräsentiert, die augenblicklich in einem Sicherungsdatenregister 90 gehalten wird, wobei i=0, 1, 2, . . ., m. CCi ist ein Übertragsignal, und CC0 entspricht Vss. Eine Adresse CFPi, die um 1 von der Adresse CFSi subtrahiert ist, wird erzeugt und zum Sicherungsdatenregister 94 übertragen. Durch Anwendung der gewünschten Zahl von Schaltungsanordnungen nach Fig. 14 kann ein Subtrahierkreis mit einer beliebigen Bitlänge realisiert werden.

In Fig. 15 ist noch ein anderer DRAM 140 dargestellt, der demjenigen nach Fig. 7 ähnlich ist, wobei die Subtrahierstufe 92 durch eine Redundanz-Spaltenschmelzsicherung 142 ersetzt ist, welche dem Register 94 exklusiv zugeordnet ist und welche eine äquivalente Subtraktionsoperation wie die Subtrahierstufe 92 durchführt, indem sie eine geeignete der Schmelzsicherungskomponenten abschaltet, so daß eine spezifische Adresse zum Register 94 übertragen wird; die spezifische Adresse ist nach Dekrementierung um 1 kleiner als die Adresse einer beschädigten Spalte.

In Fig. 16 ist noch ein anderer DRAM 200 dargestellt, der eine spezifische "Überlappungs"- oder "Verschachtelungs"-Technik für Bitdatenübertragung auf Ein/Ausgabe- bzw. I/O-Leitungen anwendet. Der DRAM 200 ist von den vorher beschriebenen DRAMs 10, 80 und 140 bezüglich seines internen Hauptaufbaus mit dem Speicherzellenarray 12, den Zeilen- und Spaltenadreßpuffern 14 und 16, den RAS- und CAS-Taktgeneratoren 18 und 20 sowie den den Bitleitungen BL zugeordneten Leseverstärkern 40 ähnlich. Adreßbiteingänge A0, A1, . . ., An sind ebenfalls an einen Reihenadreßzähler 202, ein 4-Bit-Schieberegister 204 und einen Adreßübergangsdetektorkreis 206 angeschlossen. Der Zähler 202 führt eine Reihenzähloperation zum Erzeugen einer Reihe von Spaltenadressen unter der Steuerung einer mit ihm verbundenen Adreßzählsteuereinheit 208 durch. Die Steuereinheit 208 steuert den Zähler 202 so, daß jede Reihen-Spaltenadresse jedesmal dann erzeugt wird, wenn zwei Kippvorgänge im Signal stattfinden. In einem Einschreibzyklus wird der Zähler 202 durch die Steuereinheit 208 veranlaßt, sein Zählstandergebnis, welches die aktualisierte Wahl der Spaltenwählleitungen CSL repräsentiert, zu halten, bis eine Einschreiboperation endet. Das Schieberegister 204 decodiert die unteren 2 Bits einer Spaltenadresse, um eine von 4 Datenwählleitungen DSL0, DSL1, DSL2, DSL3 zu wählen.

Die Ausgänge eines Spaltendecodierers 210 sind über Spaltenwählleitungen CSL0, CSL1, CSL2, CSL3, . . . mit an ihren Gateelektroden gekoppelten MOS- Feldeffekttransistor- bzw. FET-Paaren Q1-Q8, . . ., die als die Übertragungsgatter 42 wirken, verbunden. Die FETs Q1, Q2 sind mit ihren Gateelektroden gemeinsam mit einer Spaltenwählleitung CSL0 verbunden. Die Gateelektroden der FETs Q3, Q4 sind gemeinsam an die Spaltenwählleitung CSL1 angeschlossen. Den Übertragungsgatter-FETs 42 sind vier I/O-Leitungen DQ0, DQ1, DQ2, DQ3 zugeordnet, so daß jeweils 2 benachbarte, gategekoppelte Übertragungsgatter, d. h. jeweils 4 FETs Q1, Qi+1, Qi+2, Qi+3, sequentiell mit den I/O-Leitungen verbunden sind. Beispielsweise sind die FETs Q1-Q4 an ihren stromführenden Elektroden mit I/O-Leitungen DQ0, DQ1, DQ2 bzw. DQ3 verbunden. Sehr wesentlich ist, daß die I/O-Leitungen DQ in zwei Gruppen 212a, 212b unterteilt sind; eine erste Gruppe A besteht aus geradzahligen Leitungssegmenten, während die zweite Gruppe B aus ungeradzahligen Leitungssegmenten besteht. Bei dieser Ausführungsform sind die FETs Q1, Q2 des ersten Übertragungsgatters mit Leitungen DQ0, DQ1 verbunden; die FETs Q3, Q4 des zweiten Übertragungsgatters sind an die Leitungen DQ2, DQ3 angeschlossen. Das gleiche gilt für die restlichen Übertragungsgatter-FETs Q5-Q8, . . . Die erste I/O-Gruppe bildet ein "Übertragungssystem A", die zweite Gruppe ein "Übertragungssystem B".

An den ersten Enden der I/O-Leitungen DQ sind Rücksetzkreise 214 angeordnet, um erstere erforderlichenfalls auf das anfängliche Potential rückzusetzen. Die I/O-Leitungen DQ weisen zweite Enden auf, die an einen Datenausgabeteil 215 über MOSFET-Transistoren Q10-Q13, welche ein Übertragungsgatter 216 bilden, angeschlossen sind, so daß die Übertragungsleitungen des Systems A (I/O-A-Leitungen) 212a über MOSFETs Q10, Q12 an den Ausgabeteil und die Übertragungsleitungen des Systems B (I/O-B-Leitungen) 212b an diesen über die MOSFETs Q11, Q13 angeschlossen sind. Der Ausgabeteil enthält zwei I/O-Leseverstärker 218a, 218b, die jeweils mit den I/O-A- bzw. I/O-B-Leitungen 212a bzw. 212b verbunden sind. Die Ausgänge von Verstärkern 218a, 218b sind mit dem Ausgabepuffer 30 über zwei Ausgangs- oder Ausgabedatenverriegelungskreise 220a, 220b verbunden. Die Reihenschaltung (215a) aus Verstärker 218a und Verriegelungsglied 220a dient als Datenübertragungskreis des Systems A; die Reihenschaltung (215b) aus den Bauteilen 218b, 220b wirkt als Datenübertragungskreis des Systems B. Die Gateelektroden der FETs Q10-Q13 sind mit einem Datenübertragungs-Steuerkreis 222 verbunden. Mit dem Datenübertragungskreis 215a des Systems A ist ein I/O-A-Steuerkreis 224a zur Belieferung des ersteren mit einem Übertragungsimpulssignal ATDa verbunden. Auf ähnliche Weise beschickt ein I/O-B-Steuerkreis 224b den Datenübertragungskreis 215b des Systems B mit einem Übertragungsimpulssignal ATDb. Die Steuereinheiten 224a, 224b steuern die Datenübertragung auf den genannten Leitungen 212a, 212b (DQ) in Abhängigkeit von den Ausgangssignalen eines 4-Bit-Schieberegisters 204 und eines Detektors 206.

Die I/O-Leitungen DQ0-DQ3 sind auch an den Eingabepuffer 28 über die betreffende Zahl von 4 MOSFETs Q14-Q17 und die gleiche Zahl von Verriegelungskreisen 226 angeschlossen. Die FETs Q14-Q17 wirken als Eingangsstufen- Übertragungsgatterteil 228 für den DRAM 200. Eingabedatenbits Din werden sequentiell durch Verriegelungsglieder 226 verriegelt und dann über die FETs Q14-Q17 auf I/O-A- und -B-Leitungen 212a bzw. 212b entwickelt. Gewünschtenfalls können diese Verriegelungsglieder 226 durch zwei Verriegelungsglieder ersetzt werden, von denen das eine mit den I/O-A-Leitungssegmenten 212a, das andere mit den I/O-B-Leitungssegmenten 121b zusammengeschaltet ist.

Der Spaltendecodierer 210 arbeitet in Abhängigkeit vom Spaltenadreßeingang, der eine j-te (j=1, 2, . . ., n) Spaltenwählleitung CSLj bezeichnet. Unter Verwendung der vorher erwähnten Vorgriffsfunktion aktiviert der Decodierer 210 die Spaltenwählleitung CSLj und ihre benachbarte Spaltenwählleitung CSLj+1 gleichzeitig potentialmäßig. Da jede der Spaltenwählleitungen CSL über Übertragungsgatter 42 mit zwei benachbarten Bitleitungen BLi und BLi+1 verbunden ist, werden dabei vier Bitleitungen BL, welche den vier aufeinanderfolgenden Spalten entsprechen, tatsächlich mit den I/O-Leitungen DQ0, DQ1, DQ2, DQ3 verbunden. Die FETs Q10-Q13 des Übertragungsgatters 216 werden wie folgt angesteuert: Die FETs Q10, Q11 schalten zuerst durch; die FETs Q11 und Q12 schalten anschließend durch; die FETs Q12 und Q13 schalten durch, während zuletzt die FETs Q13 und Q10 durchschalten. Die Datenbits in erstem und zweitem Verriegelungsglied 220a bzw. 220b werden über den Ausgabepuffer 30 zum Datenausgang Dout übertragen, von welchem sie abwechselnd weitergeleitet werden.

Der DRAM 200 arbeitet auf die im folgenden beschriebene Weise. Die zugeordnete Impulsfolge ist in den Fig. 17A und Fig. 17B dargestellt. Zum Zwecke der Erläuterung sei angenommen, daß der DRAM 200 sequentiell eine Auslese-, eine Einschreib-, eine Auslese-, eine Auslesemodifiziereinschreib- und eine Ausleseoperation in der angegebenen Reihenfolge während eines der aktiven Zyklen des Signals durchführt. In den genannten Zeitsteuerdiagrammen stehen hinzugefügte, in Kreise gesetzte Zahlen 0, 1, 2, . . ., 10 für Wählzyklen der Bitleitungen BL.

Zunächst wird eine Zeilenadresse an der abfallenden Flanke eines extern zugespeisten Zeilenadreßabtastsignals abgerufen, so daß eine angewählte Wortleitung WL aktiviert werden kann. Speicherzellendaten für diese Zeile werden auf die Bitleitung BL ausgelesen und vor dem Verriegeln durch den Bitleitungs-Leseverstärker 40 verstärkt. Nach erfolgtem Zeilenadreßabruf wird eine Spaltenadresse abgerufen. Vor dem Spaltenadreßabruf werden jedoch die Spaltenwählleitungen CSLr für die gleiche Spaltenadresse wie die Zeilenadresse und die nächste Spaltenwählleitung CSLr+1 gleichzeitig aktiviert. Die über die Leitung CSLr gewählten Bitleitungsdaten werden über die Daten-Ein/Ausgabe- bzw. I/O-Leitungen DQ zu Ausgabedatenverriegelungskreisen 220 über die ersten und zweiten Datenübertragungskreise 215a, 215b übertragen. Die obige Operation entspricht der "Vorphase" zum selektiven, nacheinander erfolgenden Aktivieren der Spaltenwählleitungen CSL durch das anschließende Kippen des Signals .

Wenn der Adreßeingang von der Zeilenadresse auf die Spaltenadresse umgeschaltet wird, werden zwei durch diese Adresse angewählte Spaltenwählleitungen gleichzeitig aktiviert. Es sei angenommen, daß die Spaltenwählleitung CSL0 und die nächste Spaltenwählleitung CSL1 gleichzeitig aktiviert werden. Zu diesem Zeitpunkt sind die vorher angewählten Spaltenwählleitungen CSLr und CSLr+1 deaktiviert. Der Adreßübergangsdetektor 206 detektiert einen solchen Adreßübergang; die Steuereinheiten 224a und 224b erzeugen Datenübertragungsimpulse ATDa bzw. ATDb. Mit diesen Impulsen als Triggersignale werden die Daten auf den beiden mittels der Spaltenwählleitung CSL0 angewählten Bitleitungen gleichzeitig über die Datenverriegelungskreise 220a, 220b durch die Datenübertragungskreise 215a, 215b von System A bzw. B übertragen (vgl. 240-2, 241-2, 244-2, 245-2 in Fig. 17B). Das Ausgangssignal des Schieberegisters 204 befindet sich im Zustand zum Wählen der Datenwählleitung DSL0, und die FETs Q10, Q11 im Wählgatter 216 werden durch die Steuereinheit 222 durchgeschaltet, während die Datenübertragungsimpulse ATDa, ATDb den Pegel H halten, bis die Potentialänderung der Spaltenwählleitung CSL abgeschlossen ist.

Es sei darauf hingewiesen, daß die obige Operation für den Fall gilt, in welchem die Eingangs- oder Eingabespaltenadresse das untere Bit der zwei durch CSL0 oder das System A gewählten Bits, ausgedrückt als Adresse, wählt. Wenn andererseits die Eingangsspaltenadresse das obere Bit (System B) der Spaltenwählleitung CSL0 wählt, werden das obere Bit der beiden durch die Spaltenwählleitung CSL0 gewählten Bits und das untere Bit der beiden durch die nächste Spaltenwählleitung CSL1 gewählten Bits gleichzeitig zu den Ausgabedatenverriegelungskreisen übertragen. Da das Umschalten des Adreßeingangs zur Spaltenadresse gemäß Fig. 17A in bezug auf den Anstieg der Wortleitung WL langsam erfolgt, werden die Spaltenadreßdaten vorübergehend übertragen. Eine Beschleunigung des Zeittakts der Adreßumschaltung ermöglicht es, daß allein die Spaltenadreßdaten von Anfang an übertragen werden. Wenn weiterhin vor dem Anstieg von erneut eine Adreßumschaltung durchgeführt wird, wird die durch die neue Adresse angewählte Spaltenwählleitung CSL aktiviert, so daß die Zweibit-Leitungsdaten erneut übertragen werden. Die obige Operation entspricht im wesentlichen derjenigen eines üblichen, im gewöhnlichen Schnellseitenmodus arbeitenden DRAMs.

Wenn das Signal , wie durch 230-1 in Fig. 17A angegeben, abfällt, werden die Eingabeadreßdaten als "obere Spaltenadresse" im Reihenadreßzähler 202 und im Schieberegister 204 verriegelt. Die in den Datenverriegelungskreisen 220a, 220b befindlichen Daten können zum Ausgang Dout übermittelt werden. Der logische Zustand des untersten Adreßbits (A0) bestimmt, welche Daten ausgegeben werden sollen, die einen im Verriegelungsglied 220a oder die anderen im Verriegelungsglied 220b. Wenn A0 gleich L ist, werden die Daten des Systems A ausgegeben; anderenfalls (A0=H) werden die Daten des Systems B ausgegeben. Die Fig. 17A und 17B veranschaulichen lediglich aus Erläuterungsgründen den Fall A0=L. Wenn , wie durch 230-2 in Fig. 17A gezeigt, ansteigt, wird das Wählsignal des Schieberegisters 204 geändert, um die bezeichnete Datenwählleitung DSL0 auf DSL1 umzuschalten. Im Übertragungsgatterteil 216 geht der FET Q10 des Systems A in den Sperrzustand. Wahlweise kann der FET Q12 des gleichen Systems (A) durchschalten. Der FET Q11 des Systems B bleibt durchgeschaltet. Hierbei werden die Daten der Bitleitung BL2, die bereits durch den vorhergehenden Übertragungsimpuls ATDa aktivierte Spaltenwählleitung CSL1 gewählt sind, über die I/O-Leitung DQ2 und die Datenleitung RDa (vgl. 244-1, 244-3 in Fig. 17B) zum Verriegelungsglied 220a übertragen. Der beim Anstieg von generierte Datenübertragungsimpuls ATDa kann eine schmälere Breite als der vorhergehende Impuls ATDa besitzen, der durch den vor dem Abruf der Spaltenadresse auftretenden Adreßübergang erzeugt wird. Dies ist deshalb der Fall, weil die Spaltenwählleitung CSL bereits um einen Zyklus früher aktiviert worden ist.

Wenn potentialmäßig abfällt (230-3 in Fig. 17A), wird die Dateneinheit auf der Bitleitung BL1, die bereits zum Datenverriegelungsglied 220b übertragen worden ist, ausgegeben. Wenn ansteigt (230-4 in Fig. 17A), schaltet das Schieberegister 204 die Datenwählleitung DSL1 auf die nächste Datenwählleitung DSL2 um und gibt diese frei. Die Daten auf der Bitleitung BL3 werden zum Verriegelungsglied 220b über Leitungen DQ3, RDb übertragen (243-1, 245-3 in Fig. 17B). Zu diesem Zeitpunkt wird der Inhalt des Adreßzählers 202 inkrementiert, um die angewählte Spaltenwählleitung CSL zu ändern. Beispielsweise fällt die Spaltenwählleitung CSL0 im Potential ab, während die Spaltenwählleitung CSL2 ansteigt. Während der Potentialänderungen hält die Spaltenwählleitung CSL1 ihren aktivierten Zustand bei.

Anschließend wird eine ähnliche Operation in Abhängigkeit von den Kippwirkungen von wiederholt. Mittels dieser Operation ändert das Schieberegister 204 die Datenwählleitung DSL einmal in jedem -Zyklus, um sequentiell vier I/O-Leitungen DQ zu wählen, so daß Daten auf der mit der angewählten Leitung DQ verbundenen Bitleitung abwechselnd über die Ausgabedatenleitungen RDa bzw. RDb zum Ausgabedatenverriegelungsglied 220a bzw. 220b übertragen werden. Unter Beachtung einer Spaltenwählleitung CSL bleibt der "Wähl"-Zustand dieser Leitung CSL für vier -Zyklen, und er überlappt die angrenzende Spaltenwählleitung CSL für zwei -Zyklen.

Bei der obigen Operation beginnt in Abhängigkeit von den aufeinanderfolgenden Kippvorgängen des Signals die Spaltenwählleitung CSL, welche während des Wählzyklus dieser Bitleitung die eine Bitleitung BL mit der I/O-Leitung DQ verbindet, zu einem speziellen oder spezifischen Zeitpunkt anzusteigen, der drei Zyklen vor dem Anstieg von beim System A liegt; im System B liegt dieser Zeitpunkt vier Zyklen vor diesem Punkt. Die Datenübertragung zum Ausgabeteil beginnt zu einem Zeitpunkt, der zwei Zyklen vorher liegt. Im folgenden sei der Wählzyklus (4) zum Wählen z. B. der Bitleitung BL4 betrachtet. Die Spaltenwählleitung CSL2 wird um drei Zyklen vor dem Potentialanstieg von aktiviert; zwei Zyklen davor wird der Datenübertragungsimpuls ATDa aktiviert. In diesem Wählzyklus reicht es daher aus, die im Ausgabedatenverriegelungskreis gehaltenen Daten auszugeben. Als Ergebnis werden Auslesedaten für die Systeme A und B kontinuierlich am Ausgang Dout ausgegeben, wodurch eine schnelle Reihenzugriffsoperation gewährleistet wird. Da außerdem die Auslesedaten mittels des Datenübertragungskreises 215a des Systems A und des Datenübertragungskreises 215b des Systems B abwechselnd übertragen werden, ist eine Datenübertragung in der Hälfte der Periode möglich, die bei der herkömmlichen Anordnung des Einzelübertragungssystemtyps erforderlich ist.

In einer Einschreibperiode des DRAMs 200 tritt der -Zyklus in einen Einschreibzyklus ein, indem das Einschreibfreigabesignal zu einem Abfall auf den Pegel L gebracht wird, bevor auf den Pegel L abfällt, und zwar auf ähnliche Weise wie bei üblichen DRAMs. Wie durch 232-1 in Fig. 17A angedeutet, fällt das Signal vor dem Abfall (230-6) des -Zyklus (5) ab; =L bleibt bis zum -Zyklus (7) erhalten, so daß ein kontinuierliches Einschreiben oder Einlesen ausgeführt wird. Obgleich der -Zyklus (5) ein Wählzyklus für Bitleitung BL5 ist, sind die Daten auf den Bitleitungen BL5, BL6 in der oben beschriebenen Ausleseoperation bis zur Aktivierung des -Zyklus (4) (230-5) bereits zu den betreffenden Verriegelungsgliedern 220b, 220a übertragen worden. Der Abfall von in diesem Zyklus (5) bewirkt die Einschreiboperation; damit werden Eingabedaten in den Chip mittels des Eingabepuffers 28 abgerufen und im Verriegelungsglied 226-1 im Eingabedatenverriegelungskreis 226 verriegelt.

Wenn der FET Q16 durch ein Gattersteuersignal WGT1 im Übertragungsgatterteil 228 durchgeschaltet wird, werden die verriegelten Daten zur I/O-Leitung DQ1 übertragen (246-1 in Fig. 17B). Die Daten werden auf der Bitleitung BL5 über den FET Q6 geführt, angewählt durch die Spaltenwählleitung CSL2. Der Ausgang des Puffers 30 befindet sich in einem Hochimpedanzzustand. Wenn das Signal ansteigt (230-7), wird die Operation des Adreßzählers 202 durch die Steuereinheit 208 angehalten, bis die Dateneinschreibung in diesem Zyklus abgeschlossen ist, und zwar im Gegensatz zum obigen Auslesezyklus, in welchem das Inkrementieren oder Hochzählen des Inhalts bzw. Zählstands des Adreßzählers 202 unmittelbar die Spaltenwählleitung CSL zu ändern beginnt. Es ist darauf hinzuweisen, daß in diesem Einschreibzyklus ebenfalls das Schieberegister 204 unmittelbar am Anstieg von angesteuert wird, um die Auslesedatenübertragung wie im Zyklus (7) auszuführen (243-2, 245-5 in Fig. 17B).

In den nächsten -Einschreibzyklen (6) und (7) werden ebenfalls Einschreibdaten sequentiell in den Verriegelungskreisen 226-2, 226-3 verriegelt. Die FETs Q15, Q17 des Übertragungsgatters 228 werden durchgeschaltet, so daß Einschreibdaten auf den Bitleitungen BL6, BL7 über die betreffenden I/O-Leitungen DQ2, DQ3 gesandt werden (247-1, 248-1 in Fig. 17B). Auf diese Weise können die aufeinanderfolgenden Einschreiboperationen durch Verwendung von vier oder zwei Eingabeverriegelungskreisen 226 aufeinander "überlappt" werden, wodurch das Einschreiben von Reihendaten in einem kürzeren Zyklus bzw. einer kürzeren Zeitspanne gewährleistet wird.

Während der obigen Einschreiboperation sind Datenbits auf den in den Wählzyklen (8) und (9) erhaltenen oder ermittelten Bitleitungen beim Anstieg von zu den Ausgabedatenverriegelungskreisen 220 übertragen worden. Gemäß Fig. 17A ist es daher möglich, die Daten unmittelbar dann auszugeben, wenn sich der -Zyklus (8) im Auslesezyklus ( =H) befindet.

Im nächsten -Zyklus (9) wird eine "Auslesemodifiziereinschreib"- Operation durchgeführt, indem später als die abfallende Flanke von (230-8) zum Abfallen gebracht wird (232-2). In diesem Zyklus werden Daten im Verriegelungskreis 220b, der die Datenübertragung bereits beendet hat, in Abhängigkeit vom Abfall von (232-8) ausgegeben. Während abfällt (232-2), werden sodann Daten auf der zugeordneten Bitleitung über die I/O-Leitung DQ1 vom Eingabedatenverriegelungskreis 226-1 (246-2 in Fig. 17B) zugesandt. Die Daten werden auch während dieser Einschreiboperation gehalten bzw. zwischengespeichert.

Wenn bei der beschriebenen Ausführungsform eine Dateneingabe/ ausgabeoperation in bezug auf eine bestimmte Spalte in einem Reihenzugriffsmodus durchgeführt wird, wird die spezielle, dieser Spalte zugeordnete Spaltenwählleitung CSL durch den Spaltendecodierer 210 so angesteuert, daß sie zumindest drei Zyklen vor dem Zeitpunkt, zu dem ein entsprechender Wählzyklus für die spezielle Spalte eingeleitet wird, zwangsweise potentialmäßig zu einem Anstieg gebracht wird. Die spezielle Spaltenwählleitung wird auch veranlaßt, ihren "Wähl"-Zustand zu halten, bis die betreffende Ausleseoperation oder Einschreiboperation tatsächlich abgeschlossen ist. Die Übertragung von auf einem Dateneingabe/ ausgabeleitungssegment entsprechend der betreffenden Spalte ausgelesenen Daten wird mindestens zwei Zyklen vor Beginn des Wählzyklus für die obige Spalte zwangsweise eingeleitet. Zwei kontinuierliche oder fortlaufende Spalten von Datenbits werden durch ersten und zweiten Datenübertragungsgatterteil 215a bzw. 215b abwechselnd ausgelesen. Eine Einschreiboperation wird so gesteuert, daß sie in dem genauen Wählzyklus für die genannte Spalte einsetzt.

Mit dieser Anordnung können die Spaltenwählleitungen, die gleichzeitig zwei entsprechende Spalten von Bitleitungsdaten anwählen, vor dem eigentlichen Wählzyklus durch den Spaltendecodierer 210 aktiviert werden, so daß die beiden aufeinanderfolgenden Spaltenwählleitungen praktisch gleichzeitig angewählt werden. Zur Erleichterung dieses Vorgangs enthält der DRAM 200 vier Daten- I/O-Leitungen DQ. In einem Auslesemodus der Reihenzugriffsoperation werden vier aufeinanderfolgende Spalten von Bitleitungsdatenbits, die durch die beiden Spaltenwählleitungen gewählt worden sind, auf die vier Daten-I/O-Leitungen verteilt; diese Datenbits können abwechselnd und fortlaufend durch die Datenübertragungsteile 215a, 215b der beiden Systeme A und B ausgelesen werden. Die gleichen Ausführungen gelten auch für einen Einschreibmodus. Durch die Anwendung einer solchen "Verschachtelungs"-Technik kann ein schneller fortlaufender Reihenzugriff in Spaltenrichtung mit einem beliebigen Punkt als Startadresse in bezug auf die gesamten Speicherzellen, die durch eine Wortleitung angewählt worden sind, ohne Verwendung eines Datenregisters großer Abmessungen gewährleistet werden, um damit die Auslese-, Einschreib- und Auslese- Modifiziereinschreiboperationen zu realisieren.

Fig. 18 veranschaulicht den Schaltungsaufbau des Spaltendecodierers 210, und Fig. 19 ist das zugeordnete Zeitsteuerdiagramm. Eine Anzahl von mehrere Eingänge aufweisenden UND-Gliedern 250-1, 250-2, 250-3, . . . sind zum Decodieren der Spaltenadresse vorgesehen. Die UND-Glieder 250 weisen Ausgangsknotenpunkte N auf, die jeweils mit den ersten Eingängen von ODER-Gliedern 258-1, 258-2, 258-3, . . . mit jeweils drei Eingängen verbunden sind. Jedes ODER-Glied 258 ist an seinem zweiten Eingang mit dem ersten Eingang des ODER-Glieds in der vorgeschalteten Stufe verbunden. Beispielsweise ist der zweite Eingang des ODER-Glieds 258-2 mit dem ersten Eingang des ODER- Glieds 258-1 verbunden. Die ODER-Glieder 258 sind jeweils mit UND-Gliedern 260 versehen. Jedes ODER-Glied 260 weist einen mit einer Steuersignalleitung (SERL) 262 verbundenen ersten Eingang, einen über eine Laufzeit- oder Verzögerungsschaltung 264, die als Rauschunterdrücker dient mit dem Ausgang des Mehreingang-UND-Glieds 250 verbundenen zweiten Eingang und einen mit dem dritten Eingang des zugeordneten Dreieingang-ODER-Glieds 258 verbundenen Ausgang auf. Die Ausgänge der ODER-Glieder 258 sind jeweils an Spaltenwählleitungen CSL angeschlossen. In Abhängigkeit von einer Eingangs- oder Eingabespaltenadresse geht einer der Ausgangsknotenpunkte Nj (j=1, 2, . . ., n) der UND-Glieder 250 auf den hohen Pegel H über. Diese Potentialänderung des Knotenpunktes Nj hat eine gleichzeitige Aktivierung des ODER-Glieds 258-2 und seines nachgeschalteten ODER-Glieds 258-3 zur Folge.

Der Spaltendecodierer 210 gemäß Fig. 18 arbeitet auf die im folgenden beschriebene Weise. Gemäß Fig. 19 erhöht sich die Spaltenadresse ACj um 1 für zwei Kippvorgänge (zwei Zyklen) des Signals . In Synchronismus mit dieser Spaltenadreßinkrementierung ändern sich die Ausgangsknotenpunkte Nj-1, Nj, Nj+1, . . . in der angegebenen Reihenfolge auf den Pegel H. Da beispielsweise die Spaltenwählleitung CSLj durch die ODER-Operation der Knotenpunkte Nj-1 und Nj aktiviert wird, bleibt die Spaltenadresse von j-1 bis j auf dem Pegel H. Zum Zeitpunkt des Übergangs von j auf j-1 kann jedoch Kontaktstörsignal auftreten. Die Phase des Signals am Knotenpunkt Nj-1 wird durch die Verzögerungsschaltung 264-2 verzögert, so daß dieses Signal das Signal am Knotenpunkt Nj teilweise überlappt und damit das Auftreten eines solchen Störsignals verhindert wird.

Das den UND-Gliedern 260 einzuspeisende Steuersignal SERL nimmt im Reihenzugriffsmodus den Pegel H, in den anderen Operationen den Pegel L an. Im Reihenzugriffsmodus arbeitet daher die Verzögerungsschaltung 264 auf oben beschriebene Weise, um das Auftreten von Kontaktstörsignalen zu verhindern. Da das Signal SERL in den anderen Moden auf dem Pegel L bleibt, wird der Knotenpunkt Nj′ durch das UND-Glied 260-2 auf den Pegel L gebracht, so daß das ODER-Glied 258-2 durch die Verzögerungsschaltung 264-2 nicht beeinflußt wird. Mit anderen Worten: die Spaltenwählleitung CSLj wird durch die Spannungssignale an den Knotenpunkten Nj, Nj-1 unmittelbar angesteuert. Dies ist deshalb der Fall, weil in den anderen, vom Reihenzugriffsmodus verschiedenen Moden die Adreßumschaltung nicht notwendigerweise an aufeinanderfolgenden Adressen vorgenommen wird, und eine Mehrfachwahl von Spaltenwählleitungen, einschließlich einer unnötigen Spaltenwählleitung, stattfindet, wenn die Verzögerungsschaltung 264 aktiv bleibt.

Wenn sich beispielsweise die Spaltenadresse von ACn auf ACm ändert, werden die Spaltenwählleitungen von den Leitungen CSLn, CSLn+1 auf die Leitungen CSLm, CSLm+1 umgeschaltet. Da das Rücksetzen des Knotenpunkts Nn+1′ mit dem Steuersignal SERL=H verzögert wird, findet die Mehrfachwahl der Spaltenwählleitungen CSLn+1 und CSLm (oder CSLm+1) statt, was ein Problem im Betrieb der Schaltung aufwirft. Dieses Steuersignal SERL wird beispielsweise so angesteuert, daß es zum Voraufladezeitpunkt den Pegel L besitzt, nach einer vorbestimmten Verzögerungszeit τ von der ersten abfallenden Flanke des Signals den Pegel H erreicht und den Pegel H in Abhängigkeit vom folgenden Kippen des Signals beibehält.

Fig. 20 veranschaulicht beispielhaft den Innenaufbau des Datenausgabekreises gemäß Fig. 16, nämlich der Ausgabedatenverriegelungskreise 220a, 220b und des Ausgabepuffers 30 in den Datenübertragungskreisen 215a, 215b. Der Datenverriegelungskreis 220a des Systems A umfaßt Verriegelungskreise 270-1, 270-2, die in einem Paar von Datenausgabeleitungen RDa, vorgesehen sind, welche an die beiden Ausgangsknotenpunkte des I/O-Leseverstärkers 218a angeschlossen sind. Der Datenverriegelungskreis 220b des Systems B umfaßt ebenfalls zwei Verriegelungskreise 270-3, 270-4. Der Ausgabepufferkreis 30 enthält einen Ausgabe-FET Q50 vom P-Kanal-Typ, einen Ausgabe-FET Q51 vom N-Kanal-Typ, einen P-Kanal-Rücksetz-FET Q52 und einen N-Kanal-Rücksetz-FET Q53, die sämtlich den Systemen A und B gemeinsam sind.

Fig. 21 veranschaulicht das zugeordnete Wellenformdiagramm des Datenausgabeteils gemäß Fig. 20. Komplementäre Daten für das System A und komplementäre Daten für das System B werden jeweils in Datenverriegelungskreisen 220a bzw. 220b durch jeweilige Einstellung von Verriegelungssignalen und auf den Pegel H abgerufen. Diese Daten werden dahin durch jeweilige Einstellung der Verriegelungssignale , auf dem Pegel L verriegelt. Durch abwechselnde Einstellung der Signale ENBLa, ENBLb auf den Pegel H werden die verriegelten Datenbits durch FETs Q50, Q51 in der bezeichneten Reihenfolge sequentiell ausgegeben. Gemäß Fig. 21 wird ein Rücksetzsignal RESET auf den Pegel H gesetzt, wenn eine Systemumschaltung zwischen den Systemen A und B stattfindet, wodurch die FETs Q50, Q51 zum Sperren gebracht werden, um die nächste Datenausgabe abzuwarten. Hierdurch können der Eindringstrom reduziert und ein schnelles Umschalten der Ausgabedaten sichergestellt werden.

Eine weitere Anordnung des Datenausgabeteils ist in Fig. 22 dargestellt, in welcher der Ausgabepuffer 30 getrennt für die Systeme A und B vorgesehen ist. Insbesondere ist das System A mit einem P-Kanal-Ausgabe-FET Q60, einem N-Kanal-Ausgabe FET Q61 sowie Rücksetz-FETs Q64, Q65, die jeweils mit den Gateelektroden der FETs Q60, Q61 verbunden sind, versehen. Das System B umfaßt einen P-Kanal- Ausgabe-FET Q62, einen N-Kanal-Ausgabe FET Q63 sowie Rücksetz-FETs Q66, Q67, die jeweils mit den Gateelektroden der FETs Q62, Q63 verbunden sind.

Die zugeordneten Impulsfolgen für die Schaltung gemäß Fig. 22 sind in Fig. 23 dargestellt. Da bei dieser Schaltungsanordnung für den Ausgabeteil zwei identische Schaltkreise bereitgestellt und ihre Steuertakte durch die gleichen Schaltkreise erzeugt werden können, läßt sich der Ausgabeteil einfach durch Verwendung einer gewöhnlichen Schaltungsanordnung ohne Reihenzugriffsfunktion realisieren. Da außerdem das Rücksetzsignal nicht die Impulsform gemäß Fig. 21 aufzuweisen braucht, wird ein schnelleres Datenumschalten gewährleistet.

Fig. 24 veranschaulicht beispielhaft eine Schaltung zum Erzeugen des Ausgabefreigabesignals ENBL gemäß der Erfindung. In Fig. 24 steht "E-WRITE" für ein Ausgabesperrsignal, das in einem frühen Einschreibmodus den Pegel H besitzt. Die das Signal ENBL erzeugende Schaltung umfaßt ein NOR-Glied 280, welches die Signale E-WRITE und abnimmt, ein UND-Glied 282, dessen eine Eingangsklemme mit dem Ausgabeknotenpunkt ND1 des NOR-Glieds 280 verbunden ist, eine zwischen dem Knotenpunkt ND1 und der anderen Eingangsklemme des UND-Glied 282 angeordnete Verzögerungsschaltung 284 sowie ein ODER-Glied 286. Die Verzögerungsschaltung 284 ist vorgesehen zum Verzögern der Erzeugung des Freigabesignals ENBL in Abhängigkeit von der abfallenden Flanke des Signals zwecks Verhinderung einer Störung oder Fehlfunktion der Erzeugungsschaltung. Das ODER-Glied 286 dient zum Sperren der Verzögerungsschaltung 284 in einem Reihenzugriffsmodus.

Fig. 25 veranschaulicht die zugeordneten Impulsfolgen des Freigabesignal-Generatorkreises gemäß Fig. 24. In einem Auslesemodus gilt E-WRITE=L, so daß am Ausgangsknotenpunkt ND1 des ODER-Glieds 280 ein phaseninvertiertes Signal von erscheint. Wenn das über das UND-Glied 282 erhaltene Freigabesignal ENBL den Pegel H aufweist, ist der Ausgabedatenverriegelungskreis mit dem Ausgabepuffer-FET verbunden, so daß Daten ausgegeben werden. Es sei angenommen, daß der Eingabezeitpunkt der Spaltenadresse dicht an der ersten abfallenden Flanke (288 in Fig. 25) des Signals und die Adreßaufstellzeit Tacs dicht bei 0 liegen. Wenn das Freigabesignal ENBL in Abhängigkeit vom Abfall des Signals ansteigt, werden vor dem Übergang der Spaltenadresse vorübergehend fehlerhafte Daten ausgegeben (290 in Fig. 25), worauf die echten Daten ausgelesen werden (292 in Fig. 25). Eine solche Funktion verändert drastisch die Ausgabedaten unter Erzeugung eines großen Störsignals, das andere Schaltkreise zu einer Fehlfunktion bringen kann. Zur Verhinderung eines solchen Falls, ist die Verzögerungsschaltung 284 vorgesehen; sie erreicht eine UND-Verknüpfung des Signals am Knotenpunkt ND1 und des die Verzögerungsschaltung 284 durchlaufenden Signals, um dabei die Erzeugung des Freigabesignals ENBL in Abhängigkeit vom Abfall des Signals um τ zu verzögern. Im Reihenzyklus nach 2 Zyklen des Signals CAS werden die Daten mit dem Anstieg des Signals (294 in Fig. 25) umgeschaltet, wobei neue Daten bereits im Ausgabeverriegelungskreis verriegelt worden sind, wenn das Signal das nächstemal abfällt (296 in Fig. 25). Es wird damit unnötig, eine Verzögerung zwischen diesen Signalen und ENBL vorzusehen. Im Reihenmodus steigt daher das Steuersignal SERL an, um die Verzögerungsschaltung 284 zu deaktivieren; das Freigabesignal ENBL steigt in Synchronismus mit dem Abfall des Signals an, wodurch ein schneller Zugriff gewährleistet wird.

Obgleich beispielsweise das Signal als Synchrontakt eines Reihenzyklus benutzt wird, kann ebenso ein anderes Taktsignal benutzt werden. Obgleich weiterhin die "Auslese-Modifiziereinschreibung" durch Verzögerung des Abfalls des Einschreibfreigabesignals in Abhängigkeit vom Abfall des Signals gemäß dieser Ausführungsform ausgeführt wird, kann ein anderer Steuerstift als Auslese-Modifiziereinschreibfreigabesignal benutzt bzw. mit diesem belegt werden.

Fig. 26 veranschaulicht am Beispiel einer Steuerschaltung 300 zur Erzeugung des Ausgabe-Freigabesignals ENBL und des Einschreibsignals WRITE, wobei die DRAM-Packung einen exklusiven Stift aufweist, der zum Steuern der Auslese-Modifiziereinschreiboperation benutzt wird. Zum Erfassen des Abfalls des Signals und der Ausgabe des Ausgabe-Freigabesignals ENBL, wenn das Einschreibfreigabesignal den Pegel H besitzt, ist ein Flip-Flop 302 vorgesehen, das die Signale und über Inverter 304 bzw. 306 abnimmt. Ein Ausgang des Flip-Flops 302 bildet über den Inverter 308 eine Ausgangsklemme für das Ausgabe-Freigabesignal ENBL. Mit ist ein Eingangssignal bezeichnet, das von dem für die Auslese-Modifiziereinschreiboperation hinzugefügten exklusiven Stift kommt. Weiterhin sind ein NOR-Glied 310 für eine NOR-Verknüpfung der Signale und sowie ein NOR-Glied 312 für eine NOR-Verknüpfung der Signale und in der Weise vorgesehen, daß die Ausgangssignale der NOR-Glieder 310 und 312 über ein ODER-Glied 314 als Signal WRITE ausgegeben werden.

Fig. 27 ist ein Zeitsteuerdiagramm zur Verdeutlichung der Arbeitsweise dieser Steuerschaltung. Je nach der Reihenfolge oder Größe des abfallenden Signals und des Einschreibfreigabesignals wählt das Flip-Flop 302 entweder den "Einschreib"- oder den "Auslese- Modifiziereinschreib"-Modus, wie dies nachstehend noch näher erläutert werden wird. Wenn das Signal abfällt, während und auf dem Pegel H bleiben (Zyklus 1), erfaßt das Flip-Flop 302 diesen Zustand, und es setzt das Freigabesignal ENBL auf den Pegel H, um damit den Auslesemodus einzustellen. Wenn das Signal vor dem Signal abfällt, während das Signal auf dem Pegel H bleibt, bleibt das Signal ENBL auf dem Pegel L, wobei keine Daten ausgegeben werden. Als Ergebnis geht das Ausgangssignal des NOR-Glieds 312 auf den Pegel H, so daß das Einschreibsignal WRITE zum Einstellen des Einschreibmodus zum Anstieg gebracht wird ( -Zyklus (2)). Wenn das Signal nach dem Signal abfällt, steigt das Signal ENBL so an, daß Daten ausgegeben werden. Das Abfallen des Signals WE bringt außerdem das Ausgangssignal des NOR-Glieds 310 auf den Pegel H, wodurch das Einschreibsignal WRITE auf den Pegel H gesetzt wird, so daß die Einschreiboperation in paralleler Weise durchgeführt wird ( -Zyklus (3)). Wie bereits in Verbindung mit den vorherigen Ausführungsformen beschrieben, ist diese Operation der durch das Signal gesteuerte Auslese-Modifiziereinschreibvorgang. Wenn das Steuersignal vom exklusiven Stift anstelle des Signals zum Abfall gebracht wird, setzt das Abfallen des Signals sowohl das Freigabesignal ENBL als auch das Einschreibsignal WRITE auf den Pegel H, wodurch ebenfalls der Auslese-Modifiziereinschreibmodus gesetzt wird, welcher parallele Datenausgabe und Dateneinschreibung zuläßt ( -Zyklus (4)).

Da die Einschreiboperation im Auslese-Modifiziereinschreibmodus, wie im -Zyklus (4), durch den Abfall des Signals eingeleitet wird, ist die Dauer des Einschreibsignals WRITE, das in der gleichen - Zyklusperiode auf dem Pegel H liegt, länger als diejenige im -Zyklus (3). Mit anderen Worten: gemäß Fig. 27 gilt T4<T3. Der den exklusiven Stift einbeziehende Auslese- Modifiziereinschreibmodus bietet einen größeren Betriebsspielraum als im Falle des gleichen Modus bei der vorher beschriebenen Ausführungsform.

Die Erfindung ist auch auf verschiedene andere, von DRAMs verschiedene Arten von Speicheranordnungen, wie SRAMs oder PROMs, anwendbar. Weiterhin können die beschriebenen Systeme A und B in eine größere Zahl von Systemen unterteilt werden, z. B. in 4, 8 usw. Systeme.

Claims (15)

1. Serienzugriff-Speicheranordnung (10, 80, 140, 200), umfassend:

• - ein Array von in Zeilen und Spalten angeordneten Speicherzellen (MC),
• - einen mit den Zeilen der Speicherzellen (MC) verbundenen Zeilendecodierer (22) zum Anwählen einer der Zeilen der Speicherzellen (MC) in Abhängigkeit von einem extern zugespeisten Zeilenadreßsignal und
• - einen durch Spaltenwählleitungen (CSLO, CSL1, . . ., CSLn-1, CSLn, CSLn+1, CSLn+2) mit den Spalten der Speicherzellen (MC) verbundenen Spaltendecodierer (24, 70, 74) zum seriellen Decodieren von Spalten in einer vorbestimmten Reihenfolge durch Bezeichnen einer bestimmten Spalte, die gerade in Abhängigkeit von einem extern zugespeisten Eingangs-Spaltenadreßsignal gewählt ist,
  dadurch gekennzeichnet, daß
• - der Spaltendecodierer eine Spaltenaktiviereinheit (SG) aufweist, um
  • - potentialmäßig eine Spaltenwählleitung (CSLn-1) entsprechend der gewählten Spalte in einem Lesezyklus einer Serie von Lesezyklen, die durch ein externes Spaltenadreßabtastsignal () festgelegt sind, das sich potentialmäßig abwechselnd zwischen einem ersten und einem zweiten Pegel ändert, zu aktivieren und um
  • - gleichzeitig eine andere, hierzu benachbarte Spaltenwählleitung (CSLn) während des einen Lesezyklus zu aktivieren oder vorzuaktivieren, so daß die Aktivierung dieser anderen Spaltenwählleitung (CSLn) abgeschlossen werden kann, bevor das Spaltenadreßabtastsignal () in einen nachfolgenden Lesezyklus eintritt.

2. Speicheranordnung nach Anspruch 1, gekennzeichnet durch einen mit dem Spaltendecodierer (24, 70, 74) verbundenen Adreßzähler (36) zum Einleiten eines Zählvorgangs in Abhängigkeit von einem Spaltenadreßabtastsignal () und zum Generieren interner Spaltenadressen in einer vorbestimmten Reihenfolge synchron mit dem Spaltenadreßabtastsignal ().

3. Speicheranordnung nach Anspruch 2, gekennzeichnet durch eine Verriegelungseinrichtung (46, 48) zum Zwischenspeichern von Informationsbits, die in denjenigen Speicherzellen (MC) der einen Zeile der Zeilen von Speicherzellen gespeichert sind, welche der gewählten Spaltenwählleitung (CSLn-1) und der der anderen Spaltenwählleitung (CSLn) zugeordnet sind, und zum selektiven Ausgeben einwandfreier Informationsbits in einem entsprechenden Lesezyklus der seriellen Leseoperation.

4. Speicheranordnung nach Anspruch 3, dadurch gekennzeichnet, daß die Verriegelungseinrichtung (46, 48) auf den Adreßzähler (36) anspricht und die darin gehaltenen Informationsbits in Abhängigkeit von den internen Spaltenadressen in Reihe ausgibt.

5. Speicheranordnung nach Anspruch 4, dadurch gekennzeichnet, daß die Spaltenwählleitungen (CSL0, CSL1, . . ., CSLn-1, CSLn, CSLn+1, CSLn+2) an ersten Enden mit Ausgängen des Spaltendecodierers (24) und an zweiten Enden mit einer Anzahl benachbarter Spalten verbunden sind, so daß in mindestens vier benachbarten Speicherzellen gespeicherte Informationsbits gleichzeitig zu der Verriegelungseinrichtung (46, 48) übertragen werden.

6. Speicheranordnung (80, 140) nach Anspruch 1, gekennzeichnet durch in Reservespalten angeordnete redundante Speicherzellen, wobei der Spaltendecodierer (84, 84a, 86, 86a, 88, 90, 92, 94, 142) mit Spalten der Speicherzellen und den Reservespalten verbunden ist.

7. Speicheranordnung nach Anspruch 6, dadurch gekennzeichnet, daß der Spaltendecodierer aufweist:
eine Reservespaltenwählereinrichtung (86a, 92, 142) zum Bezeichnen einer einwandfreien Spalte, welche eine beschädigte Spalte ersetzt, unter den Reservespalten und
eine mit der Reservespaltenwählereinheit verbundene Reservespaltendecodiereinrichtung (84a) zum potentialmäßigen Aktivieren der einwandfreien Spalte, bevor eine entsprechende Adresse dafür extern zugespeist wird.

8. Speicheranordnung nach Anspruch 7, dadurch gekennzeichnet, daß die Reservespaltendecodiereinrichtung aufweist:
eine Einheit (88, 90) zum Halten einer Adresse der beschädigten Spalte und eine Subtrahiereinheit (92, 142) zum Berechnen einer Adresse, welche derjenigen der beschädigten Spalte um 1 vorhergeht, und zum Halten dieser Adresse darin.

9. Speicheranordnung nach Anspruch 1, gekennzeichnet durch
mit den Spalten der Speicherzellen verbundene Leseverstärker (40) zum Generieren von Lese-Datensignalen, wobei die Spaltenwählleitungen (CSL) mit jedem Paar der Leseverstärker verbunden sind, um gleichzeitig eine erste Zahl von benachbarten Spalten (BL0, BL1) anzuwählen, und
eine mit den Leseverstärkern (40) verbundene Datenübertragungsleitungseinheit (212) zum Weiterleiten der Ausgangssignale der Leseverstärker, wobei:
die Datenübertragungsleitungseinheit eine zweite Zahl von Leitungssegmenten mit einer ersten Gruppe von Leitungssegmenten (212a, DQ0, DQ2), welche abwechselnden Spalten der Speicherzellen zugeordnet sind, und einer zweiten Gruppe von Leitungssegmenten (212b, DQ1, DQ3), die dem Rest der Spalten der Speicherzellen zugeordnet sind, umfaßt, wobei jede der ersten und zweiten Gruppen von Leitungssegmenten die erste Zahl von parallelen Leitungssegmenten aufweist.

10. Speicheranordnung nach Anspruch 9, dadurch gekennzeichnet, daß der Spaltendecodierer (210) Ausgangssignale von zwei benachbarten Paaren von Leseverstärkern (40) sich gleichzeitig auf der zweiten Zahl von Leitungssegmenten entwickeln läßt.

11. Speicheranordnung nach Anspruch 10, gekennzeichnet durch eine mit der Datenübertragungsleitung (212) verbundene Ausgabeeinheit (30, 215, 216, 218) zum abwechselnden Wählen der Lesedatensignale auf der ersten Gruppe von Leitungssegmenten (212a) und derjenigen auf der zweiten Gruppe von Leitungssegmenten (212b) und zum reihenweisen und externen Weiterleiten der zweiten Zahl von gewählten Datensignalen.

12. Speicheranordnung nach Anspruch 11, gekennzeichnet durch ein zwischen den Leseverstärkern (40) und den Spaltenwählleitungen (CSL) angeordnetes erstes Übertragungsgatter (42), das auf die Wahl einer Spaltenwählleitung (CSL0) anspricht und zwei benachbarte Leseverstärker zur gleichzeitigen Verbindung mit entsprechenden Datenübertragungsleitungssegmenten (DQ0, DQ1) einer (212a) der ersten und zweiten Gruppe von Leitungssegmenten veranlaßt.

13. Speicheranordnung nach Anspruch 12, dadurch gekennzeichnet, daß die Ausgabeeinheit ein mit der Datenübertragungsleitungseinheit (212) verbundenes zweites Übertragungsgatter (216) zum abwechselnden Wählen von Datensignalen, die auf der ersten Gruppe von Leitungssegmenten (212a) auftreten, zum abwechselnden Wählen von Datensignalen, die auf der zweiten Gruppe von Leitungssegmenten (212b) auftreten, und zum abwechselnden Wählen der gewählten Datensignale auf den ersten und zweiten Gruppen von Leitungssegmenten (212a, 212b) aufweist.

14. Speicheranordnung nach Anspruch 13, dadurch gekennzeichnet, daß die Ausgabeeinheit eine mit dem zweiten Übertragungsgatter (216) verbundene Datenverriegelungseinheit (215) zum Zwischenspeichern der gewählten Datensignale darin und zum sequentiellen Ausgeben der gewählten Datensignale in einer vorbestimmten Reihenfolge innerhalb einer begrenzten Zeitspanne aufweist.

15. Speicheranordnung nach Anspruch 14, dadurch gekennzeichnet, daß die Datenverriegelungseinheit einen mit der ersten Gruppe von Leitungssegmenten (212a) verbundenen ersten Verriegelungskreis (220a) und einen mit der zweiten Gruppe von Leitungssegmenten (212b) verbundenen zweiten Verriegelungskreis (220b) aufweist.