DE19928454B4

DE19928454B4 - Speichervorrichtung mit Reihendecodierer

Info

Publication number: DE19928454B4
Application number: DE19928454A
Authority: DE
Inventors: Masato Kawasaki Takita; Masato Kawasaki Matsumiya; Masatomo Kawasaki Hasegawa; Toshimi Kawasaki Ikeda
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Socionext Inc
Priority date: 1998-06-29
Filing date: 1999-06-24
Publication date: 2010-01-21
Anticipated expiration: 2019-06-25
Also published as: KR20000006546A; US6111795A; TW430806B; KR100572840B1; US6198686B1; DE19928454A1

Abstract

Speichervorrichtung mit einem Wortdecodierer, welcher Wortdecodierer umfaßt:
eine Wortdecodierschaltung (60) mit einem Ausgang, um ein Setzsignal (SS3) als Reaktion auf ein vordecodiertes Reihenadressensignal (SS1, SS2) vorzusehen; und
eine Verriegelungsschaltung (70A, 70B), die zwischen dem Ausgang der Wortdecodierschaltung (60) und einer von Wortleitungen (WL) in einem Speicherzellenarray gekoppelt ist,
bei der die Verriegelungsschaltung (70A, 70B) umfaßt:
einen PMOS-Transistor (721, 711) und einen NMOS-Transistor (722, 712), die zwischen ersten und zweiten Energiequellenpotentialen (VDD, VSS) seriell verbunden sind;
einen ersten MOS-Transistor (73, 74A), der mit einem des PMOS-Transistors (721, 711) oder NMOS-Transistors (722, 712) parallel verbunden ist; und
einen zweiten MOS-Transistor (73X, 74A), der mit dem anderen des PMOS-Transistors (721, 711) oder NMOS-Transistors (722, 712) seriell verbunden ist, welcher zweite MOS-Transistor (73X, 74A) auf solch eine Weise betrieben wird, daß ein Ein/Aus-Zustand des zweiten MOS-Transistors entgegengesetzt zu dem des ersten MOS-Transistos ist,
wobei ein Auswahlsignal (WMSEL,...

Description

HINTERGRUND DER ERFINDUNG
1. Gebiet der Erfindung
Die vorliegende Erfindung betrifft eine Speichervorrichtung wie etwa einen dynamischen Speicher mit wahlfreiem Zugriff (DRAM) mit einem Reihendecodierer mit reduzierter Zeitlagentoleranz oder reduziertem Durchgangsstrom.
2. Beschreibung der verwandten Technik
Für eine Speichervorrichtung ist mit der Hochgeschwindigkeitsoperation der Mikroprozessoreinheit (MPU) eine Hochgeschwindigkeitsoperation erforderlich.
18 zeigt eine Schaltung eines Reihenadressensystems eines Speichers 10 nach Stand der Technik. N-förmig gebogene Linien in den Zeichnungen bezeichnen eine Verdrahtung mit großer Länge in einem Chip.
Eine Reihenadresse mit den Bits A8 bis A15 von außerhalb wird für den Dateneingang eines Reihenadressenregisters 11 über ein Puffergatter 12A für eine Signalpegelschnittstelle vorgesehen, während ein Chipselektionssignal *CS (* bedeutet, daß dieses Signal aktiv ist, wenn es low ist), ein Reihenadressen-Strobe-Signal *RAS, ein Spaltenadressen-Strobe-Signal *CAS, ein Schreibfreigabesignal *WE, ein Taktfreigabesignal CKE und ein Taktsignal CLK, die von außerhalb kommen, über ein Puffergatter 12B für eine Steuerschaltung 13 vorgesehen werden, die einen Befehlsdecodierer enthält und verschiedene Steuersignale erzeugt. Zum Beispiel wird als eines der Steuersignale ein Signal AS1 erzeugt, das als Reaktion auf die Ausgabe eines Aktivierungsbefehls aktiviert wird.
Indessen hängt eine Signalausbreitungsverzögerungszeit einer Verdrahtung mit großer Länge in einem Chip von der Varianz des parasitären Widerstandes und der parasitären Kapazität ab, die aus der Varianz von Produktionsprozessen, der Varianz pro Chip der verwendeten Energiequellenspannung und aus Temperaturveränderungen resultiert. Da ferner die Abstände von den Anschlußstellen auf einem Chip für die Reihenadresse von A8 bis A15 bis zu dem Reihenadressenregister 11 von Bit zu Bit differieren, werden bei Signalen zeitliche Versetzungen auftreten.
19 enthält Zeitdiagramme, die Operationen von 18 zeigen. In 19 kennzeichnet jede durchgehende Linie den Fall, wenn die Signalausbreitungsverzögerungszeit die mittlere ist, kennzeichnet jede gestrichelte und jede gepunktete Linie die Fälle, wenn die Signalausbreitungsverzögerungszeit die maximale bzw. die minimale ist und aus den oben beschriebenen Gründen verursacht wurde.
Es wird angenommen, daß sich das Reihenadressensignal ADR0 und das Steuersignal CMD0 an den Ausgängen der Puffergatter 12A bzw. 12B zu einer Zeit T1 gleichzeitig verändern. Die Vorderflanken der Reihenadresse ADR1 am Dateneingang des Reihenadressenregisters 11 und des Steuersignals AS1 als Strobe-Signal nahe des Takteingangs CK des Reihenadressenregisters 11 sind ab der Zeit T1 verzögert, wie in 19 gezeigt.
In dem Fall, wenn die Signalausbreitungsverzögerungszeit zu dem Dateneingang des Reihenadressenregisters 11 am größten ist und die Signalausbreitungsverzögerungszeit zu dem Takteingang CK des Reihenadressenregisters 11 am kleinsten ist, ist es erforderlich, um Reihenadressen in dem Reihenadressenregister 11 ohne Fehler zu halten, das Steuersignal AS1 um eine Zeit TD1, die in 19 gezeigt ist, in einer Zeitlagenerzeugungsschaltung 14 zu verzögern, um ein Strobe-Signal AS2 zu erzeugen und dieses für den Takteingang CK des Reihenadressenregisters 11 vorzusehen.
Die Ausgabe des Reihenadressenregisters 11 wird über eine Komplementärsignalerzeugungsschaltung 15 und einen Vordecodierer 16 für einen Wortdecodierer 17 vorgesehen. Diese Komplementärsignalerzeugungsschaltung 15, der Vordecodierer 16 und der Wortdecodierer 17 bilden einen Reihen adressendecodierer. Der Wortdecodierer 17 ist längs einer Seite eines Speicherblocks in einem Speicherkernblock 18A gebildet, und der Wortdecodierer 17 ist in der Nähe einer Seite eines Chips angeordnet. Da die Anzahl von Ausgangsleitungen der Komplementärsignalerzeugungsschaltung 15 doppelt so groß wie jene von Eingangsleitungen ist, sind die Schaltungen 15 und 16 in der Nähe des Wortdecodierers 17 gebildet, um die Länge von vielen Leitungen zu verringern. Da ein Speicherkernblock 18B gebildet ist, um zu dem Speicherkernblock 18A symmetrisch zu sein, und ein Wortdecodierer in dem Speicherkernblock 18B in der Nähe der gegenüberliegenden Seite des Chips gebildet ist, ist das Reihenadressenregister 11 in der Nähe des Mittelpunktes zwischen den Speicherkernblöcken 18A und 18B gebildet.
Deshalb ist die Verdrahtung von dem Reihenadressenregister 11 bis zu der Komplementärsignalerzeugungsschaltung 15 lang.
Speicherzellen (nicht gezeigt) in einer Reihe sind mit jeder Wortleitung WL gekoppelt, die in 18 mit gepunkteten Linien gekennzeichnet ist, und die Wortleitungen sind mit dem Ausgang des Wortdecodierers 17 verbunden. Speicherzellen (nicht gezeigt) in einer Spalte sind mit Bitleitungen BL und *BL verbunden, die mit einer Schaltung 19, die einen Leseverstärker enthält, einer Vorladeschaltung und einem Spaltengatter verbunden sind. Speicherzellen in einer Reihe werden mit einer Aktivierungswortleitung selektiert, und ihr Inhalt wird auf Bitleitungen gelesen. Da der Wortdecodierer 17 mit einer Logikgatterschaltung für jede Wortleitung WL versehen ist, ist es nicht zulässig, andere Schaltungen in diesem Schaltungsbereich anzuordnen. Falls eine zeitliche Versetzung zwischen den Flanken des Eingangssignals für den Wortdecodierer 17 vorhanden ist, wird für einen Moment eine falsche Wortleitung selektiert.
Um die Ausgabezeitlage des Wortdecodierers 17 zu gewährleisten, wird deshalb die Zeitlage der Ausgabe PDA0 des Vordecodierers 16 in der vorhergehenden Stufe gesichert. Ein Signal S1 auf derselben Leitung des Steuersignals AS1 wird nämlich in einer Zeitlagenerzeugungsschaltung 20 verzögert, um ein Strobe-Signal S2 zu erzeugen, und dieses Signal wird für den Vordecodierer 16 vorgesehen.
Die Ausgabe ADR2 des Reihenadressenregisters 11, die Eingabe ADR3 der Komplementärsignalerzeugungsschaltung 15, die Ausgabe CADR0 der Schaltung 15 und die Eingabe CADR1 des Vordecodierers 16 werden nacheinander verzögert, wie in 19 gezeigt.
Gemäß der obigen Beschreibung ist es in dem Fall, wenn die Signalausbreitungsverzögerungszeit zu dem Dateneingang des Vordecodierers 16 am größten ist und die Signalausbreitungsverzögerungszeit zu dem Strobe-Signal-Eingang des Vordecodierers 16 am kleinsten ist, nötig, um eine zeitliche Versetzung des Ausgangssignals PDA0 des Vordecodierers 16 zu verhindern, das Signal S1 um eine Zeit TD2, die in 19 gezeigt ist, in einer Zeitlagenerzeugungsschaltung 20 zu verzögern, um ein Strobe-Signal S2 zu erzeugen und dieses für den Strobe-Signal-Eingang des Vordecodierers 16 vorzusehen. Die Ausgabe PDA0 des Vordecodierers 16 verändert sich bei der Vorderflanke des Strobe-Signals S2, wie es in 19 gezeigt ist.
Da jedoch die Zeit ab einer Veränderung des Reihenadressensignals von A8 bis A15 bis zu einer Veränderung des Signals auf einer selektierten Wortleitung WL auf Grund der Verzögerungszeiten TD1 und TD2 in den Zeitlagenerzeugungsschaltungen 14 und 20 lang wird, wird die Hochgeschwindigkeitsoperation des Speichers 10 behindert.
Andererseits ist in Speichervorrichtungen zur Verwendung in tragbaren elektronischen Vorrichtungen ein niedriger Energieverbrauch erforderlich.
Indessen ist ein synchroner DRAM mit einer Vielzahl von Bänken versehen, wodurch ein Hochgeschwindigkeitszugriff ermöglicht wird, wobei Bänke bei jedem Taktimpuls umgeschal tet werden und die Bänke parallel betrieben werden. Um diesen Parallelbetrieb möglich zu machen, sind Verriegelungsschaltungen für jeweilige Wortleitungen in der Ausgangsstufe in Wortdecodiererschaltungen verbunden, für die Signale vorgesehen werden, die durch das Vordecodieren der Reihenadressen erhalten werden.
20 zeigt eine Schaltung für eine Wortleitung, die ein Teil eines Wortdecodierers ist.
Eine Wortdecodierschaltung 60 ist ein NAND-Gatter, in dem NMOS-Transistoren 61 und 62 seriell verbunden sind, und vordecodierte Signale SS1 und SS2 werden für Gateelektroden der NMOS-Transistoren 61 bzw. 62 vorgesehen. Um eine Wortleitung WL zu selektieren, werden die vordecodierten Signale SS1 und SS2 auf high gesetzt, wodurch das Signal SS3 low wird. Das Signal SS3 wird in einer Verriegelungsschaltung 70 gehalten, und ein Signal SS4, das durch Invertieren des Signals SS3 erzeugt wird, wird von der Verriegelungsschaltung 70 ausgegeben.
In der Verriegelungsschaltung 70 sind Inverter 71 und 72 in Ringform verbunden, und ein NMOS-Transistor 73 zum Setzen ist zwischen dem Ausgang des Inverters 72 und dem Erdpotential verbunden, und ein NMOS-Transistor 74 zum Zurücksetzen ist zwischen dem Ausgang des Inverters 71 und dem Erdpotential verbunden.
Die Treibkapazität des Signals SS4 wird durch einen Treiber 80 verstärkt, um die Wortleitung WL zu betreiben.
Da eine Speichervorrichtung in Einheiten von einem Block aktiviert wird, wird ein Wortrücksetzsignal WRST für alle Verriegelungsschaltungen in einem aktivierten Speicherblock gemeinsam vorgesehen, wenn ein Zugriff beendet ist, um den Energieverbrauch zu reduzieren, wodurch der NMOS-Transistor 74 eingeschaltet wird und das Signal SS4 und die Wortleitung WL low werden.
Um vor dem Versand von Speichern einen Beschleunigungstest bei hoher Temperatur in einem Zustand auszuführen, wenn alle Wortleitungen high sind, werden Signalleitungen eines Mehrfachselektionssignals WMSEL mit allen Verriegelungsschaltungen in allen Wortdecodierern gemeinsam verbunden. Bei dem Test werden die Mehrfachselektionssignale WMSEL auf high gesetzt, und der NMOS-Transistor 73 wird eingeschaltet, um zu bewirken, daß die Eingabe des Inverters 71 low und die Ausgabe SS4 high wird.
21 zeigt eine Struktur der Verriegelungsschaltung 70 von 20.
Der Inverter 71 ist so, daß ein PMOS-Transistor 711 und ein NMOS-Transistor 712 zwischen den Energiequellenpotentialen VDD und VSS seriell verbunden sind, und die beiden Gateelektroden sind gemeinsam verbunden, um das Signal SS3 zu empfangen. Ähnlich ist der Inverter 72 so, daß ein PMOS-Transistor 721 und ein NMOS-Transistor 722 seriell verbunden sind, und die beiden Gateelektroden sind gemeinsam verbunden, um das Signal SS4 zu empfangen.
Wenn das Signal SS3 low ist, ist der PMOS-Transistor 711 ein und der NMOS-Transistor 712 aus. Falls in diesem Zustand das Wortleitungsrücksetzsignal WRST auf high gesetzt wird, wird ein NMOS-Transistor 74 eingeschaltet, und ein Durchgangsstrom fließt von dem Energiequellenpotential VDD durch den PMOS-Transistor 711 und den NMOS-Transistor 74 zu dem Energiequellenpotential VSS. Wenn das Signal SS4 low wird, werden der PMOS-Transistor 721 und der NMOS-Transistor 722 auf ein bzw. aus umgestellt, wird das Signal SS3 high und werden der PMOS-Transistor 711 und der NMOS-Transistor 712 aus- bzw. eingeschaltet, wodurch der Durchgangsstrom verhindert wird. Da jedoch der Durchgangsstrom fließt, bis dieser Zustand hergestellt wird, wird sinnlos Energie verbraucht.
Falls das Mehrfachselektionssignal WMSEL bei dem obigen Beschleunigungstest bei hoher Temperatur in einem Zustand auf high verändert wird, wenn das Signal SS4 low ist, der PMOS-Transistor 721 ein und der NMOS-Transistor 722 aus ist, wird ähnlich bewirkt, daß ein Durchgangsstrom von dem Energiequellenpotential VDD durch den PMOS-Transistor 721 und den NMOS-Transistor 73 fließt und der Durchgangsstrom anhält, bis das Signal SS4 auf high verändert wird und der PMOS-Transistor 721 ausgeschaltet wird. Da in diesem Fall bewirkt wird, daß der Durchgangsstrom in jeder Verriegelungsschaltung 70 in einem Chip gleichzeitig fließt, kann er nicht ignoriert werden. Als nächstes kehrt das Mehrfachselektionssignal WMSEL auf low zurück. In diesem Zustand wird das Wortleitungsrücksetzsignal WRST in jeder Verriegelungsschaltung 70 in allen Speicherblöcken auf high verändert, wodurch ein Durchgangsstrom in jeder Verriegelungsschaltung fließt, wobei er durch den PMOS-Transistor 711 und den NMOS-Transistor 74 hindurchtritt. Deshalb kann der Durchgangsstrom nicht ignoriert werden. Aus diesem Grund wird ein Beschleunigungstest bei hoher Temperatur ungenau werden.
Da andererseits eine Verriegelungsschaltung 70 für jede Wortleitung vorgesehen ist, ist der Belegungsbereich der Verriegelungsschaltungen begrenzt.
22 zeigt Layoutmuster eines Diffusionsbereichs und einer Polysiliziumverdrahtungsschicht von zwei benachbarten Verriegelungsschaltungen. In 22 ist das Muster einer Metallverdrahtungsschicht nicht gezeigt, um Komplikationen zu vermeiden. 23 ist ein Schaltungsdiagramm, in dem zum besseren Verstehen des Musters von 22 Transistoren in Entsprechung zu dem Layoutmuster von 22 angeordnet sind.
Um den Belegungsbereich der Verriegelungsschaltungen zu reduzieren und deren Breite einzuengen, sind eine PMOS-Transistorgruppe 70P und eine NMOS-Transistorgruppe 70N separat voneinander angeordnet, und ferner sind die PMOS-Transistorgruppe 70P und die NMOS-Transistorgruppe 70N längs der Wortleitungsrichtung in einer Bandform angeordnet. In 22 sind 721P und 711P ein p-Typ-Diffusionsbereich der PMOS-Transistoren 721 bzw. 711, während 712N, 722N, 74N und 73N ein n-Typ-Diffusionsbereich der NMOS-Transistoren 712, 722, 74 bzw. 73 sind. Die schraffierten Bereiche kennzeichnen Polysiliziumverdrahtungen, und kleine Rechtecke sind Kontaktlöcher zwischen Schichten. Hinsichtlich der Verdrahtungen von gepunkteten Mustern dient die Verdrahtung auf der Seite der Transistorgruppe 70P zum Anwenden eines Energiequellenpotentials VDD auf die N-Mulde, und die Verdrahtung auf der Seite der Transistorgruppe 70N dient zum Anwenden eines Energiequellenpotentials VSS auf die P-Mulde.
Falls die Schaltung kompliziert wird und die Schaltungsbreite in der Spaltenrichtung verbreitert wird, indem Verriegelungsschaltungen mit Durchgangsstromverhinderungsmitteln versehen werden, wird die Wortleitungsteilung vergrößert und die Speicherzellendichte reduziert, wodurch eine Verringerung der Speicherkapazität oder eine Vergrößerung des Chipbereichs herbeigeführt wird, wobei die Breite in einer Spaltenrichtung verlängert wird.
Die DE 197 48 023 A1 offenbart eine Rücksetzverriegelungsschaltung 200, die jedoch zum Reduzieren einer Hochzieh-Möglichkeit durch eine extern angewendete Spannung Vpp vorgesehen ist, und nicht zum Halten eines selektierten Zustandes. Deshalb kann sie keine Verschachtelungsoperation in einer Mehrfachbankstrukur oder eine Mehrfachselektion bei einem Beschleunigungstest bei hoher Temperatur ausführen, während Wortleitungen auf H sind. Ferner fließt in 2 ein Durchgangsstrom zwischen Vpp und Vss, falls /RESET auf L gelangt, wenn die Transistoren N100-1 bis N100-n ein sind.
ZUSAMMENFASSUNG DER ERFINDUNG
Daher ist es eine Aufgabe der vorliegenden Erfindung, eine Speichervorrichtung mit einem Reihendecodierer mit reduzierter Zeitlagentoleranz für eine Operation mit höherer Geschwindigkeit vorzusehen.
Ein anderes Ziel der vorliegenden Erfindung ist es, eine Speichervorrichtung mit einem Reihendecodierer mit reduziertem Durchgangsstrom in Verriegelungsschaltungen vorzusehen, ohne deren Belegungsbereich auf einem Chip zu vergrößern.
Gemäß dem ersten Aspekt ist eine Speichervorrichtung vorgesehen, die umfaßt: ein Puffergatter mit einem Eingang, um eine Reihenadresse zu empfangen; ein Reihenadressenregister mit einem Dateneingang, der mit einem Ausgang des Puffergatters gekoppelt ist, und einem Takteingang; eine Komplementärsignalerzeugungsschaltung mit einem Dateneingang, der mit einem Datenausgang des Reihenadressenregisters gekoppelt ist; einen Vordecodierer mit einem Dateneingang, der mit einem Datenausgang der Komplementärsignalerzeugungsschaltung gekoppelt ist; einen Wortdecodierer mit einem Dateneingang, der mit einem Datenausgang des Vordecodierers gekoppelt ist; eine Steuerschaltung zum Vorsehen eines Steuersignals; eine erste Zeitlagenerzeugungsschaltung zum Verzögern des Steuersignals, um ein erstes Strobe-Signal zu erzeugen, welches erste Strobe-Signal für den Takteingang des Reihenadressenregisters vorgesehen wird; und eine zweite Zeitlagenerzeugungsschaltung zum Verzögern des ersten Strobe-Signals, um ein zweites Strobe-Signal zu erzeugen, bei der eine Schaltung der stromabwärtigen Seite, die stromabwärts von dem Reihenadressenregister angeordnet ist, eine Strobe-Auswählschaltung hat, die in einem Datenstrom gekoppelt ist, zur Strobe-Auswahl ihrer Eingangsdaten als Reaktion auf das zweite Strobe-Signal.
Gemäß dem ersten Aspekt wird die Reihenadresse von dem Reihenadressenregister zu der Zeitlage der Aktivierung des 1. Strobe-Signals ausgegeben, und die Ankunft des Adressensignals am Dateneingang der Schaltung der stromabwärtigen Seite wird gemäß der frühen oder späten Ankunft des 1. Strobe-Signals am Takteingang des Reihenadressenregisters auf Grund der Varianz der Signalausbreitungsverzögerung früh oder spät erfolgen. Deshalb ist die Zeitlage in dem Fall gut, falls sich alle Signalkomponenten in der Schaltung der stromabwärtigen Seite verändert haben, wenn die Signalausbreitung zu dem Dateneingang dieser Schaltung die späteste (oder die früheste) ist und die Signalausbreitung zu dem Strobe-Signal-Eingang dieser Schaltung die späteste (oder die früheste) ist, wodurch eine Verringerung der Zeitlagentoleranz herbeigeführt wird. Dadurch kann die Zeit ab der Veränderung einer Reihenadresse bis zur Aktivierung der Wortleitung mehr als nach Stand der Technik verkürzt werden, und eine Operation einer Speichervorrichtung mit höherer Geschwindigkeit kann erreicht werden.
Gemäß einem Aspekt der Erfindung ist diese durch die Merkmale des Anspruchs 1 definiert.
Da gemäß dem Aspekt der vorliegenden Erfindung der zweite MOS-Transistor ausgeschaltet ist, falls der erste MOS-Transistor eingeschaltet ist, wird ein Durchgangsstrom durch den zweiten MOS-Transistor verhindert, wodurch der Energieverbrauch verringert wird.
Da ferner zu dieser Logikgatterschaltung nur der zweite MOS-Transistor hinzugefügt wird, wird verhindert, daß der Belegungsbereich auf einem Chip vergrößert wird.
Andere Aspekte, Ziele und die Vorteile der vorliegenden Erfindung gehen aus der folgenden eingehenden Beschreibung in Verbindung mit den beiliegenden Zeichnungen hervor.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
1 ist ein schematisches Diagramm, das eine Schaltung eines Reihenadressensystems in einer Speichervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt;
2 ist ein schematisches Diagramm, das ein Strukturbeispiel eines Teils der Schaltung von 1 zeigt;
3 enthält Zeitdiagramme, die Operationen der Schaltung von 1 zeigen;
4 ist ein schematisches Diagramm, das eine Schaltung eines Reihenadressensystems in einer Speichervorrichtung gemäß der zweiten Ausführungsform der vorliegenden Erfindung zeigt;
5 ist ein schematisches Diagramm, das ein Strukturbeispiel eines Teils der Schaltung von 4 zeigt;
6 ist ein schematisches Diagramm, das eine Schaltung eines Reihenadressensystems in einer Speichervorrichtung gemäß der dritten Ausführungsform der vorliegenden Erfindung zeigt;
7 ist ein schematisches Diagramm, das ein Strukturbeispiel eines Teils der Schaltung von 6 zeigt;
8 ist ein schematisches Diagramm, das eine Schaltung eines Reihenadressensystems in einer Speichervorrichtung gemäß der vierten Ausführungsform der vorliegenden Erfindung zeigt;
9 ist ein schematisches Diagramm, das ein Strukturbeispiel eines Teils der Schaltung von 8 zeigt;
10 ist ein schematisches Diagramm, das eine Schaltung, die 9 entspricht, einer Speichervorrichtung gemäß der fünften Ausführungsform der vorliegenden Erfindung zeigt;
11 ist ein schematisches Blockdiagramm eines synchronen DRAM gemäß der sechsten Ausführungsform der vorliegenden Erfindung;
12 ist ein schematisches Diagramm, das einen Teil für eine Wortleitung eines Wortdecodierers von 11 zeigt;
13 ist ein Diagramm, das ein Strukturbeispiel einer Verriegelungsschaltung von 12 zeigt;
14 ist ein Layoutmusterdiagramm eines Diffusionsbereichs und einer Polysiliziumverdrahtungsschicht, das zwei Verriegelungsschaltungen von 12 enthält;
15 ist ein Schaltungsdiagramm, in dem Transistoren entsprechend dem Layoutmuster von 14 angeordnet sind;
16 ist ein schematisches Diagramm, das einen Teil für eine Wortleitung eines Wortdecodierers gemäß der siebten Ausführungsform der vorliegenden Erfindung zeigt;
17 ist ein Diagramm, das ein Strukturbeispiel der Verriegelungsschaltung von 16 zeigt;
18 ist ein schematisches Diagramm, das eine Schaltung eines Reihenadressensystems in einer Speichervorrichtung nach Stand der Technik zeigt;
19 enthält Zeitdiagramme, die Operationen der Schaltung von 18 zeigen;
20 ist ein Diagramm, das einen Teil für eine Wortleitung eines Wortdecodierers nach Stand der Technik zeigt;
21 ist ein Diagramm, das ein Strukturbeispiel nach Stand der Technik der Verriegelungsschaltung von 20 zeigt;
22 ist ein schematisches Diagramm, das ein Layoutmuster eines Diffusionsbereichs und einer Polysiliziumverdrahtungsschicht zeigt, das zwei Verriegelungsschaltungen von 21 enthält; und
23 ist ein Schaltungsdiagramm, in dem Transistoren entsprechend dem Layoutmuster von 22 angeordnet sind.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
Unter Bezugnahme auf die Zeichnungen, in denen gleiche Bezugszeichen gleiche oder entsprechende Teile über mehrere Ansichten hinweg bezeichnen, werden nun unten bevorzugte Ausführungsformen der vorliegenden Erfindung beschrieben.
Erste Ausführungsform
1 zeigt die schematische Struktur der Schaltung eines Reihenadressensystems in einer Speichervorrichtung 10A, die zum Beispiel ein synchroner DRAM ist. Die Beschreibung bezüglich desselben Teils wie bei 18 wird weggelassen.
In der Schaltung ist der Ausgang einer Zeitlagenerzeugungsschaltung 14 mit dem Eingang einer Zeitlagenerzeugungsschaltung 20A verbunden. Zusätzlich wird ein Bankselektionssignal BNK0, das in einem Bankadressenregister (nicht gezeigt) gehalten wird, für die Zeitlagenerzeugungsschaltung 20A vorgesehen. Das Signal BNK0 soll 18A von den Speicherkernblöcken 18A und 18B selektieren.
Alle anderen Punkte sind dieselben wie bei 18. 2 zeigt ein Strukturbeispiel eines Teils der Schaltung von 1.
Die Zeitlagenerzeugungsschaltung 14 umfaßt vierstufige Basisverzögerungsschaltungen, und in jeder von ihnen ist der Ausgang des Inverters 141 mit der CR-Integrationsschaltung verbunden, die aus einem Widerstand 142 und einem Kondensator 143 gebildet ist. Der Kondensator 143 ist zum Beispiel solch ein MOS-Kondensator, bei dem die Source eines NMOS-Transistors mit dessen Drain kurzgeschlossen ist und mit einer Erdleitung verbunden ist.
In der Zeitlagenerzeugungsschaltung 20A ist eine zweistufige Basisverzögerungsschaltung mit dem Ausgang eines UND-Gatters 201 verbunden, und die oben erwähnten Signale S1 und BNK0 werden für das UND-Gatter 201 vorgesehen.
Eine Komplementärsignalerzeugungsschaltung 15 ist mit einem Inverter für jedes Ausgangsbit des Reihenadressenregisters 11 versehen, deshalb ist deren Konstruktion einfach, und deren Eingabe und Ausgabe wird für einen Vordecodierer 16 vorgesehen. In dem Vordecodierer 16 wird eine 7-Bit-Adresse durch 3-Bit-Decodierer 161, 162 und einen 2-Bit-Decodierer 163 decodiert, und die Ausgaben der Decodierer 161, 162 und 163 werden für eine Strobe-Schaltung 21 vorgesehen. Die Schaltung 21 ist aus zwanzig UND-Gattern 2101 bis 2120 gebildet, wobei die Ausgabe, die den Decodierern 161 bis 163 entspricht, für einen Eingang von ihnen vorgesehen wird, während ein Strobe-Signal S2 von der Zeitlagenerzeugungsschaltung 20A gemeinsam für deren anderen Eingang vorgesehen wird.
Als nächstes folgt eine Beschreibung der Operationen der ersten Ausführungsform, die so wie oben beschrieben konstruiert ist.
3 enthält Zeitdiagramme, die Operationen der Schaltung von 1 zeigen.
Die Reihenadresse von A8 bis A15 und das Steuersignal von *CS (* bedeutet, daß dessen Signal low-aktiv ist, und das gilt auch im folgenden), *RAS, *CAS, *WE und CKE, die von außerhalb kommen, werden durch Puffergatter 12A bzw. 12B in einen internen Signalpegel konvertiert und werden zu einer Reihenadresse ADR0 und einem Steuersignal CMD0. Es wird angenommen, daß diese Signale ADR0 und CMD0 an den Ausgängen der Puffergatter 12A bzw. 12B zu einer Zeit T1 gleichzeitig verändert werden.
Die Reihenadresse ADR0 wird zu dem Eingang des Reihenadressenregisters 11 als ADR1 ausgebreitet. Das Steuersignal CMD0 wird für die Steuerschaltung 13 vorgesehen, in der ein Steuersignal AS1, das dem Reihenadressen-Strobe-Signal RAS entspricht, für die Zeitlagenerzeugungsschaltung 14 vorgesehen wird. Die Zeitlagenerzeugungsschaltung 14 verzögert das Signal AS1 und sieht es als Strobe-Signal AS2 für einen Takteingang CK des Reihenadressenregisters 11 vor, der als Strobe-Signal-Eingang dient. Die Reihenadresse ADR1 wird in dem Reihenadressenregister 11 bei einem Anstieg des Strobe- Signals AS2 verriegelt, und das Register 11 gibt die verriegelte Adresse als ADR2 aus.
Die Reihenadresse ADR2 wird zu dem Eingang der Komplementärsignalerzeugungsschaltung 15 als ADR3 ausgebreitet, und ein komplementäres Signal CADR0 wird durch die Schaltung 15 erzeugt. Das komplementäre Signal CADR0 wird zu dem Eingang des Vordecodierers 16 als CADR1 ausgebreitet.
Andererseits wird das Strobe-Signal AS2 zu einem Eingang der Zeitlagenerzeugungsschaltung 20A als Signal S1 ausgebreitet.
In dem Fall, wenn das Bankselektionssignal BNK0 low ist, wird die Ausgabe des UND-Gatters 201 low, unabhängig von einer Veränderung des Signals S1. Dadurch werden alle Ausgangsbits des Vordecodierers 16 low, und in dem Speicherkernblock 18A wird keine Wortleitung selektiert, während in dem Speicherkernblock 18B eine Wortleitung selektiert wird.
In dem Fall, wenn das Bankselektionssignal BNK0 high ist, wird ein Strobe-Signal S2 erzeugt, wobei das Signal S1 verzögert wird. Als Reaktion auf das Signal S2, das auf high verändert wird, beginnen die Ausgaben der Decodierer 161 bis 163 durch die Strobe-Schaltung 21 hindurchzutreten, und deren Ausgabe wird als Signal PDA0 vorgesehen. Das Signal PDA0 wird für den Eingang des Wortdecodierers 17 als PDA1 vorgesehen, wodurch eine Wortleitung, die dem Signal PDA1 entspricht, durch den Wortdecodierer 17 selektiert wird.
In 3 sind Signale von dem obersten Ende bis zu dem komplementären Signal CADR1 jeweilig dieselben wie die entsprechenden Signale von 19.
Da sich die Reihenadresse ADR2 zu der Zeitlage der Vorderflanke des Strobe-Signals AS2 verändert, erfolgt die Ankunft des komplementären Signals CADR1 am Vordecodierer 16 früh oder spät jeweilig in Übereinstimmung mit einer frühen oder späten Ankunft des Signals S1 an der Zeitlagenerzeugungsschaltung 20A, was auf die Ursache zurückzuführen ist, die bezüglich des Hintergrundes der Erfindung beschrieben wurde. Deshalb ist die Zeitlage in dem Fall gut, falls alle Ausgangssignalkomponenten des Vordecodierers 16 verändert worden sind, wenn die Signalausbreitung zu dem Dateneingang des Vordecodierers 16 die späteste (oder die früheste) ist und die Signalausbreitung zu dem Strobe-Signal-Eingang des Vordecodierers 16 die späteste (oder die früheste) ist. Somit wird ein Strobe-Signal S2 erzeugt, wobei das Signal S1 in der Zeitlagenerzeugungsschaltung 20A um eine Zeit TD3, die in 3 gezeigt ist, verzögert wird, und das Signal S2 wird für den Strobe-Signal-Eingang des Vordecodierers 16 vorgesehen.
Dadurch wird der Übergangspunkt des Strobe-Signals S2 um eine Zeit ΔTD = T3 – T3A gegenüber dem Fall von 19 vorverlegt, und die Zeit ab einer Veränderung der Reihenadresse bis zu einem Anstieg der Wortleitung wird mehr als nach Stand der Technik verkürzt, woraus eine Hochgeschwindigkeitsoperation der Speichervorrichtung 10A resultiert.
Zweite Ausführungsform
4 zeigt eine schematische Struktur einer Schaltung eines Reihenadressensystems in einer Speichervorrichtung 10B gemäß der zweiten Ausführungsform der vorliegenden Erfindung.
In der Schaltung wird die Zeitlageneinstellung am Ausgang der Komplementärsignalerzeugungsschaltung 15A anstelle der Zeitlageneinstellung am Ausgang des Vordecodierers 16A ausgeführt. Die Schaltung 15A ist in der Ausgangsstufe, wie in 5 gezeigt, mit einer Strobe-Schaltung 21A versehen, die aus UND-Gattern 2101 bis 2116 gebildet ist. Jedes der komplementären Signale in der vorhergehenden Stufe wird für jeden Eingang auf einer Seite der UND-Gatter 2101 bis 2116 vorgesehen, und ein Strobe-Signal S2 von der Zeitlagenerzeugungsschaltung 20A wird gemeinsam für deren Eingänge auf der anderen Seite vorgesehen, wodurch es nicht nötig ist, den Vordecodierer 16A mit der Strobe-Schaltung 21 zu versehen.
Da die Komplementärsignalerzeugungsschaltung 15A in der Nähe des Vordecodierers 16A gebildet ist, kann ein Effekt erreicht werden, der fast derselbe wie jener der ersten Ausführungsform ist. Da die Anzahl von UND-Gattern der Strobe-Schaltung 21A kleiner als die der Strobe-Schaltung 21 von 2 ist, wird zusätzlich die Struktur weiter vereinfacht.
Dritte Ausführungsform
6 zeigt die schematische Struktur einer Schaltung eines Reihenadressensystems in einer Speichervorrichtung 10C gemäß der dritten Ausführungsform der vorliegenden Erfindung.
In der Schaltung wird die Zeitlageneinstellung an den Ausgängen des Wortdecodierers 17 anstelle der Zeitlageneinstellung am Ausgang des Vordecodierers 16A oder der Komplementärsignalerzeugungsschaltung 15 ausgeführt.
Der Wortdecodierer 17 ist, wie in 7 gezeigt, aus UND-Gattern 1701 bis 1732 gebildet, von denen jedes verbunden ist, um eine verschiedene Kombination von einer Ausgangskomponente des 3-Bit-Decodierers 162 und einer Ausgangskomponente des 2-Bit-Decodierers 163 zu empfangen. Ferner sind die UND-Gatter 1701 bis 1732 verbunden, um die Strobe-Signale S4 von der Zeitlagenerzeugungsschaltung 20A gemeinsam zu empfangen.
Der Speicherkernblock 18A hat acht Speicherblöcke, die durch jeweilige Speicherblockselektionssignale BLK0 bis BLK7 selektiert werden, die Ausgaben des 3-Bit-Decodierers 162 sind. Das Speicherblockselektionssignal BLK0 wird nur dann high, wenn der Speicherblock selektiert wird, der dem Wortdecodierer 17 entspricht. Das Speicherblockselektionssignal BLK0 und das Bankselektionssignal BNK0 werden für das UND-Gatter 201 in der Zeitlagenerzeugungsschaltung 20A vorgesehen.
Hinsichtlich der anderen Speicherblöcke (nicht gezeigt) ist eine Ähnlichkeit mit dem oben beschriebenen vorhanden.
Obwohl es erforderlich ist, ein Strobe-Signal S4 für den Wortdecodierer 17 vorzusehen, ist es nicht notwendig, das Speicherblockselektionssignal BLK0 für den Wortdecodierer 17 vorzusehen, wobei das Speicherblockselektionssignal BLK0 für die Zeitlagenerzeugungsschaltung 20A vorgesehen wird. Demzufolge ist die Struktur des Wortdecodierers 17 dieselbe wie die des Wortdecodierers von 1 (im Fall von 1 wird BLK0 anstelle von S4 vorgesehen), und deren Komplikation kann vermieden werden. Es ist nicht erforderlich, die Schaltung 15 oder 16A mit einer Strobe-Schaltung zu versehen.
Da gemäß der dritten Ausführungsform die Zeitlage der Ausgabe des Wortdecodierers 17 direkt eingestellt wird, ist es möglich, sicherer als in den ersten und zweiten Ausführungsformen zu verhindern, daß die Ausgabe des Wortdecodierers für einen Moment fehlerhaft ist.
Vierte Ausführungsform
8 zeigt die schematische Struktur einer Schaltung eines Reihenadressensystems in einer Speichervorrichtung 10E gemäß der vierten Ausführungsform der vorliegenden Erfindung, und 9 zeigt ein Strukturbeispiel eines Teils der Schaltung von 8.
In der Schaltung wurde ferner eine Zeitlagenerzeugungsschaltung 20B zu der Struktur von 1 hinzugefügt. Ein Strobe-Signal S4 wird durch die Zeitlagenerzeugungsschaltung 20B erzeugt, wobei die Ausgabe S2 der Zeitlagenerzeugungsschaltung 20A verzögert wird, und das Strobe-Signal S4 wird wie im Fall von 7 für den Wortdecodierer 17 vorgesehen.
In der Zeitlagenerzeugungsschaltung 20B ist ein Eingang eines NAND-Gatters 202 mit dem Ausgang einer Basisverzögerungsschaltung verbunden, für die ein Strobe-Signal S2 vorgesehen wird. Für den anderen Eingang des NAND-Gatters 202 ist das Speicherblockselektionssignal BLK0 von dem Vordecodierer 16 vorgesehen.
Die Verzögerungszeit in der Zeitlagenerzeugungsschaltung 20B entspricht der vergleichsweise kurzen Signalausbreitungsverzögerungszeit von dem Vordecodierer 16 zu dem Wortdecodierer 17. Deshalb ist die Struktur der Zeitlagenerzeugungsschaltung 20B mit einer Stufe der Basisverzögerungsschaltung einfach, und die Schaltung 20B kann in der Nähe des entsprechenden Wortdecodierers angeordnet werden. Zeitlagenerzeugungsschaltungen, deren Struktur dieselbe wie jene der Schaltung 20B ist, sind mit der Schaltung 20B kaskadiert, und sie sind in der Nähe der jeweiligen Wortdecodierer gebildet, die in der Nähe von jeweiligen Speicherblöcken (nicht gezeigt) angeordnet sind. Die Speicherblockselektionssignale BLK2 bis BLK7 werden für die jeweiligen Zeitlagenerzeugungsschaltungen vorgesehen, während deren Ausgaben für die jeweiligen Wortdecodierer so wie in 9 vorgesehen sind.
Fünfte Ausführungsform
10 zeigt eine Schaltung, die 9 entspricht, einer Speichervorrichtung gemäß der fünften Ausführungsform der vorliegenden Erfindung.
Die Speichervorrichtung ist zum Beispiel ein synchroner DRAM und ist mit einer Vielzahl von Bänken versehen.
Bei einer Mehrfachbankstruktur werden, wenn Bänke umgeschaltet werden, Prozesse in Bänken vor und nach dem Umschalten parallel ausgeführt. Deshalb wird eine Operation mit höherer Geschwindigkeit ermöglicht.
In der Schaltung von 10 werden NAND-Gatter 2201 bis 2232 in dem Wortdecodierer 17A anstelle der UND-Gatter 1701 bis 1732 von 9 verwendet. Diese Schaltung ist ferner mit RS-Flipflops 2301 bis 2332 versehen, die den jeweiligen Ausgängen der NAND-Gatter 2201 bis 2232 entsprechen. Die Ausgaben der NAND-Gatter 2201 bis 2232 werden für die jeweiligen Setzeingänge der RS-Flipflops 2301 bis 2332 vorgesehen. Ein Wortleitungsrücksetzsignal WLRST von der Steuerschaltung 13 von 8 wird gemeinsam für die Rücksetzeingänge der RS-Flipflops 2301 bis 2332 vorgesehen. Der Rest der Struktur ist derselbe wie bei 9.
In dem Zustand, nachdem die RS-Flipflops 2301 bis 2332 durch einen negativen Impuls des Wortleitungsrücksetzsignals WLRST zurückgesetzt worden sind, wird ein negativer Impuls von einem selektierten der NAND-Gatter 2201 bis 2232 ausgegeben, um das entsprechende der RS-Flipflops 2301 bis 2332 zu setzen.
Durch das Halten der Ausgaben der NAND-Gatter 2201 bis 2232 in den jeweiligen RS-Flipflops 2301 bis 2332 zu der Zeitlage eines Anstiegs des Strobe-Signals S4 wird es möglich, eine nächste Reihenadresse für eine andere Bank in dem Reihenadressenregister 11 zu halten. Deshalb wird eine Operation mit einer noch höheren Geschwindigkeit als in den ersten bis vierten Ausführungsformen ermöglicht.
Sechste Ausführungsform
11 zeigt die schematische Struktur eines synchronen DRAN gemäß der sechsten Ausführungsform der vorliegenden Erfindung. Jeder der schraffierten Bereiche zeigt eine Leseverstärkerreihe.
In dem synchronen DRAN sind ein Spaltendecodierer 40 und eine Lesepufferschaltung 41 so angeordnet, daß Bänke 0 bis 3 zwischen ihnen positioniert sind.
Die Bank 0 ist mit Leseverstärkerreihen 42 bis 44, einem Speicherblock 0 zwischen den Leseverstärkerreihen 42 und 43 und einem anderen Speicherblock 1 zwischen den Leseverstärkerreihen 43 und 44 versehen. Ein Wortdecodierer (WD) ist für jeden Speicherblock angeordnet. Zum Beispiel entspricht der Wortdecodierer 45 dem Speicherblock 0. Der Speicherblock 1 ist derselbe wie der Speicherblock 0, außer der Speicherblockadresse. Diese sind hinsichtlich jeder der Bänke 1 bis 3 dieselben, außer der Bankadresse.
Eine Adresse ADDR von außerhalb wird über ein Puffergatter 46 für eine Signalpegelschnittstelle vorgesehen, um Pufferregister 47 und 48 zu adressieren. Das Chipselektionssignal *CS, das niedrige Adressen-Strobe-Signal *RAS, das Spaltenadressen-Strobe-Signal *CAS, das Schreibfreigabesignal *WE, das Taktfreigabesignal CKE und der Takt CLK, die von außerhalb sind, werden über ein Puffergatter 49 für eine Steuerschaltung 50 vorgesehen. Die Steuerschaltung 50 erzeugt verschiedene Steuersignale als Reaktion auf Befehle, wie etwa auf einen Aktivierungsbefehl, einen Lesebefehl, einen Schreibbefehl und so weiter, die durch Werte von Kombinationen der Steuersignale *CS, *RAS, *CAS, *WE und CKE definiert sind.
Als Reaktion auf die Ausgabe des Aktivierungsbefehls ACT bewirkt die Steuerschaltung 50, daß das Adressenpufferregister 47 eine Bankadresse, eine bankinterne Blockadresse und eine blockinterne Reihenadresse hält, wobei ein Verriegelungssignal für den Takteingang des Adressenpufferregisters 47 vorgesehen wird. Die Ausgabe des Adressenpufferregisters 47 wird durch einen Vordecodierer 51 vordecodiert und durch die Wortdecodierer, die einen Wortdecodierer 45 enthalten, weiter decodiert, wodurch bewirkt wird, daß ein Signal auf der selektierten Wortleitung WL in der selektierten Bank und dem selektierten Block ansteigt.
Mit diesem Anstieg wird der Speicherinhalt in einer Reihe längs der Wortleitung WL auf Bitleitungen ausgelesen, die eine Bitleitung BL enthalten, und durch Leseverstärkerreihen 42 und 43 verstärkt. Genauer gesagt, der Speicherinhalt von einer Speicherzelle MC wird zum Beispiel auf die Bitleitung BL ausgelesen und durch einen Leseverstärker 52 in der Leseverstärkerreihe 43 verstärkt.
Als Reaktion auf die Ausgabe des Lesebefehls READ bewirkt die Steuerschaltung 50, daß das Adressenpufferregister 48 eine Spaltenadresse hält, wobei ein Verriegelungssignal für den Takteingang des Adressenpufferregisters 48 vorgesehen wird. Die Ausgabe des Adressenpufferregisters 48 wird durch einen Spaltendecodierer 40 decodiert, und eines der Spaltengatter wird mit der selektierten Spaltenselektionsleitung eingeschaltet, wobei zum Beispiel CL aktiviert wird, wodurch die Daten auf der Bitleitung BL durch einen lokalen Datenbus LDB hindurchtreten, der längs der Leseverstärkerreihe 43 angeordnet ist, und durch einen globalen Datenbus GDB, in einer Richtung, die zu ihm orthogonal ist, und durch die Lesepufferschaltung 41 verstärkt werden. Die Ausgabe der Schaltung 41 wird als DATEN über eine E/A-Puffergatterschaltung 53 für eine Signalpegelschnittstelle entnommen.
Mehrfachselektionssignale WMSEL werden von der Steuerschaltung 50 für Wortdecodierer (WD) von 8 Blöcken gemeinsam vorgesehen, und Wortleitungsrücksetzsignale WRST1 bis WRST7 werden für diese jeweiligen Blöcke vorgesehen. Das Mehrfachselektionssignal WMSEL wird nur bei einem Beschleunigungstest bei hoher Temperatur aktiviert, wohingegen es während des Normalgebrauchs inaktiv ist.
12 zeigt eine Schaltung für eine Wortleitung, die ein Teil des Wortdecodierers 45 von 11 ist.
In einer Verriegelungsschaltung 70A ist der Ausgang eines NOR-Gatters 75 mit einem Eingang eines NOR-Gatters 76 verbunden, ist der Ausgang des NOR-Gatters 76 mit einem Eingang des NOR-Gatters 75 verbunden. Das Wortleitungsrücksetzsignal WRST0 und das Mehrfachselektionssignal WMSEL werden jeweilig für die anderen Eingänge der NOR-Gatter 75 und 76 vorgesehen.
Der Rest der Struktur ist derselbe wie in 20.
13 zeigt ein Strukturbeispiel der Verriegelungsschaltung 70A von 12.
In dem NOR-Gatter 75 ist ein PMOS-Transistor 74X zwischen einem PMOS-Transistor 711 und einer Verdrahtung mit einem Energiequellenpotential VDD verbunden. Die Gateelek trode des PMOS-Transistors 74X ist gemeinsam mit der Gateelektrode des NMOS-Transistors 74 verbunden, wobei das Wortleitungsrücksetzsignal WRST0 für die beiden Gateelektroden vorgesehen wird. In dem NOR-Gatter 76 ist ebenfalls ein PMOS-Transistor 73X zwischen dem PMOS-Transistor 721 und der Verdrahtung mit dem Energiequellenpotential VDD verbunden. Die Gateelektrode des PMOS-Transistors 73X ist gemeinsam mit der Gateelektrode des NMOS-Transistors 73 verbunden, wobei das Mehrfachselektionssignal WMSEL für die beiden Gateelektroden vorgesehen wird.
Der Rest der Struktur ist derselbe wie in 21.
Als nächstes folgt eine Beschreibung von Operationen der sechsten Ausführungsform, die so wie oben beschrieben konstruiert ist.
In 12 sind das Mehrfachselektionssignal WMSEL und das Wortleitungsrücksetzsignal WRST0 low, wenn sie inaktiv sind. In diesem Zustand fungiert jedes der NOR-Gatter 75 und 76 als Inverter.
Um die Wortleitung WL in dem Block 0 der Bank 0 von 11 zu selektieren, werden die vordecodierten Signale SS1 und SS2 von 12 auf high gesetzt, wodurch das Signal SS3 low und das Signal SS4 high wird. In diesen Zustand sind in 13 die PMOS-Transistoren 74X, 711, 73X und der NMOS-Transistor 722 ein, und die NMOS-Transistoren 712, 74, der PMOS-Transistor 721 und der NMOS-Transistor 73 sind aus. Die Treibkapazität des Signals SS4 wird durch einen Treiber 80 verstärkt, und es wird bewirkt, daß die Wortleitung WL ansteigt. Da der Zustand der Verriegelungsschaltung 70A gehalten wird, kann eine andere Adresse in einer anderen Bank in dem Pufferregister 47 bei dem nächster Anstieg des Taktes CLK gehalten werden, wodurch es möglich ist, parallele Zugriffe für eine Vielzahl von Bänken auszuführen.
Da nur der Block 0 aktiviert wird, wird das Wortleitungsrücksetzsignal WRST0, das gemeinsam für alle Verriegelungsschaltungen in dem Block 0 vorgesehen wird, um den Energieverbrauch zu reduzieren, auf high gesetzt, wenn ein Zugriff beendet wird, wodurch der NMOS-Transistor 74 von 13 eingeschaltet wird, und das Signal SS4 wird auf low verändert. Somit fallen die Wortleitungen WL ab. Da der PMOS-Transistor 74X zu derselben Zeit ausgeschaltet wird, zu der der NMOS-Transistor 74 eingeschaltet wird, wird verhindert, daß ein Durchgangsstrom von dem Energiequellenpotential VDD durch den PMOS-Transistor 711 und den NMOS-Transistor 74 zu dem Energiequellenpotential VSS fließt. Deshalb kann der Energieverbrauch bei normaler Verwendung reduziert werden. Der NMOS-Transistor 722 wird auf aus verändert, und der PMOS-Transistor 721 wird auf ein verändert, wodurch das Signal SS3 high wird. Dadurch wird der PMOS-Transistor 711 ausgeschaltet und der NMOS-Transistor 712 eingeschaltet. Als nächstes wird das Wortleitungsrücksetzsignal WRST0 auf low zurückgestellt.
Um vor dem Versand von Chips einen Beschleunigungstest bei hoher Temperatur auszuführen, wobei die Signale auf allen Wortleitungen ansteigen, wird eine Signalleitung des Mehrfachselektionssignals WMSEL mit allen Verriegelungsschaltungen in den Wortdecodierern gemeinsam verbunden. Bei diesem Test wird das Mehrfachselektionssignal WMSEL auf high gesetzt, wodurch der NMOS-Transistor 73 eingeschaltet und das Signal SS3 auf low verändert wird. Da der PMOS-Transistor 73X gleichzeitig ausgeschaltet wird, wird verhindert, daß ein Durchgangsstrom von dem Energiequellenpotential VDD durch den PMOS-Transistor 721 und den NMOS-Transistor 73 zu dem Energiequellenpotential VSS fließt. Der PMOS-Transistor 711 wird auf ein verändert, und der NMOS-Transistor 712 wird auf aus verändert, wodurch das Signal SS4 high wird und bewirkt wird, daß die Wortleitung WL ansteigt. Andererseits wird der PMOS-Transistor 721 ausgeschaltet und der NMOS-Transistor 722 eingeschaltet. Als nächstes wird das Mehrfachselektionssignal WMSEL auf low zurückgestellt.
In diesem Zustand werden die Wortleitungsrücksetzsignale WRST0 bis WRST7 auf high verändert, wodurch bewirkt wird, daß die Signale auf allen Wortleitungen abfallen. Mit dieser Operation wird der Durchgangsstrom in den Verriegelungsschaltungen durch die oben erwähnte Rücksetzoperation verhindert.
Solch eine Operation wird für alle Wortdecodierer gleichzeitig ausgeführt. Da jedoch der Durchgangsstrom verhindert wird, kann der Beschleunigungstest genauer ausgeführt werden, wobei die Umgebungstemperatur hoch eingestellt wird.
14 zeigt ein Layoutmuster eines Diffusionsbereichs und einer Polysiliziumverdrahtungsschicht von zwei benachbarten Verriegelungsschaltungen. In 14 ist kein Metallverdrahtungsschichtmuster gezeigt, um Komplikationen zu vermeiden. 15 zeigt ein Schaltungsdiagramm, in dem Transistoren zugunsten eines besseren Verstehens des Musters von 14 so angeordnet sind, um dem Layoutmuster von 14 zu entsprechen.
Um den Belegungsbereich der Verriegelungsschaltung 70A zu reduzieren, sind Transistoren bei der PMOS-Transistorgruppe 70P und der NMOS-Transistorgruppe 70N getrennt voneinander angeordnet, und ferner sind die Gruppen 70P und 70N längs der Wortleitungsrichtung angeordnet, wobei ihre Konturen bandförmig sind. Jede der PMOS-Transistorgruppe 70P und der NMOS-Transistorgruppe 70N ist mit einem Transistorarray in zwei Reihen und zwei Spalten versehen.
In 14 sind 721P, 73XP, 711P und 74XP p-Typ-Diffusionszonen der PMOS-Transistoren 721, 73X, 711 bzw. 74X, während 712N, 722N, 73N und 74N n-Typ-Diffusionszonen der NMOS-Transistoren 712, 722, 73 bzw. 74 sind. Die schraffierten Bereiche kennzeichnen Polysiliziumverdrahtungen, und kleine Rechtecke sind Kontaktlöcher zwischen Schichten. Bezüglich der Verdrahtungen von gepunkteten Mustern dient die Verdrahtung auf der Seite der Transistorgruppe 70AP zum Anwenden eines Energiequellenpotentials VDD auf die N-Mulde, und die Verdrahtung auf der Seite der Transistorgruppe 70AN dient zum Anwenden eines Energiequellenpotentials VSS auf die P-Mulde.
Durch einen Vergleich von 14 mit 22 wird deutlich, daß die Belegungsbereiche untereinander fast dieselben sind.
Mit der Speichervorrichtung gemäß der sechsten Ausführungsform kann der Durchgangsstrom verhindert werden, ohne den Belegungsbereich der Verriegelungsschaltung 70A zu vergrößern.
Siebte Ausführungsform
16 zeigt eine Schaltung für eine Wortleitung gemäß der siebten Ausführungsform der vorliegenden Erfindung, die ein Teil des Wortdecodierers ist.
In der Verriegelungsschaltung 70B werden NAND-Gatter 77 und 78 anstelle der NOR-Gatter 75 und 76 von 12 verwendet. *WRST0 und *WMSEL, die komplementäre Signale des Wortleitungsrücksetzsignals WRST0 und des Mehrfachselektionssignals WMSEL sind, werden für einen Eingang der NAND-Gatter 78 bzw. 77 vorgesehen. Das Mehrfachselektionssignal *WMSEL und das Wortleitungsrücksetzsignal *WRST0 sind high, wenn sie inaktiv sind, und in diesem Zustand fungiert jedes der NAND-Gatter 77 und 78 als Inverter.
Der Rest der Struktur ist derselbe wie bei 12.
17 zeigt ein Strukturbeispiel der Verriegelungsschaltung 70B von 16.
In dem NAND-Gatter 77 ist ein PMOS-Transistor 74A mit dem PMOS-Transistor 711 parallel verbunden, ist ein NMOS-Transistor 74AX zwischen dem NMOS-Transistor 712 und dem Energiequellenpotential VSS verbunden, und die Gateelektrode des PMOS-Transistors 74A ist gemeinsam mit der Gateelektrode des NMOS-Transistors 74AX verbunden. Das Mehrfachselektionssignal *WMSEL wird für diese beiden Gateelektroden vorgese hen. In dem NAND-Gatter 78 ist ebenfalls ein PMOS-Transistor 73A mit dem PMOS-Transistor 721 parallel verbunden, ist ein NMOS-Transistor 73AX zwischen dem NMOS-Transistor 722 und dem Energiequellenpotential VSS verbunden, und die Gateelektrode des PMOS-Transistors 73A ist gemeinsam mit der Gateelektrode des NMOS-Transistors 73AX verbunden. *WRST0 wird für diese beiden Gateelektroden vorgesehen.
Der Rest der Struktur ist derselbe wie bei 21.
Als nächstes folgt eine Beschreibung von Operationen der siebten Ausführungsform, die so wie oben beschrieben konstruiert ist.
Am Ende des Zugriffs wird das Wortleitungsrücksetzsignal *WRST0 auf low gesetzt, wodurch der PMOS-Transistor 73A eingeschaltet wird, und das Signal SS3 wird auf high verändert. Da der NMOS-Transistor 73AX gleichzeitig ausgeschaltet wird, wird verhindert, daß ein Durchgangsstrom von dem Energiequellenpotential VDD durch den PMOS-Transistor 73A und den NMOS-Transistor 722 zu dem Energiequellenpotential VSS fließt. Dadurch kann der Energieverbrauch bei normaler Verwendung reduziert werden. Das Signal SS4 wird auf low verändert, und es wird bewirkt, daß die Wortleitung WL abfällt. Als nächstes wird das Wortleitungsrücksetzsignal *WRST0 auf high zurückgestellt.
Bei einem Beschleunigungstest mit hoher Temperatur wird bewirkt, daß das Mehrfachselektionssignal *WMSEL low wird, wodurch der PMOS-Transistor 74A eingeschaltet wird, das Signal SS4 auf high verändert wird und die Wortleitung WL zum Ansteigen gebracht wird. Da der NMOS-Transistor 74AX zu derselben Zeit ausgeschaltet wird, wenn der PMOS-Transistor 74A eingeschaltet wird, wird verhindert, daß ein Durchgangsstrom von dem Energiequellenpotential VDD durch den PMOS-Transistor 74A und den NMOS-Transistor 712 zu dem Energiequellenpotential VSS fließt. Das Signal SS3 wird low, und als nächstes wird das Mehrfachselektionssignal *WMSEL auf high zurückgestellt.
In diesem Zustand wird das Wortleitungsrücksetzsignal *WRST0 auf low verändert, um ein Abfallen der Wortleitung WL zu bewirken. Mit dieser Operation kann der Durchgangsstrom in der Verriegelungsschaltung 70B durch die oben erwähnte Rücksetzoperation verhindert werden.
Solch eine Operation wird in jedem Wortdecodierer gleichzeitig ausgeführt, und da der Durchgangsstrom verhindert wird, kann der Beschleunigungstest bei hoher Temperatur genauer als nach Stand der Technik ausgeführt werden.
Obwohl bevorzugte Ausführungsformen der vorliegenden Erfindung beschrieben worden sind, versteht sich, daß die Erfindung nicht auf sie begrenzt ist und daß verschiedene Veränderungen und Abwandlungen vorgenommen werden können, ohne vom Grundgedanken und Schutzumfang der Erfindung abzuweichen.
Zum Beispiel können in 13 die Verbindungen der Signalleitungen von SS4 und WMSEL zu dem NOR-Gatter 76 gegeneinander ausgetauscht werden. Dasselbe gilt für die Verriegelungsschaltung 70B von 17.

Claims

Speichervorrichtung mit einem Wortdecodierer, welcher Wortdecodierer umfaßt: eine Wortdecodierschaltung (60) mit einem Ausgang, um ein Setzsignal (SS3) als Reaktion auf ein vordecodiertes Reihenadressensignal (SS1, SS2) vorzusehen; und eine Verriegelungsschaltung (70A, 70B), die zwischen dem Ausgang der Wortdecodierschaltung (60) und einer von Wortleitungen (WL) in einem Speicherzellenarray gekoppelt ist, bei der die Verriegelungsschaltung (70A, 70B) umfaßt: einen PMOS-Transistor (721, 711) und einen NMOS-Transistor (722, 712), die zwischen ersten und zweiten Energiequellenpotentialen (VDD, VSS) seriell verbunden sind; einen ersten MOS-Transistor (73, 74A), der mit einem des PMOS-Transistors (721, 711) oder NMOS-Transistors (722, 712) parallel verbunden ist; und einen zweiten MOS-Transistor (73X, 74A), der mit dem anderen des PMOS-Transistors (721, 711) oder NMOS-Transistors (722, 712) seriell verbunden ist, welcher zweite MOS-Transistor (73X, 74A) auf solch eine Weise betrieben wird, daß ein Ein/Aus-Zustand des zweiten MOS-Transistors entgegengesetzt zu dem des ersten MOS-Transistos ist, wobei ein Auswahlsignal (WMSEL, *WMSEL) an der Gate-Elektrode des ersten MOS-Transistors (73, 74A) vorgesehen ist.
Speichervorrichtung nach Anspruch 1, bei der der erste MOS-Transistor (73, 74A) ein NMOS-Transistor (722, 712) ist, der mit dem genannten NMOS-Transistor parallel verbunden ist, der zweite MOS-Transistor (73X, 74A) ein PMOS-Transistor ist, der mit dem genannten PMOS-Transistor (721, 711) seriell verbunden ist, und eine Gateelektrode des ersten MOS-Transistors (73, 74A) mit einer Gateelektrode des zweiten MOS-Transistors (73X, 74A) verbunden ist.
Speichervorrichtung nach Anspruch 2, bei der die Verriegelungsschaltung (70A oder 70B) ferner umfaßt: einen zweiten PMOS-Transistor (711, 721) und einen zweiten NMOS-Transistor (712, 722), in Reihe zwischen den ersten und dem zweiten Leistungsquellenpotential (VDD, VSS) verbunden; einen dritten MOS-Transistor (74, 73A), der parallel zu dem zweiten PMOS-Transistor oder dem zweiten NMOS-Transistor verbunden ist, einen vierten MOS-Transistor (74X, 73AX) der in Reihe mit dem anderen des zweiten PMOS-Transistors oder des zweiten NMOS-Transistors verbunden ist, wobei der vierte MOS-Transistor (74X, 73AX) so betätigt wird, daß ein EIN/AUS-Zustand des vierten MOS-Transistors (74X, 73AX) umgekehrt zudem des dritten MOS-Transistors (74, 73A) ist, wobei ein Rücksetzsignal an einer Gate-Elektrode des dritten MOS-Transistors (74, 73A) vorgesehen ist.
Speichervorrichtung nach Anspruch 2, bei der die Gateelektroden der ersten und zweiten MOS-Transistoren (73X, 74A) dafür ausgelegt sind, ein Rücksetzsignal zu empfangen, und Gateelektroden der PMOS- und NMOS-Transistoren, die seriell verbunden sind, dafür ausgelegt sind, das Setzsignal zu empfangen.
Speichervorrichtung mit einem Wortdecodierer, welcher Wortdecodierer umfaßt: eine Wortdecodierschaltung (60) mit einem Ausgang, um ein Setzsignal (SS3) als Reaktion auf ein vordecodiertes Reihenadressensignal (SS1, SS2) vorzusehen; und eine Verriegelungsschaltung (70A, 70B), die zwischen dem Ausgang der Wortdecodierschaltung (60) und einer von Wortleitungen (WL) in einem Speicherzellenarray gekoppelt ist, bei der die Verriegelungsschaltung (70A, 70B) umfaßt: ein erstes NOR-Gatter (75) mit einem ersten Eingang, der dafür ausgelegt ist, ein Rücksetzsignal zu empfangen, einem zweiten Eingang, der dafür ausgelegt ist, das Setzsignal zu empfangen, und einem Ausgang, der mit der genannten der Wortleitungen (WL) gekoppelt ist; und ein zweites NOR-Gatter mit einem ersten Eingang, der dafür ausgelegt ist, ein anderes Setzsignal zu empfangen, einem zweiten Eingang, der mit dem Ausgang des ersten NOR-Gatters gekoppelt ist, und einem Ausgang, der mit dem ersten Eingang des ersten NOR-Gatters (75) gekoppelt ist.
Speichervorrichtung nach Anspruch 5, bei der die Speichervorrichtung eine Vielzahl von Wortdecodierern umfaßt, die jeweils dieselbe Struktur wie der genannte Wortdecodierer haben, bei der der genannte Wortdecodierer (17) eine Vielzahl von Wortdecodierschaltungen umfaßt, die jeweils dieselbe Struktur wie die genannte Wortdecodierschaltung (60) haben, und eine Vielzahl von jeweiligen Verriegelungsschaltungen, die jeweils dieselbe Struktur wie die genannte Verriegelungsschaltung (70A, 70B) haben, welche Wortdecodierer ferner eine Mehrfachselektionsleitung umfassen, die mit dem ersten Eingang des zweiten NOR-Gatters in jeder der Verriegelungsschaltungen in jedem der genannten Wortdecodierer gekoppelt ist, zum gemeinsamen Vorsehen des genannten anderen Setzsignals.
Speichervorrichtung nach Anspruch 6, bei der jeder der genannten Wortdecodierer ferner eine individuelle RückSetzsignalleitung umfaßt, die mit dem ersten Eingang des ersten NOR-Gatters in jeder der Verriegelungsschaltungen in dem genannten der Wortdecodierer gekoppelt ist, zum gemeinsamen Vorsehen des Rücksetzsignals.
Speichervorrichtung nach Anspruch 6, bei der die Verriegelungsschaltung (70A, 70B) versehen ist mit einem PMOS-Transistor-Array in zwei Reihen und zwei Spalten und einem NMOS-Transistor-Array in zwei Reihen und zwei Spalten, welches PMOS-Transistor-Array und welches NMOS-Transistor-Array in einer Wortleitungsrichtung angeordnet sind, bei der jedes der ersten und zweiten NOR-Gatter mit zwei PMOS-Transistoren innerhalb des PMOS-Transistor-Arrays und zwei NMOS-Transistoren innerhalb des NMOS-Transistor-Arrays konstruiert ist.
Speichervorrichtung nach Anspruch 1, bei der der erste MOS-Transistor (73, 74A) ein PMOS-Transistor ist, der mit dem genannten PMOS-Transistor parallel verbunden ist, der zweite MOS-Transistor (73X, 74A) ein NMOS-Transistor ist, der mit dem genannten NMOS-Transistor seriell verbunden ist, und eine Gateelektrode des ersten MOS-Transistors (73, 74A) mit einer Gateelektrode des zweiten MOS-Transistors (73X, 74A) verbunden ist.
Speichervorrichtung nach Anspruch 9, bei der die Gateelektroden der ersten und zweiten MOS-Transistoren (73X, 74A) dafür ausgelegt sind, ein anderes Setzsignal zu empfangen, und Gateelektroden der PMOS- und NMOS-Transistoren, die seriell verbunden sind, dafür ausgelegt sind, das genannte Setzsignal zu empfangen.
Speichervorrichtung mit einem Wortdecodierer, welcher Wortdecodierer umfaßt: eine Wortdecodierschaltung (60) mit einem Ausgang, um ein Setzsignal (SS3) als Reaktion auf ein vordecodiertes Reihenadressensignal (SS1, SS2) vorzusehen; und eine Verriegelungsschaltung (70A, 70B), die zwischen dem Ausgang der Wortdecodierschaltung (60) und einer von Wortleitungen (WL) in einem Speicherzellenarray gekoppelt ist, bei der die Verriegelungsschaltung (70A, 70B) umfaßt: ein erstes NAND-Gatter mit einem ersten Eingang, der dafür ausgelegt ist, ein anderes Setzsignal zu empfangen, einem zweiten Eingang, der dafür ausgelegt ist, das genannte Setzsignal (SS3) zu empfangen, und einem Ausgang, der mit der genannten der Wortleitungen (WL) gekoppelt ist; und ein zweites NAND-Gatter mit einem ersten Eingang, der dafür ausgelegt ist, ein Rücksetzsignal zu empfangen, einem zweiten Eingang, der mit dem Ausgang des ersten NAND-Gatters gekoppelt ist, und einem Ausgang, der mit dem ersten Eingang des ersten NAND-Gatters gekoppelt ist.
Speichervorrichtung nach Anspruch 11, bei der die Speichervorrichtung eine Vielzahl von Wortdecodierern umfaßt, die jeweils dieselbe Struktur wie der genannte Wortdecodierer haben, bei der der genannte Wortdecodierer eine Vielzahl von Wortdecodierschaltungen umfaßt, die jeweils dieselbe Struktur wie die genannte Wortdecodierschaltung (60) haben, und eine Vielzahl von jeweiligen Verriegelungsschaltungen, die jeweils dieselbe Struktur wie die genannte Verriegelungsschaltung (70A, 70B) haben, welche Wortdecodierer ferner eine Mehrfachselektionsleitung umfassen, die mit dem ersten Eingang des ersten NAND-Gatters in jeder der Verriegelungsschaltungen in jedem der Wortdecodierer gekoppelt ist, zum gemeinsamen Vorsehen des anderen Setzsignals.
Speichervorrichtung nach Anspruch 12, bei der jeder der genannten Wortdecodierer ferner eine individuelle Rücksetzsignalleitung umfaßt, die mit dem ersten Eingang des zweiten NAND-Gatters in jeder der Verriegelungsschaltungen in dem genannten der Wortdecodierer gekoppelt ist, zum Vorsehen des Rücksetzsignals.