KR20000006546A - 로우디코더를갖는메모리장치 - Google Patents

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Abstract

로우 어드레스가 버퍼 게이트를 통해 로우 어드레스 레지스터(11)에 제공되고, 로우 어드레스 레지스터(11)의 출력이 상보 신호 생성 회로(15) 및 프리디코더(16)를 통해 워드 디코더(17A)에 제공된다. 한편, 액티브 커맨트의 발행에 대응하여 제어 신호 AS1이 지연 회로(14)를 통해 스트로브 신호 AS2로서 로우 어드레스 레지스터(11)의 클록 입력단 CK에 공급되며, 이 스트로브 신호 AS2는 타이밍 마진을 감소시키기 위해 타이밍 발생 회로(20A)를 통해 스트로브 신호 S2로서 프리디코더(16)의 스트로브 신호 입력단에 공급된다. 스트로브 신호 S2는 지연 회로(20B)를 통해 RS 플립플롭(2301∼2332) 또는 래치 회로를 갖는 워드 디코더(17A)의 스트로브 신호 입력단에 제공된다. 래치 회로는 각각 세트 입력과 리셋 입력이 있는 NOR 게이트와, 이 NOR 게이트의 출력을 수신하기 위해 결합된 입력단과 워드 디코더에서 모든 래치 회로에 공통인 다중 선택 신호를 수신하기 위한 다른 세트 입력이 있는 또 하나의 NOR 게이트를 구비한다.

Description

로우 디코더를 갖는 메모리 장치{MEMORY DEVICE HAVING ROW DECODER}
본 발명은 타이밍 마진과 관통 전류를 감소시킨 로우 디코더를 갖는 다이나믹 랜덤 액세스 메모리(DRAM) 등의 메모리 장치에 관한 것이다.
메모리 장치에서는 마이크로 프로세서 유닛(MPU)의 고속화에 따라 고속 동작이 요구되고 있다.
도 18은 종래의 메모리 장치(10)의 로우 어드레스 시스템 회로를 도시하고 있다. 도면 중의 N자형 굴곡선은 칩내의 장거리 배선을 도시하고 있다.
로우 어드레스 레지스터(11)의 데이터 입력단에는 외부로부터의 로우 어드레스 A8∼A15 가 신호 레벨 인터페이스용의 버퍼 게이트(12A)를 통해 제공되며, 또한 외부로부터의 칩 선택 신호 *CS( * 는 저레벨일 때 액티브인 것을 나타냄), 로우 어드레스 스트로브 신호 *RAS, 컬럼 어드레스 스트로브 신호 *CAS, 기록 인에이블 신호 *WE, 클록 인에이블 신호 CKE 및 클록 신호 CLK 가 버퍼 게이트(12B)를 통해 커맨트 디코더를 포함하는 제어 회로(13)에 공급되고, 각종 제어 신호를 생성한다. 예컨대, 각종 제어 신호 중 하나로서 액티브 커맨드의 발행에 대응하는 제어 신호 AS1 이 생성된다.
한편, 칩내의 장거리 배선의 신호 전달 지연 시간은 제조 프로세스의 편차에 의한 기생 저항 및 기생 용량의 편차, 사용된 전원 전압의 칩마다의 편차 및 온도의 변화 등에 의존한다. 또, 로우 어드레스 A8∼A15 에 대응하는 칩상의 패드로부터 로우 어드레스 레지스터(11)까지의 거리가 비트마다 상이하기 때문에 신호간에 스큐가 발생할 수 있다.
도 19는 도 18의 동작을 나타내는 타임 챠트이다. 도 19에 있어서, 각각의 실선은 신호 전달 지연이 평균적인 경우를 나타내며, 짧은 점선 및 긴 점선은 각각 상기 원인에 의해 신호 전달 지연 시간이 최대 및 최소인 경우를 나타낸다.
버퍼 게이트(12A, 12B)의 출력단에서의 로우 어드레스 신호 ADR0 및 제어 신호 CMD0 는 시점 T1에서 동시에 변화한다고 가정한다. 로우 어드레스 레지스터(11)의 데이터 입력단에서의 로우 어드레스 ADR1 및 로우 어드레스 레지스터(11)의 스트로브 신호 입력단으로서의 클록 입력단 CK 부근의 제어 신호 AS1의 전단 에지는도 19에 도시된 바와 같이 시점 T1 으로부터 지연된 신호가 된다.
로우 어드레스 레지스터(11)의 데이터 입력단에 대한 신호 전달 지연 시간이 최대로 되고, 로우 어드레스 레지스터(11)의 클록 입력 CK 에 대한 신호 전달 지연 시간이 최소인 경우에, 로우 어드레스 레지스터(11)에 로우 어드레스를 오류 없이 유지하기 위해서는 도 19에 도시된 지연 시간 TD1 만큼 제어 신호 AS1 지연시키고, 스트로브 신호 AS2를 타이밍 생성 회로(14)에서 생성하여, 이것을 로우 어드레스 레지스터(11)의 클록 입력 CK 에 제공할 필요가 있다.
로우 어드레스 레지스터(11)의 출력은 상보 신호 생성 회로(15)와 프리디코더(16)을 통해 워드 디코더(17)에 제공된다. 이들 상보 신호 생성 회로(15), 프리디코더(16) 및 워드 디코더(17)가 로우 어드레스 디코더를 구성한다. 워드 디코더(17)는 메모리 코어 블록(18A)의 하나의 메모리 블록의 한쪽을 따라 형성되며, 칩의 한쪽 부근에 위치한다. 상보 신호 생성 회로(15)는 출력선의 개수가 입력선의 개수의 2배이기 때문에, 많은 선의 길이를 감소시키기 위해 상보 신호 생성 회로(15) 및 프리디코더(16)가 워드 디코더(17)의 부근에 형성된다. 메모리 코어 블록(18B)이 메모리 코어 블록(18A)과 대칭적으로 형성되고 메모리 코어 블록(18B)의 워드 디코더가 칩의 반대측 부근에 형성되기 때문에, 로우 어드레스 레지스터(11)는 메모리 코어 블록(18A, 18B) 사이의 중간 부근에 형성된다.
그 때문에, 로우 어드레스 레지스터(11)로부터 상보 신호 생성 회로(15)까지의 배선이 길어지게 된다.
도 18에 점선으로 도시된 워드선 WL 에는 각각 메모리 셀(도시 안됨)이 행으로 결합되어 있으며, 워드 디코더(17)의 출력에는 워드선이 접속되어 있다. 감지 증폭기, 프리차지 회로 및 컬럼 게이트를 포함하는 회로(19)에 접속된 비트선 BL, *BL 에는 메모리 셀(도시 안됨)이 열로 접속되어 있다. 행으로 접속된 메모리 셀은 액티브 워드선으로 선택되어, 이 메모리 셀의 내용이 판독되고 비트선으로 전달된다. 워드 디코더(17)는 각 워드선 WL 에 논리 게이트 회로가 제공되기 때문에, 이 회로 영역에 다른 회로를 배치할 여유가 없다. 워드 디코더(17)에 대한 입력 신호의 에지 사이에 스큐가 발생한다면, 오류가 있는 워드선이 순간적으로 선택될 수 있다.
따라서, 워드 디코더(17)의 출력 타이밍을 확보하기 위해, 그 전단의 프리디코더(16)의 출력 PDA0 의 타이밍을 확보한다. 즉, 제어 신호 AS1과 동일 배선인 신호 S1을 타이밍 생생 회로(20)에서 지연시켜 스트로브 신호 S2를 생성하고, 이것을 프리디코더(16)에 제공한다.
로우 어드레스 레지스터(11)의 출력 ADR2, 상보 신호 생성 회로(15)의 입력 ADR3, 상보 신호 생성 회로(15)의 출력 CADR0 및 프리디코더(16)의 입력 CADR1 은 도 19에 도시된 바와 같이 순차적으로 지연된다.
상기 기술된 것과 같이, 프리디코더(16)의 데이터 입력으로의 신호 전달 지연 시간이 최대이고 프리디코더(16)의 스트로브 신호 입력으로의 신호 전달 지연 시간이 최소인 경우, 프리디코더(16)의 출력 신호 PDA0에서 스큐가 발생하는 것을 방지하기 위해, 도 19에 도시된 시간 TD2 만큼 신호 S1을 지연시키고, 타이밍 생성 회로(20)에서 스트로브 신호 S2를 생성하여, 이 신호를 프리디코더(16)의 스트로브신호 입력에 제공한다. 프리디코더(16)의 출력 PDA0 는 도 19에 도시된 바와 같이 스트로브 신호 S2의 전단 에지상에서 변화한다.
그러나, 타이밍 생성 회로(14, 20)에서의 지연 시간 TD1, TD2 에 의해, 로우 어드레스 A8∼A15 가 변화하고 나서 워드선 WL 이 변화할 때까지의 시간이 길어지게 되기 때문에 메모리(10)의 고속 동작이 방해된다.
한편, 휴대용 전자 장치에 사용하기 위한 메모리 장치에서는 저소비 전력화가 요구된다.
동기형 DRAM 의 경우, 복수개의 뱅크를 구비하고, 시스템 클록 펄스마다에 뱅크를 절환하여 복수개의 뱅크를 병렬로 동작시킴으로써, 고속 고속 액세스가 가능하다. 이러한 병렬 동작을 가능하게 하기 위해, 로우 어드레스를 프리디코딩한 신호가 공급되는 워드 디코더 회로의 출력단에는 각 워드선에 대응하는 래치 회로가 접속된다.
도 20은 워드 디코더의 일부인 1 워드선분의 회로를 도시하고 있다.
워드 디코더 회로(60)는 NMOS 트랜지스터(61, 62)가 직렬로 접속된 NAND 게이트이며, 프리디코딩된 신호 SS1, SS2 가 각각 NMOS 트랜지스터(61, 62)의 게이트 전극에 제공된다. 워드선 WL을 선택하기 위해, 프리디코딩된 신호 SS1, SS2 는 고레벨로 되고, 신호 SS3 는 저레벨로 된다. 이 신호 SS3 는 래치 회로(70)에 유지되고, 신호 SS3를 반전시킴으로써 생성된 신호 SS4 는 래치 회로(70)으로부터 출력된다.
래치 회로(70)에 있어서, 인버터(71, 72)가 링 형태로 접속되며, 인버터(72)의 출력단과 접지 전위 사이에 세트용 NMOS 트랜지스터(73)가 접속되고, 인버터(71)의 출력단과 접지 전위 사이에 리셋용 NMOS 트랜지스터(74)가 접속된다.
신호 SS4 의 구동 능력은 드라이브(80)에 의해 워드선 WL을 구동시킴으로써 증폭된다.
소비 전력을 감소시키기 위해 메모리 장치가 블록 단위로 액티브되기 때문에, 액세스가 종료될 때 액티브된 메모리 블록의 모든 래치 회로에 워드 리셋 신호 WRST 가 공통으로 제공되며, NMOS 트랜지스터(74)는 온으로 되고, 신호 SS4 와 워드선 WL 은 저레벨로 된다.
메모리를 출하하기 전에, 모든 워드선을 고레벨인 상태로 고온 가속 시험을 하기 위해, 다중 선택 신호 WMSEL 의 신호선이 모든 워드 디코더의 모든 래치 회로에 공통으로 접속된다. 이 시험에 있어서, 다중 선택 신호 WMSEL 은 고레벨로 되고, NMOS 트랜지스터(73)이 온으로 되어 인버터(71)의 입력이 저레벨로 되며 출력 SS4 는 고레벨로 된다.
도 21은 도 20의 래치 회로(70)의 구성을 나타내고 있다.
인버터(71)에는, 전원 전위 VDD와 VSS 사이에 PMOS 트랜지스터(711)와 NMOS 트랜지스터(712)가 직렬로 접속되며, 양 게이트 전극이 신호 SS3를 수신하기 위해 공통으로 접속되어 있다. 이와 유사하게, 인버터(72)에는, PMOS 트랜지스터(721)와 NMOS 트랜지스터(722)가 직렬로 접속되고, 양 게이트 전극이 신호 SS4를 수신하기 위해 공통으로 접속되어 있다.
신호 SS3 가 저레벨인 경우, PMOS 트랜지스터(711)는 온으로 되고, NMOS 트랜지스터(712)는 오프로 된다. 이 상태에서, 워드선 리셋 신호 WRST를 고레벨로 만들면, NMOS 트랜지스터(74)는 온으로 되고, 전원 전위 VDD 로부터 PMOS 트랜지스터(711) 및 NMOS 트랜지스터(74)를 통해 전원 전위 VSS 까지 관통 전류가 흐르게 된다. 신호 SS4 가 저레벨인 경우, PMOS 트랜지스터(721)와 NMOS 트랜지스터(722)는 각각 온 및 오프로 되고, 신호 SS3 는 고레벨로 되며, PMOS 트랜지스터(711)와 NMOS 트랜지스터(712)는 각각 오프 및 온으로 되어, 관통 전류가 흐르는 것이 방지된다. 그러나 관통 전류는 이러한 상태가 설정될 때까지는 흐르게 되므로, 무익한 전력이 소비된다.
이와 마찬가지로, 신호 S4 가 저레벨이고 PMOS 트랜지스터(721)가 온이며 NMOS 트랜지스터(722)가 오프인 상태에서 상기 고온 가속 시험에서 다중 선택 신호 WMSEL 이 고레벨로 변화하면, 전원 전위 VDD 로부터 PMOS 트랜지스터(721) 및 NMOS 트랜지스터(73)를 통해 관통 전류가 흐르게 되고, 이 관통 전류는 신호 SS4 가 고레벨로 변화하고 PMOS 트랜지스터(721)가 오프로 될 때까지 계속해서 흐르게 된다. 이 경우, 이 관통 전류는 칩내의 각각의 래치 회로(70)에서 동시에 흐르기 때문에 무시할 수 없다. 다음으로, 다중 선택 신호 WMSEL 이 저레벨로 되돌아온다. 이 상태에 있어서, 워드선 리셋 신호 WRST 는 모든 메모리 블록의 각각의 래치 회로(70)에서 고레벨로 변화하고, 각각의 래치 회로에서는 PMOS 트랜지스터(711)와 NMOS 트랜지스터(74)를 통해 관통 전류가 흐르게 된다. 따라서, 관통 전류는 무시할 수 없다. 이러한 이유에 의해, 고온 가속 시험이 부정확하게 된다.
한편, 각각의 워드선에는 래치 회로(70)가 제공되기 때문에, 래치 회로가 차지하는 면적이 제한된다.
도 22는 인접한 2개의 래치 회로의 확산 영역과 폴리실리콘 배선층의 배치 패턴을 나타내고 있다. 도 22에 있어서, 복잡해지는 것을 피하기 위해 금속 배선층의 패턴은 도시하지 않았다. 도 23은 도 22의 패턴의 이해를 용이하게 하도록, 도 22의 배치 패턴에 대응하여 트랜지스터를 배치한 회로도이다.
래치 회로가 차지하는 면적을 감소하고 그 폭을 작게 하기 위해, PMOS 트랜지스터군(transistor group)(70P)과 NMOS 트랜지스터군(70N)은 개별적으로 배열되고, 게다가 PMOS 트랜지스터군(70P)과 NMOS 트랜지스터군(70N)은 워드선 방향을 따라 밴드(band) 형태로 배치된다. 도 22에 있어서, 721P, 711P 는 PMOS 트랜지스터(721, 711) 각각의 P형 확산 영역이며, 712N, 722N, 74N, 73N 은 NMOS 트랜지스터(712, 722, 74, 73)각각의 N형 확산 영역이다. 해칭된 영역은 폴리실리콘 배선을 나타내며, 작은 사각형들은 층간 접촉홀을 나타낸다. 점선으로된 패턴의 배선에 대하여, 트랜지스터군(70P)측의 배선은 전원 전위 VDD를 N 우물(N well)에 인가하기 위한 것이며, 트랜지스터군(70N)측의 배선은 전원 전위 VSS를 P 우물에 인가하기 위한 것이다.
래치 회로에 관통 전류 방지 수단을 제공함으로써 회로가 복잡해지고 열 방향으로 회로의 폭이 넓어지면, 워드선 피치가 증가하고 메모리 셀 밀도가 감소되며, 이것에 의해 기억 용량이 감소하고 또한 열 방향에서의 폭이 길어지게 되어 칩 영역이 증가하게 된다.
따라서, 본 발명의 목적은 고속 동작을 위해 타이밍 마진을 감소시킨 로우 디코더를 갖는 메모리 장치를 제공하는 것이다.
다른 본 발명의 목적은 칩의 점유 면적을 증가시키지 않고 래치 회로의 관통 전류를 감소시킨 로우 디코더를 갖는 메모리 장치를 제공하는 것이다.
도 1은 본 발명의 제1 실시형태에 따른 메모리 장치의 로우 어드레스 시스템 회로를 나타낸 개략도.
도 2는 도 1의 회로의 일부의 구성예를 나타낸 개략도.
도 3은 도 1의 회로의 동작을 나타낸 타임 챠트.
도 4는 본 발명의 제2 실시형태에 따른 메모리 장치의 로우 어드레스 시스템 회로를 나타낸 개략도.
도 5는 도 4의 회로의 일부의 구성예를 나타낸 개략도.
도 6은 본 발명의 제3 실시형태에 따른 메모리 장치의 로우 어드레스 시스템 회로를 나타낸 개략도.
도 7은 도 6의 회로의 일부의 구성예를 나타낸 개략도.
도 8은 본 발명의 제4 실시형태에 따른 메모리 장치의 로우 어드레스 시스템 회로를 나타낸 개략도.
도 9는 도 8의 회로의 일부의 구성예를 나타낸 개략도.
도 10은 본 발명의 제5 실시형태에 따른 메모리 장치의 도 9에 대응하는 회로를 나타내는 개략도.
도 11은 본 발명의 제6 실시형태에 따른 동기 DRAM의 개략 블록도.
도 12는 도 11의 워드 디코더의 1 워드선을 나타낸 개략도.
도 13은 도 12의 래치 회로의 구성예를 나타낸 도면.
도 14는 도 12의 2개의 래치 회로를 포함하는 확산 영역 및 폴리실리콘 배선층의 배치 패턴도.
도 15는 도 14의 배치 패턴에 대응하여 트랜지스터를 배치한 회로도.
도 16은 본 발명의 제7 실시형태에 따른 워드 디코더의 1 워드선을 나타내는 개략도.
도 17은 도 16의 래치 회로의 구성예를 나타내는 도면.
도 18은 종래 기술인 메모리 장치의 로우 어드레스 시스템 회로를 나타내는 개략도.
도 19는 도 18의 회로의 동작을 나타내는 타임 챠트.
도 20은 종래 기술인 워드 디코더의 1 워드선을 나타내는 도면.
도 21은 도 20의 래치 회로의 종래 기술인 구성예를 나타내는 도면.
도 22는 도 21의 2개의 래치 회로를 포함하는 확산 영역 및 폴리실리콘 배선층의 배치 패턴을 나타내는 개략도.
도 23은 도 22의 배치 패턴에 대응하여 트랜지스터를 배치한 회로도.
〈도면의 주요부분에 대한 부호의 설명〉
10A∼10E : 메모리 장치
11 : 로우 어드레스 레지스터
12A, 12B : 버퍼 게이트
13 : 제어 회로
14, 20, 20A, 20B : 타이밍 생성 회로
15, 15A : 상보 신호 생성 회로
16, 16A : 프리디코더
17, 17A : 워드 디코더
18A, 18B : 메모리 코어 블록
19 : 전치 증폭기
2301, 2332 : RS 플립플롭
CMD0 : 제어 신호
BNK0 : 뱅크 선택 신호
BLK0 : 메모리 블록 선택 신호
본 발명의 제1 태양은 로우 어드레스를 수신하는 입력을 갖는 버퍼 게이트와;
상기 버퍼 게이트의 출력에 결합된 데이터 입력 및 클록 입력을 갖는 로우 어드레스 레지스터와; 상기 로우 어드레스 레지스터의 데이터 출력에 결합된 데이터 입력을 갖는 상보 신호 생성 회로와; 상기 상보 신호 생성 회로의 데이터 출력에 결합된 데이터 입력을 갖는 프리디코더와; 상기 프리디코더의 데이터 출력에 결합된 데이터 입력을 갖는 워드 디코더와; 제어 신호를 제공하는 제어 회로와; 상기 제어 신호를 지연시켜 상기 로우 어드레스 레지스터의 클록 입력에 제공되는 제1 스트로브 신호를 생성하는 제1 타이밍 생성 회로와; 상기 제1 스트로브 신호를 지연시켜 제2 스트로브 신호를 생성하는 제2 타이밍 생성 회로를 구비하고, 상기 로우 어드레스 레지스터로부터 하류측(downstream side)에 있는 하나의 하류측 회로가 데이터 스트림에 결합되며 상기 제2 스트로브 신호에 응답하여 입력 데이터를 스트로빙하는 스트로빙 회로를 갖는 메모리 장치를 제공하는데 있다.
본 발명의 제1 태양에 의해, 제1 스트로브 신호의 액티브 타이밍에서 로우 어드레스 레지스터로부터 로우 어드레스가 출력되고, 하류측 회로의 데이터 입력에서의 어드레스 신호의 도달이 신호 전달 지연의 편차에 기인하여 로우 어드레스 레지스터의 클록 입력에서의 제1 스트로브 신호의 빠른 또는 늦은 도달에 따라 빠르게 또는 느리게 된다. 따라서, 하류측 회로의 데이터 입력에 대한 신호 전달이 가장 느린(또는 가장 빠른) 경우와 이 하류측 회로의 스트로브 신호 입력에 대한 신호 전달이 가장 느리(또는 가장 빠른) 경우에 하류측 회로에서의 모든 신호 성분이 변화하여 타이밍 마진이 감소되는 것이 타이밍이 양호하게 된다. 그 결과 워드선을 액티브시키는 로우 어드레스에서의 변화하는 시간이 종래 기술에 대해 더 짧아지게 되고, 메모리 장치의 고속 동작이 가능하게 된다.
본 발명의 제2의 태양에 있어서, 프리디코딩된 로우 어드레스 신호에 응답하여 세트 신호를 제공하는 출력을 갖는 워드 디코딩 회로와; 상기 워드 디코딩 회로의 출력과 메모리 셀 어레이에 있는 워드선 중 한 워드선 사이에 결합된 래치 회로로서, 제1 및 제2 전원 전위 사이에 직렬로 접속된 PMOS 트랜지스터 및 NMOS 트랜지스터, 상기 PMOS 트랜지스터 또는 NMOS 트랜지스터 중 하나에 병렬로 접속된 제1 MOS 트랜지스터 및 상기 PMOS 트랜지스터 또는 NMOS 트랜지스터 중 다른 하나에 병렬로 접속되고 온/오프 상태가 상기 제1 MOS 트랜지스터와 역으로 동작되는 제2 MOS 트랜지스터를 갖는 래치 회로를 포함하는 워드 디코더를 구비하는 메모리 장치가 제공된다.
본 발명의 제2의 태양에 의해, 제2 MOS 트랜지스터는 제1 MOS 트랜지스터가 온으로 될 때 오프로 되기 때문에, 제2 MOS 트랜지스터에 의해 관통 전류가 방지되어 소비 전력을 감소시킬 수 있다.
더욱이, 제2 MOS 트랜지스터에만 논리 게이트 회로를 부가함으로써, 칩의 점유 면적을 증가시키지 않게 된다.
본 발명의 다른 태양, 목적 및 이점은 첨부 도면을 참조하여 다음의 상세한 설명으로부터 명백해질 것이다.
이하 동일하거나 대응하는 부분에는 동일한 참조 부호를 사용한 도면을 참조하여 본 발명의 실시형태를 설명한다.
제1 실시예
도 1은 메모리 장치(10A), 예컨대 동기형 DRAM의 로우 어드레스 시스템 회로의 개략 구성을 나타낸다. 도 18과 마찬가지로 동일 부분에 대한 설명은 생략한다.
이 회로에 있어서, 타이밍 생성 회로(14)의 출력은 타이밍 생성 회로(20A)의 입력에 접속된다. 게다가, 뱅크 어드레스 레지스터(도시 안됨)에 유지된 뱅크 선택 신호 BNK0 은 타이밍 생성 회로(20A)에 제공된다. 이 신호 BNK0 은 메모리 코어 블록(18A, 18B) 중에서 메모리 코어 블록(18A)을 선택하기 위한 것이다.
모든 다른 점은 도 18과 동일하다.
도 2는 도 1의 회로의 일부의 구성예를 나타내고 있다.
타이밍 생성 회로(14)는 4단의 기본 지연 회로로 구성되며, 이 기본 지연 회로는 인버터(141)의 출력단에 저항(142)과 커패시터(143)로 구성된 CR 집적 회로에 접속된다. 이 커패시터(143)는 예컨대, NMOS 트랜지스터의 소오스와 드레인을 단락시켜 접지선에 접속시킨 MOS 커패시터이다.
타이밍 생성 회로(20A)에 있어서, 2단 기본 지연 회로는 AND 게이트(201)의출력에 접속되고, 이 AND 게이트(201)에 상기 언급된 신호 S1 과 BNK0 가 제공된다.
상보 신호 생성 회로(15)는 로우 어드레스 레지스터(11)의 출력 비트를 위한 인버터를 구비하며, 입력 및 출력이 프리디코더(16)에 제공된 간단한 구성으로 되어 있다. 프리디코더(16)에 있어서, 3비트 디코더(161, 162)와 2비트 디코더(163)에 의해 7비트 어드레스가 디코딩되고 디코더(161, 162, 163)의 출력은 스트로브 회로(21)에 제공된다. 이 스트로브 회로(21)는 20개의 AND 게이트(2101∼2120)로 구성되며, 그 한쪽의 입력단에는 디코더(161∼163)에 대응하는 출력이 제공되고, 다른쪽 입력단에는 타이밍 생성 회로(20A)로부터의 스트로브 신호 S2 가 공통으로 제공된다.
다음으로, 상기와 같이 구성된 제1 실시예의 동작을 설명한다.
도 3은 도 1의 회로의 동작을 나타내는 타임 챠트이다.
외부로부터의 로우 어드레스 A8∼A15와 제어 신호 *CS, *RAS, *CAS, *WE 및 CKE 는 각각 버퍼 게이트(12A, 12B)에 의해 내부 신호 레벨로 변환되며, 로우 어드레스 ADR0 및 제어 신호 CMD0 가 된다. 버퍼 게이트(12A, 12B)의 출력에서의 이들 신호 ADR0 및 CMD0는 각각 시점 T1에서 동시에 변화한다.
로우 어드레스 ADR0는 신호 ADR1 으로 로우 어드레스 레지스터(11)의 입력에 전달된다. 제어 신호 CMD0 은 제어 회로(13)에 제공되며, 로우 어드레스 스트로브 신호 RAS 에 대응하는 제어 신호 AS1 은 타이밍 생성 회로(14)에 제공된다. 타이밍 생성 회로(14)는 신호 AS1 을 지연시키고, 이 신호 AS1 을 스트로브 신호 AS2 로서클록 입력단 CK 에 제공한다. 이 클록 입력단은 로우 어드레스 레지스터(11)의 스트로브 신호 입력단으로서 동작한다. 로우 어드레스 ADR1 은 스트로브 신호 AS2 의 상승시에 로우 어드레스 레지스터(11)에서 래치되며, 로우 어드레스 레지스터(11)는 래치된 어드레스를 SDR2 로서 출력한다.
로우 어드레스 ADR2 는 상보 신호 생성 회로(15)의 입력에 ADR3 로서 전달되며, 상보 신호 생성 회로(15)에 의해 상보 신호 CADR0 가 생성된다. 상보 신호 CADR0 는 프리디코더(16)의 입력에 CADR1 으로서 전달된다.
한편, 스트로브 신호 AS2 는 타이밍 생성 회로(20A)의 한쪽의 입력에 신호 S1 으로서 전달된다.
뱅크 선택 신호 BNK0 이 저레벨인 경우, AND 게이트(201)의 출력은 신호 S1 의 변화에 관계없이 저레벨로 된다. 따라서, 프리디코더(16)의 모든 출력 비트는 저레벨로 되고, 메모리 코어 블록(18A)에서는 워드선이 선택되지 않고, 메모리 코어 블록(18B)에서 워드선이 선택된다.
뱅크 선택 신호 BNK0 이 고레벨인 경우, 신호 S1 을 지연시킨 스트로브 신호 S2 가 생성된다. 신호 S2 가 고레벨로 변화함에 따라, 디코더(161∼163)의 출력이 스트로브 회로(21)를 통하여 신호 PDA0 로서 제공된다. 이 신호 PDA0 는 워드 디코더(17)의 입력에 PDA1 으로서 제공되며, 워드 디코더(17)에 의해 신호 PDA1 에 대응하는 하나의 워드선이 선택된다.
도 3에 있어서, 가장 위쪽 신호로부터 상보 신호 CADR1 까지의 신호는 각각 도 19의 대응하는 신호와 동일한 것이다.
스트로브 신호 AS2 의 전단 에지의 타이밍에서 로우 어드레스 ADR2 가 변화하기 때문에, 발명의 배경 부분에서 설명된 이유에 의해 타이밍 생성 회로(20A)에 대한 신호 S1 의 도달이 빠르거나 느리게 되는 것에 따라 상보 신호 CADR1 이 프리디코더(16)에 빠르게 또는 느리게 도달한다. 따라서, 프리디코더(16)의 데이터 입력에 대한 신호 전달이 가장 느리게(또는 가장 빠르게)되고, 프리디코더(16)의 스트로브 신호 입력에 대한 신호 전달이 가장 느리게(또는 가장 빠르게)되는 경우에 프리디코더(16)의 모든 출력 신호 성분이 변화하는 것이 바람직하다. 따라서, 타이밍 생성 회로(20A)에서의 신호 S1 을 도 3에 도시된 시간 TD3 만큼 지연시킴으로써 스트로브 신호 S2 가 생성되고, 프리디코더(16)의 스트로브 신호 입력에 신호 S2 가 제공된다.
이에 따라, 스트로브 신호 S2 의 천이점은 도 19의 경우에서보다 시간 ΔTD = T3 - T3A 만큼 빠르게 되고, 로우 어드레스에서의 변화로부터 워드선의 상승까지의 시간은 종래 기술에 비해 더 짧아지게 된다. 이로써, 메모리 장치(10A)의 고속 동작이 가능하게 된다.
제2 실시예
도 4는 본 발명의 제2 실시예에 따른 메모리 장치(10B)에서의 로우 어드레스 시스템 회로의 개략 구성을 나타내고 있다.
이 회로에 있어서, 프리디코더(16A)의 출력에서의 타이밍 조정 대신에 상보 신호 생성 회로(15A)의 출력에서의 타이밍 조정이 수행된다. 상보 신호 생성 회로(15A)는 도 5에 도시된 바와 같이 그 출력단에 AND 게이트(2101∼2116)로 구성된 스트로브 회로(21A)를 구비하고 있다. AND 게이트(2101∼2116)의 한쪽의 입력단에는 각각 그 전단의 대응하는 상보 신호 각각이 제공되며, 다른쪽 입력단에는 타이밍 생성 회로(20A)로부터의 스트로브 신호 S2 가 공통으로 제공된다. 이로써, 프리디코더(16A)에는 스트로브 회로(21)를 구비할 필요가 없게 된다.
상보 신호 생성 회로(15A)는 프리디코더(16A)의 부근에 형성되기 때문에, 제1 실시예의 것과 거의 동일한 효과를 얻을 수 있다. 게다가, 스트로브 회로(21A)의 AND 게이트의 개수는 도 2에 있는 스트로브 회로(21)의 AND 게이트 개수에 비해 훨씬 적게 형성함으로써 그 구조가 더욱 간단하게 된다.
제3 실시예
도 6은 본 발명의 제3 실시예에 따른 메모리 장치(10C)에서의 로우 어드레스 시스템 회로의 개략 구성을 나타내고 있다.
이 회로에 있어서, 프리디코더(16A) 또는 상보 신호 생성 회로(15)의 출력에서의 타이밍 조정 대신에 워드 디코더(17)의 출력에서의 타이밍 조정이 수행된다.
도 7에 도시된 바와 같이, 워드 디코더(17)는 AND 게이트(1701∼1732)로 구성되며, 이 AND 게이트는 각각 3비트 디코더(162)의 출력 성분과 2비트 디코더(163)의 출력 성분의 상이한 조합을 수신하기 위해 접속된다. 또, AND 게이트(1701∼1732)는 타이밍 생성 회로(20A)로부터 공통으로 스트로브 신호 S4 를 수신하기 위해 접속된다.
메모리 코어 블록(18A)는 3비트 디코더(162)의 출력인 각각의 메모리 블록 선택 신호 BLK0∼BLK7 에 의해 선택되는 8개의 메모리 블록을 갖는다. 이 메모리블록 선택 신호 BLK0 은 워드 디코더(17)에 대응하는 메모리 블록이 선택될 때만 고레벨로 된다. 메모리 블록 선택 신호 BLK0 및 뱅크 선택 신호 BNK0 는 타이밍 생성 회로(20A)에 있는 AND 게이트(201)에 제공된다.
다른 메모리 블록(도시 안됨)에 대해서도 상기 기술된 것과 동일하다.
워드 디코더(17)에 스트로브 신호 S4 를 제공할 필요가 있지만, 메모리 블록 선택 신호 BLK0 을 타이밍 생성 회로(20A)에 제공함으로써 메모리 블록 선택 신호 BLK0 을 워드 디코더(17)에 제공할 필요가 없다. 따라서, 워드 디코더(17)의 구성은 도 1의 워드 디코더와 동일한 구성으로 되어(도 1의 경우에는 S4 대신에 BLK0 이 제공됨), 복잡화를 피할 수 있다. 회로(15, 16A)에는 스트로브 회로를 구비할 필요가 없다.
제3 실시예에 의하면, 워드 디코더(17)의 출력 타이밍이 직접 조정되기 때문에, 제1 및 제2 실시예보다 확실하게 워드 디코더의 출력이 순간적으로 오류가 되는 것을 방지할 수 있다.
제4 실시예
도 8은 본 발명의 제4 실시예에 따른 메모리 장치(10E)에서의 로우 어드레스 시스템 회로의 개략 구성을 나타내며, 도 9는 도 8의 회로의 일부의 구성예를 나타낸다.
이 회로는 도 1의 구성에 타이밍 생성 회로(20B)가 추가된 것이다. 타이밍 생성 회로(20A)의 출력 S2 를 지연시킴으로써 타이밍 생성 회로(20B)에 의해 스트로브 신호 S4를 생성하며, 도 7의 경우에서와 같이 이 스트로브 신호 S4를 워드 디코더(17)에 제공하게 된다.
타이밍 생성 회로(20B)에 있어서, NAND 게이트(202)의 한쪽 입력에는 스트로브 신호 S2가 제공되는 기본 지연 회로의 출력이 접속되며, NAND 게이트(202)의 다른쪽 입력에는 프리디코더(16)으로부터의 메모리 블록 선택 신호 BLK0 이 제공된다.
타이밍 생성 회로(20B)에서의 지연 시간은 프리디코더(16)로부터 워드 디코더(17)까지의 비교적 짧은 신호 전달 지연 시간에 대응한다. 따라서 타이밍 생성 회로(20B)는 기본 지연 회로의 1단으로 간단하게 구성되며, 회로(20B)는 대응하는 워드 디코더의 부근에 배치될 수 있다. 타이밍 생성 회로의 구성은 회로(20B)와 동일하며, 회로(20B)에 종속 접속되어 있으며, 각각의 메모리 블록(도시 안됨)의 부근에 정렬된다. 메모리 블록 선택 신호 BLK2∼BLK7 은 각각의 타이밍 생성 회로에 제공되며, 그 출력은 도 9와 같이 각각의 워드 디코더에 제공된다.
제5 실시예
도 10은 도 9에 대응하는 회로이며, 본 발명의 제5 실시예에 따른 메모리 장치를 도시하고 있다.
메모리 장치는, 예컨대 동기형 DRAM이며 복수개의 뱅크로 제공된다. 다중 뱅크 구성에 있어서, 뱅크를 절환할 경우, 절환 전의 뱅크 처리를 하는 것과 동시에 절환 후의 뱅크의 동작이 병렬로 수행된다. 따라서 고속 동작이 가능하게 된다.
도 10의 회로에 있어서, 워드 디코더(17A)에는 도 9의 AND 게이트(1701∼1732) 대신에 NAND 게이트(2201∼2232)를 채택하고 있다. 이 회로는NAND 게이트(2201∼2232)의 각각의 출력에 대응하는 RS 플립플롭(2301∼2332)이 추가로 제공된다. NAND 게이트(2201∼2332)의 출력은 RS 플립플롭(2301∼2332) 각각의 세트 입력에 제공된다. 도 8의 제어 회로(13)로부터의 워드선 리셋 신호 WLRST 는 RS 플립플롭(2301∼2332)의 리셋 입력에 공통으로 제공된다. 이 구성의 다른 부분은 도 9의 구성과 동일하다.
RS 플립플롭(2301∼2332)이 워드선 리셋 신호 WLRST 의 부 펄스(negative pulse)에 의해 리셋되고난 다음의 상태에 있어서, RS 플립플롭(2301∼2332) 중 대응하는 한 플립플롭을 리셋하기 위해 NAND 게이트(2201∼2232) 중 선택된 한 게이트로부터 부 펄스가 출력된다.
NAND 게이트(2201∼2232)의 출력을 스트로브 신호 S4 의 상승 타이밍에서 각각의 RS 플립플롭(2301∼2332)으로 유지함으로써, 다른 뱅크의 다음 로우 어드레스를 로우 어드레스 레지스터(11)에 유지시키는 것이 가능하게 된다. 이로써, 제1 내지 제4 실시예의 동작보다 고속인 동작이 가능하게 된다.
제6 실시예
도 11은 본 발명의 제6 실시예에 따른 동기형 DRAM 의 개략 구성을 도시하고 있다. 해칭된 영역은 각각 감지 증폭기열이다.
동기형 DRAM 에 있어서, 뱅크 0∼3이 그 사이에 배치되도록 컬럼 디코더(40)와 감지 버퍼 회로(41)가 배치된다.
뱅크 0에는 감지 증폭기열(42∼44), 감지 증폭기열(42, 43) 사이의 메모리 블록 0 및 감지 증폭기열(43, 44) 사이의 다른 메모리 블록 1 이 제공된다. 각각의메모리 블록에는 워드 디코더(WD)가 정렬된다. 예를 들어, 워드 디코더(45)는 메모리 블록 0 에 대응한다. 메모리 블록 1은 메모리 블록 어드레스를 제외한 메모리 블록 0 과 동일하다. 이것은 뱅크 어드레스를 제외하고는 뱅크 1∼3 각각에 대해서도 동일하다.
외부로부터의 어드레스 ADDR 은 신호 레벨 인터페이스용 버퍼 게이트(46)를 통해 어드레스 버퍼 레지스터(47, 48)에 제공된다. 외부로부터의 칩 선택 신호 *CS, 로우 어드레스 스트로브 신호 *RAS, 컬럼 어드레스 스트로브 신호 *CAS, 기록 인에이블 신호 *WE, 클록 인에이블 신호 CKE 및 클록 CLK 는 버퍼 게이트(49)를 통해 제어 회로(50)에 제공된다. 이 제어 회로(50)는 제어 신호 *CS, *RAS, *CAS, *WE 및 CKE 를 조합한 값으로 정의된 액티브 커맨드, 판독 커맨드, 기록 커맨드 등과 같은 커맨트에 응답하여 다양한 제어 신호를 생성한다.
제어 회로(50)는, 액티브 커맨트 ACT 의 발행에 응답하여, 어드레스 버퍼 레지스터(47)의 클록 입력에 래치 신호를 제공함으로써, 뱅크 어드레스, 뱅크내 블록 어드레스 및 블록내 로우 어드레스를 어드레스 버퍼 레지스터(47)에 유지하도록 한다. 어드레스 버퍼 레지스터(47)의 출력은 프리디코더(51)에 의해 프리디코딩되며, 워드 디코더(45)를 포함하는 복수개의 워드 디코더에 의해 추가로 디코딩됨으로써, 선택된 뱅크 및 블록에서의 선택된 워드선 WL 상의 신호가 상승하게 된다.
이러한 상승에 의해, 워드선 WL 에 따른 행에서의 기억 내용이 비트선 BL 을 포함하는 비트선상에 독출되어 감지 증폭기열(42, 43)에 의해 증폭된다. 보다 구체적으로는, 예컨대 메모리 셀(MC)의 기억 내용이 비트선(BL)에 독출되어, 감지 증폭기열(43)의 감지 증폭기(52)에 의해 증폭된다.
제어 회로(50)는, 판독 커맨트 READ 의 발행에 응답하여, 어드레스 버퍼 레지스터(48)의 클록 입력에 래치 신호를 제공함으로써 어드레스 버퍼 레지스터(48)가 컬럼 어드레스를 유지하도록 한다. 어드레스 버퍼 레지스터(48)의 출력은 컬럼 디코더(40)에 의해 디코딩되고, 컬럼 게이트 중 하나는 선택된 컬럼 선택선, 예컨대 CL 이 액티브됨에 따라 온으로 되며, 비트선 BL 상의 데이터는 감지 증폭기열(43)을 따라 배치된 국부 데이터 버스 LDB 와 이 버스에 대해 직각인 방향의 전역 데이터 버스 GDB 를 통과하여 감지 버퍼 회로(41)에 의해 증폭된다. 감지 버퍼 회로(41)의 출력은 신호 레벨 인터페이스용 I/O 버퍼 게이트 회로(53)를 통해 DATA 로서 취출된다.
제어 회로(50)로부터 8개 블록의 워드 디코더(WD)에 다중 선택 신호 WMSEL 이 공통으로 제공되며, 이들 블록에 각각 워드선 리셋 신호 WRST1∼WRST7 이 제공된다. 다중 선택 신호 WMSE 는 고온 가속 시험시에만 액티브되고, 정상적인 사용시에는 인액티브 상태가 된다.
도 12는 도 11의 워드 디코더(45)의 일부인 1워드선분의 회로를 도시하고 있다.
래치 회로(70A)에 있어서, NOR 게이트(75)의 출력은 NOR 게이트(76)의 한쪽의 입력에 접속되고, NOR 게이트(76)의 출력은 NOR 게이트(75)의 한쪽 입력에 접속된다. 이 NOR 게이트(75, 76) 각각의 다른쪽 입력에는 워드선 리셋 신호 WRST0 와 다중 선택 신호 WMSEL가 제공된다.
이 구성의 나머지 부분은 도 20의 구성과 동일하다.
도 13은 도 12의 래치 회로(70A)의 구성예를 나타내고 있다.
NOR 게이트(75)에 있어서, PMOS 트랜지스터(711)와 전원 전위 VDD 의 배선 사이에 PMOS 트랜지스터(74X)가 접속된다. 이 PMOS 트랜지스터(74X)의 게이트 전극에는 NMOS 트랜지스터(74)의 게이트 전극에 공통으로 접속되며, 양 게이트 전극에 워드선 리셋 신호 WRST0 가 제공된다. 마찬가지로, NOR 게이트(76)에 있어서, PMOS 트랜지스터(721)와 전원 전위 VDD 의 배선 사이에 PMOS 트랜지스터(73X)가 접속되며, 이 PMOS 트랜지스터(73X)의 게이트 전극에 NMOS 트랜지스터(73)의 게이트 전극이 공통으로 접속되고, 양 게이트 전극에 다중 선택 신호 WMSEL 이 제공된다.
이 구성의 나머지 부분은 도 21의 구성과 동일하다.
다음으로, 상기 기술된 것과 같이 구성된 제6 실시예의 동작이 설명된다.
도 12에 있어서, 다중 선택 신호 WMSEL 과 워드선 리셋 신호 WRST0 는 인액티브 상태일 때 저레벨이 된다. 이 상태에서, NOR 게이트(75, 76)는 각각 인버터로서의 기능을 한다.
도 11의 뱅크 0 의 블록 0 에서 워드선 WL 을 선택하기 위해, 도 12의 프리디코딩된 신호 SS1, SS2 가 고레벨로 되고 신호 SS3 는 저레벨로 되며 신호 SS4는 고레벨로 된다. 이 상태에서, 도 13에 있어서, PMOS 트랜지스터(74X, 711, 73X)와 NMOS 트랜지스터(722)는 온으로 되고, NMOS 트랜지스터(712, 74), PMOS 트랜지스터(721) 및 NMOS 트랜지스터(73)는 오프로 된다. 신호 SS4 의 구동 능력은 드라이버(80)에 의해 증폭되어 워드선(WL)이 상승하게 된다. 래치 회로(70A)의 상태가 유지되기 때문에, 다른 뱅크에 있는 다른 어드레스는 클록 CLK 의 다음 상승시에 버퍼 레지스터(47)에 유지될 수 있다. 따라서 복수개의 뱅크에 대해 병렬 액세스를 수행하는 것이 가능하다.
소비 전력을 감소시키기 위해 뱅크 0 만이 액티브로 되기 때문에, 액세스가 종료될 때는 블록 0 내의 모든 래치 회로에 워드선 리셋 신호 WRST0 가 공통으로 제공되어, 도 13의 NMOS 트랜지스터(74)는 온으로 되고, 신호 SS4 는 저레벨로 된다. 따라서 워드선 WL 이 하강한다. PMOS 트랜지스터(74X)는 NMOS 트랜지스터(74)가 온으로 되는 것과 동시에 오프로 되기 때문에, 전원 전위 VDD 로부터 PMOS 트랜지스터(711) 및 NMOS 트랜지스터(74)를 통해 전원 전위 VSS 까지 관통 전류가 흐르는 것이 방지된다. 이것에 의해, 정상 사용시의 소비 전력이 감소될 수 있다. NMOS 트랜지스터(722)는 온으로 변하고 PMOS 트랜지스터(721)는 온으로 변화하여, 신호 SS3 는 고레벨이 된다. 따라서 PMOS 트랜지스터(711)는 오프로 되고, NMOS 트랜지스터(712)는 온으로 된다. 다음으로 워드선 리셋 신호 WRST0 가 저레벨로 복귀한다.
칩의 출하 전에, 모든 워드선을 상승시켜 고온 가속 검사를 실행하기 위하여, 다중 선택 신호 WMSEL 의 신호선이 워드 디코더의 모든 래치 회로에 공통으로 접속된다. 이 검사에 있어서, 다중 선택 신호 WMSEL이 고레벨로 됨으로써, NMOS 트랜지스터(73)는 온으로 되고, 신호 SS3 는 저레벨로 된다. 이와 동시에, PMOS 트랜지스터(73X)가 오프로 되기 때문에, 전원 전위 VDD 로부터 PMOS 트랜지스터(721) 및 NMOS 트랜지스터(73)를 통해 전원 전위 VSS 까지 관통 전류가 흐르는 것이 방지된다. PMOS 트랜지스터(711)는 온으로 되고, NMOS 트랜지스터(712)는 오프로 됨으로써, 신호 SS4 는 고레벨로 되고, 워드선 WL 은 상승하게 된다. 한편, PMOS 트랜지스터(721)는 오프로 되고, NMOS 트랜지스터(722)는 온으로 된다. 다음에, 다중 선택 신호 WMSEL 은 저레벨로 된다.
이 상태에서, 워드선 리셋 신호 WRST0∼WRST7 이 고레벨로 됨으로써, 모든 워드선상의 신호는 하강하게 된다. 이러한 동작에서, 래치 회로의 관통 전류는 상기 언급된 리셋 동작에 의해 방지된다.
이러한 동작은 모든 워드 디코더에 대해 동시에 수행된다. 그러나 관통 전류가 방지되기 때문에, 주변의 높은 온도를 세팅하는 가속 검사는 더 정확하게 실행될 수 있다.
도 14는 2개의 인접한 래치 회로의 확산 영역과 폴리실리콘 배선층의 배치 패턴을 도시하고 있다. 도 14에 있어서, 복잡하게 되는 것을 피하기 위해 금속 배선층 패턴은 도시하지 않았다. 도 15는 도 14의 패턴의 이해를 용이하게 하기 위해 도 14의 배치 패턴에 대응시켜 트랜지스터를 배치한 회로도를 나타낸다.
래치 회로(70A)가 차지하는 면적을 감소시키기 위해, PMOS 트랜지스터군(70P)과 NMOS 트랜지스터군(70N)으로 개별적으로 트랜지스터를 배열하고, 게다가 워드선 방향에 따라 PMOS 트랜지스터군(70P)과 NMOS 트랜지스터군(70N)을 밴드 형태로 배치한다. PMOS 트랜지스터군(70P)과 NMOS 트랜지스터군(70N)은 각각 트랜지스터가 2행 2열로 배열되어 있다.
도 14에 있어서, 721P, 73XP, 711P 및 74XP 는 PMOS 트랜지스터(721, 73X,711, 74X) 각각의 P형 확산 영역이며, 712N, 722N, 73N 및 74N 은 NMOS 트랜지스터(712, 722, 73, 74) 각각의 N형 확산 영역이다. 해칭된 영역은 폴리실리콘 배선을 나타내며, 작은 사각형들은 층간 접촉홀을 나타낸다. 점선 패턴의 배선에 대하여, 트랜지스터군(70AP)측의 배선은 전원 전위 VDD 를 N 우물에 인가하기 위한 것이며, 트랜지스터군(70AN)측의 배선은 전원 전위 VSS 를 P 우물에 인가하기 위한 것이다.
도 14를 도 22와 비교하여 볼 때, 양자의 차지하는 영역은 거의 동일하다는 것을 알 수 있을 것이다.
제6 실시예에 따른 메모리 장치에 의해 래치 회로(70A)의 점유 면적을 증가시키지 않고 관통 전류를 방지할 수 있다.
제7 실시예
도 16은 워드 디코더의 부분인 본 발명의 제7 실시예에 따른 1워드선 분의 회로를 나타낸다.
래치 회로(70B)에 있어서, NAND 게이트(77, 78)는 도 12의 NOR 게이트(75, 76) 대신에 채택되었다. 워드선 리셋 신호 WRST0 및 다중 선택 신호 WMSEL 의 상보 신호인 *WRST0 및 *WMSEL 은 각각 NAND 게이트(78, 77)의 한쪽의 입력에 제공된다. 다중 선택 신호 *WMSEL 및 워드선 리셋 신호 *WRST0 는 인액티브 상태인 경우 고레벨이 되며, 이 상태에서 NAND 게이트(77, 78)는 각각 인버터로서의 기능을 한다.
이 구성의 나머지 부분은 도 12의 구성과 동일하다.
도 17은 도 16의 래치 회로(70B)의 구성예를 나타낸다.
NAND 게이트(77)에 있어서, PMOS 트랜지스터(74A)는 PMOS 트랜지스터(711)에 병렬로 접속되며, NMOS 트랜지스터(74AX)는 NMOS 트랜지스터(712)와 전원 전위 VSS 사이에 접속되고, PMOS 트랜지스터(74A)의 게이트 전극은 NMOS 트랜지스터(74AX)의 게이트 전극에 공통으로 접속된다. 이들 양 게이트 전극에는 다중 선택 신호 *WMSEL 가 제공된다. 이와 마찬가지로, NAND 게이트(78)에 있어서, PMOS 트랜지스터(73A)는 PMOS 트랜지스터(721)와 병렬로 접속되며, NMOS 트랜지스터(73AX)는 NMOS 트랜지스터(722)와 전원 전위 VSS 사이에 접속되고, PMOS 트랜지스터(73A)의 게이트 전극은 NMOS 트랜지스터(AX)의 게이트 전극에 공통으로 접속된다. 이들 양 게이트 전극에는 신호 *WRST0 가 제공된다.
이 구성의 나머지 부분은 도 21의 구성과 동일하다.
다음으로, 상기 언급된 것과 같이 구성된 제7 실시예의 동작을 설명한다.
액세스의 종료시, 워드선 리셋 신호 *WRST0 는 저레벨로 되고, PMOS 트랜지스터(73A)는 온으로 되며, 신호 SS3 는 고레벨로 된다. 이와 동시에, NMOS 트랜지스터(73AX)는 오프로 되기 때문에, 전원 전위 VDD 로부터 PMOS 트랜지스터(73A) 및 NMOS 트랜지스터(722)를 통해 전원 전위 VSS 까지 관통 전류가 흐르는 것이 방지된다. 이것에 의해, 정상 사용시의 소비 전력을 감소시킬 수 있다. 신호 SS4는 저레벨로 변화하고 워드선 WL 은 하강하게 된다. 다음에 워드선 리셋 신호 *WRST0 는 고레벨로 복귀한다.
고온 가속 검사에 있어서, 다중 선택 신호 *WMSEL 은 저레벨로 되고, 이에 따라 PMOS 트랜지스터(74A)는 온으로 되며, 신호 SS4는 고레벨로 되고, 워드선 WL은 상승하게 된다. PMOS 트랜지스터(74A)가 온으로 되는 것과 동시에 NMOS 트랜지스터(74AX)는 오프로 되기 때문에, 전원 전위 VDD 로부터 PMOS 트랜지스터(74A) 및 NMOS 트랜지스터(712)를 통해 전원 전위 VSS 까지 관통 전류가 흐르는 것이 방지된다. 신호 SS3는 저레벨이 되고, 다음에 다중 선택 신호 *WMSEL 은 고레벨로 복귀한다.
이 상태에 있어서, 워드선 리셋 신호 *WRST0 는 저레벨로 되어 워드선 WL 은 하강하게 된다. 이 동작에서, 상기 언급된 리셋 동작에 의해 래치 회로(70B)의 관통 전류가 방지될 수 있다.
이러한 동작은 각각의 워드 디코더에서 동시에 실행되며, 관통 전류가 방지되기 때문에, 고온 가속 검사는 종래 기술에 비해 더 정확하게 실행될 수 있다.
본 발명의 바람직한 실시예에 대해 기술되었지만, 본 발명은 이에 한정되지 않으며 본 발명의 정신과 범위를 벗어남이 없이 다양한 변형이 가능하다는 것을 알 수 있을 것이다.
예를 들면, 도 13에 있어서, NOR 게이트(76)에 대한 신호선 SS4 와 WMSEL 의 접속은 서로 교체할 수 있다. 도 17의 래치 회로(70B)에 대해서도 동일하게 적용될 수 있다.
본 발명에 의하면, 제1 스트로브 신호의 액티브 타이밍에서 로우 어드레스 레지스터로부터 로우 어드레스가 출력되고, 하류측 회로의 데이터 입력에서의 어드레스 신호의 도달이 신호 전달 지연의 편차에 기인하여 로우 어드레스 레지스터의클록 입력에서의 제1 스트로브 신호의 빠른 또는 늦은 도달에 따라 빠르게 또는 느리게 된다. 따라서, 하류측 회로의 데이터 입력에 대한 신호 전달이 가장 느린(또는 가장 빠른) 경우와 이 하류측 회로의 스트로브 신호 입력에 대한 신호 전달이 가장 느리(또는 가장 빠른) 경우에 하류측 회로에서의 모든 신호 성분이 변화하여 타이밍 마진이 감소되는 것이 타이밍이 양호하게 된다. 그 결과 워드선을 액티브시키는 로우 어드레스에서의 변화하는 시간이 종래 기술에 대해 더 짧아지게 되고, 메모리 장치의 고속 동작이 가능하게 된다.
또한, 제2 MOS 트랜지스터는 제1 MOS 트랜지스터가 온으로 될 때 오프로 되기 때문에, 제2 MOS 트랜지스터에 의해 관통 전류가 방지되어 소비 전력을 감소시킬 수 있다.
더욱이, 제2 MOS 트랜지스터에만 논리 게이트 회로를 부가함으로써, 칩의 점유 면적을 증가시키지 않게 된다.

Claims (21)

  1. 로우 어드레스를 수신하는 입력을 갖는 버퍼 게이트와;
    상기 버퍼 게이트의 출력에 결합된 데이터 입력 및 클록 입력을 갖는 로우 어드레스 레지스터와;
    상기 로우 어드레스 레지스터의 데이터 출력에 결합된 데이터 입력을 갖는 상보 신호 생성 회로와;
    상기 상보 신호 생성 회로의 데이터 출력에 결합된 데이터 입력을 갖는 프리디코더와;
    상기 프리디코더의 데이터 출력에 결합된 데이터 입력을 갖는 워드 디코더와;
    제어 신호를 제공하는 제어 회로와;
    상기 제어 신호를 지연시켜 상기 로우 어드레스 레지스터의 클록 입력에 제공되는 제1 스트로브 신호를 생성하는 제1 타이밍 생성 회로와;
    상기 제1 스트로브 신호를 지연시켜 제2 스트로브 신호를 생성하는 제2 타이밍 생성 회로를 구비하고,
    상기 로우 어드레스 레지스터로부터 하류측에 있는 하나의 하류측 회로가 데이터 스트림에 결합되며 상기 제2 스트로브 신호에 응답하여 입력 데이터를 스트로빙하는 스트로빙 회로를 갖는 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서, 상기 하류측 회로가 상기 상보 신호 생성 회로인 메모리 장치.
  3. 제1항에 있어서, 상기 하류측 회로가 상기 프리디코더인 메모리 장치.
  4. 제1항에 있어서, 상기 하류측 회로가 상기 워드 디코더인 메모리 장치.
  5. 제1항에 있어서, 상기 스트로빙 회로는 상기 제2 스트로브 신호가 액티브 상태일 때 그 입력 데이터를 통과시키는 논리 게이트 회로를 갖는 것인 메모리 장치.
  6. 제3항에 있어서, 상기 제2 스트로브 신호를 지연시켜 제3 스트로브 신호를 생성하는 제3 타이밍 생성 회로를 추가로 구비하며,
    상기 워드 디코더는 데이터 스트림에 결합되고 상기 제3 스트로브 신호에 응답하여 입력 데이터를 스트로빙하는 스트로빙 회로를 구비하는 것인 메모리 장치.
  7. 제6항에 있어서, 블록 선택 신호에 의해 선택되는 복수개의 메모리 블록을 각각 포함하며 뱅크 선택 신호에 의해 선택되는 복수개의 메모리 뱅크를 구비하고,
    상기 제2 타이밍 생성 회로는 상기 뱅크 선택 신호에 응답하여 상기 제2 스트로브 신호를 유효 또는 무효로 하는 논리 게이트를 가지며,
    상기 제3 타이밍 생성 회로는 상기 블록 선택 신호에 응답하여 상기 제3 스트로브 신호를 유효 또는 무효로 하는 논리 게이트를 갖는 것인 메모리 장치.
  8. 제7항에 있어서, 상기 워드 디코더는 출력 비트를 각각 유지하는 플립플롭 회로를 구비하며,
    상기 플립플롭 회로의 리셋 입력은 리셋 신호를 수신하기 위해 공통으로 접속된 것인 메모리 장치.
  9. 로우 어드레스를 수신하는 입력을 갖는 버퍼 게이트와;
    상기 버퍼 게이트의 출력에 결합된 데이터 입력 및 클록 입력을 갖는 로우 어드레스 레지스터와;
    상기 로우 어드레스 레지스터의 데이터 출력에 결합된 데이터 입력을 갖는 상보 신호 생성 회로와;
    상기 상보 신호 생성 회로의 데이터 출력에 결합된 데이터 입력을 갖는 프리디코더와;
    상기 프리디코더의 데이터 출력에 결합된 데이터 입력을 갖는 워드 디코더와;
    제어 신호를 제공하는 제어 회로와;
    상기 제어 신호를 지연시켜 상기 로우 어드레스 레지스터의 클록 입력에 제공되는 제1 스트로브 신호를 생성하는 제1 타이밍 생성 회로와;
    상기 제1 스트로브 신호를 지연시켜 제2 스트로브 신호를 생성하는 제2 타이밍 생성 회로를 구비하고,
    상기 로우 어드레스 레지스터로부터 하류측에 있는 하나의 하류측 회로가 데이터 스트림에 결합되며 상기 제2 스트로브 신호에 응답하여 입력 데이터를 스트로빙하는 스트로빙 회로를 갖는 메모리 회로를 구비하는 것을 특징으로 하는 반도체 장치.
  10. 프리디코딩된 로우 어드레스 신호에 응답하여 세트 신호를 제공하는 출력을 갖는 워드 디코딩 회로와;
    상기 워드 디코딩 회로의 출력과 메모리 셀 어레이에 있는 워드선 중 한 워드선 사이에 결합된 래치 회로로서, 제1 및 제2 전원 전위 사이에 직렬로 접속된 PMOS 트랜지스터 및 NMOS 트랜지스터, 상기 PMOS 트랜지스터 또는 NMOS 트랜지스터 중 하나에 병렬로 접속된 제1 MOS 트랜지스터 및 상기 PMOS 트랜지스터 또는 NMOS 트랜지스터 중 다른 하나에 병렬로 접속되고 온/오프 상태가 상기 제1 MOS 트랜지스터와 역으로 동작되는 제2 MOS 트랜지스터를 갖는 래치 회로를 포함하는 워드 디코더를 구비하는 것을 특징으로 하는 메모리 장치.
  11. 제10항에 있어서, 상기 제1 MOS 트랜지스터는 상기 NMOS 트랜지스터에 병렬로 접속된 NMOS 트랜지스터이며,
    상기 제2 MOS 트랜지스터는 상기 PMOS 트랜지스터에 직렬로 접속된 PMOS 트랜지스터이고,
    상기 제1 MOS 트랜지스터의 게이트 전극은 상기 제2 MOS 트랜지스터의 게이트 전극에 접속된 것인 메모리 장치.
  12. 제11항에 있어서, 상기 제1 및 제2 MOS 트랜지스터의 게이트 전극은 리셋 신호를 수신하며, 상기 직렬로 접속된 PMOS 및 NMOS 트랜지스터의 게이트 전극은 세트 신호를 수신하는 것인 메모리 장치.
  13. 프리디코딩된 로우 어드레스 신호에 응답하여 세트 신호를 제공하는 출력을 갖는 워드 디코딩 회로와;
    상기 워드 디코딩 회로의 출력과 메모리 셀 어레이의 워드선 중 한 워드선 사이에 결합된 래치 회로로서, 리셋 신호를 수신하는 제1 입력, 상기 세트 신호를 수신하는 제2 입력 및 상기 워드선 중 한 워드선에 결합된 출력이 있는 제1 NOR 게이트와, 다른 세트 신호를 수신하는 제1 입력, 상기 제1 NOR 게이트의 출력에 결합된 제2 입력 및 상기 제1 NOR 게이트의 제1 입력에 결합된 출력이 있는 제2 NOR 게이트를 갖는 래치 회로를 포함하는 워드 디코더를 구비하는 것을 특징으로 하는 메모리 장치.
  14. 제13항에 있어서, 상기 워드 디코더와 동일한 구성을 각각 갖는 복수개의 워드 디코더를 구비하며,
    상기 복수개의 워드 디코더는 상기 워드 디코딩 회로와 동일한 구성을 각각갖는 복수개의 워드 디코딩 회로 및 상기 래치 회로와 동일한 구성을 각각 갖는 복수개의 래치 회로를 구비하고,
    상기 복수개의 워드 디코더는 상기 워드 디코더 각각에 있는 복수개의 래치 회로 각각의 상기 제2 NOR 게이트의 제1 입력에 결합되어 상기 다른 세트 신호를 공통으로 제공하는 다중 선택선을 추가로 구비하는 것인 메모리 장치.
  15. 제14항에 있어서, 상기 복수개의 워드 디코더는 각각 상기 복수개의 래치 회로의 각각에 있는 상기 제1 NOR 게이트의 제1 입력에 결합되어, 상기 리셋 신호를 공통으로 제공하는 개별 리셋 신호선을 추가로 구비하는 것인 메모리 장치.
  16. 제14항에 있어서, 상기 래치 회로는 2행 2열의 PMOS 트랜지스터 어레이와 2행 2열의 NMOS 트랜지스터 어레이를 구비하며,
    상기 PMOS 트랜지스터 어레이와 NMOS 트랜지스터 어레이는 워드선 방향으로 정렬되고,
    상기 제1 및 제2 NOR 게이트는 각각 상기 PMOS 트랜지스터 어레이내의 2개의 PMOS 트랜지스터와 상기 NMOS 트랜지스터 어레이내의 2개의 NMOS 트랜지스터를 포함하는 것인 메모리 장치.
  17. 제10항에 있어서, 상기 제1 MOS 트랜지스터는 상기 PMOS 트랜지스터에 병렬로 접속된 PMOS 트랜지스터이며,
    상기 제2 MOS 트랜지스터는 상기 NMOS 트랜지스터에 직렬로 접속된 NMOS 트랜지스터이고,
    상기 제1 MOS 트랜지스터의 게이트 전극은 상기 제2 MOS 트랜지스터의 게이트 전극에 접속된 것인 메모리 장치.
  18. 제17항에 있어서, 상기 제1 및 제2 MOS 트랜지스터의 게이트 전극은 다른 세트 신호를 수신하며,
    상기 직렬로 접속된 PMOS 및 NMOS 트랜지스터의 게이트 전극은 상기 세트 신호를 수신하는 것인 메모리 장치.
  19. 프리디코딩된 로우 어드레스 신호에 응답하여 세트 신호를 제공하는 출력을 갖는 워드 디코딩 회로와;
    상기 워드 디코딩 회로의 출력과 메모리 셀 어레이에 있는 워드선 중 한 워드선 사이에 결합된 래치 회로로서, 다른 세트 신호를 수신하는 제1 입력, 상기 세트 신호를 수신하는 제2 입력 및 상기 워드선 중 한 워드선에 결합된 출력을 갖는 제1 NAND 게이트와, 리셋 신호를 수신하는 제1 입력, 상기 제1 NAND 게이트의 출력에 결합된 제2 입력 및 상기 제1 NAND 게이트의 제1 입력에 결합된 출력을 갖는 제2 NAND 게이트를 갖는 래치 회로를 포함하는 워드 디코더를 구비하는 것을 특징으로 하는 메모리 장치.
  20. 제19항에 있어서, 상기 워드 디코더와 동일한 구성을 각각 갖는 복수개의 워드 디코더를 구비하며,
    상기 복수개의 워드 디코더는 상기 워드 디코딩 회로와 동일한 구성을 각각 갖는 복수개의 워드 디코딩 회로 및 상기 래치 회로와 동일한 구성을 각각 갖는 복수개의 래치 회로를 구비하고,
    상기 복수개의 워드 디코더는 상기 워드 디코더 각각에 있는 복수개의 래치 회로 각각의 상기 제2 NAND 게이트의 제1 입력에 결합되어 상기 다른 세트 신호를 공통으로 제공하는 다중 선택선을 추가로 구비하는 것인 메모리 장치.
  21. 제20항에 있어서, 상기 복수개의 워드 디코더는 각각 상기 복수개의 래치 회로 각각에 있는 상기 제2 NAND 게이트의 제1 입력에 결합된 개별 리셋 신호선을 추가로 구비하는 것인 메모리 장치.
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