JP4117944B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
本発明は、ワードデコード回路の出力がラッチ回路で保持されるタイプの半導体記憶装置に関する。
【０００２】
【従来の技術】
特に携帯電子機器用のために、半導体記憶装置には、低消費電力化が要求されている。
シンクロナスＤＲＡＭでは、複数バンクを備え、システムクロック周期毎にバンクを切り換えて複数バンクを並列動作させることにより、高速アクセスが可能となっている。この並列動作を可能にするために、行アドレスをプリデコードした信号が供給されるワードデコード回路の出力端には、各ワード線に対応してラッチ回路が接続されている。
【０００３】
図８は、従来のワードデコーダ１行分の回路を示す。
ワードデコード回路１０は、ＮＭＯＳトランジスタ１１と１２とが直列接続されたナンドゲートであり、プリデコードされた信号Ｓ１及びＳ２がそれぞれＮＭＯＳトランジスタ１１及び１２のゲートに供給される。ワード線ＷＬを選択するために信号Ｓ１及びＳ２が高レベルにされると、信号Ｓ３が低レベルになる。信号Ｓ３はラッチ回路２０に保持され、信号Ｓ３を反転した高レベルの信号Ｓ４がラッチ回路２０から出力される。
【０００４】
ラッチ回路２０は、インバータ２１と２２とが環状に接続され、インバータ２２の出力端とグランド線との間にセット用のＮＭＯＳトランジスタ２３が接続され、インバータ２１の出力端とグランド線との間にリセット用のＮＭＯＳトランジスタ２４が接続されている。
信号Ｓ４は、ドライバ３０でその駆動能力が増幅され、ワード線ＷＬが立ち上げられる。
【０００５】
消費電力低減のためにメモリブロック単位で活性化されるので、アクセス終了時には、活性化されたメモリブロック内の全てのラッチ回路２０に共通にワード線リセット信号ＷＲＳＴが供給されてＮＭＯＳトランジスタ２４がオンになり、信号Ｓ４が低レベルに遷移してワード線ＷＬが立ち下げられる。
多重選択信号ＷＭＳＥＬの信号線をチップ内の全てのラッチ回路２０について共通に接続すれば、半導体記憶装置の出荷前において、全てのワード線ＷＬを立ち上げて高温加速試験を行うことが可能となる。多重選択信号ＷＭＳＥＬを高レベルにすると、ＮＭＯＳトランジスタ２３がオンになってインバータ２２の出力が低レベルに遷移し、インバータ２１の出力が高レベルに遷移して信号Ｓ４が立ち上げられる。
【０００６】
図９は、図８中のラッチ回路２０の構成を示す。
インバータ２１は、電位ＶＤＤとＶＳＳの電源配線間に、ＰＭＯＳトランジスタ２１１とＮＭＯＳトランジスタ２１２とが直列接続され、両ゲートが共通に接続されている。同様にインバータ２２は、ＰＭＯＳトランジスタ２２１とＮＭＯＳトランジスタ２２２とが直列接続され、両ゲートが共通に接続されている。
【０００７】
信号Ｓ３が低レベルのとき、ＰＭＯＳトランジスタ２１１がオン、ＮＭＯＳトランジスタ２１２がオフになっている。この状態でワード線リセット信号ＷＲＳＴを高レベルに遷移させると、ＮＭＯＳトランジスタ２４がオンになり、電源電位ＶＤＤの配線からＰＭＯＳトランジスタ２１１及びＮＭＯＳトランジスタ２４を通って電源電位ＶＳＳの配線へ貫通電流が流れる。信号Ｓ４が低レベルに遷移すると、ＰＭＯＳトランジスタ２２１及びＮＭＯＳトランジスタ２２２がそれぞれオン及びオフに遷移して、信号Ｓ３が高レベルになり、ＰＭＯＳトランジスタ２１１がオフ、ＮＭＯＳトランジスタ２１２がオンの状態になって、この貫通電流が阻止される。しかし、この状態になるまで貫通電流が流れるので、無駄な電力が消費される。
【０００８】
同様に、信号Ｓ４が低レベルでＰＭＯＳトランジスタ２２１がオン、ＮＭＯＳトランジスタ２２２がオフの状態で、上述の高温加速試験において多重選択信号ＷＭＳＥＬが高レベルに遷移すると、電源電位ＶＤＤからＰＭＯＳトランジスタ２２１及びＮＭＯＳトランジスタ２３を通って貫通電流が流れ、信号Ｓ４が高レベルに遷移してＰＭＯＳトランジスタ２２１がオフになるまで貫通電流が流れ続ける。この場合には、チップ内の全てのラッチ回路２０について貫通電流が同時に流れるので、無視できない。次に多重選択信号ＷＭＳＥＬが低レベルに戻される。この状態から、全てのメモリブロックのラッチ回路２０についてワード線リセット信号ＷＲＳＴを高レベルに遷移させたときにも、全てのラッチ回路２０についてＰＭＯＳトランジスタ２１１及びＮＭＯＳトランジスタ２４を通る貫通電流が流れ、無視できない。このため、周囲温度を設定して行われる高温加速試験が不正確となる。
【０００９】
他方、ラッチ回路２０は、各ワード線について備えられているので、その専有面積が限られている。
図１０は、隣り合う２つのラッチ回路２０の拡散領域及びポリシリコン配線層のレイアウトパターンを示している。図１０には、複雑化を避けるためメタル配線層のパターンが示されていない。図１１は図１０のパターンの理解を容易にするために、図１０のレイアウトパターンに対応してトランジスタを配置した回路図である。
【００１０】
ラッチ回路２０の専有面積を低減し幅を狭くするために、ＰＭＯＳトランジスタ群２０ＰとＮＭＯＳトランジスタ群２０Ｎとに別れてトランジスタが配列され、さらに、ワード線方向に沿ってＰＭＯＳトランジスタ群２０ＰとＮＭＯＳトランジスタ群２０Ｎとが帯状に配置されている。図１０中、２２１Ｐ及び２１１ＰはそれぞれＰＭＯＳトランジスタ２２１及び２１１のＰ型拡散領域であり、２１２Ｎ、２２２Ｎ、２４Ｎ及び２３ＮはそれぞれＮＭＯＳトランジスタ２１２、２２２、２４及び２３のＮ型拡散領域である。ハッチング領域はポリシリコン配線であり、小さな矩形は層間コンタクトであり、トランジスタ群２０Ｐと２０Ｎの境界付近のドットを施した配線は、トランジスタ群２０Ｐ側がＮウェルに電源電位ＶＤＤを印加するためのものであり、トランジスタ群２０Ｎ側がＰウェルに電源電位ＶＳＳを印加するためのものである。
【００１２】
本発明の目的は、このような問題点に鑑み、半導体記憶装置の出荷前において高温加速試験を効率よく行えるようにするとともに、複数のワードデコーダに接続されたラッチ回路の貫通電流を阻止することにより高温加速試験をより正確に行うことが可能であり、且つ、専有面積の増加を回避できる半導体記憶装置を提供することにある。
【００１３】
【課題を解決するための手段及びその作用効果】
本発明の第１態様では、ワードデコード回路の出力がラッチ回路のデータ入力端に供給され、該ラッチ回路は、電源配線間に直列接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタと、該ＰＭＯＳトランジスタと該ＮＭＯＳトランジスタとの一方に並列接続されたリセット用又はセット用の第１ＭＯＳトランジスタとからなるＣＭＯＳ論理ゲート回路を有する半導体記憶装置において、
該ラッチ回路は、該ＰＭＯＳトランジスタと該ＮＭＯＳトランジスタとの他方に直列接続され、該第１ＭＯＳトランジスタのオン／オフに連動してオフ／オンする第２ＭＯＳトランジスタを有する。
【００１４】
この半導体記憶装置によれば、第１ＭＯＳトランジスタをオンにすると第２ＭＯＳトランジスタがオフになるので、該一方のトランジスタと第１ＭＯＳトランジスタとに流れようとする貫通電流が第２ＭＯＳトランジスタで阻止され、これにより消費電力が低減される。
また、この論理ゲート回路に追加される素子は第２ＭＯＳトランジスタのみであるので、チップ上のラッチ回路用占有面積増加が避けられ又は少なくて済む。
【００１５】
本発明の第２態様の半導体記憶装置では、第１態様において、上記第１ＭＯＳトランジスタは上記ＮＭＯＳトランジスタに並列接続されたＮＭＯＳトランジスタであり、上記第２ＭＯＳトランジスタは上記ＰＭＯＳトランジスタと直列接続されたＰＭＯＳトランジスタであり、該第１ＭＯＳトランジスタと該第２ＭＯＳトランジスタのゲート間が接続され、該ゲートにセット信号又はリセット信号が供給される。
【００１６】
本発明の第３態様の半導体記憶装置では、第２態様において、上記論理ゲート回路は２入力ノアゲート回路であり、上記ラッチ回路は第１及び第２の該２入力ノアゲート回路を有し、該第１の２入力ノアゲート回路の出力端が該第２の２入力ノアゲート回路の一方の入力端に接続され、該第２の２入力ノアゲート回路の出力端が該第１の２入力ノアゲート回路の一方の入力端に接続され、該第１の２入力ノアゲート回路の他方の入力端にリセット信号が供給され該第２の２入力ノアゲート回路の他方の入力端にセット信号が供給される。
【００１７】
本発明の第４態様の半導体記憶装置では、第３態様において、チップ上の全ての上記ワードデコード回路に接続された上記ラッチ回路に対し上記セット信号を共通に供給するためのワード線多重選択用信号線を有する。
この半導体記憶装置によれば、全ラッチ回路が同時にセットされるので、高温加速試験を効率よく行うことができる。また、この試験において、上記貫通電流が全ラッチ回路について阻止されるので、周囲温度を設定して行われる高温加速試験が従来よりも正確になる。
【００１８】
本発明の第５態様の半導体記憶装置では、第４態様において、隣り合うセンスアンプ列に挟まれたメモリブロックの上記ワードデコード回路に接続された上記ラッチ回路に対し上記リセット信号を共通に供給するためのリセット信号線を有する。
本発明の第６態様の半導体記憶装置では、第３乃至５態様のいずれか１つにおいて、上記ラッチ回路は、２行２列のＰＭＯＳトランジスタアレイと２行２列のＮＭＯＳトランジスタアレイとがワード線方向に沿って配置されている。
【００１９】
この半導体記憶装置によれば、専有面積の増加が避けられる。
本発明の第７態様の半導体記憶装置では、第１態様において、上記第１ＭＯＳトランジスタは上記ＰＭＯＳトランジスタに並列接続されたＰＭＯＳトランジスタであり、上記第２ＭＯＳトランジスタは上記ＮＭＯＳトランジスタと直列接続されたＮＭＯＳトランジスタであり、該第１ＭＯＳトランジスタと該第２ＭＯＳトランジスタのゲート間が接続され、該ゲートにセット信号又はリセット信号が供給される。
【００２０】
本発明の第８態様の半導体記憶装置では、第７態様において、上記論理ゲート回路は２入力ナンドゲート回路であり、上記ラッチ回路は第１及び第２の該２入力ナンドゲート回路を有し、該第１の２入力ナンドゲート回路の出力端が該第２の２入力ナンドゲート回路の一方の入力端に接続され、該第２の２入力ナンドゲート回路の出力端が該第１の２入力ナンドゲート回路の一方の入力端に接続され、該第１の２入力ナンドゲート回路の他方の入力端にセット信号が供給され該第２の２入力ナンドゲート回路の他方の入力端にリセット信号が供給される。
【００２１】
本発明の第９態様の半導体記憶装置では、第８態様において、チップ上の全ての上記ワードデコード回路に接続された上記ラッチ回路に対し上記セット信号を共通に供給するためのワード線多重選択用信号線を有する。
本発明の第１０態様の半導体記憶装置では、第９態様において、隣り合うセンスアンプ列に挟まれたメモリブロックの上記ワードデコード回路に接続された上記ラッチ回路に対し上記リセット信号を共通に供給するためのリセット信号線を有する。
【００２２】
本発明の第１１態様の半導体記憶装置では、第８乃至１０態様のいずれかにおいて、上記ラッチ回路は、２行２列のＰＭＯＳトランジスタアレイと２行２列のＮＭＯＳトランジスタアレイとがワード線方向に沿って配置されている。
【００２４】
【発明の実施の形態】
以下、図面に基づいて本発明の実施形態を説明する。
［第１実施形態］
図１は、本発明の第１実施形態に係るシンクロナスＤＲＡＭの概略を示す。斜線部はセンスアンプ列である。
【００２５】
このシンクロナスＤＲＡＭでは、バンク０〜３を挟むようにコラムデコーダ４０とセンスバッファ回路４１とが配置されている。バンク０は、センスアンプ列４２〜４４と、センスアンプ列４２と４３との間のメモリブロック０と、センスアンプ列４３と４４との間のメモリブロック１とを備えている。各メモリブロックに対応して、ワードデコーダが備えられ、例えばワードデコーダ４５は、メモリブロック０に対応している。メモリブロック１はアドレス範囲を除きメモリブロック０と同じであり、バンク１〜３についても、アドレス範囲を除きバンク０と同じである。
【００２６】
外部からのアドレスＡＤＤＲは、信号レベルインターフェース用のバッファゲート４６を介してアドレスバッファレジスタ４７及び４８に供給される。外部からのチップセレクト信号＊ＣＳ（＊は、低レベルのとき活性であることを示しており、以下同様。）、ロウアドレスストローブ信号＊ＲＡＳ、コラムアドレスストローブ信号＊ＣＡＳ、ライトイネーブル信号＊ＷＥ、クロックイネーブル信号ＣＫＥ及びクロックＣＬＫは、バッファゲート４９を介して制御回路５０に供給される。制御回路５０は、制御信号＊ＣＳ、＊ＲＡＳ、＊ＣＡＳ、＊ＷＥ及びＣＫＥとアドレスの一部との組の値により定まるコマンドに応じて、各種制御信号を生成する。
【００２７】
制御回路５０は、アクティベイトコマンドＡＣＴ発行に応答してアドレスバッファレジスタ４７にラッチ信号を供給することにより、バンクアドレス、バンク内ブロックアドレス及びブロック内行アドレスをアドレスバッファレジスタ４７に保持させる。アドレスバッファレジスタ４７の出力はプリデコーダ５１でプリデコードされ、さらにワードデコーダ４５を含むワードデコーダでデコードされて、選択されたバンク及びブロック内のワード線ＷＬが立ち上げられる。
【００２８】
ワード線ＷＬの立ち上がりにより、ワード線ＷＬに沿った行の記憶内容がビット線ＢＬ上に読み出され、センスアンプ列４２及び４３により増幅される。より具体的には、例えばメモリセルＭＣの記憶内容がビット線ＢＬ上に読み出され、センスアンプ列４３内のセンスアンプ５２により増幅される。
制御回路５０は、リードコマンドＲＥＡＤ発行に応答してアドレスバッファレジスタ４８にラッチ信号を供給することにより、列アドレスをアドレスバッファレジスタ４８に保持させる。アドレスバッファレジスタ４８の出力はコラムデコーダ４０でデコードされて、選択されたコラム選択線ＣＬによりコラムゲートがオンにされる。これにより、例えば、ビット線ＢＬ上のデータが、センスアンプ列に沿ったローカルデータバスＬＤＢに読み出され、さらにこれと直角な方向のグローバルデータバスＧＤＢを通ってセンスバッファ回路４１で増幅される。センスバッファ回路４１の出力は、信号レベルインターフェース用のＩ／Ｏバッファゲート回路５３を介しＤＡＴＡとして外部に取り出される。
【００２９】
制御回路１８から８ブロックのワードデコーダ（ＷＤ）に、多重選択信号ＷＭＳＥＬが共通に供給され、ワード線リセット信号ＷＲＳＴ１〜ＷＲＳＴ７がそれぞれ供給される。多重選択信号ＷＭＳＥＬは、高温加速試験時のみ活性化され、通常使用時には不活性になっている。
図２は、ワードデコーダ４５の１行分の回路を示す。
【００３０】
ラッチ回路２０Ａでは、ノアゲート２５の出力端がノアゲート２６の一方の入力端に接続され、ノアゲート２６の出力端がノアゲート２５の一方の入力端に接続され、ノアゲート２５及び２６の他方の入力端にそれぞれワード線リセット信号ＷＲＳＴ０及び多重選択信号ＷＭＳＥＬが供給される。
他の構成は、図８と同一である。
【００３１】
図３は、図２中のラッチ回路２０Ａの構成例を示す。
ノアゲート２５では、ＰＭＯＳトランジスタ２１１と電源電位ＶＤＤの配線との間にＰＭＯＳトランジスタ２４Ｘが接続されている。ＰＭＯＳトランジスタ２４ＸのゲートはＮＭＯＳトランジスタ２４のゲートと共通に接続され、両ゲートにワード線リセット信号ＷＲＳＴが供給される。同様に、ノアゲート２６では、ＰＭＯＳトランジスタ２２１と電源電位ＶＤＤの配線との間にＰＭＯＳトランジスタ２３Ｘが接続されている。ＰＭＯＳトランジスタ２３ＸのゲートはＮＭＯＳトランジスタ２３のゲートと共通に接続され、両ゲートにワード線リセット信号ＷＲＳＴが供給される。
【００３２】
他の構成は、図９と同一である。
次に、上記の如く構成された本第１実施形態の動作を説明する。
図２において、多重選択信号ＷＭＳＥＬ及びワード線リセット信号ＷＲＳＴ０は、不活性のとき低レベルであり、このときノアゲート２５及び２６はいずれもインバータとして機能する。
【００３３】
図１のバンク０のブロック０のワード線ＷＬを選択するために、プリデコードされた図２の信号Ｓ１及びＳ２が高レベルにされると、信号Ｓ３が低レベルになり、信号Ｓ４が高レベルになる。このとき図３では、ＰＭＯＳトランジスタ２４Ｘ、２１１、２３Ｘ及びＮＭＯＳトランジスタ２２２がオン、ＮＭＯＳトランジスタ２１２、２４、ＰＭＯＳトランジスタ２２１及びＮＭＯＳトランジスタ２３がオフになっている。信号Ｓ４は、ドライバ３０でその駆動能力が増幅され、ワード線ＷＬが立ち上げられる。ラッチ回路２０Ａの状態が保持されるので、次のクロックＣＬＫの立ち上がりに同期して他のバンクのアドレスをバッファレジスタ４７に保持することができ、複数バンクで並列アクセスすることができる。
【００３４】
消費電力低減のためにブロック０のみ活性化されるので、アクセス終了時には、ブロック０内の全てのラッチ回路に共通に供給されるワード線リセット信号ＷＲＳＴ０が高レベルされて、図３のＮＭＯＳトランジスタ２４がオンになり、信号Ｓ４が低レベルに遷移して、ワード線ＷＬが立ち下げられる。ＮＭＯＳトランジスタ２４のオンと同時にＰＭＯＳトランジスタ２４Ｘがオフになるので、電源電位ＶＤＤの配線からＰＭＯＳトランジスタ２１１及びＮＭＯＳトランジスタ２４を通って電源電位ＶＳＳの配線へ貫通電流が流れるのが阻止される。これにより、通常使用時の消費電力が低減される。ＮＭＯＳトランジスタ２２２がオフ、ＰＭＯＳトランジスタ２２１がオンに遷移して、信号Ｓ３が高レベルになる。これにより、ＰＭＯＳトランジスタ２１１がオフ、ＮＭＯＳトランジスタ２１２がオンになる。次にワード線リセット信号ＷＲＳＴ０が低レベルに戻される。
【００３５】
半導体記憶装置の出荷前において、全てのワード線を立ち上げて高温加速試験を行うために、多重選択信号ＷＭＳＥＬの信号線がチップ内の全てのラッチ回路について共通に接続されている。多重選択信号ＷＭＳＥＬを高レベルにすると、ＮＭＯＳトランジスタ２３がオンになって信号Ｓ３が低レベルに遷移する。これと同時にＰＭＯＳトランジスタ２３Ｘがオフになるので、電源電位ＶＤＤの配線からＰＭＯＳトランジスタ２１１及びＮＭＯＳトランジスタ２３を通って電源電位ＶＳＳの配線へ貫通電流が流れるのが阻止される。ＰＭＯＳトランジスタ２１１がオン、ＮＭＯＳトランジスタ２１２がオフに遷移して、信号Ｓ４が高レベルになり、一方ではワード線ＷＬが立ち上げられ、他方ではＰＭＯＳトランジスタ２２１がオフ、ＮＭＯＳトランジスタ２２２がオンになる。次に多重選択信号ＷＭＳＥＬが低レベルに戻される。
【００３６】
この状態から、ワード線リセット信号ＷＲＳＴ０〜ＷＲＳＴ７が高レベルに遷移されて、全てのワード線ＷＬが立ち下げられる。この際、上記リセット時の動作により、貫通電流が阻止される。
このような動作が全てのワードデコーダについて同時に行われるが、貫通電流が阻止されるので、周囲温度を設定して行われる高温加速試験が従来よりも正確になる。
【００３７】
図４は、隣り合う２つのラッチ回路２０Ａの拡散領域及びポリシリコン配線層のレイアウトパターンを示している。図４には、複雑化を避けるためメタル配線層のパターンが示されていない。図５は、図４のパターンの理解を容易にするために、図４のレイアウトパターンに対応してトランジスタを配置した回路図である。
【００３８】
ラッチ回路２０Ａの専有面積を低減するために、ＰＭＯＳトランジスタ群２０ＡＰとＮＭＯＳトランジスタ群２０ＡＮとに別れてトランジスタが配列され、さらに、ワード線方向に沿ってＰＭＯＳトランジスタ群２０ＡＰとＮＭＯＳトランジスタ群２０ＡＮとが帯状に配置されている。ＰＭＯＳトランジスタ群２０ＡＰ及びＮＭＯＳトランジスタ群２０ＡＮはいずれもトランジスタが２行２列配列されている。
【００３９】
図４中、２２１Ｐ、２３ＸＰ、２１１Ｐ及び２４ＸＰはそれぞれＰＭＯＳトランジスタ２２１、２３Ｘ、２１１及び２４ＸのＰ型拡散領域であり、２１２Ｎ、２２２Ｎ、２３Ｎ及び２４ＮはそれぞれＮＭＯＳトランジスタ２１２、２２２、２３及び２４のＮ型拡散領域である。ハッチング領域はポリシリコン配線であり、小さな矩形は層間コンタクトであり、トランジスタ群２０ＡＰと２０ＡＮの境界付近のドットを施した配線は、トランジスタ群２０ＡＰ側がＮウェルに電源電位ＶＤＤを印加するためのものであり、トランジスタ群２０ＡＮ側がＰウェルに電源電位ＶＳＳを印加するためのものである。
【００４０】
図４を図１０と比較すると、両者の専有面積は同じであることが分かる。
本第１実施形態の半導体記憶装置によれば、ラッチ回路２０Ａの専有面積を増加させることなく、その貫通電流を阻止することができる。
［第２実施形態］
図６は、本発明の第２実施形態のワードデコーダ１行分の回路を示す。
【００４１】
ラッチ回路２０Ｂでは、図２のノアゲート２５及び２６の替わりにそれぞれナンドゲート２７及び２８が用いられている。ワード線リセット信号ＷＲＳＴ０及び多重選択信号ＷＭＳＥＬの相補信号である＊ＷＲＳＴ０及び＊ＷＭＳＥＬはそれぞれ、図２の場合と逆に、ナンドゲート２７及び２８の一方の入力端に供給される。多重選択信号＊ＷＭＳＥＬ及びワード線リセット信号＊ＷＲＳＴ０は、不活性のとき高レベルであり、このときナンドゲート２７及び２８はいずれもインバータとして機能する。
【００４２】
他の構成は、図２と同一である。
図７は、図６中のラッチ回路２０Ｂの構成例を示す。
ナンドゲート２７では、ＰＭＯＳトランジスタ２１１と並列にＰＭＯＳトランジスタ２４Ａが接続され、ＮＭＯＳトランジスタ２１２と電源電位ＶＳＳの配線との間にＮＭＯＳトランジスタ２４ＡＸが接続され、ＰＭＯＳトランジスタ２４ＡのゲートがＮＭＯＳトランジスタ２４ＡＸのゲートと共通に接続され、両ゲートに多重選択信号＊ＷＭＳＥＬが供給される。同様にナンドゲート２８では、ＰＭＯＳトランジスタ２２１と並列にＰＭＯＳトランジスタ２３Ａが接続され、ＮＭＯＳトランジスタ２２２と電源電位ＶＳＳの配線との間にＮＭＯＳトランジスタ２３ＡＸが接続され、ＰＭＯＳトランジスタ２３ＡのゲートがＮＭＯＳトランジスタ２３ＡＸのゲートと共通に接続され、両ゲートに＊ＷＲＳＴが供給される。
【００４３】
他の構成は、図９と同一である。
次に、上記の如く構成された本第２実施形態の動作を説明する。
アクセス終了時に、ワード線リセット信号＊ＷＲＳＴ０が低レベルにされて、ＰＭＯＳトランジスタ２３Ａがオンになり、信号Ｓ３が高レベルに遷移する。これと同時にＮＭＯＳトランジスタ２３ＡＸがオフになるので、電源電位ＶＤＤの配線からＰＭＯＳトランジスタ２３Ａ及びＮＭＯＳトランジスタ２２２を通って電源電位ＶＳＳの配線へ貫通電流が流れるのが阻止される。これにより、通常使用時の消費電力が低減される。信号Ｓ４が低レベルに遷移して、ワード線ＷＬが立ち下げられる。次にワード線リセット信号＊ＷＲＳＴ０が高レベルに戻される。
【００４４】
高温加速試験を行うために、多重選択信号＊ＷＭＳＥＬを低レベルにすると、ＰＭＯＳトランジスタ２４Ａがオンになって信号Ｓ４が高レベルに遷移し、ワード線ＷＬが立ち上げられる。ＰＭＯＳトランジスタ２４Ａのオンと同時にＮＭＯＳトランジスタ２４ＡＸがオフになるので、電源電位ＶＤＤの配線からナンドゲート２７及びＮＭＯＳトランジスタ２１２を通って電源電位ＶＳＳの配線へ貫通電流が流れるのが阻止される。信号Ｓ３が低レベルになり、次に多重選択信号＊ＷＭＳＥＬが高レベルに戻される。
【００４５】
この状態から、ワード線リセット信号＊ＷＲＳＴ０が低レベルに遷移されてワード線ＷＬが立ち下げられる。この際、上記リセット時の動作により、貫通電流が阻止される。
このような動作が全てのワードデコーダについて同時に行われるが、貫通電流が阻止されるので、周囲温度を設定して行われる高温加速試験が従来よりも正確になる。
【００４６】
なお、本発明には外にも種々の変形例が含まれる。
例えば図３において、ノアゲート２６に対するノアゲート２５の出力信号線と多重選択信号ＷＭＳＥＬの信号線との接続先を互いに入れ替えた構成であってもよい。この点は、図７のラッチ回路２０Ｂについても同様である。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係るシンクロナスＤＲＡＭの概略ブロック図である。
【図２】図１中のワードデコーダの１行分の回路を示す図である。
【図３】図２中のラッチ回路の構成例を示す図である。
【図４】図２のラッチ回路を２個含む拡散領域及びポリシリコン配線層のレイアウトパターンを示す図である。
【図５】図４中のラッチ回路１個分のレイウアトパターンに対応してトランジスタを配置した回路図である。
【図６】本発明の第２実施形態のワードデコーダ１行分の回路を示す図である。
【図７】図６中のラッチ回路の構成例を示す図である。
【図８】従来のワードデコーダ１行分の回路を示す図である。
【図９】図８中のラッチ回路の構成を示す図である。
【図１０】図９のラッチ回路を２個含む拡散領域及びポリシリコン配線層のレイアウトパターンを示す図である。
【図１１】図１０中のラッチ回路１個分のレイアウトパターンに対応してトランジスタを配置した回路図である。
【符号の説明】
１０ ワードデコード回路
１１、１２、２１２、２２２、２３、２４、２３ＡＸ、２４ＡＸ ＮＭＯＳトランジスタ
２０、２０Ａ、２０Ｂ ラッチ回路
２０Ｐ、２０ＡＰ ＰＭＯＳトランジスタ群
２０Ｎ、２０ＡＮ ＮＭＯＳトランジスタ群
２１、２２ インバータ
２１１、２２１、２３Ａ、２３Ｘ、２４Ａ、２４Ｘ ＰＭＯＳトランジスタ
２５、２６ ノアゲート
２７、２８ ナンドゲート
３０ ドライバ
４５ ワードデコーダ
ＷＬ ワード線
ＷＭＳＥＬ、＊ＷＭＳＥＬ 多重選択信号
ＷＲＳＴ、ＷＲＳＴ０〜ＷＲＳＹ６、＊ＷＲＳＴ０ ワード線リセット信号
本発明は、ワードデコード回路の出力がラッチ回路で保持されるタイプの半導体記憶装置に関する。
【０００２】
【従来の技術】
特に携帯電子機器用のために、半導体記憶装置には、低消費電力化が要求されている。
シンクロナスＤＲＡＭでは、複数バンクを備え、システムクロック周期毎にバンクを切り換えて複数バンクを並列動作させることにより、高速アクセスが可能となっている。この並列動作を可能にするために、行アドレスをプリデコードした信号が供給されるワードデコード回路の出力端には、各ワード線に対応してラッチ回路が接続されている。
【０００３】
図８は、従来のワードデコーダ１行分の回路を示す。
ワードデコード回路１０は、ＮＭＯＳトランジスタ１１と１２とが直列接続されたナンドゲートであり、プリデコードされた信号Ｓ１及びＳ２がそれぞれＮＭＯＳトランジスタ１１及び１２のゲートに供給される。ワード線ＷＬを選択するために信号Ｓ１及びＳ２が高レベルにされると、信号Ｓ３が低レベルになる。信号Ｓ３はラッチ回路２０に保持され、信号Ｓ３を反転した高レベルの信号Ｓ４がラッチ回路２０から出力される。
【０００４】
ラッチ回路２０は、インバータ２１と２２とが環状に接続され、インバータ２２の出力端とグランド線との間にセット用のＮＭＯＳトランジスタ２３が接続され、インバータ２１の出力端とグランド線との間にリセット用のＮＭＯＳトランジスタ２４が接続されている。
信号Ｓ４は、ドライバ３０でその駆動能力が増幅され、ワード線ＷＬが立ち上げられる。
【０００５】
消費電力低減のためにメモリブロック単位で活性化されるので、アクセス終了時には、活性化されたメモリブロック内の全てのラッチ回路２０に共通にワード線リセット信号ＷＲＳＴが供給されてＮＭＯＳトランジスタ２４がオンになり、信号Ｓ４が低レベルに遷移してワード線ＷＬが立ち下げられる。
多重選択信号ＷＭＳＥＬの信号線をチップ内の全てのラッチ回路２０について共通に接続すれば、半導体記憶装置の出荷前において、全てのワード線ＷＬを立ち上げて高温加速試験を行うことが可能となる。多重選択信号ＷＭＳＥＬを高レベルにすると、ＮＭＯＳトランジスタ２３がオンになってインバータ２２の出力が低レベルに遷移し、インバータ２１の出力が高レベルに遷移して信号Ｓ４が立ち上げられる。
【０００６】
図９は、図８中のラッチ回路２０の構成を示す。
インバータ２１は、電位ＶＤＤとＶＳＳの電源配線間に、ＰＭＯＳトランジスタ２１１とＮＭＯＳトランジスタ２１２とが直列接続され、両ゲートが共通に接続されている。同様にインバータ２２は、ＰＭＯＳトランジスタ２２１とＮＭＯＳトランジスタ２２２とが直列接続され、両ゲートが共通に接続されている。
【０００７】
信号Ｓ３が低レベルのとき、ＰＭＯＳトランジスタ２１１がオン、ＮＭＯＳトランジスタ２１２がオフになっている。この状態でワード線リセット信号ＷＲＳＴを高レベルに遷移させると、ＮＭＯＳトランジスタ２４がオンになり、電源電位ＶＤＤの配線からＰＭＯＳトランジスタ２１１及びＮＭＯＳトランジスタ２４を通って電源電位ＶＳＳの配線へ貫通電流が流れる。信号Ｓ４が低レベルに遷移すると、ＰＭＯＳトランジスタ２２１及びＮＭＯＳトランジスタ２２２がそれぞれオン及びオフに遷移して、信号Ｓ３が高レベルになり、ＰＭＯＳトランジスタ２１１がオフ、ＮＭＯＳトランジスタ２１２がオンの状態になって、この貫通電流が阻止される。しかし、この状態になるまで貫通電流が流れるので、無駄な電力が消費される。
【０００８】
同様に、信号Ｓ４が低レベルでＰＭＯＳトランジスタ２２１がオン、ＮＭＯＳトランジスタ２２２がオフの状態で、上述の高温加速試験において多重選択信号ＷＭＳＥＬが高レベルに遷移すると、電源電位ＶＤＤからＰＭＯＳトランジスタ２２１及びＮＭＯＳトランジスタ２３を通って貫通電流が流れ、信号Ｓ４が高レベルに遷移してＰＭＯＳトランジスタ２２１がオフになるまで貫通電流が流れ続ける。この場合には、チップ内の全てのラッチ回路２０について貫通電流が同時に流れるので、無視できない。次に多重選択信号ＷＭＳＥＬが低レベルに戻される。この状態から、全てのメモリブロックのラッチ回路２０についてワード線リセット信号ＷＲＳＴを高レベルに遷移させたときにも、全てのラッチ回路２０についてＰＭＯＳトランジスタ２１１及びＮＭＯＳトランジスタ２４を通る貫通電流が流れ、無視できない。このため、周囲温度を設定して行われる高温加速試験が不正確となる。
【０００９】
他方、ラッチ回路２０は、各ワード線について備えられているので、その専有面積が限られている。
図１０は、隣り合う２つのラッチ回路２０の拡散領域及びポリシリコン配線層のレイアウトパターンを示している。図１０には、複雑化を避けるためメタル配線層のパターンが示されていない。図１１は図１０のパターンの理解を容易にするために、図１０のレイアウトパターンに対応してトランジスタを配置した回路図である。
【００１０】
ラッチ回路２０の専有面積を低減し幅を狭くするために、ＰＭＯＳトランジスタ群２０ＰとＮＭＯＳトランジスタ群２０Ｎとに別れてトランジスタが配列され、さらに、ワード線方向に沿ってＰＭＯＳトランジスタ群２０ＰとＮＭＯＳトランジスタ群２０Ｎとが帯状に配置されている。図１０中、２２１Ｐ及び２１１ＰはそれぞれＰＭＯＳトランジスタ２２１及び２１１のＰ型拡散領域であり、２１２Ｎ、２２２Ｎ、２４Ｎ及び２３ＮはそれぞれＮＭＯＳトランジスタ２１２、２２２、２４及び２３のＮ型拡散領域である。ハッチング領域はポリシリコン配線であり、小さな矩形は層間コンタクトであり、トランジスタ群２０Ｐと２０Ｎの境界付近のドットを施した配線は、トランジスタ群２０Ｐ側がＮウェルに電源電位ＶＤＤを印加するためのものであり、トランジスタ群２０Ｎ側がＰウェルに電源電位ＶＳＳを印加するためのものである。
【００１２】
本発明の目的は、このような問題点に鑑み、半導体記憶装置の出荷前において高温加速試験を効率よく行えるようにするとともに、複数のワードデコーダに接続されたラッチ回路の貫通電流を阻止することにより高温加速試験をより正確に行うことが可能であり、且つ、専有面積の増加を回避できる半導体記憶装置を提供することにある。
【００１３】
【課題を解決するための手段及びその作用効果】
本発明の第１態様では、ワードデコード回路の出力がラッチ回路のデータ入力端に供給され、該ラッチ回路は、電源配線間に直列接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタと、該ＰＭＯＳトランジスタと該ＮＭＯＳトランジスタとの一方に並列接続されたリセット用又はセット用の第１ＭＯＳトランジスタとからなるＣＭＯＳ論理ゲート回路を有する半導体記憶装置において、
該ラッチ回路は、該ＰＭＯＳトランジスタと該ＮＭＯＳトランジスタとの他方に直列接続され、該第１ＭＯＳトランジスタのオン／オフに連動してオフ／オンする第２ＭＯＳトランジスタを有する。
【００１４】
この半導体記憶装置によれば、第１ＭＯＳトランジスタをオンにすると第２ＭＯＳトランジスタがオフになるので、該一方のトランジスタと第１ＭＯＳトランジスタとに流れようとする貫通電流が第２ＭＯＳトランジスタで阻止され、これにより消費電力が低減される。
また、この論理ゲート回路に追加される素子は第２ＭＯＳトランジスタのみであるので、チップ上のラッチ回路用占有面積増加が避けられ又は少なくて済む。
【００１５】
本発明の第２態様の半導体記憶装置では、第１態様において、上記第１ＭＯＳトランジスタは上記ＮＭＯＳトランジスタに並列接続されたＮＭＯＳトランジスタであり、上記第２ＭＯＳトランジスタは上記ＰＭＯＳトランジスタと直列接続されたＰＭＯＳトランジスタであり、該第１ＭＯＳトランジスタと該第２ＭＯＳトランジスタのゲート間が接続され、該ゲートにセット信号又はリセット信号が供給される。
【００１６】
本発明の第３態様の半導体記憶装置では、第２態様において、上記論理ゲート回路は２入力ノアゲート回路であり、上記ラッチ回路は第１及び第２の該２入力ノアゲート回路を有し、該第１の２入力ノアゲート回路の出力端が該第２の２入力ノアゲート回路の一方の入力端に接続され、該第２の２入力ノアゲート回路の出力端が該第１の２入力ノアゲート回路の一方の入力端に接続され、該第１の２入力ノアゲート回路の他方の入力端にリセット信号が供給され該第２の２入力ノアゲート回路の他方の入力端にセット信号が供給される。
【００１７】
本発明の第４態様の半導体記憶装置では、第３態様において、チップ上の全ての上記ワードデコード回路に接続された上記ラッチ回路に対し上記セット信号を共通に供給するためのワード線多重選択用信号線を有する。
この半導体記憶装置によれば、全ラッチ回路が同時にセットされるので、高温加速試験を効率よく行うことができる。また、この試験において、上記貫通電流が全ラッチ回路について阻止されるので、周囲温度を設定して行われる高温加速試験が従来よりも正確になる。
【００１８】
本発明の第５態様の半導体記憶装置では、第４態様において、隣り合うセンスアンプ列に挟まれたメモリブロックの上記ワードデコード回路に接続された上記ラッチ回路に対し上記リセット信号を共通に供給するためのリセット信号線を有する。
本発明の第６態様の半導体記憶装置では、第３乃至５態様のいずれか１つにおいて、上記ラッチ回路は、２行２列のＰＭＯＳトランジスタアレイと２行２列のＮＭＯＳトランジスタアレイとがワード線方向に沿って配置されている。
【００１９】
この半導体記憶装置によれば、専有面積の増加が避けられる。
本発明の第７態様の半導体記憶装置では、第１態様において、上記第１ＭＯＳトランジスタは上記ＰＭＯＳトランジスタに並列接続されたＰＭＯＳトランジスタであり、上記第２ＭＯＳトランジスタは上記ＮＭＯＳトランジスタと直列接続されたＮＭＯＳトランジスタであり、該第１ＭＯＳトランジスタと該第２ＭＯＳトランジスタのゲート間が接続され、該ゲートにセット信号又はリセット信号が供給される。
【００２０】
本発明の第８態様の半導体記憶装置では、第７態様において、上記論理ゲート回路は２入力ナンドゲート回路であり、上記ラッチ回路は第１及び第２の該２入力ナンドゲート回路を有し、該第１の２入力ナンドゲート回路の出力端が該第２の２入力ナンドゲート回路の一方の入力端に接続され、該第２の２入力ナンドゲート回路の出力端が該第１の２入力ナンドゲート回路の一方の入力端に接続され、該第１の２入力ナンドゲート回路の他方の入力端にセット信号が供給され該第２の２入力ナンドゲート回路の他方の入力端にリセット信号が供給される。
【００２１】
本発明の第９態様の半導体記憶装置では、第８態様において、チップ上の全ての上記ワードデコード回路に接続された上記ラッチ回路に対し上記セット信号を共通に供給するためのワード線多重選択用信号線を有する。
本発明の第１０態様の半導体記憶装置では、第９態様において、隣り合うセンスアンプ列に挟まれたメモリブロックの上記ワードデコード回路に接続された上記ラッチ回路に対し上記リセット信号を共通に供給するためのリセット信号線を有する。
【００２２】
本発明の第１１態様の半導体記憶装置では、第８乃至１０態様のいずれかにおいて、上記ラッチ回路は、２行２列のＰＭＯＳトランジスタアレイと２行２列のＮＭＯＳトランジスタアレイとがワード線方向に沿って配置されている。
【００２４】
【発明の実施の形態】
以下、図面に基づいて本発明の実施形態を説明する。
［第１実施形態］
図１は、本発明の第１実施形態に係るシンクロナスＤＲＡＭの概略を示す。斜線部はセンスアンプ列である。
【００２５】
このシンクロナスＤＲＡＭでは、バンク０〜３を挟むようにコラムデコーダ４０とセンスバッファ回路４１とが配置されている。バンク０は、センスアンプ列４２〜４４と、センスアンプ列４２と４３との間のメモリブロック０と、センスアンプ列４３と４４との間のメモリブロック１とを備えている。各メモリブロックに対応して、ワードデコーダが備えられ、例えばワードデコーダ４５は、メモリブロック０に対応している。メモリブロック１はアドレス範囲を除きメモリブロック０と同じであり、バンク１〜３についても、アドレス範囲を除きバンク０と同じである。
【００２６】
外部からのアドレスＡＤＤＲは、信号レベルインターフェース用のバッファゲート４６を介してアドレスバッファレジスタ４７及び４８に供給される。外部からのチップセレクト信号＊ＣＳ（＊は、低レベルのとき活性であることを示しており、以下同様。）、ロウアドレスストローブ信号＊ＲＡＳ、コラムアドレスストローブ信号＊ＣＡＳ、ライトイネーブル信号＊ＷＥ、クロックイネーブル信号ＣＫＥ及びクロックＣＬＫは、バッファゲート４９を介して制御回路５０に供給される。制御回路５０は、制御信号＊ＣＳ、＊ＲＡＳ、＊ＣＡＳ、＊ＷＥ及びＣＫＥとアドレスの一部との組の値により定まるコマンドに応じて、各種制御信号を生成する。
【００２７】
制御回路５０は、アクティベイトコマンドＡＣＴ発行に応答してアドレスバッファレジスタ４７にラッチ信号を供給することにより、バンクアドレス、バンク内ブロックアドレス及びブロック内行アドレスをアドレスバッファレジスタ４７に保持させる。アドレスバッファレジスタ４７の出力はプリデコーダ５１でプリデコードされ、さらにワードデコーダ４５を含むワードデコーダでデコードされて、選択されたバンク及びブロック内のワード線ＷＬが立ち上げられる。
【００２８】
ワード線ＷＬの立ち上がりにより、ワード線ＷＬに沿った行の記憶内容がビット線ＢＬ上に読み出され、センスアンプ列４２及び４３により増幅される。より具体的には、例えばメモリセルＭＣの記憶内容がビット線ＢＬ上に読み出され、センスアンプ列４３内のセンスアンプ５２により増幅される。
制御回路５０は、リードコマンドＲＥＡＤ発行に応答してアドレスバッファレジスタ４８にラッチ信号を供給することにより、列アドレスをアドレスバッファレジスタ４８に保持させる。アドレスバッファレジスタ４８の出力はコラムデコーダ４０でデコードされて、選択されたコラム選択線ＣＬによりコラムゲートがオンにされる。これにより、例えば、ビット線ＢＬ上のデータが、センスアンプ列に沿ったローカルデータバスＬＤＢに読み出され、さらにこれと直角な方向のグローバルデータバスＧＤＢを通ってセンスバッファ回路４１で増幅される。センスバッファ回路４１の出力は、信号レベルインターフェース用のＩ／Ｏバッファゲート回路５３を介しＤＡＴＡとして外部に取り出される。
【００２９】
制御回路１８から８ブロックのワードデコーダ（ＷＤ）に、多重選択信号ＷＭＳＥＬが共通に供給され、ワード線リセット信号ＷＲＳＴ１〜ＷＲＳＴ７がそれぞれ供給される。多重選択信号ＷＭＳＥＬは、高温加速試験時のみ活性化され、通常使用時には不活性になっている。
図２は、ワードデコーダ４５の１行分の回路を示す。
【００３０】
ラッチ回路２０Ａでは、ノアゲート２５の出力端がノアゲート２６の一方の入力端に接続され、ノアゲート２６の出力端がノアゲート２５の一方の入力端に接続され、ノアゲート２５及び２６の他方の入力端にそれぞれワード線リセット信号ＷＲＳＴ０及び多重選択信号ＷＭＳＥＬが供給される。
他の構成は、図８と同一である。
【００３１】
図３は、図２中のラッチ回路２０Ａの構成例を示す。
ノアゲート２５では、ＰＭＯＳトランジスタ２１１と電源電位ＶＤＤの配線との間にＰＭＯＳトランジスタ２４Ｘが接続されている。ＰＭＯＳトランジスタ２４ＸのゲートはＮＭＯＳトランジスタ２４のゲートと共通に接続され、両ゲートにワード線リセット信号ＷＲＳＴが供給される。同様に、ノアゲート２６では、ＰＭＯＳトランジスタ２２１と電源電位ＶＤＤの配線との間にＰＭＯＳトランジスタ２３Ｘが接続されている。ＰＭＯＳトランジスタ２３ＸのゲートはＮＭＯＳトランジスタ２３のゲートと共通に接続され、両ゲートにワード線リセット信号ＷＲＳＴが供給される。
【００３２】
他の構成は、図９と同一である。
次に、上記の如く構成された本第１実施形態の動作を説明する。
図２において、多重選択信号ＷＭＳＥＬ及びワード線リセット信号ＷＲＳＴ０は、不活性のとき低レベルであり、このときノアゲート２５及び２６はいずれもインバータとして機能する。
【００３３】
図１のバンク０のブロック０のワード線ＷＬを選択するために、プリデコードされた図２の信号Ｓ１及びＳ２が高レベルにされると、信号Ｓ３が低レベルになり、信号Ｓ４が高レベルになる。このとき図３では、ＰＭＯＳトランジスタ２４Ｘ、２１１、２３Ｘ及びＮＭＯＳトランジスタ２２２がオン、ＮＭＯＳトランジスタ２１２、２４、ＰＭＯＳトランジスタ２２１及びＮＭＯＳトランジスタ２３がオフになっている。信号Ｓ４は、ドライバ３０でその駆動能力が増幅され、ワード線ＷＬが立ち上げられる。ラッチ回路２０Ａの状態が保持されるので、次のクロックＣＬＫの立ち上がりに同期して他のバンクのアドレスをバッファレジスタ４７に保持することができ、複数バンクで並列アクセスすることができる。
【００３４】
消費電力低減のためにブロック０のみ活性化されるので、アクセス終了時には、ブロック０内の全てのラッチ回路に共通に供給されるワード線リセット信号ＷＲＳＴ０が高レベルされて、図３のＮＭＯＳトランジスタ２４がオンになり、信号Ｓ４が低レベルに遷移して、ワード線ＷＬが立ち下げられる。ＮＭＯＳトランジスタ２４のオンと同時にＰＭＯＳトランジスタ２４Ｘがオフになるので、電源電位ＶＤＤの配線からＰＭＯＳトランジスタ２１１及びＮＭＯＳトランジスタ２４を通って電源電位ＶＳＳの配線へ貫通電流が流れるのが阻止される。これにより、通常使用時の消費電力が低減される。ＮＭＯＳトランジスタ２２２がオフ、ＰＭＯＳトランジスタ２２１がオンに遷移して、信号Ｓ３が高レベルになる。これにより、ＰＭＯＳトランジスタ２１１がオフ、ＮＭＯＳトランジスタ２１２がオンになる。次にワード線リセット信号ＷＲＳＴ０が低レベルに戻される。
【００３５】
半導体記憶装置の出荷前において、全てのワード線を立ち上げて高温加速試験を行うために、多重選択信号ＷＭＳＥＬの信号線がチップ内の全てのラッチ回路について共通に接続されている。多重選択信号ＷＭＳＥＬを高レベルにすると、ＮＭＯＳトランジスタ２３がオンになって信号Ｓ３が低レベルに遷移する。これと同時にＰＭＯＳトランジスタ２３Ｘがオフになるので、電源電位ＶＤＤの配線からＰＭＯＳトランジスタ２１１及びＮＭＯＳトランジスタ２３を通って電源電位ＶＳＳの配線へ貫通電流が流れるのが阻止される。ＰＭＯＳトランジスタ２１１がオン、ＮＭＯＳトランジスタ２１２がオフに遷移して、信号Ｓ４が高レベルになり、一方ではワード線ＷＬが立ち上げられ、他方ではＰＭＯＳトランジスタ２２１がオフ、ＮＭＯＳトランジスタ２２２がオンになる。次に多重選択信号ＷＭＳＥＬが低レベルに戻される。
【００３６】
この状態から、ワード線リセット信号ＷＲＳＴ０〜ＷＲＳＴ７が高レベルに遷移されて、全てのワード線ＷＬが立ち下げられる。この際、上記リセット時の動作により、貫通電流が阻止される。
このような動作が全てのワードデコーダについて同時に行われるが、貫通電流が阻止されるので、周囲温度を設定して行われる高温加速試験が従来よりも正確になる。
【００３７】
図４は、隣り合う２つのラッチ回路２０Ａの拡散領域及びポリシリコン配線層のレイアウトパターンを示している。図４には、複雑化を避けるためメタル配線層のパターンが示されていない。図５は、図４のパターンの理解を容易にするために、図４のレイアウトパターンに対応してトランジスタを配置した回路図である。
【００３８】
ラッチ回路２０Ａの専有面積を低減するために、ＰＭＯＳトランジスタ群２０ＡＰとＮＭＯＳトランジスタ群２０ＡＮとに別れてトランジスタが配列され、さらに、ワード線方向に沿ってＰＭＯＳトランジスタ群２０ＡＰとＮＭＯＳトランジスタ群２０ＡＮとが帯状に配置されている。ＰＭＯＳトランジスタ群２０ＡＰ及びＮＭＯＳトランジスタ群２０ＡＮはいずれもトランジスタが２行２列配列されている。
【００３９】
図４中、２２１Ｐ、２３ＸＰ、２１１Ｐ及び２４ＸＰはそれぞれＰＭＯＳトランジスタ２２１、２３Ｘ、２１１及び２４ＸのＰ型拡散領域であり、２１２Ｎ、２２２Ｎ、２３Ｎ及び２４ＮはそれぞれＮＭＯＳトランジスタ２１２、２２２、２３及び２４のＮ型拡散領域である。ハッチング領域はポリシリコン配線であり、小さな矩形は層間コンタクトであり、トランジスタ群２０ＡＰと２０ＡＮの境界付近のドットを施した配線は、トランジスタ群２０ＡＰ側がＮウェルに電源電位ＶＤＤを印加するためのものであり、トランジスタ群２０ＡＮ側がＰウェルに電源電位ＶＳＳを印加するためのものである。
【００４０】
図４を図１０と比較すると、両者の専有面積は同じであることが分かる。
本第１実施形態の半導体記憶装置によれば、ラッチ回路２０Ａの専有面積を増加させることなく、その貫通電流を阻止することができる。
［第２実施形態］
図６は、本発明の第２実施形態のワードデコーダ１行分の回路を示す。
【００４１】
ラッチ回路２０Ｂでは、図２のノアゲート２５及び２６の替わりにそれぞれナンドゲート２７及び２８が用いられている。ワード線リセット信号ＷＲＳＴ０及び多重選択信号ＷＭＳＥＬの相補信号である＊ＷＲＳＴ０及び＊ＷＭＳＥＬはそれぞれ、図２の場合と逆に、ナンドゲート２７及び２８の一方の入力端に供給される。多重選択信号＊ＷＭＳＥＬ及びワード線リセット信号＊ＷＲＳＴ０は、不活性のとき高レベルであり、このときナンドゲート２７及び２８はいずれもインバータとして機能する。
【００４２】
他の構成は、図２と同一である。
図７は、図６中のラッチ回路２０Ｂの構成例を示す。
ナンドゲート２７では、ＰＭＯＳトランジスタ２１１と並列にＰＭＯＳトランジスタ２４Ａが接続され、ＮＭＯＳトランジスタ２１２と電源電位ＶＳＳの配線との間にＮＭＯＳトランジスタ２４ＡＸが接続され、ＰＭＯＳトランジスタ２４ＡのゲートがＮＭＯＳトランジスタ２４ＡＸのゲートと共通に接続され、両ゲートに多重選択信号＊ＷＭＳＥＬが供給される。同様にナンドゲート２８では、ＰＭＯＳトランジスタ２２１と並列にＰＭＯＳトランジスタ２３Ａが接続され、ＮＭＯＳトランジスタ２２２と電源電位ＶＳＳの配線との間にＮＭＯＳトランジスタ２３ＡＸが接続され、ＰＭＯＳトランジスタ２３ＡのゲートがＮＭＯＳトランジスタ２３ＡＸのゲートと共通に接続され、両ゲートに＊ＷＲＳＴが供給される。
【００４３】
他の構成は、図９と同一である。
次に、上記の如く構成された本第２実施形態の動作を説明する。
アクセス終了時に、ワード線リセット信号＊ＷＲＳＴ０が低レベルにされて、ＰＭＯＳトランジスタ２３Ａがオンになり、信号Ｓ３が高レベルに遷移する。これと同時にＮＭＯＳトランジスタ２３ＡＸがオフになるので、電源電位ＶＤＤの配線からＰＭＯＳトランジスタ２３Ａ及びＮＭＯＳトランジスタ２２２を通って電源電位ＶＳＳの配線へ貫通電流が流れるのが阻止される。これにより、通常使用時の消費電力が低減される。信号Ｓ４が低レベルに遷移して、ワード線ＷＬが立ち下げられる。次にワード線リセット信号＊ＷＲＳＴ０が高レベルに戻される。
【００４４】
高温加速試験を行うために、多重選択信号＊ＷＭＳＥＬを低レベルにすると、ＰＭＯＳトランジスタ２４Ａがオンになって信号Ｓ４が高レベルに遷移し、ワード線ＷＬが立ち上げられる。ＰＭＯＳトランジスタ２４Ａのオンと同時にＮＭＯＳトランジスタ２４ＡＸがオフになるので、電源電位ＶＤＤの配線からナンドゲート２７及びＮＭＯＳトランジスタ２１２を通って電源電位ＶＳＳの配線へ貫通電流が流れるのが阻止される。信号Ｓ３が低レベルになり、次に多重選択信号＊ＷＭＳＥＬが高レベルに戻される。
【００４５】
この状態から、ワード線リセット信号＊ＷＲＳＴ０が低レベルに遷移されてワード線ＷＬが立ち下げられる。この際、上記リセット時の動作により、貫通電流が阻止される。
このような動作が全てのワードデコーダについて同時に行われるが、貫通電流が阻止されるので、周囲温度を設定して行われる高温加速試験が従来よりも正確になる。
【００４６】
なお、本発明には外にも種々の変形例が含まれる。
例えば図３において、ノアゲート２６に対するノアゲート２５の出力信号線と多重選択信号ＷＭＳＥＬの信号線との接続先を互いに入れ替えた構成であってもよい。この点は、図７のラッチ回路２０Ｂについても同様である。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係るシンクロナスＤＲＡＭの概略ブロック図である。
【図２】図１中のワードデコーダの１行分の回路を示す図である。
【図３】図２中のラッチ回路の構成例を示す図である。
【図４】図２のラッチ回路を２個含む拡散領域及びポリシリコン配線層のレイアウトパターンを示す図である。
【図５】図４中のラッチ回路１個分のレイウアトパターンに対応してトランジスタを配置した回路図である。
【図６】本発明の第２実施形態のワードデコーダ１行分の回路を示す図である。
【図７】図６中のラッチ回路の構成例を示す図である。
【図８】従来のワードデコーダ１行分の回路を示す図である。
【図９】図８中のラッチ回路の構成を示す図である。
【図１０】図９のラッチ回路を２個含む拡散領域及びポリシリコン配線層のレイアウトパターンを示す図である。
【図１１】図１０中のラッチ回路１個分のレイアウトパターンに対応してトランジスタを配置した回路図である。
【符号の説明】
１０ ワードデコード回路
１１、１２、２１２、２２２、２３、２４、２３ＡＸ、２４ＡＸ ＮＭＯＳトランジスタ
２０、２０Ａ、２０Ｂ ラッチ回路
２０Ｐ、２０ＡＰ ＰＭＯＳトランジスタ群
２０Ｎ、２０ＡＮ ＮＭＯＳトランジスタ群
２１、２２ インバータ
２１１、２２１、２３Ａ、２３Ｘ、２４Ａ、２４Ｘ ＰＭＯＳトランジスタ
２５、２６ ノアゲート
２７、２８ ナンドゲート
３０ ドライバ
４５ ワードデコーダ
ＷＬ ワード線
ＷＭＳＥＬ、＊ＷＭＳＥＬ 多重選択信号
ＷＲＳＴ、ＷＲＳＴ０〜ＷＲＳＹ６、＊ＷＲＳＴ０ ワード線リセット信号
Claims (4)
- ワードデコード回路と、
出力端がワード線に接続されたドライバと、
一方の入力端に該ワードデコード回路の出力端が接続され他方の入力端にリセット信号が供給され出力端が該ドライバの入力端に接続された第１のスタティック型２入力ノアゲート回路と、一方の入力端に該第１のスタティック型２入力ノアゲート回路の出力端が接続され他方の入力端にセット信号が供給され出力端が該第１の２入力ノアゲートの該一方の入力端に接続された第２のスタティック型２入力ノアゲート回路とを含み、該セット信号によりセット状態になって該ワード線を選択状態にし、該リセット信号によりリセット状態になって該ワード線を非選択状態にするラッチ回路と、
を複数組有し、該複数組の各ラッチ回路に対し該セット信号を共通に供給するためのワード線多重選択用の信号線をさらに有し、該ワード線多重選択用の信号線をアクティブにした状態で高温加速試験が行われるようにし、
該第１及び第２のスタティック型２入力ノアゲート回路はいずれも、
互いに並列接続され、ソースが低電位側電源配線に接続され、ドレインが出力端とされた第１及び第２のＮＭＯＳトランジスタと、
該第１及び第２のＮＭＯＳトランジスタのドレインと高電位側電源配線との間に互いに直列接続された第１及び第２のＰＭＯＳトランジスタと、
を備え、該第１のＰＭＯＳトランジスタのゲートと該第１のＮＭＯＳトランジスタのゲートとが互いに接続されて一方の入力端とされ、該第２のＰＭＯＳトランジスタのゲートと該第２のＮＭＯＳトランジスタのゲートとが互いに接続されて他方の入力端とされ、
該第１及び第２のスタティック型２入力ノアゲート回路の該第１及び第２のＰＭＯＳトランジスタが２行２列に配置されたＰＭＯＳトランジスタアレイと、該第１及び第２のスタティック型２入力ノアゲート回路の該第１及び第２のＮＭＯＳトランジスタが２行２列に配置されたＮＭＯＳトランジスタアレイとが、ワード線方向に沿って配置されている、
ことを特徴とする半導体記憶装置。 - 上記複数組のワードデコード回路は、隣り合うセンスアンプ列に挟まれたメモリブロックのワードデコード回路であり、該メモリブロックのワードデコード回路に接続された上記ラッチ回路に対し上記リセット信号を共通に供給するためのリセット信号線をさらに有することを特徴とする請求項１に記載の半導体記憶装置。
- ワードデコード回路と、
出力端がワード線に接続されたドライバと、
一方の入力端に該ワードデコード回路の出力端が接続され他方の入力端にセット信号が供給され出力端が該ドライバの入力端に接続された第１のスタティック型２入力ナンドゲート回路と、一方の入力端に該第１のスタティック型２入力ナンドゲート回路の出力端が接続され他方の入力端にリセット信号が供給され出力端が該第１のスタティック型２入力ナンドゲートの該一方の入力端に接続された第２のスタティック型２入力ナンドゲート回路とを含み、該セット信号によりセット状態になって該ワード線を選択状態にし、該リセット信号によりリセット状態になって該ワード線を非選択状態にするラッチ回路と、
を複数組有し、該複数組の各ラッチ回路に対し該セット信号を共通に供給するためのワード線多重選択用の信号線をさらに有し、該ワード線多重選択用の信号線をアクティブにした状態で高温加速試験が行われるようにし、
該第１及び第２のスタティック型２入力ナンドゲート回路はいずれも、
互いに並列接続され、ソースが高電位側電源配線に接続され、ドレインが出力端とされた第１及び第２のＰＭＯＳトランジスタと、
該第１及び第２のＰＭＯＳトランジスタのドレインと低電位側電源配線との間に互いに直列接続された第１及び第２のＮＭＯＳトランジスタと、
を備え、該第１のＰＭＯＳトランジスタのゲートと該第１のＮＭＯＳトランジスタのゲートとが互いに接続されて一方の入力端とされ、該第２のＰＭＯＳトランジスタのゲートと該第２のＮＭＯＳトランジスタのゲートとが互いに接続されて他方の入力端とされ、
該第１及び第２のスタティック型２入力ナンドゲート回路の該第１及び第２のＰＭＯＳトランジスタが２行２列に配置されたＰＭＯＳトランジスタアレイと、該第１及び第２のスタティック型２入力ナンドゲート回路の該第１及び第２のＮＭＯＳトランジスタが２行２列に配置されたＮＭＯＳトランジスタアレイとが、ワード線方向に沿って配置されている、
ことを特徴とする半導体記憶装置。 - 上記複数組のワードデコード回路は、隣り合うセンスアンプ列に挟まれたメモリブロックのワードデコード回路であり、該メモリブロックのワードデコード回路に接続された上記ラッチ回路に対し上記リセット信号を共通に供給するためのリセット信号線をさらに有することを特徴とする請求項３に記載の半導体記憶装置。
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-
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