JP3870772B2 - 半導体記憶装置およびそれを用いた電子機器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＳＲＡＭなどの半導体記憶装置およびそれを用いた電子機器に関する。
【０００２】
【背景技術および発明が解決しようとする課題】
メモリセルを備える半導体記憶装置例えばＳＲＡＭ（static random access memory）やＤＲＡＭ（dynamic random access memory）では、高集積化と高速化とを共に満足させことが常に重要な課題である。そして、このような半導体記憶装置では、高集積化とともにワード線方向およびビット線方向のメモリセル数が多くなる。
【０００３】
ワード線方向のメモリセル数が多いと、１本のワード線に直接接続されるメモリセル数が多くなり、１本のワード線の負荷抵抗および負荷容量が大きくなり、ワード線を高速で選択駆動できなくなる。
【０００４】
そこで、メモリセルアレイをワード線方向でブロック分割し、複数のメモリブロックを横断させて複数のメインワード線を配置する。さらに、複数のメモリブロックの各々にて、複数のメインワード線の各々に従属する複数のサブワード線を配置する。こうして、１本のメインワード線の負荷容量を低減することによって高速駆動を可能にしている。
【０００５】
一方、半導体記憶装置例えばＳＲＡＭにおいては、データの読み書きを行わずにデータを保持している状態いわゆるスタンバイ状態の期間では、ビット線の電位を電源電圧などの高い電位にしている。ところが、製造工程における異物の混入などにより、ビット線がグランド配線やワード線のような低い電位の配線層に接触すると、そのビット線に短絡電流が流れ、ビット線の電流不良が発生してしまう。このような不良に対する対する救済策として、ビット線と電源端子との間にヒューズを設け、レーザーなどを用いてそのヒューズを切断して電流不良の発生したビット線を電源から切り離すことを可能にする技術がある。
【０００６】
このようなヒューズは、ポリシリコン、タングステンシリサイド、またはアルミニウムなどの導電体で形成されており、レーザーなどを用いて個々に切断可能とするために、間隔を十分取るとともに線幅を細くする必要がある。したがってヒューズの部分は通常の配線層に比べると高抵抗となる。しかも、前述したように、高集積化にともなって各ビット線に接続されるメモリセルの数が増しているため、ワード線の選択状態の切換え前における、ビット線のプリチャージによるデータ読出し動作に必要なＨのロジックレベルへの初期化が、十分高速に行えない可能性がある。これは、半導体記憶装置におけるアクセス速度の低下につながってしまう。
【０００７】
本発明は、上記のような点に鑑みてなされたものであって、その目的は、高集積化および高速化を実現できる半導体記憶装置およびそれを用いた電子機器を提供することにある。
【０００８】
【課題を解決するための手段】
（１） 本発明に係る半導体記憶装置は、
データを記憶する複数のメモリセルと、
前記メモリセルに接続されるビット線と、
所定の電位を供給する電圧源にヒューズを介して接続され、かつ、前記ビット線の一端側に接続されて、前記ビット線を前記所定の電位にプリチャージする際に前記電圧源と前記ビット線とを接続する第１のプリチャージスイッチと、
前記電圧源に接続され、かつ、前記ビット線の他端側に接続されて、前記ビット線を前記所定の電位にプリチャージする際に前記電圧源と前記ビット線とを接続する第２のプリチャージスイッチと、
を備え、
前記第２のプリチャージスイッチは、対応するメモリセルがデータの読み書きを行わずにデータを保持するスタンバイ期間は、遮断状態であることを特徴としている。
【０００９】
本発明によれば、ビット線および電圧源に接続されてビット線を所定の電位にプリチャージ可能にする、第１および第２のプリチャージスイッチが、ビット線の一端側および他端側に接続されている。したがって、高集積化によって各ビット線につながるメモリセルの数の増加に伴う負荷容量の増加や、異物の混入等による短絡などによってビット線に電流不良が発生した場合に備えて設けられたヒューズの存在や高集積化などによるビット線の抵抗の増加によって起こるプリチャージ速度の低下を、プリチャージスイッチがビット線の一端側だけに設けられた場合に比較して、減少させることができる。
【００１０】
また、第２のプリチャージスイッチは、対応するメモリセルがデータの読み書きを行わずにデータを保持するスタンバイ期間は遮断状態である。したがって、異物の混入等による短絡などによってビット線に電流不良が発生した場合でも、そのビット線につながるメモリセルに対してデータの読み書きを行わないようにすれば、第２のプリチャージスイッチから短絡などの起きた箇所に向けて不要な電流が流れ込むことはない。
【００１１】
（２） 本発明に係る半導体記憶装置は、
データを記憶する複数のメモリセルと、
前記メモリセルに接続されるビット線と、
所定の電位を供給する電圧源に接続され、かつ、前記ビット線の一端側に接続されて、前記ビット線を前記所定の電位にプリチャージする際に前記電圧源と前記ビット線とを接続する第１のプリチャージスイッチと、
前記電圧源に接続され、かつ、前記ビット線の他端側に接続されて、前記ビット線を前記所定の電位にプリチャージする際に前記電圧源と前記ビット線とを接続する第２のプリチャージスイッチと、
を備え、
前記第１および第２のプリチャージスイッチの各々は、対応するメモリセルがデータの読み書きを行わずにデータを保持するスタンバイ期間は、遮断状態であることを特徴としている。
【００１２】
本発明によれば、ビット線および電圧源に接続されてビット線を所定の電位にプリチャージ可能にする、第１および第２のプリチャージスイッチが、ビット線の一端側および他端側に接続されている。したがって、高集積化によって、各ビット線につながるメモリセルの数の増加に伴う負荷容量の増加や、ビット線の抵抗の増加によって起こるプリチャージ速度の低下を、プリチャージスイッチがビット線の一端側だけに設けられた場合に比較して、減少させることができる。
【００１３】
また、第１および第２のプリチャージスイッチは、対応するメモリセルがデータの読み書きを行わずにデータを保持するスタンバイ期間は遮断状態となるので、短絡などによってビット線に電流不良が発生した場合でも、そのビット線につながるメモリセルに対してデータの読み書きを行わないようにすれば、第１または第２のプリチャージスイッチから短絡箇所に向けて不要な電流が流れ込むことを防止できる。
【００１４】
（３） 本発明に係る半導体記憶装置は、（１）において、
データの読み書きを実施できる状態か否かを制御するチップセレクト信号が入力されるチップセレクト信号入力端子をさらに備え、
前記第１および第２のプリチャージスイッチの各々は、第１端子と、第２端子と、前記第１端子および前記第２端子の間の導通を制御する信号が入力される制御端子とを備え、
前記第１のプリチャージスイッチの制御端子には第１のプリチャージ信号が入力され、
前記第２のプリチャージスイッチの制御端子には、前記チップセレクト信号と、前記第１のプリチャージ信号とに基づいて生成される第２のプリチャージ信号が入力されることを特徴としている。
【００１５】
本発明によれば、第１および第２のプリチャージスイッチにおける第１端子および第２端子の間の導通の制御を、制御端子に入力される第１および第２のプリチャージ信号によって行うことができる。
【００１６】
また、チップセレクト信号と第１のプリチャージ信号とに基づいて第２のプリチャージ信号を生成し、生成された第２のプリチャージ信号によって、対応するメモリセルがデータの読み書きを行わずにデータを保持するスタンバイ期間は、第２のプリチャージスイッチを遮断状態に制御することができる。
【００１７】
（４） 本発明に係る半導体記憶装置は、（２）において、
データの読み書きを実施できる状態か否かを制御するチップセレクト信号が入力されるチップセレクト信号入力端子をさらに備え、
前記第１および第２のプリチャージスイッチの各々は、第１端子と、第２端子と、前記第１端子および前記第２端子の間の導通を制御する信号が入力される制御端子とを備え、
前記第１および第２のプリチャージスイッチの制御端子の各々には、前記スタンバイ期間においては前記第１端子および前記第２端子の間が導通しないように制御するためのプリチャージ信号が入力されることを特徴としている。
【００１８】
これにより、第１および第２のプリチャージスイッチの制御端子に入力されるプリチャージ信号によって、対応するメモリセルがデータの読み書きを行わずにデータを保持するスタンバイ期間において第１および第２のプリチャージスイッチを遮断状態に制御することができる。
【００１９】
（５） 本発明に係る電子機器は、前記いずれかに記載の半導体記憶装置を備えることを特徴としている。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して具体的に説明する。
【００２１】
１．＜第１実施形態＞
１．１ 半導体記憶装置の平面レイアウト
図１は、本発明の実施形態に係る半導体記憶装置の平面レイアウト図の一例を示している。なお、本実施形態では、半導体記憶装置がＳＲＡＭ（static random access memory）である場合の例を説明する。図１において、この半導体記憶装置１０は例えば４つのメモリセルアレイ２０Ａ，２０Ｂ，２０Ｃ，２０Ｄを有している。各メモリセルアレイ２０Ａ〜２０Ｄの記憶容量は例えば４Ｍビットであり、トータル記憶容量は４Ｍ×４＝１６Ｍビットとなっている。なお、本発明は他の数のメモリセルアレイ、例えば１〜３のメモリセルアレイを有するものにも適用できる。
【００２２】
この半導体記憶装置１０は例えば同時に１６ビット（２バイト）のデータ書き込みまたはデータ読み出しが可能である。図１の上側の２つのメモリセルアレイ２０Ａ，２０Ｂに対して、例えば下位８ビット（下位バイト）のデータが、半導体記憶装置１０の上辺１２に沿って配置された入出力端子群３０を介して読み書きされる。図１の下側の２つのメモリセルアレイ２０Ｃ，２０Ｄに対して、例えば上位８ビット（上位バイト）のデータが、半導体記憶装置１０の下辺１４に沿って配置された入出力端子群３２を介して読み書きされる。
【００２３】
同時に１６ビットデータの書き込みまたは読み出しを実施する例えば２０ビットのアドレス信号（Ｘ，Ｙ．Ｚ）は、半導体記憶装置１０の上辺１２および下辺１４に沿ってそれぞれ配置されたアドレス端子群３４より入力される。アドレス端子群３４より入力されたＸ，Ｙ，Ｚのアドレス信号は、半導体記憶装置１０の中央領域に配置されたＸプリデコーダ４０，４２、Ｙプリデコーダ４４およびＺプリデコーダ４６にてプリデコードされる。
【００２４】
また、半導体記憶装置１０の例えば左側に配置された２つのメモリセルアレイ２０Ａ，２０Ｃは、電源端子３６より給電される第１の電源線５０に接続されている。同様に、半導体記憶装置１０の例えば右側に配置された２つのメモリセルアレイ２０Ｂ，２０Ｄは、電源端子３８より給電される第２の電源線５２に接続されている。本実施形態では、上位および下位の各８ビットデータを同時に書き込みまたは読み出しするために、同じ電源線に接続された２つのメモリセルアレイが同時に選択されることない。したがって、メモリセルアレイ２０Ａ，２０Ｄが同時に選択され、あるいはメモリセルアレイ２０Ｂ，２０Ｃが同時に選択される。
【００２５】
なお、半導体記憶装置１０の上辺１２および下辺１４に沿って配置される端子群の中には、上述した端子群３０〜３８の他に、クロック信号が入力されるクロック信号入力端子、チップセレクト信号／ＣＳが入力されるチップセレクト信号入力端子、ライトイネーブル信号入力端子などの制御信号入力端子が含まれている。
【００２６】
また、メモリセルアレイ２０Ａ〜２０Ｄの各々には、プリデコーダ４０〜４６に近い一辺に信号供給部６０および第１のヒューズ領域６２が、上辺１２または下辺１４に近い他の一辺に入出力駆動回路６６がそれぞれ配置されている。さらに、メモリセルアレイ２０Ａ〜２０Ｄの各々には、電源線５０，５２に近いさらに他の一辺に第２のヒューズ領域６４が配置されている。
【００２７】
ここで、第１のヒューズ領域６２には、不良メモリセルを冗長メモリセルに切り替えるための複数のヒューズ素子及び不良ビットラインへの電源供給を遮断するための複数のヒューズ素子が配列されている。第２のヒューズ領域６４には、不良メモリセルへの電源供給を遮断するための複数のヒューズ素子が配列されている。
【００２８】
１．２ メモリセルアレイの詳細
図２は、メモリセルアレイ２０Ａ〜２０Ｄが共通に有する構成を示す概略説明図である。図２において、例えばメモリセルアレイ２０ＣはＹ方向（ワード線方向）のセンターにローデコーダ７０を有する。ローデコーダ７０の両側はそれぞれ１６分割され、計３２個（Ｍ１〜Ｍ３２）のメモリブロック８０に分割されている。
【００２９】
一つのメモリブロック８０の記憶容量は、６４ビット（Ｙ方向）×２０４８（Ｘ方向：ビット線方向）＝１２８ｋビットであり、計３２個のメモリブロック８０のトータル記憶容量が４Ｍビットとなる。なお、各メモリセルアレイ２０Ａ〜２０Ｄは、３２個のメモリブロックの他に、８ビットの冗長メモリブロックを備えている。
【００３０】
２つのメモリブロック８０，８０の間には、両メモリブロック８０，８０に共用されるサブローデコーダ９０が配置されている。したがって、計１６個のサブローデコーダ９０が設けられている。なお、メモリブロック８０のそれぞれに対して、一つずつのサブローデコーダ９０を配置するようにしても良い。
【００３１】
メモリセルアレイ２０Ｃには、Ｙ方向のほぼ全幅に亘って、Ｙ方向に沿って例えば５１２本のメインワード線ＭＷＬ１，ＭＷＬ２，…が設けられている。また、これに加えて、冗長メインワード線を２本備えている。
【００３２】
３２個のメモリブロック８０の各々および前述した８ビットの冗長メモリブロックには、５１２本のメインワード線ＭＷＬのそれぞれに従属する例えば４本のサブワード線ＳＷＬ１〜ＳＷＬ４が設けられ、計２０４８本のサブワード線ＳＷＬが存在する。３２個のメモリブロック８０の各々および前述した８ビットの冗長メモリブロックは、さらに、２本の冗長メインワード線に従属する計８本の冗長サブワード線を有する。
【００３３】
ここで、上述したＸ，Ｙ，Ｚのアドレス信号のうち、Ｘ，Ｙアドレス信号は図１および図２に示すＸ，Ｙ方向のアドレスを指定するものであり、Ｚアドレス信号は例えば３２個のメモリブロック８０の中から一つを選択するものである。
【００３４】
ローデコーダ７０は、Ｘプリデコード信号に基づいて、５１２本のメインワード線ＭＷＬの中から１本を選択する。サブローデコーダ９０は、一つのメモリブック８０内にて、選択された１本のメインワード線ＭＷＬに従属する４本のサブワード線ＳＷＬ１〜４の中から１本を選択する。この４本のサブワード線ＳＷＬ１〜４の選択には、Ｚプリデコード信号（ブロック選択信号ＺＳＢ）と、Ｘプリデコード信号の下位４ビットが用いられる。
【００３５】
このように、１本のサブワード線ＳＷＬが選択され、さらにＹおよびＺプリデコード信号に基づき入出力駆動回路６６が８ビット分のビット線対を選択することで、一つのメモリブロック８０に対して８ビットデータの書き込みまたは読み出しが可能となっている。本実施形態では、４つのメモリセルアレイ２０Ａ〜２０Ｂの中から同時に２つが選択され、２つのメモリセルアレイ中の各一つのメモリブロック８０にて同時に８ビットデータ（計１６ビットデータ）の書き込みまたは読み出しが可能となっている。
【００３６】
１．３ サブローデコーダの詳細
図３は、（ｎ−１）番目およびｎ番目のメモリブロック領域８０に共用されるサブローデコーダ９０の詳細を示している。以下、（ｎ−１）番目およびｎ番目のメモリブロック８０内のサブワード線ＳＷＬ１〜４を選択するための共通な構成について説明する。
【００３７】
このサブローデコーダ９０には、４本のサブワード選択信号線（Ｘ＆Ｚプリデコード信号線）ＰＤＣＸＺ１〜４が、Ｘ方向に沿って延びている。この４本のサブワード選択信号線ＰＤＣＸＺ１〜４には、ハイアクティブであるサブワード選択信号がそれぞれ供給される。この各サブワード選択信号は、図３に示すように、Ｚアドレス信号をＺプリデコーダ４６にてプリデコードしたブロック選択信号ＺＳＢ（ローアクティブ）と、Ｘアドレス信号をＸプリデコーダ４０，４２にてプリデコードした下位４ビットのＸプリデコード信号ＰＤＣＸ１〜４（ローアクティブ）とに基づいて生成される。また、サブローデコーダ９０には、上述のブロック選択信号線ＺＳＢがＸ方向に沿って延びており、入出力駆動回路６６まで到達している。このブロック選択信号線ＺＳＢは、入出力駆動回路６６内のセンスアンプの駆動あるいはＹドライバ（ビット線駆動ドライバ）の駆動などに供される。
【００３８】
５１２本のメインワード線ＭＷＬ１〜５１２と、４本のサブワード選択信号線ＰＤＣＸＺ１〜４とから、１本のサブワード線ＳＷＬを選択するために、５１２個のスイッチ群１００が設けられている。
【００３９】
この各スイッチ群１００は、図４に示すように、４つのトランスファーゲート１０２，１０４，１０６，１０８を有する。トランスファーゲート１０２〜１０８の各々は、メインワード線ＭＷＬと反転メインワード線／ＭＷＬとの論理に基づいて、４本のサブワード選択信号線ＰＤＣＸＺの１本と、それと対応する１本のサブワード線ＳＷＬとの接続／非接続を切り換える。なお、本実施形態では、メインワード線ＭＷＬにはローアクティブのメインワード選択信号が供給される。
【００４０】
例えば、メインワード線ＭＷＬ１の電位がＬＯＷ、サブワード選択信号線ＰＤＣＸＺ１の電位がＨＩＧＨ、他のサブワード選択信号線ＰＤＣＸＺ２〜４の電位がＬＯＷであると、メインワード線ＭＷＬ１に従属するサブワード線ＳＷＬ１の電位がＨＩＧＨとなる。この結果、そのサブワード線ＳＷＬ１に接続されたメモリセル１１０に対するデータ書き込みまたはデータ読み出しが可能となる。なお、この図ではサブワード線ＳＷＬ１〜４およびビット線対（ＢＬｎ，／ＢＬｎ）に接続されたメモリセルのみを示しているが、各メモリブロック８０において各サブワード線には６４個のメモリセルが接続されている。
【００４１】
１．４ ビット線方向の構成
図５は、データの上位８ビットが記憶されるメモリセルアレイ２０Ｃおよびその周囲の構成を例として、ビット線方向の構成例を示すブロック図である。また、図６は、１つのビット線対ＢＬｎ，／ＢＬｎに着目して、図５に示したヒューズ６３からコラムゲート３００までの構成をさらに詳細に示す図である。なお、これらの図ではメインワード線の図示を省略してある。また、これらの図では１、２本のサブワード線および１、２個のメモリセルしか描いていないが、前述したように、実際には５１２本のメインワード線のそれぞれに４本のサブワード線が設けられており、各サブワード線とビット線対との交差する位置に対応してメモリセルが１つずつ設けられている。
【００４２】
これらの図に示すように、各ビット線対の各ビット線例えばＢＬｎ，／ＢＬｎは、その一端側がヒューズ６３および第１のプリチャージトランジスタ２００（第１のプリチャージスイッチ）を介して電位Ｖｄｄを持つ電源に接続され、その他端側が第２のプリチャージトランジスタ２２０（第２のプリチャージスイッチ）およびコラムゲート３００に接続されている。コラムゲート３００を経た信号線は、さらにライトドライバ４００およびセンスアンプ５００に接続されている。第１のプリチャージトランジスタ２００および第２のプリチャージトランジスタ２２０の間は多数のメモリセル１１０を備えるメモリセルアレイの領域となっており、各ビット線対例えば（ＢＬｎ，／ＢＬｎ）と各サブワードライン例えばＳＷＬ１との交差する領域にメモリセル１１０が形成されている。
【００４３】
各メモリセル１１０は、図６に示すように、転送トランジスタＱ１，Ｑ２、駆動トランジスタＱ３，Ｑ４、負荷トランジスタＱ５，Ｑ６の６個のＭＯＳトランジスタで構成されている。この例では、転送トランジスタＱ１，Ｑ２および駆動トランジスタＱ３，Ｑ４はＮＭＯＳトランジスタであり、負荷トランジスタＱ５，Ｑ６はＰＭＯＳトランジスタである。このメモリセルは、負荷トランジスタＱ５，Ｑ６と、駆動トランジスタＱ３，Ｑ４とからなるフリップフロップを、転送トランジスタＱ１，Ｑ２を介してビット線対ＢＬｎ，／ＢＬｎに接続した構成となっている。
【００４４】
さらに具体的には、負荷トランジスタＱ５と駆動トランジスタＱ３とは電源電位Ｖｄｄと接地電位間に直列に接続され、負荷トランジスタＱ６と駆動トランジスタＱ４も同様に接続されている。そして、負荷トランジスタＱ５と駆動トランジスタＱ３のゲートがいずれも、負荷トランジスタＱ６と駆動トランジスタＱ４のドレイン同士の接続点に接続されている。同様に、負荷トランジスタＱ６と駆動トランジスタＱ４のゲートがいずれも、負荷トランジスタＱ５と駆動トランジスタＱ３のドレイン同士の接続点に接続されている。このような構成によって、いずれか一方のドレイン接続点がＨレベルになれば、他方のドレイン接続点がＬレベルになるフリップフロップとして動作する。そして、それぞれのドレイン接続点の状態が、ワード線例えばサブワード線ＳＷＬ１がＨレベルに駆動されたとき、転送トランジスタＱ１，Ｑ２を介して、ビット線例えばＢＬｎ，／ＢＬｎに出力される。
【００４５】
第１のプリチャージスイッチとしてのプリチャージトランジスタ２００，２００はＰＭＯＳトランジスタであり、ビット線対をなす各ビット線例えばＢＬｎ，／ＢＬｎの一端側に接続されている。さらに、その一対のプリチャージトランジスタ２００，２００はヒューズ６３に共通に接続され、ゲートにはプリチャージ信号ＰＣ１が共通に入力される。そして、ヒューズ６３は、定電圧Ｖｄｄを供給する電源に接続される。これによって、ビット線対をなす各ビット線例えばＢＬｎ，／ＢＬｎの一端側と、定電圧Ｖｄｄを供給する電源との接続を、プリチャージトランジスタ２００，２００のゲートに入力される第１のプリチャージ信号ＰＣ１によって制御可能となる。第１のプリチャージ信号ＰＣ１は、ビット線対をなす各ビット線例えばＢＬｎ，／ＢＬｎをプリチャージする際にＬレベルとなることによって、ＰＭＯＳトランジスタであるプリチャージトランジスタ２００，２００を導通させ、ビット線例えばＢＬｎ，／ＢＬｎの電位をＶｄｄにする。
【００４６】
同様に、第２のプリチャージスイッチとしてのプリチャージトランジスタ２２０，２２０はＰＭＯＳトランジスタであり、ビット線対をなす各ビット線例えばＢＬｎ，／ＢＬｎの他端側に接続されている。さらに一対のプリチャージトランジスタ２２０，２２０は、定電圧Ｖｄｄを供給する電源にも接続されている。また、一対のプリチャージトランジスタ２２０，２２０のゲートにはプリチャージ信号ＰＣ２が共通に入力されている。これによって、ビット線対をなす各ビット線例えばＢＬｎ，／ＢＬｎの他端側と、定電圧Ｖｄｄを供給する電源との接続を、プリチャージトランジスタ２２０，２２０のゲートに入力される第２のプリチャージ信号ＰＣ２によって制御可能となる。第２のプリチャージ信号ＰＣ２は、第１のプリチャージ信号ＰＣ１と同様に、ビット線対をなす各ビット線例えばＢＬｎ，／ＢＬｎをプリチャージする際にＬレベルとなることによって、ＰＭＯＳトランジスタであるプリチャージトランジスタ２２０，２２０を導通させ、ビット線例えばＢＬｎ，／ＢＬｎの電位をさらに確実にＶｄｄにする。
【００４７】
それに加えて、第２のプリチャージ信号ＰＣ２は、プリチャージトランジスタ２２０，２２０に対応するメモリセル１１０すなわちビット線例えばＢＬｎ，／ＢＬｎに接続されたメモリセル１１０がデータの読み書きを行わずにデータを保持するいわゆるスタンバイ状態の間はＨレベルとなり、プリチャージトランジスタ２２０，２２０を遮断状態すなわちオフにする。
【００４８】
図７は、第１および第２のプリチャージ信号ＰＣ１，ＰＣ２を生成するプリチャージ信号生成回路２５０の概要を示すブロック図である。この図に示すように、このようなプリチャージ信号生成回路２５０は、各メモリブロック８０ごとに設けられており、例えば、ＮＯＲゲート２５２と、インバータ２５４と、ＯＲゲートとを含んで構成される。ＮＯＲゲート２５２には、例えばプリチャージを行うタイミングであることを示すプリチャージ元信号ＢＰＣ（ローアクティブ）と、そのブロックが選択されていることを示すブロック選択信号ＺＳＢ（ローアクティブ）とが入力される。ＮＯＲゲート２５２から出力された信号はインバータ２５４によって反転されて、第１のプリチャージ信号ＰＣ１となる。また、第１のプリチャージ信号ＰＣ１と、前述したチップセレクト信号／ＣＳ（ローアクティブ）とはＯＲゲート２５６に入力され、第２のプリチャージ信号ＰＣ２として出力される。
【００４９】
このようなプリチャージ信号生成回路２５０によって、第１のプリチャージ信号ＰＣ１は、プリチャージ元信号ＢＰＣがＬレベル、かつ、ブロック選択信号ＺＳＢがＬレベルである場合には、Ｌレベルとなり、それ以外の場合はＨレベルとなる。これによって、第１のプリチャージトランジスタ２００は、プリチャージ元信号ＢＰＣがＬレベル、かつ、ブロック選択信号ＺＳＢがＬレベルである場合にオンし、それ以外の場合はオフすることになる。また、第２のプリチャージ信号ＰＣ２は、第１のプリチャージ信号ＰＣ１がＬレベルであり、かつ、チップセレクト信号／ＣＳがＬレベルである場合には、Ｌレベルとなり、それ以外の場合はＨレベルとなる。これによって、第２のプリチャージトランジスタ２２０は、第１のプリチャージ信号ＰＣ１がＬレベルであり、かつ、チップセレクト信号／ＣＳがＬレベルである場合にオンし、それ以外の場合はオフすることになる。図８は、これらの信号関係の一部を示す図である。
【００５０】
上述したような第１および第２のプリチャージトランジスタ２２０、２２０と、プリチャージ信号生成部２５０の構成によって、例えば異物の混入等による短絡などによってビット線例えばＢＬｎまたは／ＢＬｎに電流不良が発生した場合でも、そのビット線につながるメモリセルに対してデータの読み書きを行わないようにすれば、プリチャージトランジスタ２２０，２２０は遮断状態に保たれる。その結果、第２のプリチャージトランジスタ２２０から短絡などの起きた箇所に向けて不要な電流が流れ込むことはない。
【００５１】
また、第１のプリチャージトランジスタ２００については、ビット線例えばＢＬｎまたは／ＢＬｎに電流不良が発生した場合に、ヒューズ６３を切断することによって、第１のプリチャージトランジスタ２００から短絡などの起きた箇所に向けて不要な電流が流れ込むことを防止できる。
【００５２】
なお、ビット線に電流不良が発生し、そのビット線につながるメモリセルに対してデータの読み書きを行わないようにした場合には、ヒューズ６３の切断に連動して、前述した冗長メモリブロック内のメモリセルが代替として使用されるように構成されている。
【００５３】
２．＜第２実施形態＞
第２実施形態の半導体記憶装置としてのＳＲＡＭチップは、以下に説明する点を除いて第１実施形態のＳＲＡＭチップと同様に構成され、同様に動作する。なお、図面において対応する部分には第１実施形態と同一の符号を付す。
【００５４】
第２実施形態のプリチャージ信号生成部２６０は、図９に示すように第１実施形態のプリチャージ信号生成部２５０とほぼ同様に形成されているが、第１および第２のプリチャージ信号ＰＣ１，ＰＣ２として同一の信号（プリチャージ信号）を生成する。このプリチャージ信号ＰＣ１，ＰＣ２は、プリチャージ元信号ＢＰＣがＬレベル、かつ、ブロック選択信号ＺＳＢがＬレベルである場合であって、しかも、チップセレクト信号／ＣＳがＬレベルである場合にＬレベルとなり、その間、第１および第２のプリチャージトランジスタ２００，２２０がオンする。それ以外の場合は、プリチャージ信号ＰＣ１，ＰＣ２はＨレベルであるため、第１および第２のプリチャージトランジスタ２００，２２０はオフとなる。図１０は、これらの信号関係の一部を示す図である。
【００５５】
本実施形態においては、第１のプリチャージトランジスタ２００も、対応するメモリセルがデータの読み書きを行わずにデータを保持する間いわゆるスタンバイ状態の間においては遮断状態となるので、短絡などによってビット線に電流不良が発生した場合でも、そのビット線につながるメモリセルに対してデータの読み書きを行わないようにすれば、第１のプリチャージトランジスタ２００から短絡箇所に向けて不要な電流が流れ込むことを防止できる。したがって、不良ビット線を切断可能とするためのヒューズ６３を設けず、電位Ｖｄｄを持つ電源に第１のプリチャージトランジスタ２００が直接に接続されるようにしてもよい。
【００５６】
なお、ビット線に電流不良が発生し、そのビット線につながるメモリセルに対してデータの読み書きを行わないようにした場合には、前述した冗長メモリブロック内のメモリセルが代替として使用されるように構成されている。
【００５７】
３．＜電子機器＞
図１１（Ａ）、（Ｂ）、および（Ｃ）は、前述したいずれかの実施形態におけるＳＲＡＭチップを用いた電子機器の例を示す外観図である。図１１（Ａ）は携帯電話機８８であり、図１１（Ｂ）は腕時計９２であり、図１１（Ｃ）は、携帯情報機器９６である。
【００５８】
これらの電子機器は、前述したいずれかの実施形態におけるＳＲＡＭチップ、ＣＰＵ（central processing unit）、表示部９８を駆動する表示ドライバなどを含んで構成されている。これらを含む各部はバスラインまたは他の信号伝達手段により互いに接続されている。
【００５９】
なお、前述したいずれかの実施形態におけるＳＲＡＭチップが使用される電子機器としては、携帯電話機、腕時計、および携帯情報機器に限らず、ノート型パソコン、電子手帳、ページャ、電卓、ＰＯＳ端末、ＩＣカード、ミニディスクプレーヤなど様々な電子機器が考えられる。
【００６０】
４．＜変形例＞
４．１ 本発明はＳＲＡＭに適用したものに限らず、メモリセルに接続されるビット線のプリチャージを行うように構成された他の半導体記憶装置例えばＤＲＡＭにも適用可能である。
【００６１】
４．２ 上述した各実施形態では、各サブワードラインと各ビット線対との交差する領域にメモリセルが形成されている例を示した。しかしながら、メインワードラインとサブワ−ドラインとの区別がなく、ワードラインのみである場合であってもよい。その場合、各ワードラインと各ビット線対との交差する領域にメモリセルが形成される。
【００６２】
４．３ 本発明は前述した各実施形態に限定されるものではなく、本発明の要旨の範囲内、または、特許請求の範囲の均等範囲内で、各種の変形実施が可能である。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体記憶装置の平面レイアウト図である。
【図２】図１中の一つのメモリセルアレイの詳細を示す概略説明図である。
【図３】図２中のサブローデコーダの詳細を示す回路図である。
【図４】図３中のスイッチ群、メインワード線、サブワード線およびサブワード選択信号線の関係を示す回路図である。
【図５】メモリセルアレイにおけるビット線方向の構成例を示すブロック図である。
【図６】図５に示したヒューズからコラムゲートまでの構成をさらに詳細に示す図である。
【図７】プリチャージ信号生成回路の概要を示すブロック図である。
【図８】図７に示したプリチャージ信号生成回路が生成したプリチャージ信号に関わる信号関係の一部を示す図である。
【図９】第２実施形態におけるプリチャージ信号生成回路の概要を示すブロック図である。
【図１０】図９に示したプリチャージ信号生成回路が生成したプリチャージ信号に関わる信号関係の一部を示す図である。
【図１１】（Ａ）、（Ｂ）、および（Ｃ）は、いずれかの実施形態におけるＳＲＡＭチップを用いた電子機器の例を示す外観図である。
【符号の説明】
１０ 半導体記憶装置（ＳＲＡＭ）
２０Ａ〜２０Ｄ メモリセルアレイ
３０，３２ 入出力端子群
３４ アドレス端子群
３６，３８ 電源端子
４０，４２ Ｘプリデコーダ
４４ Ｙプリデコーダ
４６ Ｚプリデコーダ
５０，５２ 電源線
６０ 信号供給部
６２ 第１のヒューズ領域
６３ ヒューズ
６４ 第２のヒューズ領域
６６ 入出力駆動回路
７０ ローデコーダ
８０ メモリブロック
８８ 携帯電話機（電子機器）
９０ サブローデコーダ
９２ 腕時計（電子機器）
９６ 携帯情報機器（電子機器）
９８ 表示部
１００ スイッチ群
１０２〜１０８ トランスファーゲート
１１０ メモリセル
１２０ 自己増幅回路
２００ 第１のプリチャージトランジスタ（第１のプリチャージスイッチ）
２２０ 第２のプリチャージトランジスタ（第２のプリチャージスイッチ）
２５０ プリチャージ信号生成回路
２５２ ＮＯＲゲート
２５４ インバータ
２５６ ＯＲゲート
３００ トランスファーゲート（コラムゲート）
４００ ライトドライバ
５００ センスアンプ
ＡＴＤ アドレス遷移信号線
ＰＤＣＸ１〜４ Ｘ下位アドレスのプリデコード信号線
ＰＤＣＸＺ１〜４ サブワード選択信号線
Ｑ１，Ｑ２ 転送トランジスタ
Ｑ３，Ｑ４ 駆動トランジスタ
Ｑ５，Ｑ６ 負荷トランジスタ
ＺＳＢ ブロック選択信号線
【発明の属する技術分野】
本発明は、ＳＲＡＭなどの半導体記憶装置およびそれを用いた電子機器に関する。
【０００２】
【背景技術および発明が解決しようとする課題】
メモリセルを備える半導体記憶装置例えばＳＲＡＭ（static random access memory）やＤＲＡＭ（dynamic random access memory）では、高集積化と高速化とを共に満足させことが常に重要な課題である。そして、このような半導体記憶装置では、高集積化とともにワード線方向およびビット線方向のメモリセル数が多くなる。
【０００３】
ワード線方向のメモリセル数が多いと、１本のワード線に直接接続されるメモリセル数が多くなり、１本のワード線の負荷抵抗および負荷容量が大きくなり、ワード線を高速で選択駆動できなくなる。
【０００４】
そこで、メモリセルアレイをワード線方向でブロック分割し、複数のメモリブロックを横断させて複数のメインワード線を配置する。さらに、複数のメモリブロックの各々にて、複数のメインワード線の各々に従属する複数のサブワード線を配置する。こうして、１本のメインワード線の負荷容量を低減することによって高速駆動を可能にしている。
【０００５】
一方、半導体記憶装置例えばＳＲＡＭにおいては、データの読み書きを行わずにデータを保持している状態いわゆるスタンバイ状態の期間では、ビット線の電位を電源電圧などの高い電位にしている。ところが、製造工程における異物の混入などにより、ビット線がグランド配線やワード線のような低い電位の配線層に接触すると、そのビット線に短絡電流が流れ、ビット線の電流不良が発生してしまう。このような不良に対する対する救済策として、ビット線と電源端子との間にヒューズを設け、レーザーなどを用いてそのヒューズを切断して電流不良の発生したビット線を電源から切り離すことを可能にする技術がある。
【０００６】
このようなヒューズは、ポリシリコン、タングステンシリサイド、またはアルミニウムなどの導電体で形成されており、レーザーなどを用いて個々に切断可能とするために、間隔を十分取るとともに線幅を細くする必要がある。したがってヒューズの部分は通常の配線層に比べると高抵抗となる。しかも、前述したように、高集積化にともなって各ビット線に接続されるメモリセルの数が増しているため、ワード線の選択状態の切換え前における、ビット線のプリチャージによるデータ読出し動作に必要なＨのロジックレベルへの初期化が、十分高速に行えない可能性がある。これは、半導体記憶装置におけるアクセス速度の低下につながってしまう。
【０００７】
本発明は、上記のような点に鑑みてなされたものであって、その目的は、高集積化および高速化を実現できる半導体記憶装置およびそれを用いた電子機器を提供することにある。
【０００８】
【課題を解決するための手段】
（１） 本発明に係る半導体記憶装置は、
データを記憶する複数のメモリセルと、
前記メモリセルに接続されるビット線と、
所定の電位を供給する電圧源にヒューズを介して接続され、かつ、前記ビット線の一端側に接続されて、前記ビット線を前記所定の電位にプリチャージする際に前記電圧源と前記ビット線とを接続する第１のプリチャージスイッチと、
前記電圧源に接続され、かつ、前記ビット線の他端側に接続されて、前記ビット線を前記所定の電位にプリチャージする際に前記電圧源と前記ビット線とを接続する第２のプリチャージスイッチと、
を備え、
前記第２のプリチャージスイッチは、対応するメモリセルがデータの読み書きを行わずにデータを保持するスタンバイ期間は、遮断状態であることを特徴としている。
【０００９】
本発明によれば、ビット線および電圧源に接続されてビット線を所定の電位にプリチャージ可能にする、第１および第２のプリチャージスイッチが、ビット線の一端側および他端側に接続されている。したがって、高集積化によって各ビット線につながるメモリセルの数の増加に伴う負荷容量の増加や、異物の混入等による短絡などによってビット線に電流不良が発生した場合に備えて設けられたヒューズの存在や高集積化などによるビット線の抵抗の増加によって起こるプリチャージ速度の低下を、プリチャージスイッチがビット線の一端側だけに設けられた場合に比較して、減少させることができる。
【００１０】
また、第２のプリチャージスイッチは、対応するメモリセルがデータの読み書きを行わずにデータを保持するスタンバイ期間は遮断状態である。したがって、異物の混入等による短絡などによってビット線に電流不良が発生した場合でも、そのビット線につながるメモリセルに対してデータの読み書きを行わないようにすれば、第２のプリチャージスイッチから短絡などの起きた箇所に向けて不要な電流が流れ込むことはない。
【００１１】
（２） 本発明に係る半導体記憶装置は、
データを記憶する複数のメモリセルと、
前記メモリセルに接続されるビット線と、
所定の電位を供給する電圧源に接続され、かつ、前記ビット線の一端側に接続されて、前記ビット線を前記所定の電位にプリチャージする際に前記電圧源と前記ビット線とを接続する第１のプリチャージスイッチと、
前記電圧源に接続され、かつ、前記ビット線の他端側に接続されて、前記ビット線を前記所定の電位にプリチャージする際に前記電圧源と前記ビット線とを接続する第２のプリチャージスイッチと、
を備え、
前記第１および第２のプリチャージスイッチの各々は、対応するメモリセルがデータの読み書きを行わずにデータを保持するスタンバイ期間は、遮断状態であることを特徴としている。
【００１２】
本発明によれば、ビット線および電圧源に接続されてビット線を所定の電位にプリチャージ可能にする、第１および第２のプリチャージスイッチが、ビット線の一端側および他端側に接続されている。したがって、高集積化によって、各ビット線につながるメモリセルの数の増加に伴う負荷容量の増加や、ビット線の抵抗の増加によって起こるプリチャージ速度の低下を、プリチャージスイッチがビット線の一端側だけに設けられた場合に比較して、減少させることができる。
【００１３】
また、第１および第２のプリチャージスイッチは、対応するメモリセルがデータの読み書きを行わずにデータを保持するスタンバイ期間は遮断状態となるので、短絡などによってビット線に電流不良が発生した場合でも、そのビット線につながるメモリセルに対してデータの読み書きを行わないようにすれば、第１または第２のプリチャージスイッチから短絡箇所に向けて不要な電流が流れ込むことを防止できる。
【００１４】
（３） 本発明に係る半導体記憶装置は、（１）において、
データの読み書きを実施できる状態か否かを制御するチップセレクト信号が入力されるチップセレクト信号入力端子をさらに備え、
前記第１および第２のプリチャージスイッチの各々は、第１端子と、第２端子と、前記第１端子および前記第２端子の間の導通を制御する信号が入力される制御端子とを備え、
前記第１のプリチャージスイッチの制御端子には第１のプリチャージ信号が入力され、
前記第２のプリチャージスイッチの制御端子には、前記チップセレクト信号と、前記第１のプリチャージ信号とに基づいて生成される第２のプリチャージ信号が入力されることを特徴としている。
【００１５】
本発明によれば、第１および第２のプリチャージスイッチにおける第１端子および第２端子の間の導通の制御を、制御端子に入力される第１および第２のプリチャージ信号によって行うことができる。
【００１６】
また、チップセレクト信号と第１のプリチャージ信号とに基づいて第２のプリチャージ信号を生成し、生成された第２のプリチャージ信号によって、対応するメモリセルがデータの読み書きを行わずにデータを保持するスタンバイ期間は、第２のプリチャージスイッチを遮断状態に制御することができる。
【００１７】
（４） 本発明に係る半導体記憶装置は、（２）において、
データの読み書きを実施できる状態か否かを制御するチップセレクト信号が入力されるチップセレクト信号入力端子をさらに備え、
前記第１および第２のプリチャージスイッチの各々は、第１端子と、第２端子と、前記第１端子および前記第２端子の間の導通を制御する信号が入力される制御端子とを備え、
前記第１および第２のプリチャージスイッチの制御端子の各々には、前記スタンバイ期間においては前記第１端子および前記第２端子の間が導通しないように制御するためのプリチャージ信号が入力されることを特徴としている。
【００１８】
これにより、第１および第２のプリチャージスイッチの制御端子に入力されるプリチャージ信号によって、対応するメモリセルがデータの読み書きを行わずにデータを保持するスタンバイ期間において第１および第２のプリチャージスイッチを遮断状態に制御することができる。
【００１９】
（５） 本発明に係る電子機器は、前記いずれかに記載の半導体記憶装置を備えることを特徴としている。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して具体的に説明する。
【００２１】
１．＜第１実施形態＞
１．１ 半導体記憶装置の平面レイアウト
図１は、本発明の実施形態に係る半導体記憶装置の平面レイアウト図の一例を示している。なお、本実施形態では、半導体記憶装置がＳＲＡＭ（static random access memory）である場合の例を説明する。図１において、この半導体記憶装置１０は例えば４つのメモリセルアレイ２０Ａ，２０Ｂ，２０Ｃ，２０Ｄを有している。各メモリセルアレイ２０Ａ〜２０Ｄの記憶容量は例えば４Ｍビットであり、トータル記憶容量は４Ｍ×４＝１６Ｍビットとなっている。なお、本発明は他の数のメモリセルアレイ、例えば１〜３のメモリセルアレイを有するものにも適用できる。
【００２２】
この半導体記憶装置１０は例えば同時に１６ビット（２バイト）のデータ書き込みまたはデータ読み出しが可能である。図１の上側の２つのメモリセルアレイ２０Ａ，２０Ｂに対して、例えば下位８ビット（下位バイト）のデータが、半導体記憶装置１０の上辺１２に沿って配置された入出力端子群３０を介して読み書きされる。図１の下側の２つのメモリセルアレイ２０Ｃ，２０Ｄに対して、例えば上位８ビット（上位バイト）のデータが、半導体記憶装置１０の下辺１４に沿って配置された入出力端子群３２を介して読み書きされる。
【００２３】
同時に１６ビットデータの書き込みまたは読み出しを実施する例えば２０ビットのアドレス信号（Ｘ，Ｙ．Ｚ）は、半導体記憶装置１０の上辺１２および下辺１４に沿ってそれぞれ配置されたアドレス端子群３４より入力される。アドレス端子群３４より入力されたＸ，Ｙ，Ｚのアドレス信号は、半導体記憶装置１０の中央領域に配置されたＸプリデコーダ４０，４２、Ｙプリデコーダ４４およびＺプリデコーダ４６にてプリデコードされる。
【００２４】
また、半導体記憶装置１０の例えば左側に配置された２つのメモリセルアレイ２０Ａ，２０Ｃは、電源端子３６より給電される第１の電源線５０に接続されている。同様に、半導体記憶装置１０の例えば右側に配置された２つのメモリセルアレイ２０Ｂ，２０Ｄは、電源端子３８より給電される第２の電源線５２に接続されている。本実施形態では、上位および下位の各８ビットデータを同時に書き込みまたは読み出しするために、同じ電源線に接続された２つのメモリセルアレイが同時に選択されることない。したがって、メモリセルアレイ２０Ａ，２０Ｄが同時に選択され、あるいはメモリセルアレイ２０Ｂ，２０Ｃが同時に選択される。
【００２５】
なお、半導体記憶装置１０の上辺１２および下辺１４に沿って配置される端子群の中には、上述した端子群３０〜３８の他に、クロック信号が入力されるクロック信号入力端子、チップセレクト信号／ＣＳが入力されるチップセレクト信号入力端子、ライトイネーブル信号入力端子などの制御信号入力端子が含まれている。
【００２６】
また、メモリセルアレイ２０Ａ〜２０Ｄの各々には、プリデコーダ４０〜４６に近い一辺に信号供給部６０および第１のヒューズ領域６２が、上辺１２または下辺１４に近い他の一辺に入出力駆動回路６６がそれぞれ配置されている。さらに、メモリセルアレイ２０Ａ〜２０Ｄの各々には、電源線５０，５２に近いさらに他の一辺に第２のヒューズ領域６４が配置されている。
【００２７】
ここで、第１のヒューズ領域６２には、不良メモリセルを冗長メモリセルに切り替えるための複数のヒューズ素子及び不良ビットラインへの電源供給を遮断するための複数のヒューズ素子が配列されている。第２のヒューズ領域６４には、不良メモリセルへの電源供給を遮断するための複数のヒューズ素子が配列されている。
【００２８】
１．２ メモリセルアレイの詳細
図２は、メモリセルアレイ２０Ａ〜２０Ｄが共通に有する構成を示す概略説明図である。図２において、例えばメモリセルアレイ２０ＣはＹ方向（ワード線方向）のセンターにローデコーダ７０を有する。ローデコーダ７０の両側はそれぞれ１６分割され、計３２個（Ｍ１〜Ｍ３２）のメモリブロック８０に分割されている。
【００２９】
一つのメモリブロック８０の記憶容量は、６４ビット（Ｙ方向）×２０４８（Ｘ方向：ビット線方向）＝１２８ｋビットであり、計３２個のメモリブロック８０のトータル記憶容量が４Ｍビットとなる。なお、各メモリセルアレイ２０Ａ〜２０Ｄは、３２個のメモリブロックの他に、８ビットの冗長メモリブロックを備えている。
【００３０】
２つのメモリブロック８０，８０の間には、両メモリブロック８０，８０に共用されるサブローデコーダ９０が配置されている。したがって、計１６個のサブローデコーダ９０が設けられている。なお、メモリブロック８０のそれぞれに対して、一つずつのサブローデコーダ９０を配置するようにしても良い。
【００３１】
メモリセルアレイ２０Ｃには、Ｙ方向のほぼ全幅に亘って、Ｙ方向に沿って例えば５１２本のメインワード線ＭＷＬ１，ＭＷＬ２，…が設けられている。また、これに加えて、冗長メインワード線を２本備えている。
【００３２】
３２個のメモリブロック８０の各々および前述した８ビットの冗長メモリブロックには、５１２本のメインワード線ＭＷＬのそれぞれに従属する例えば４本のサブワード線ＳＷＬ１〜ＳＷＬ４が設けられ、計２０４８本のサブワード線ＳＷＬが存在する。３２個のメモリブロック８０の各々および前述した８ビットの冗長メモリブロックは、さらに、２本の冗長メインワード線に従属する計８本の冗長サブワード線を有する。
【００３３】
ここで、上述したＸ，Ｙ，Ｚのアドレス信号のうち、Ｘ，Ｙアドレス信号は図１および図２に示すＸ，Ｙ方向のアドレスを指定するものであり、Ｚアドレス信号は例えば３２個のメモリブロック８０の中から一つを選択するものである。
【００３４】
ローデコーダ７０は、Ｘプリデコード信号に基づいて、５１２本のメインワード線ＭＷＬの中から１本を選択する。サブローデコーダ９０は、一つのメモリブック８０内にて、選択された１本のメインワード線ＭＷＬに従属する４本のサブワード線ＳＷＬ１〜４の中から１本を選択する。この４本のサブワード線ＳＷＬ１〜４の選択には、Ｚプリデコード信号（ブロック選択信号ＺＳＢ）と、Ｘプリデコード信号の下位４ビットが用いられる。
【００３５】
このように、１本のサブワード線ＳＷＬが選択され、さらにＹおよびＺプリデコード信号に基づき入出力駆動回路６６が８ビット分のビット線対を選択することで、一つのメモリブロック８０に対して８ビットデータの書き込みまたは読み出しが可能となっている。本実施形態では、４つのメモリセルアレイ２０Ａ〜２０Ｂの中から同時に２つが選択され、２つのメモリセルアレイ中の各一つのメモリブロック８０にて同時に８ビットデータ（計１６ビットデータ）の書き込みまたは読み出しが可能となっている。
【００３６】
１．３ サブローデコーダの詳細
図３は、（ｎ−１）番目およびｎ番目のメモリブロック領域８０に共用されるサブローデコーダ９０の詳細を示している。以下、（ｎ−１）番目およびｎ番目のメモリブロック８０内のサブワード線ＳＷＬ１〜４を選択するための共通な構成について説明する。
【００３７】
このサブローデコーダ９０には、４本のサブワード選択信号線（Ｘ＆Ｚプリデコード信号線）ＰＤＣＸＺ１〜４が、Ｘ方向に沿って延びている。この４本のサブワード選択信号線ＰＤＣＸＺ１〜４には、ハイアクティブであるサブワード選択信号がそれぞれ供給される。この各サブワード選択信号は、図３に示すように、Ｚアドレス信号をＺプリデコーダ４６にてプリデコードしたブロック選択信号ＺＳＢ（ローアクティブ）と、Ｘアドレス信号をＸプリデコーダ４０，４２にてプリデコードした下位４ビットのＸプリデコード信号ＰＤＣＸ１〜４（ローアクティブ）とに基づいて生成される。また、サブローデコーダ９０には、上述のブロック選択信号線ＺＳＢがＸ方向に沿って延びており、入出力駆動回路６６まで到達している。このブロック選択信号線ＺＳＢは、入出力駆動回路６６内のセンスアンプの駆動あるいはＹドライバ（ビット線駆動ドライバ）の駆動などに供される。
【００３８】
５１２本のメインワード線ＭＷＬ１〜５１２と、４本のサブワード選択信号線ＰＤＣＸＺ１〜４とから、１本のサブワード線ＳＷＬを選択するために、５１２個のスイッチ群１００が設けられている。
【００３９】
この各スイッチ群１００は、図４に示すように、４つのトランスファーゲート１０２，１０４，１０６，１０８を有する。トランスファーゲート１０２〜１０８の各々は、メインワード線ＭＷＬと反転メインワード線／ＭＷＬとの論理に基づいて、４本のサブワード選択信号線ＰＤＣＸＺの１本と、それと対応する１本のサブワード線ＳＷＬとの接続／非接続を切り換える。なお、本実施形態では、メインワード線ＭＷＬにはローアクティブのメインワード選択信号が供給される。
【００４０】
例えば、メインワード線ＭＷＬ１の電位がＬＯＷ、サブワード選択信号線ＰＤＣＸＺ１の電位がＨＩＧＨ、他のサブワード選択信号線ＰＤＣＸＺ２〜４の電位がＬＯＷであると、メインワード線ＭＷＬ１に従属するサブワード線ＳＷＬ１の電位がＨＩＧＨとなる。この結果、そのサブワード線ＳＷＬ１に接続されたメモリセル１１０に対するデータ書き込みまたはデータ読み出しが可能となる。なお、この図ではサブワード線ＳＷＬ１〜４およびビット線対（ＢＬｎ，／ＢＬｎ）に接続されたメモリセルのみを示しているが、各メモリブロック８０において各サブワード線には６４個のメモリセルが接続されている。
【００４１】
１．４ ビット線方向の構成
図５は、データの上位８ビットが記憶されるメモリセルアレイ２０Ｃおよびその周囲の構成を例として、ビット線方向の構成例を示すブロック図である。また、図６は、１つのビット線対ＢＬｎ，／ＢＬｎに着目して、図５に示したヒューズ６３からコラムゲート３００までの構成をさらに詳細に示す図である。なお、これらの図ではメインワード線の図示を省略してある。また、これらの図では１、２本のサブワード線および１、２個のメモリセルしか描いていないが、前述したように、実際には５１２本のメインワード線のそれぞれに４本のサブワード線が設けられており、各サブワード線とビット線対との交差する位置に対応してメモリセルが１つずつ設けられている。
【００４２】
これらの図に示すように、各ビット線対の各ビット線例えばＢＬｎ，／ＢＬｎは、その一端側がヒューズ６３および第１のプリチャージトランジスタ２００（第１のプリチャージスイッチ）を介して電位Ｖｄｄを持つ電源に接続され、その他端側が第２のプリチャージトランジスタ２２０（第２のプリチャージスイッチ）およびコラムゲート３００に接続されている。コラムゲート３００を経た信号線は、さらにライトドライバ４００およびセンスアンプ５００に接続されている。第１のプリチャージトランジスタ２００および第２のプリチャージトランジスタ２２０の間は多数のメモリセル１１０を備えるメモリセルアレイの領域となっており、各ビット線対例えば（ＢＬｎ，／ＢＬｎ）と各サブワードライン例えばＳＷＬ１との交差する領域にメモリセル１１０が形成されている。
【００４３】
各メモリセル１１０は、図６に示すように、転送トランジスタＱ１，Ｑ２、駆動トランジスタＱ３，Ｑ４、負荷トランジスタＱ５，Ｑ６の６個のＭＯＳトランジスタで構成されている。この例では、転送トランジスタＱ１，Ｑ２および駆動トランジスタＱ３，Ｑ４はＮＭＯＳトランジスタであり、負荷トランジスタＱ５，Ｑ６はＰＭＯＳトランジスタである。このメモリセルは、負荷トランジスタＱ５，Ｑ６と、駆動トランジスタＱ３，Ｑ４とからなるフリップフロップを、転送トランジスタＱ１，Ｑ２を介してビット線対ＢＬｎ，／ＢＬｎに接続した構成となっている。
【００４４】
さらに具体的には、負荷トランジスタＱ５と駆動トランジスタＱ３とは電源電位Ｖｄｄと接地電位間に直列に接続され、負荷トランジスタＱ６と駆動トランジスタＱ４も同様に接続されている。そして、負荷トランジスタＱ５と駆動トランジスタＱ３のゲートがいずれも、負荷トランジスタＱ６と駆動トランジスタＱ４のドレイン同士の接続点に接続されている。同様に、負荷トランジスタＱ６と駆動トランジスタＱ４のゲートがいずれも、負荷トランジスタＱ５と駆動トランジスタＱ３のドレイン同士の接続点に接続されている。このような構成によって、いずれか一方のドレイン接続点がＨレベルになれば、他方のドレイン接続点がＬレベルになるフリップフロップとして動作する。そして、それぞれのドレイン接続点の状態が、ワード線例えばサブワード線ＳＷＬ１がＨレベルに駆動されたとき、転送トランジスタＱ１，Ｑ２を介して、ビット線例えばＢＬｎ，／ＢＬｎに出力される。
【００４５】
第１のプリチャージスイッチとしてのプリチャージトランジスタ２００，２００はＰＭＯＳトランジスタであり、ビット線対をなす各ビット線例えばＢＬｎ，／ＢＬｎの一端側に接続されている。さらに、その一対のプリチャージトランジスタ２００，２００はヒューズ６３に共通に接続され、ゲートにはプリチャージ信号ＰＣ１が共通に入力される。そして、ヒューズ６３は、定電圧Ｖｄｄを供給する電源に接続される。これによって、ビット線対をなす各ビット線例えばＢＬｎ，／ＢＬｎの一端側と、定電圧Ｖｄｄを供給する電源との接続を、プリチャージトランジスタ２００，２００のゲートに入力される第１のプリチャージ信号ＰＣ１によって制御可能となる。第１のプリチャージ信号ＰＣ１は、ビット線対をなす各ビット線例えばＢＬｎ，／ＢＬｎをプリチャージする際にＬレベルとなることによって、ＰＭＯＳトランジスタであるプリチャージトランジスタ２００，２００を導通させ、ビット線例えばＢＬｎ，／ＢＬｎの電位をＶｄｄにする。
【００４６】
同様に、第２のプリチャージスイッチとしてのプリチャージトランジスタ２２０，２２０はＰＭＯＳトランジスタであり、ビット線対をなす各ビット線例えばＢＬｎ，／ＢＬｎの他端側に接続されている。さらに一対のプリチャージトランジスタ２２０，２２０は、定電圧Ｖｄｄを供給する電源にも接続されている。また、一対のプリチャージトランジスタ２２０，２２０のゲートにはプリチャージ信号ＰＣ２が共通に入力されている。これによって、ビット線対をなす各ビット線例えばＢＬｎ，／ＢＬｎの他端側と、定電圧Ｖｄｄを供給する電源との接続を、プリチャージトランジスタ２２０，２２０のゲートに入力される第２のプリチャージ信号ＰＣ２によって制御可能となる。第２のプリチャージ信号ＰＣ２は、第１のプリチャージ信号ＰＣ１と同様に、ビット線対をなす各ビット線例えばＢＬｎ，／ＢＬｎをプリチャージする際にＬレベルとなることによって、ＰＭＯＳトランジスタであるプリチャージトランジスタ２２０，２２０を導通させ、ビット線例えばＢＬｎ，／ＢＬｎの電位をさらに確実にＶｄｄにする。
【００４７】
それに加えて、第２のプリチャージ信号ＰＣ２は、プリチャージトランジスタ２２０，２２０に対応するメモリセル１１０すなわちビット線例えばＢＬｎ，／ＢＬｎに接続されたメモリセル１１０がデータの読み書きを行わずにデータを保持するいわゆるスタンバイ状態の間はＨレベルとなり、プリチャージトランジスタ２２０，２２０を遮断状態すなわちオフにする。
【００４８】
図７は、第１および第２のプリチャージ信号ＰＣ１，ＰＣ２を生成するプリチャージ信号生成回路２５０の概要を示すブロック図である。この図に示すように、このようなプリチャージ信号生成回路２５０は、各メモリブロック８０ごとに設けられており、例えば、ＮＯＲゲート２５２と、インバータ２５４と、ＯＲゲートとを含んで構成される。ＮＯＲゲート２５２には、例えばプリチャージを行うタイミングであることを示すプリチャージ元信号ＢＰＣ（ローアクティブ）と、そのブロックが選択されていることを示すブロック選択信号ＺＳＢ（ローアクティブ）とが入力される。ＮＯＲゲート２５２から出力された信号はインバータ２５４によって反転されて、第１のプリチャージ信号ＰＣ１となる。また、第１のプリチャージ信号ＰＣ１と、前述したチップセレクト信号／ＣＳ（ローアクティブ）とはＯＲゲート２５６に入力され、第２のプリチャージ信号ＰＣ２として出力される。
【００４９】
このようなプリチャージ信号生成回路２５０によって、第１のプリチャージ信号ＰＣ１は、プリチャージ元信号ＢＰＣがＬレベル、かつ、ブロック選択信号ＺＳＢがＬレベルである場合には、Ｌレベルとなり、それ以外の場合はＨレベルとなる。これによって、第１のプリチャージトランジスタ２００は、プリチャージ元信号ＢＰＣがＬレベル、かつ、ブロック選択信号ＺＳＢがＬレベルである場合にオンし、それ以外の場合はオフすることになる。また、第２のプリチャージ信号ＰＣ２は、第１のプリチャージ信号ＰＣ１がＬレベルであり、かつ、チップセレクト信号／ＣＳがＬレベルである場合には、Ｌレベルとなり、それ以外の場合はＨレベルとなる。これによって、第２のプリチャージトランジスタ２２０は、第１のプリチャージ信号ＰＣ１がＬレベルであり、かつ、チップセレクト信号／ＣＳがＬレベルである場合にオンし、それ以外の場合はオフすることになる。図８は、これらの信号関係の一部を示す図である。
【００５０】
上述したような第１および第２のプリチャージトランジスタ２２０、２２０と、プリチャージ信号生成部２５０の構成によって、例えば異物の混入等による短絡などによってビット線例えばＢＬｎまたは／ＢＬｎに電流不良が発生した場合でも、そのビット線につながるメモリセルに対してデータの読み書きを行わないようにすれば、プリチャージトランジスタ２２０，２２０は遮断状態に保たれる。その結果、第２のプリチャージトランジスタ２２０から短絡などの起きた箇所に向けて不要な電流が流れ込むことはない。
【００５１】
また、第１のプリチャージトランジスタ２００については、ビット線例えばＢＬｎまたは／ＢＬｎに電流不良が発生した場合に、ヒューズ６３を切断することによって、第１のプリチャージトランジスタ２００から短絡などの起きた箇所に向けて不要な電流が流れ込むことを防止できる。
【００５２】
なお、ビット線に電流不良が発生し、そのビット線につながるメモリセルに対してデータの読み書きを行わないようにした場合には、ヒューズ６３の切断に連動して、前述した冗長メモリブロック内のメモリセルが代替として使用されるように構成されている。
【００５３】
２．＜第２実施形態＞
第２実施形態の半導体記憶装置としてのＳＲＡＭチップは、以下に説明する点を除いて第１実施形態のＳＲＡＭチップと同様に構成され、同様に動作する。なお、図面において対応する部分には第１実施形態と同一の符号を付す。
【００５４】
第２実施形態のプリチャージ信号生成部２６０は、図９に示すように第１実施形態のプリチャージ信号生成部２５０とほぼ同様に形成されているが、第１および第２のプリチャージ信号ＰＣ１，ＰＣ２として同一の信号（プリチャージ信号）を生成する。このプリチャージ信号ＰＣ１，ＰＣ２は、プリチャージ元信号ＢＰＣがＬレベル、かつ、ブロック選択信号ＺＳＢがＬレベルである場合であって、しかも、チップセレクト信号／ＣＳがＬレベルである場合にＬレベルとなり、その間、第１および第２のプリチャージトランジスタ２００，２２０がオンする。それ以外の場合は、プリチャージ信号ＰＣ１，ＰＣ２はＨレベルであるため、第１および第２のプリチャージトランジスタ２００，２２０はオフとなる。図１０は、これらの信号関係の一部を示す図である。
【００５５】
本実施形態においては、第１のプリチャージトランジスタ２００も、対応するメモリセルがデータの読み書きを行わずにデータを保持する間いわゆるスタンバイ状態の間においては遮断状態となるので、短絡などによってビット線に電流不良が発生した場合でも、そのビット線につながるメモリセルに対してデータの読み書きを行わないようにすれば、第１のプリチャージトランジスタ２００から短絡箇所に向けて不要な電流が流れ込むことを防止できる。したがって、不良ビット線を切断可能とするためのヒューズ６３を設けず、電位Ｖｄｄを持つ電源に第１のプリチャージトランジスタ２００が直接に接続されるようにしてもよい。
【００５６】
なお、ビット線に電流不良が発生し、そのビット線につながるメモリセルに対してデータの読み書きを行わないようにした場合には、前述した冗長メモリブロック内のメモリセルが代替として使用されるように構成されている。
【００５７】
３．＜電子機器＞
図１１（Ａ）、（Ｂ）、および（Ｃ）は、前述したいずれかの実施形態におけるＳＲＡＭチップを用いた電子機器の例を示す外観図である。図１１（Ａ）は携帯電話機８８であり、図１１（Ｂ）は腕時計９２であり、図１１（Ｃ）は、携帯情報機器９６である。
【００５８】
これらの電子機器は、前述したいずれかの実施形態におけるＳＲＡＭチップ、ＣＰＵ（central processing unit）、表示部９８を駆動する表示ドライバなどを含んで構成されている。これらを含む各部はバスラインまたは他の信号伝達手段により互いに接続されている。
【００５９】
なお、前述したいずれかの実施形態におけるＳＲＡＭチップが使用される電子機器としては、携帯電話機、腕時計、および携帯情報機器に限らず、ノート型パソコン、電子手帳、ページャ、電卓、ＰＯＳ端末、ＩＣカード、ミニディスクプレーヤなど様々な電子機器が考えられる。
【００６０】
４．＜変形例＞
４．１ 本発明はＳＲＡＭに適用したものに限らず、メモリセルに接続されるビット線のプリチャージを行うように構成された他の半導体記憶装置例えばＤＲＡＭにも適用可能である。
【００６１】
４．２ 上述した各実施形態では、各サブワードラインと各ビット線対との交差する領域にメモリセルが形成されている例を示した。しかしながら、メインワードラインとサブワ−ドラインとの区別がなく、ワードラインのみである場合であってもよい。その場合、各ワードラインと各ビット線対との交差する領域にメモリセルが形成される。
【００６２】
４．３ 本発明は前述した各実施形態に限定されるものではなく、本発明の要旨の範囲内、または、特許請求の範囲の均等範囲内で、各種の変形実施が可能である。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体記憶装置の平面レイアウト図である。
【図２】図１中の一つのメモリセルアレイの詳細を示す概略説明図である。
【図３】図２中のサブローデコーダの詳細を示す回路図である。
【図４】図３中のスイッチ群、メインワード線、サブワード線およびサブワード選択信号線の関係を示す回路図である。
【図５】メモリセルアレイにおけるビット線方向の構成例を示すブロック図である。
【図６】図５に示したヒューズからコラムゲートまでの構成をさらに詳細に示す図である。
【図７】プリチャージ信号生成回路の概要を示すブロック図である。
【図８】図７に示したプリチャージ信号生成回路が生成したプリチャージ信号に関わる信号関係の一部を示す図である。
【図９】第２実施形態におけるプリチャージ信号生成回路の概要を示すブロック図である。
【図１０】図９に示したプリチャージ信号生成回路が生成したプリチャージ信号に関わる信号関係の一部を示す図である。
【図１１】（Ａ）、（Ｂ）、および（Ｃ）は、いずれかの実施形態におけるＳＲＡＭチップを用いた電子機器の例を示す外観図である。
【符号の説明】
１０ 半導体記憶装置（ＳＲＡＭ）
２０Ａ〜２０Ｄ メモリセルアレイ
３０，３２ 入出力端子群
３４ アドレス端子群
３６，３８ 電源端子
４０，４２ Ｘプリデコーダ
４４ Ｙプリデコーダ
４６ Ｚプリデコーダ
５０，５２ 電源線
６０ 信号供給部
６２ 第１のヒューズ領域
６３ ヒューズ
６４ 第２のヒューズ領域
６６ 入出力駆動回路
７０ ローデコーダ
８０ メモリブロック
８８ 携帯電話機（電子機器）
９０ サブローデコーダ
９２ 腕時計（電子機器）
９６ 携帯情報機器（電子機器）
９８ 表示部
１００ スイッチ群
１０２〜１０８ トランスファーゲート
１１０ メモリセル
１２０ 自己増幅回路
２００ 第１のプリチャージトランジスタ（第１のプリチャージスイッチ）
２２０ 第２のプリチャージトランジスタ（第２のプリチャージスイッチ）
２５０ プリチャージ信号生成回路
２５２ ＮＯＲゲート
２５４ インバータ
２５６ ＯＲゲート
３００ トランスファーゲート（コラムゲート）
４００ ライトドライバ
５００ センスアンプ
ＡＴＤ アドレス遷移信号線
ＰＤＣＸ１〜４ Ｘ下位アドレスのプリデコード信号線
ＰＤＣＸＺ１〜４ サブワード選択信号線
Ｑ１，Ｑ２ 転送トランジスタ
Ｑ３，Ｑ４ 駆動トランジスタ
Ｑ５，Ｑ６ 負荷トランジスタ
ＺＳＢ ブロック選択信号線
Claims (3)
- データを記憶する複数のメモリセルと、
前記メモリセルに接続されるビット線と、
所定の電位を供給する電圧源にヒューズを介して接続され、かつ、前記ビット線の一端側に接続されて、前記ビット線を前記所定の電位にプリチャージする際に前記電圧源と前記ビット線とを接続する第１のプリチャージスイッチと、
前記電圧源に接続され、かつ、前記ビット線の他端側に接続されて、前記ビット線を前記所定の電位にプリチャージする際に前記電圧源と前記ビット線とを接続する第２のプリチャージスイッチと、
を備え、
前記第２のプリチャージスイッチは、対応するメモリセルがデータの読み書きを行わずにデータを保持するスタンバイ期間は、遮断状態である半導体記憶装置。 - 請求項１において、
データの読み書きを実施できる状態か否かを制御するチップセレクト信号が入力されるチップセレクト信号入力端子をさらに備え、
前記第１および第２のプリチャージスイッチの各々は、第１端子と、第２端子と、前記第１端子および前記第２端子の間の導通を制御する信号が入力される制御端子とを備え、
前記第１のプリチャージスイッチの制御端子には第１のプリチャージ信号が入力され、
前記第２のプリチャージスイッチの制御端子には、前記チップセレクト信号と、前記第１のプリチャージ信号とに基づいて生成される第２のプリチャージ信号が入力される半導体記憶装置。 - 請求項１または請求項２に記載の半導体記憶装置を備える電子機器。
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