JP4156781B2 - 半導体メモリ集積回路 - Google Patents
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Description
【発明の属する技術分野】
この発明は、クロック同期式の半導体メモリ集積回路に係り、特にアドレスデコード回路の改良に関する。
【0002】
【従来の技術】
図14は、従来のクロック同期式の半導体メモリ集積回路のブロック構成を示している。外部クロックCLKはクロックバッファ1により取り込まれて、内部クロックCK1,CK2が発生される。アドレス信号は、クロックCK1に同期してアドレスバッファ8に取り込まれ、そのうちロウアドレスはプリデコーダ6及びロウデコーダ7により段階的にデコードされてメモリセルアレイ1のワード線WLが選択される。
【0003】
プリデコーダ回路6には、クロックバッファ4から得られる内部クロックCK2と、内部クロックCK1に基づいてパルス発生回路5で作られるタイミングパルスPULSEとが供給されている。タイミングパルスPULSEは、ロウデコーダ7へのプリデコード出力PD1の転送タイミングを調整するために用いられるものである。
【0004】
カラムアドレスはカラムデコーダ9によりデコードされ、そのデコード出力によりカラムゲート3が選択駆動されてメモリセルアレイ1のビット線が選択される。ワード線WLとビット線BLにより選択されるメモリセルMCのデータはビット線BLに読み出されてセンスアンプ2により検知増幅され、データバッファ10を介して取り出される。
【0005】
大規模半導体メモリでは、メモリセルアレイ1は例えば、図15に示すように、複数のメモリセクション1−1〜1−nに分けられている。そしてこれらのメモリセクション1−1〜1−nにまたがってメインワード線MWLが配設され、各セクション毎に配設されたワード線WLは、セクション選択信号SSL1〜SSLnにより選択的にメインワード線MWLに接続されるようになっている。
【0006】
図16は、図14におけるロウ系(ワード線選択系)の具体的な構成例を示している。アドレスバッファ8は、クロックCK1により取り込まれるアドレスデータを一時保持するための、インバータINV4,INV5により構成されたラッチ回路(マスターラッチ)を有する。プリデコーダ6は、複数のメインワード線MWLをグループ分けして選択するために、メインワード線MWLの束の中の1本を選択するプリデコード部6aとメインワード線MWLの束を選択するためのプリデコード部6bとを有する。
【0007】
プリデコード部6a,6bはそれぞれ、アドレスバッファ8から供給される内部アドレスA0をクロックCK2によりデコードするNANDゲートNAND1,NAND3を有する。またそのデコード出力を一時保持するために、インバータ(INV9,INV10),(INV13,INV14)により構成されたラッチ回路(スレーブラッチ)を有する。プリデコード部6aにおいてラッチされたデコード出力は、パルス発生回路5により作られるタイミングパルスPULSEにより活性化されるNANDゲートNAND2により取り出されて、出力PD1としてロウデコーダ7に送られる。他のプリデコーダ部6bのラッチデータは、タイミングパルスによる調整を受けずに、インバータINV15,INV16を介して出力PD2としてロウデコーダ7に送られる。
【0008】
パルス発生回路5は、外部から取り込まれたアドレスがプリデコーダ6でデコードされるまでの論理段数(遅延)を考慮してタイミングパルスPULSEを発生する。具体的に図16の例では、奇数段のインバータINV24−INV26とNANDゲートNAND5の部分が内部クロックCK1の立ち上がりエッジを検出するエッジ検出回路51を構成している。また偶数段のインバータINV28−INV31とNORゲートNOR1の部分はパルス幅を決定するパルス幅設定回路52を構成している。これによりパルス発生回路5は、クロックCK1の立ち上がりに同期して、インバータINV28−INV31の遅延により決まるパルス幅のタイミングパルスPULSEを発生する。
【0009】
ロウデコーダ7は、プリデコード出力PD2を更にデコードするNANDゲートNAND4と、その出力により制御されてプリデコード出力PD1をメインワード線MWLに転送するための転送ゲートトランジスタM1,M2を有する。即ちプリデコード出力PD2が成立(オール“1”)したロウデコーダでは、NANDゲートNAND4の出力が“L”となり、これにより転送ゲートトランジスタM1,M2がオンとなってプリデコード出力PD1がメインワード線MWLに供給される。
【0010】
図17は、以上のロウ系アドレスデコード回路のタイミングを、外部クロックCLKからワード線活性化までについて示している。タイミングパルスPULSEは前述のように、プリデコード出力PD1,PD2が確定するタイミングを挟んで一定のパルス幅を持つように発生される。これによりプリデコード出力PD1,PD2が更にロウデコーダ7でデコードされて、メインワード線MWLの選択、更にワード線WLの選択が行われる。なおロウデコーダ7において、転送ゲートトランジスタM1,M2の後に挿入した3個のインバータINV18−INV20は波形成形のためである。転送ゲートトランジスタM1,M2では“H”レベル減衰があり、これを1個のインバータのみでは十分に信号レベルを補償できないためである。また、メインワード線MWLが選択された後に更に、セクション選択信号SSLがにより活性化されるNORゲートNOR2により、ワード線WLが選択されることになる。
【0011】
【発明が解決しようとする課題】
図16に示した従来のクロック同期式によるアドレスデコード回路において、高速化を実現するには、アドレスバッファ8からプリデコーダ6までの論理段数で決まる遅延をできるだけ小さくし、またパルス発生回路5が発生するタイミングパルスPULSEの立ち上がりをできるだけ速くすることが好ましい。しかし、これらの部分は既に必要最小限の論理段数で構成されており、各論理段の遅延を小さくできない限り、大幅な高速化は難しい。
【0012】
図16の回路構成において高速化を阻害しているのは、むしろ、タイミングパルスPULSEの発生タイミング以降のワード線WLが選択されるまでの論理段数である。即ち図16では、タイミングパルスPULSE発生からワード線WLの選択までの論理段数は、転送ゲートトランジスタ(M1,M2)を1論理段と考えれば、7論理段(NAND2、INV11、(M1,M2)、INV18−20、NOR2)あることになり、これにより、ワード線活性化までに大きな遅延が生じている。図17には、タイミングパルスPULSEの立ち上がりから選択ワード線WLの活性化までの遅れをτ2として示している。
【0013】
また、半導体メモリの大容量化に伴い、ロウ系ビット数が2倍になれば、ロウデコーダの数が2倍になり、1つのプリデコーダ当たりの負荷が2倍になる。これにより、プリデコーダ出力PD1,PD2の遅延が大きくなる。この遅延を小さくするには、プリデコーダの出力バッファ段、即ち図16におけるインバータINV11,INV16のサイズを大きくすることが考えられる。しかし、大きな負荷となるロウデコーダの入力波形の改善には限りがあり、また出力バッファサイズを大きくすることにより消費電力が増大するという別の問題が生じる。
【0014】
この発明は、上記事情を考慮してなされたもので、クロック入力からワード線活性化までの論理段数を減らして高速化を図った半導体メモリ集積回路を提供することを目的としている。
【0015】
【課題を解決するための手段】
この発明の一実施形態に係る半導体メモリ集積回路は、メモリセルアレイと、クロックを取り込んで内部クロックを発生するクロックバッファと、このクロックバッファから発生される内部クロックによりアドレス信号を取り込むアドレスバッファと、このアドレスバッファから出力される内部アドレス信号をデコードして前記メモリセルアレイのワード線を選択するための、第1段デコーダ及びこの第1段デコーダの出力を更にデコードして選択ワード線を活性化する第2段デコーダを含むアドレスデコード回路と、前記クロックバッファから出力される内部クロックに基づいて前記アドレスデコード回路のうち第2段デコーダの活性化タイミングを制御するタイミングパルスを発生するパルス発生回路とを有し、前記アドレスバッファは、取り込まれたアドレス信号を一時保持する第1のラッチ回路を有し、前記アドレスデコード回路のうち第2段デコーダは前記第1段デコーダから転送されたデコード出力を一時保持する第2のラッチ回路を有することを特徴とする。
【0016】
この発明によると、アドレスデコード回路の第1段デコーダはクロックによるタイミング制御がされず、第2段デコーダについてタイミング制御されるようにしている。これにより、クロック入力から選択ワード線活性化までの論理遅延を従来方式より小さくすることができ、高速化が図られる。
【0018】
この発明において、アドレスデコード回路の第2段デコーダは例えば、第1段デコーダから転送される複数個のデコード出力がそれぞれゲートに入力される、複数個直列接続されたデコード用トランジスタ列と、このデコード用トランジスタ列と第2のラッチ回路の入力ノードとの間に設けられてタイミングパルスにより駆動されるスイッチング用トランジスタとを有するものとする。
【0019】
更にこの発明において、パルス発生回路は、一定パルス幅の第1のタイミングパルスと、クロックの周期に応じてパルス幅が変化する第2のタイミングパルスとを発生するものとすることができる。この場合、アドレスデコーダ回路の第2段デコーダは、第1段デコーダから転送される複数個のデコード出力がそれぞれゲートに入力される、複数個直列接続されて一端が第1の電源端子に接続されたデコード用トランジスタ列と、このデコード用トランジスタ列の他端と第2のラッチ回路の入力ノードとの間に設けられて第2のタイミングパルスにより駆動される第1のスイッチング用トランジスタと、第2のラッチ回路の入力ノードと第2の電源端子の間に設けられて第1のタイミングパルスにより第1のスイッチングトランジスタと相補的にオンオフ駆動される第2のスイッチング用トランジスタとを備えて構成される。
【0020】
この発明の他の実施形態に係る他の半導体メモリ集積回路は、メモリセルアレイと、クロックを取り込んで内部クロックを発生するクロックバッファと、このクロックバッファから発生される内部クロックによりアドレス信号を取り込むアドレスバッファと、このアドレスバッファから出力される内部アドレス信号をデコードして前記メモリセルアレイのワード線を選択するための、第1段デコーダ及びこの第1段デコーダの出力を更にデコードして選択ワード線を活性化する第2段デコーダを含むアドレスデコード回路と、前記クロックバッファから出力される内部クロックに基づいて前記アドレスデコード回路のうち第2段デコーダの活性化タイミングを制御するタイミングパルスを発生するパルス発生回路とを有し、前記パルス発生回路は、一定パルス幅の第1のタイミングパルスと、クロックの周期に応じてパルス幅が変化する第2のタイミングパルスとを発生することを特徴とする。
【0021】
この発明の更に他の実施形態に係る他の半導体メモリ集積回路は、メモリセルアレイと、クロックを取り込んで内部クロックを発生するクロックバッファと、このクロックバッファから発生される内部クロックによりアドレス信号を取り込むアドレスバッファと、このアドレスバッファから出力される内部アドレス信号をデコードして前記メモリセルアレイのワード線を選択するための、第1段デコーダ及びこの第1段デコーダの出力を更にデコードして選択ワード線を活性化する第2段デコーダを含むアドレスデコード回路と、前記クロックバッファから出力される内部クロックに基づいて前記アドレスデコード回路のうち第2段デコーダの活性化タイミングを制御するタイミングパルスを発生するパルス発生回路とを有し、前記アドレスバッファは、取り込まれたアドレス信号を一時保持する第1のラッチ回路を有すると共に、前記アドレスデコード回路のうち第2段デコーダは前記第1段デコーダから転送されたデコード出力を一時保持する第2のラッチ回路を有し、前記パルス発生回路は、一定パルス幅の第1のタイミングパルスと、クロックの周期に応じてパルス幅が変化する第2のタイミングパルスとを発生するものであり、かつ前記第2段デコーダは、前記第1段デコーダから転送される複数個のデコード出力がそれぞれゲートに入力される、複数個直列接続されて一端が第1の電源端子に接続されたデコード用トランジスタ列と、このデコード用トランジスタ列の他端と前記第2のラッチ回路の入力ノードとの間に設けられて前記第2のタイミングパルスにより駆動される第1のスイッチング用トランジスタと、前記第2のラッチ回路の入力ノードと第2の電源端子の間に設けられて前記第1のタイミングパルスにより前記第1のスイッチングトランジスタと相補的にオンオフ駆動される第2のスイッチング用トランジスタとを有することを特徴とする。
【0022】
更にこの発明において、第1のスイッチング用トランジスタと第2のラッチ回路の入力ノードの間に不良アドレスの置換を行うためのヒューズが挿入されているものとすることができる。また、複数個のデコード用トランジスタ列の間で一部のトランジスタを共有とすることもできる。
【0023】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
[実施の形態1]
図1は、この発明の実施の形態による半導体メモリ集積回路のロウ系に着目したブロック構成を示している。基本的なメモリ構成は従来と同様であり、メモリセルアレイ1は、スタティック型メモリセルMCを配列形成したもので、図15に示したように複数セクションに分けられているものとする。アドレスバッファ8に取り込まれたロウアドレスを段階的にデコードしてワード線WLを選択的に活性化するために、第1段デコーダであるプリデコーダ6と、そのデコード出力を更にデコードする第2段デコーダであるロウデコーダ7が設けられている。
【0024】
クロックバッファ4により外部クロックCLKを取り込み、内部クロックCK1によりアドレスバッファ8が同期制御される。パルス発生回路5は、この実施の形態の場合、クロックCK1に基づいて二種のタイミングパルスPULSE,PULSENを発生する。これらのタイミングパルスPULSE,PULSENは、後に詳細に説明するが、外部クロックCLKが低速の場合には同じタイミングとパルス幅を有し、外部クロックCLKが高速になると、一方のパルスPULSENが外部クロックCLKの周期に応じてパルス幅が狭くなるものである。
【0025】
パルス発生回路5から発生されるタイミングパルスPULSE,PULSENは、共にロウデコーダ7に供給される。従来と異なり、プリデコーダ6には、クロックやタイミングパルスは供給されない。即ちこの実施の形態の場合、アドレスバッファ8とロウデコーダ7がラッチ回路を内蔵して、それぞれマスターラッチとスレーブラッチを構成する。プリデコーダ6はラッチ機能を持たず、デコードのみを行うように構成されている。
【0026】
図2は、図1の各部の具体的な構成を示している。アドレスバッファ8は、クロックCK1により活性化されるクロックト・インバータINV2によりアドレス取り込みが行われる。入力されたアドレスは、インバータINV4,INV5の逆並列接続によるラッチ回路(マスターラッチ)に保持される。アドレスバッファ8から出力される内部アドレスA0は、プリデコーダ6に転送される。プリデコーダ6は、デコードゲートであるNANDゲートNAND1と、その出力段に3段設けられたインバータINV8−10により構成され、前述のようにラッチ回路は内蔵しない。
【0027】
プリデコーダ6のデコード出力PDが入力されるロウデコーダ7は、パルス発生回路5から供給されるタイミングパルスPULSE,PULSENにより制御されて、プリデコーダ6のデコード出力PDをデコードするものであるが、インバータINV11,INV12を逆並列接続したラッチ回路(スレーブラッチ)を有する。ラッチ回路の入力ノードN1と電源端子VDDの間にはPMOSトランジスタM1が接続されている。このPMOSトランジスタM1のゲートはタイミングパルスPULSEにより駆動される。ラッチ回路の入力ノードN1と接地端子VSSの間には、タイミングパルスPULSENにより制御されるNMOSトランジスタM2を介して、デコードゲートとなる所定数のNMOSトランジスタ列M3〜M5が直列接続されている。ロウデコーダ7のラッチ回路出力は1段のインバータINV13を介してメモリセルアレイ1のメインワード線MWLに接続されている。
【0028】
パルス発生回路5は、クロックCK1の立ち上がりエッジを検出するエッジ検出回路51と、このエッジ検出回路51の出力に基づいて所定パルス幅のタイミングパルスPULSEを発生するパルス幅設定回路52を有する。奇数段のインバータINV16−INV18とNANDゲートNAND2の部分がッジ検出回路51を構成している。また偶数段のインバータINV20−INV23とNORゲートNOR1の部分がパルス幅設定回路52を構成している。これによりパルス発生回路5は、クロックCK1の立ち上がりに同期して、インバータINV20−INV23の遅延により決まるパルス幅の第1のタイミングパルスPULSEを発生する。
【0029】
パルス発生回路5は更に、パルス幅設定回路52のNORゲートNOR1の出力と、クロックCK1をインバータINV25により反転した信号との論理をとるNORゲートNOR2を有する。このNORゲートNOR2の出力が第2のタイミングパルスPULSENとなる。第1のタイミングパルスPULSEは、パルス幅が偶数段のインバータチェーンINV20−23により一義的に決まる。これに対して第2のタイミングパルスPULSENは、クロックCK1の立ち下がりによってもパレス幅が制限される。即ち、クロックCK1の“H”レベル幅がある程度大きいときは、第2のタイミングパルスPULSENは、第1のタイミングパルスPULSEと同じ幅を持ち、クロックCK1の“H”レベル幅が小さい(周期が短い)高速クロックの場合には第2のタイミングパルスPULSENの立ち下がりがクロックCK1の立ち下がりで規定されるものとなる。
【0030】
具体的にこの実施の形態でのアドレス入力からワード線選択まで動作を図3のタイミング図を参照して説明する。外部アドレスAddressが入力されると、その後立ち上がる内部クロックCK1によりアドレスバッファ8に取り込まれる。アドレスバッファ8から出力される内部アドレスA0は、プリデコーダ6によりデコードされて、プリデコード出力PDが得られる。クロックCK1の立ち上がりからこのアドレスデコード出力PDが得られるまでには、各論理段の転送遅延がある。
【0031】
タイミングパルスPULSEは、プリデコード出力PDが得られるタイミングより僅かに後に立ち上がり、一定幅T1を持つように設計されている。図3では外部クロックCLKの幅(“H”レベル幅)T0に対して、タイミングパルスPULSEの幅T1が小さい場合を示している。この場合、第2のタイミングパルスPULSENは、第1のタイミングパルスPULSEと同じ立ち上がりタイミングで且つ同じパルス幅を有する。
【0032】
第1及び第2のタイミングパルスPULSE,PULSENが“H”になると、ロウデコーダ7のPMOSトランジスタM1がオフ、NMOSトランジスタM2がオンになる。プリデコーダ出力PDがオール“1”(=“H”)となるロウデコーダ7では、デコードゲートであるNMOSトランジスタM3,M4,M5が全てオンになり、ラッチ回路のノードN1が“L”に引き下げられる。これが“選択状態”であり、選択メインワード線MWLが“L”となる。そして、セクション選択信号SSLが“L”(選択)であるセクションについて、ワード線WLが“H”の活性状態となる。
【0033】
このとき、アドレス入力からワード線選択までの遅延を考える。タイミングパルスPULSEの立ち上がりタイミングは、従来方式と同様にアドレスバッファ及びプリデコーダの論理段の遅延によりほぼ決定される。従って遅延が問題になるのは、このタイミングパルスPULSEが立ち上がった後の遅れである。この実施の形態の場合、タイミングパルスPULSEの立ち上がりから選択ワード線WLの活性化までの遅れの原因となる論理段は、ロウデコーダ7のスイッチング段(M1,M2)、インバータINV11,INV12によるラッチ回路、インバータINV3、及びNORゲートNOR3の4論理段である。これは、図16で説明した従来方式の場合の7論理段のほぼ半分である。
【0034】
図16に示す従来方式の場合、ロウデコーダ7では、3個のインバータINV18−20が波形成形のために設けられていたが、この実施の形態ではロウデコーダ7はラッチ回路を持ち、これが十分な“H”レベル出力を出すことができるため、波形成形の処理は必要がなく、従ってその出力段には1段のインバータINV13しか挿入されていない。このため、タイミングパルスPULSEの立ち上がりから選択ワード線WLの活性化までの遅れはτ1は、図17に示した従来方式での遅れτ2に比べて小さくなる。これにより、クロック入力からワード線活性化までの高速化が図られる。
【0035】
一方、この実施の形態においては、外部クロックの高速化に応じて、第2のタイミングパルスPULSENのパルス幅が変調される結果、高速化が図られる。この点を具体的に説明する。まず従来方式では、タイミングパルスPULSEの幅がメインワード線MWL、従ってワード線WLの活性状態の幅に対応しており、これは外部クロックCLKの幅に依らない。この実施の形態の場合も、外部クロックCLKの幅がT0と大きい場合は、従来と同様であり、タイミングパルスPULSE,PULSENの幅によりメインワード線MWL及びワード線WLの活性状態幅が決定されている。
【0036】
これに対して、外部クロックCLKを高速化して、その幅が図3に破線で示したように小さくなったとする。このとき、パルス発生回路5では、NORゲートNOR2へのクロック入力の立ち下がりタイミングが早まる結果、第2のタイミングパルスPULSENの立ち下がり早くなり、パルス幅がT2と小さくなる。タイミングパルスPULSE,PULSENが同じであったときは、ロウデコーダ7では、PMOSトランジスタM1とNMOSトランジスタM2が同時に、一方はオン、他方はオフに遷移した。
【0037】
これに対して、第2のタイミングパルスPULSENの立ち下がりが早くなると、第1のタイミングパルスPULSEの“H”によりPMOSトランジスタM1がオフで、第2のタイミングパルスPULSENが“L”でNMOSトランジスタM2がオフの状態が発生する。この状態は、ラッチ回路の入力ノードN1をフローティング状態、即ちロウデコーダ7を非活性状態にする。但し、ラッチ回路はそれ以前のデータを保持しメインワード線MWL及びワード線WLは擬似的に活性状態を保つ。そして、その後タイミングパルスPULSEが立ち下がって、PMOSトランジスタM1がオンすることにより、メインワード線MWLおよびワード線WLは非活性状態になる。即ちこの実施の形態の場合、外部クロックCLKの高速化に対応してタイミングパルスPULSENが変調され、ロウデコーダ7を実質的に非活性状態にするタイミングが早められる。従って、高速クロックに対応して高速アクセスが可能になる。
【0038】
更に、従来はロウデコーダは、CMOS構成のNANDゲートが用いられているのに対して、この実施の形態では入力ゲート部がNMOSトランジスタのゲートのみであるから、プリデコーダ6の負荷容量が小さい。従って負荷容量による遅延が小さく、その分高速化が可能となっている。
また、従来の方式では、プリデコーダに二種のデコード部が必要であったのに対し、この実施の形態ではプリデコーダは一種のデコード部のみで構成されている。ロウデコーダ7についても従来は転送ゲート部とNANDゲートの組み合わせが用いられていたのに対し、この実施の形態では直列接続されたNMOSトランジスタのデコード部とこれを活性化するスイッチング部のみで構成される。従って従来に比べて、回路は簡単でチップ面積の縮小が可能であり、また回路調整も容易である。
【0039】
また現在の半導体メモリシステムでは、書き込み動作を読み出し動作に対して数クロック遅らせて実行するレイトライトという方式が用いられる場合がある。この場合、リードアドレスとライトアドレスの切り換えをラッチ回路内蔵のプリデコーダで制御しようとすると、プリデコーダの構成は複雑なものとなる。これに対してこの実施の形態の場合、プリデコーダはラッチ回路を持たず、ロジック回路のみであるため、リードアドレスとライトアドレスの切り換えは容易である。
【0040】
なお実施の形態では、外部クロックCLKの立ち上がりエッジを基準としてタイミングパルスPULSE,PULSENを発生させる例を示したが、立ち下がりエッジを基準とする方式とすることも可能であり、また両エッジをタイミング基準として利用する方式の場合もこの発明は有効である。
【0041】
[実施の形態2]
図4は、実施の形態2による半導体メモリ集積回路の要部構成を、図2に対応させて示している。図2と異なる点は、パルス発生回路5が従来と同様に、一種のタイミングパルスPULSEのみを発生するようにしている点である。このタイミングパルスPULSEは、ロウデコーダ7の活性化用のPMOSトランジスタM1とNMOSトランジスタM2のゲートに共通に入力される。
【0042】
先の実施の形態で説明した二つのタイミングパルスPULSE,PULSENは、外部クロックCLKのパルス幅が大きい場合には同じものとなる。従って、外部クロックCLKの周期が大きいシステムのみを対象とする場合には、この実施の形態のように一つのタイミングパルスPULSEのみで動作可能である。これにより、信号配線数を減らすことができ、回路はより簡単なものとなる。
【0043】
[実施の形態3]
図5は、ロウデコーダ7の他の構成例である。先の実施の形態に対応させれば、PMOSトランジスタ列M1−M3がプリデコード出力PDが入るデコードゲートである。但し、プリデコード出力PDがオール“0”(=“L”)で選択状態となる。PMOSトランジスタM4には、タイミングパルスPULSENの反転信号/PULSEN、NMOSトランジスタM5にはタイミングパルスPULSEの反転信号/PULSEが入る。これにより、先の実施の形態のロウデコーダと同じ機能が得られる。但し、タイミングパルスが一種のPULSEのみである図4の回路方式の場合には、/PULSENは/PULSEとなる。
【0044】
[実施の形態4]
図6は、ロウデコーダ7の更に他の構成例である。これは実施の形態1のロウデコーダ7と基本的に同じであり、PMOSトランジスタM1とNMOSトランジスタM2の間にヒューズFuse1を挿入している点が異なる。半導体メモリでは通常、冗長回路方式が採用され、不良ロウに対応するロウデコーダは他に置き換えられるから非活性状態に保つことが必要になる。ヒューズFuse1を切断すれば、このロウデコーダ7は常時非活性状態になる。
【0045】
[実施の形態5]
図7は、ロウデコーダ7の更に他の構成例である。これは、図5のロウデコーダ7を基本として、図6と同様に、冗長回路方式のためにトランジスタM4とM5の間にヒューズFuse1を挿入したものである。この場合も、ヒューズFuse1を切断すれば、このロウデコーダ7は常時非活性状態になる。
【0046】
[実施の形態6]
図2及び図4では、一つのロウデコーダ7を示しているが、実際には複数のメインワード線MWLに対応して複数のロウデコーダが用いられる。図8は、複数個配置されるロウデコーダ7−1,7−2,〜,7−nの好ましい関係を示している。各ロウデコーダの基本構成は、図2及び図4と同じである。第1のタイミングパルスPULSEは各ロウデコーダ7−1,7−2,…のPMOSトランジスタM1−1,M1−2,…に共通に入り、第2のタイミングパルスPULSENは同様に各ロウデコーダ7−1,7−2,…のNMOSトランジスタM2−1,M2−2,…に共通に入る。
【0047】
プリデコード出力PDの一つは、NMOSトランジスタM3−1,M3−2,…のゲートにそれぞれ入る。他の二つのプリデコード出力PDが入るNMOSトランジスタM4,M5は、複数のロウデコーダ7−1,7−2,…で共有とされている。ここで、ロウデコーダのデコードトランジスタ共有の趣旨は、次の通りである。例えば3ビットa0,a1,a2をデコードする8個のロウデコーダを考える。このとき、a0,a1,a2=0,0,0が成立条件となるロウデコーダ(即ち、実際の入力がオール“1”となる)と、a0,a1,a2=1,0,0が成立条件となるロウデコーダとでは、上位2ビットa1,a2の部分のゲートを共有できることになる。
この様に、ロウデコーダの一部共有化を行うことにより、回路面積を小さくすることができる。
【0048】
[実施の形態7]
図9は、図8と同様の趣旨で、図5に示すロウデコーダ構成の場合に、複数個のロウデコーダ7−1,7−2,…でデコードトランジスタM1,M2を共有化した例である。これにより、回路面積を小さくできるという効果が得られる。
【0049】
[実施の形態8]
図10は、同様に、図6に示すロウデコーダ構成の場合に、複数個のロウデコーダ7−1,7−2,…でデコードトランジスタM4,M5を共有化した例である。これにより、回路面積を小さくできるという効果が得られる。
【0050】
[実施の形態9]
図11は、同様に、図7に示すロウデコーダ構成の場合に、複数個のロウデコーダ7−1,7−2,…でデコードトランジスタM1,M2を共有化した例である。これにより、回路面積を小さくできるという効果が得られる。
【0051】
[実施の形態10]
上記各実施の形態で説明したように、ロウデコーダ7のプリデコード出力が入るゲート部は、直列接続されたNMOSトランジスタのみである。この場合、ロウデコーダ7に設けられるデータラッチ回路が確実に動作するためには、条件が必要となる。この条件を具体的に、図6の構成のロウデコーダを例にとって説明する。
【0052】
図12は、図6のロウデコーダ7について、インバータINV1,INV2によるラッチ回路部を具体化して示している。このロウデコーダ7は、非選択時、PMOSトランジスタM1がオン、NMOSトランジスタM2がオフであり、ノードAは“H”の状態にある。タイミングパルスPULSE=“H”,PULSEN=“H”が入って、PMOSトランジスタM1がオフ、NMOSトランジスタM2がオンになり、更にプリデコード出力PDがオール“H”の選択状態になると、NMOSトランジスタM2−M5がオンとなって、ノードAの電位は引き下げられる。このとき、図12に破線Bで示すように、インバータINV2のPMOSトランジスタM8を介し、ヒューズFuse1、NMOSトランジスタM2−M5に電流が流れる。
【0053】
このとき、ノードAの電位低下により、PMOSトランジスタM6とNMOSトランジスタM7により構成されたインバータINV1がオフになるには、ノードAの電位がインバータINV1の回路しきい値以下にまで低下することが必須条件となる。このインバータINV1の回路しき値は、NMOSトランジスタM7とPMOSトランジスタM6のゲートしきい値がほぼ等しい場合には、ほぼVDD/2である。
【0054】
図12に示したように、ヒューズFuse1の等価抵抗及び、NMOSトランジスタM2−M5の各等価抵抗を合計した等価抵抗をrTとし、インバータINV2のPMOSトランジスタM8の負荷抵抗をrM8とする。図13に示すように、NMOSトランジスタM2−M5の部分全体の等価静特性曲線rTと、負荷曲線rM8の交点電圧VLが、ノードAの低レベル電圧になる。従って、この交点電圧VLが、インバータINV1の回路しきい値以下であることが、ロウデコーダ選択状態でラッチ回路を反転させるに必要な条件ということになる。
【0055】
この条件を満たすように、NMOSトランジスタM2−M5、ヒューズFuse1及びインバータINV2のPMOSトランジスタM8のサイズを設計することが必要である。もし、PMOSトランジスタM8の抵抗が相対的に大きく、その負荷曲線rM8が図13の破線で示すような状態では、低レベル側安定点がVDD/2以下にならず、ラッチ回路は反転できない。従って、図13に斜線で示した範囲内に低レベル側安定点が来るように、回路設計することが必要となる。
【0056】
なお同様の関係は、インバータINV2を反転させるために、PMOSトランジスタM1とインバータINV2のNMOSトランジスタM9の間にも必要である。また図5,図7に示すロウデコーダの場合にも、同様の条件が必要となる。
【0057】
【発明の効果】
以上述べたようにこの発明によれば、クロック入力からワード線活性化までの論理段数を少なくして高速化を図った半導体メモリ集積回路を得ることができる。
【図面の簡単な説明】
【図1】この発明の実施の形態による半導体メモリのロウ系のブロック構成を示す。
【図2】同実施の形態の具体的構成を示す図である。
【図3】同実施の形態の動作タイミング図である。
【図4】他の実施の形態の具体的構成を示す図である。
【図5】他の実施の形態によるロウデコーダの構成を示す図である。
【図6】他の実施の形態によるロウデコーダの構成を示す図である。
【図7】他の実施の形態によるロウデコーダの構成を示す図である。
【図8】他の実施の形態によるロウデコーダの構成を示す図である。
【図9】他の実施の形態によるロウデコーダの構成を示す図である。
【図10】他の実施の形態によるロウデコーダの構成を示す図である。
【図11】他の実施の形態によるロウデコーダの構成を示す図である。
【図12】この発明におけるロウデコーダの必要条件を説明するための等価回路図である。
【図13】この発明におけるロウデコーダの必要条件を説明するための特性図である。
【図14】従来の半導体メモリのブロック構成を示す図である。
【図15】同半導体メモリのメモリセルアレイの構成を示す図である。
【図16】同半導体メモリのロウ系の構成を示す図である。
【図17】同半導体メモリのワード線活性化の動作タイミング図である。
【符号の説明】
1…メモリセルアレイ、4…クロックバッファ、5…パルス発生回路、6…プリデコーダ、7…ロウデコーダ、8…アドレスバッファ。
Claims (4)
- メモリセルアレイと、
クロックを取り込んで内部クロックを発生するクロックバッファと、
このクロックバッファから発生される内部クロックによりアドレス信号を取り込むアドレスバッファと、
このアドレスバッファから出力される内部アドレス信号をデコードして前記メモリセルアレイのワード線を選択するための、第1段デコーダ及びこの第1段デコーダの出力を更にデコードして選択ワード線を活性化する第2段デコーダを含むアドレスデコード回路と、
前記クロックバッファから出力される内部クロックに基づいて前記アドレスデコード回路のうち第2段デコーダの活性化タイミングを制御するタイミングパルスを発生するパルス発生回路とを有し、
前記アドレスバッファは、取り込まれたアドレス信号を一時保持する第1のラッチ回路を有し、前記アドレスデコード回路のうち第2段デコーダは前記第1段デコーダから転送されたデコード出力を一時保持する第2のラッチ回路を有し、
前記パルス発生回路は、一定パルス幅の第1のタイミングパルスと、クロックの周期に応じてパルス幅が変化する第2のタイミングパルスとを発生するものであり、
前記第2段デコーダは、
前記第1段デコーダから転送される複数個のデコード出力がそれぞれゲートに入力される、複数個直列接続されて一端が第1の電源端子に接続されたデコード用トランジスタ列と、
このデコード用トランジスタ列の他端と前記第2のラッチ回路の入力ノードとの間に設けられて前記第2のタイミングパルスにより駆動される第1のスイッチング用トランジスタと、
前記第2のラッチ回路の入力ノードと第2の電源端子の間に設けられて前記第1のタイミングパルスにより前記第1のスイッチングトランジスタと相補的にオンオフ駆動される第2のスイッチング用トランジスタと
を有する
ことを特徴とする半導体メモリ集積回路。 - 前記第2段デコーダは、
前記第1段デコーダから転送される複数個のデコード出力がそれぞれゲートに入力される、複数個直列接続されたデコード用トランジスタ列と、
このデコード用トランジスタ列と前記第2のラッチ回路の入力ノードとの間に設けられて前記タイミングパルスにより駆動されるスイッチング用トランジスタと
を有することを特徴とする請求項1記載の半導体メモリ集積回路。 - メモリセルアレイと、
クロックを取り込んで内部クロックを発生するクロックバッファと、
このクロックバッファから発生される内部クロックによりアドレス信号を取り込むアドレスバッファと、
このアドレスバッファから出力される内部アドレス信号をデコードして前記メモリセルアレイのワード線を選択するための、第1段デコーダ及びこの第1段デコーダの出力を更にデコードして選択ワード線を活性化する第2段デコーダを含むアドレスデコード回路と、
前記クロックバッファから出力される内部クロックに基づいて前記アドレスデコード回路のうち第2段デコーダの活性化タイミングを制御するタイミングパルスを発生するパルス発生回路と
を有し、
前記アドレスバッファは、取り込まれたアドレス信号を一時保持する第1のラッチ回路を有すると共に、前記アドレスデコード回路のうち第2段デコーダは前記第1段デコーダから転送されたデコード出力を一時保持する第2のラッチ回路を有し、
前記パルス発生回路は、一定パルス幅の第1のタイミングパルスと、クロックの周期に応じてパルス幅が変化する第2のタイミングパルスとを発生するものであり、かつ
前記第2段デコーダは、
前記第1段デコーダから転送される複数個のデコード出力がそれぞれゲートに入力される、複数個直列接続されて一端が第1の電源端子に接続されたデコード用トランジスタ列と、
このデコード用トランジスタ列の他端と前記第2のラッチ回路の入力ノードとの間に設けられて前記第2のタイミングパルスにより駆動される第1のスイッチング用トランジスタと、
前記第2のラッチ回路の入力ノードと第2の電源端子の間に設けられて前記第1のタイミングパルスにより前記第1のスイッチングトランジスタと相補的にオンオフ駆動される第2のスイッチング用トランジスタとを有する
ことを特徴とする半導体メモリ集積回路。 - 前記第1のスイッチング用トランジスタと前記第2のラッチ回路の入力ノードとの間に不良アドレスの置換のためのヒューズが挿入されている
ことを特徴とする請求項1又は3記載の半導体メモリ集積回路。
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