JP2001344978A5 - - Google Patents

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  1. 強誘電体キャパシタを有するメモリセルが配列されたメモリセルアレイと、
    このメモリセルアレイのメモリセルを選択するデコード回路と、
    前記メモリセルアレイのビット線に接続されるビット線センスアンプ回路と、
    このビット線センスアンプ回路とデータ入出力端子の間のデータ転送を制御するデータ入出力バッファと、前記メモリセルアレイの特定の領域を指定してその領域へのデータ転送をオフとして書き換えを禁止する書き換え禁止回路と
    を有することを特徴とする強誘電体メモリ。
  2. 前記メモリセルアレイは、複数のブロックに分割され、前記書き換え禁止回路は、特定のブロックを指定してそのブロックへのデータ転送をオフとして書き換えを禁止するものである
    ことを特徴とする請求項１記載の強誘電体メモリ。
  3. 前記書き換え禁止回路は、前記データ入出力バッファの中のデータ入力バッファの活性、非活性を制御するものである
    ことを特徴とする請求項１記載の強誘電体メモリ。
  4. 前記書き換え禁止回路は、前記データ入出力バッファと前記ビット線センスアンプ回路の間にあるデータ線に挿入された転送ゲート回路のオンオフを制御するものである
    ことを特徴とする請求項１記載の強誘電体メモリ。
  5. 前記メモリセルアレイのブロック毎に設けられたデータ線センスアンプ回路と、
    各データ線センスアンプ回路への前記データ入出力バッファからのデータ入力経路にそれぞれ設けられた転送ゲート回路とを有し、
    前記書き換え禁止回路は、前記転送ゲート回路のオンオフを制御するものである
    ことを特徴とする請求項２記載の強誘電体メモリ。
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