JP2001344978A - 半導体メモリ集積回路 - Google Patents
半導体メモリ集積回路Info
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- Semiconductor Integrated Circuits (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【課題】 クロック入力からワード線活性化までの論理
段数を減らして高速化を図った半導体メモリ集積回路を
提供する。 【解決手段】 アドレスバッファ８はラッチ回路を有
し、クロックバッファ４から得られる内部クロックＣＫ
１により制御される。ワード線選択を行うデコード回路
部は、プリデコーダ６とそのデコード出力を更にデコー
ドするロウデコーダ７とから構成される。プリデコーダ
６はラッチ機能を持たず、ロウデコーダ７はラッチ回路
を有する。パルス発生回路５は、クロックＣＫ１に基づ
いてタイミングパルスＰＵＬＳＥ，ＰＵＬＳＥＮを発生
し、ロウデコーダ７はこのタイミングパルスＰＵＬＳ
Ｅ，ＰＵＬＳＥＮにより活性化制御がなされる。
段数を減らして高速化を図った半導体メモリ集積回路を
提供する。 【解決手段】 アドレスバッファ８はラッチ回路を有
し、クロックバッファ４から得られる内部クロックＣＫ
１により制御される。ワード線選択を行うデコード回路
部は、プリデコーダ６とそのデコード出力を更にデコー
ドするロウデコーダ７とから構成される。プリデコーダ
６はラッチ機能を持たず、ロウデコーダ７はラッチ回路
を有する。パルス発生回路５は、クロックＣＫ１に基づ
いてタイミングパルスＰＵＬＳＥ，ＰＵＬＳＥＮを発生
し、ロウデコーダ７はこのタイミングパルスＰＵＬＳ
Ｅ，ＰＵＬＳＥＮにより活性化制御がなされる。
Description
【０００１】
【発明の属する技術分野】この発明は、クロック同期式
の半導体メモリ集積回路に係り、特にアドレスデコード
回路の改良に関する。
の半導体メモリ集積回路に係り、特にアドレスデコード
回路の改良に関する。
【０００２】
【従来の技術】図１４は、従来のクロック同期式の半導
体メモリ集積回路のブロック構成を示している。外部ク
ロックＣＬＫはクロックバッファ１により取り込まれ
て、内部クロックＣＫ１，ＣＫ２が発生される。アドレ
ス信号は、クロックＣＫ１に同期してアドレスバッファ
８に取り込まれ、そのうちロウアドレスはプリデコーダ
６及びロウデコーダ７により段階的にデコードされてメ
モリセルアレイ１のワード線ＷＬが選択される。
体メモリ集積回路のブロック構成を示している。外部ク
ロックＣＬＫはクロックバッファ１により取り込まれ
て、内部クロックＣＫ１，ＣＫ２が発生される。アドレ
ス信号は、クロックＣＫ１に同期してアドレスバッファ
８に取り込まれ、そのうちロウアドレスはプリデコーダ
６及びロウデコーダ７により段階的にデコードされてメ
モリセルアレイ１のワード線ＷＬが選択される。
【０００３】プリデコーダ回路６には、クロックバッフ
ァ４から得られる内部クロックＣＫ２と、内部クロック
ＣＫ１に基づいてパルス発生回路５で作られるタイミン
グパルスＰＵＬＳＥとが供給されている。タイミングパ
ルスＰＵＬＳＥは、ロウデコーダ７へのプリデコード出
力ＰＤ１の転送タイミングを調整するために用いられる
ものである。
ァ４から得られる内部クロックＣＫ２と、内部クロック
ＣＫ１に基づいてパルス発生回路５で作られるタイミン
グパルスＰＵＬＳＥとが供給されている。タイミングパ
ルスＰＵＬＳＥは、ロウデコーダ７へのプリデコード出
力ＰＤ１の転送タイミングを調整するために用いられる
ものである。
【０００４】カラムアドレスはカラムデコーダ９により
デコードされ、そのデコード出力によりカラムゲート３
が選択駆動されてメモリセルアレイ１のビット線が選択
される。ワード線ＷＬとビット線ＢＬにより選択される
メモリセルＭＣのデータはビット線ＢＬに読み出されて
センスアンプ２により検知増幅され、データバッファ１
０を介して取り出される。
デコードされ、そのデコード出力によりカラムゲート３
が選択駆動されてメモリセルアレイ１のビット線が選択
される。ワード線ＷＬとビット線ＢＬにより選択される
メモリセルＭＣのデータはビット線ＢＬに読み出されて
センスアンプ２により検知増幅され、データバッファ１
０を介して取り出される。
【０００５】大規模半導体メモリでは、メモリセルアレ
イ１は例えば、図１５に示すように、複数のメモリセク
ション１−１〜１−ｎに分けられている。そしてこれら
のメモリセクション１−１〜１−ｎにまたがってメイン
ワード線ＭＷＬが配設され、各セクション毎に配設され
たワード線ＷＬは、セクション選択信号ＳＳＬ１〜ＳＳ
Ｌｎにより選択的にメインワード線ＭＷＬに接続される
ようになっている。
イ１は例えば、図１５に示すように、複数のメモリセク
ション１−１〜１−ｎに分けられている。そしてこれら
のメモリセクション１−１〜１−ｎにまたがってメイン
ワード線ＭＷＬが配設され、各セクション毎に配設され
たワード線ＷＬは、セクション選択信号ＳＳＬ１〜ＳＳ
Ｌｎにより選択的にメインワード線ＭＷＬに接続される
ようになっている。
【０００６】図１６は、図１４におけるロウ系（ワード
線選択系）の具体的な構成例を示している。アドレスバ
ッファ８は、クロックＣＫ１により取り込まれるアドレ
スデータを一時保持するための、インバータＩＮＶ４，
ＩＮＶ５により構成されたラッチ回路（マスターラッ
チ）を有する。プリデコーダ６は、複数のメインワード
線ＭＷＬをグループ分けして選択するために、メインワ
ード線ＭＷＬの束の中の１本を選択するプリデコード部
６ａとメインワード線ＭＷＬの束を選択するためのプリ
デコード部６ｂとを有する。
線選択系）の具体的な構成例を示している。アドレスバ
ッファ８は、クロックＣＫ１により取り込まれるアドレ
スデータを一時保持するための、インバータＩＮＶ４，
ＩＮＶ５により構成されたラッチ回路（マスターラッ
チ）を有する。プリデコーダ６は、複数のメインワード
線ＭＷＬをグループ分けして選択するために、メインワ
ード線ＭＷＬの束の中の１本を選択するプリデコード部
６ａとメインワード線ＭＷＬの束を選択するためのプリ
デコード部６ｂとを有する。
【０００７】プリデコード部６ａ，６ｂはそれぞれ、ア
ドレスバッファ８から供給される内部アドレスＡ０をク
ロックＣＫ２によりデコードするＮＡＮＤゲートＮＡＮ
Ｄ１，ＮＡＮＤ３を有する。またそのデコード出力を一
時保持するために、インバータ（ＩＮＶ９，ＩＮＶ１
０），（ＩＮＶ１３，ＩＮＶ１４）により構成されたラ
ッチ回路（スレーブラッチ）を有する。プリデコード部
６ａにおいてラッチされたデコード出力は、パルス発生
回路５により作られるタイミングパルスＰＵＬＳＥによ
り活性化されるＮＡＮＤゲートＮＡＮＤ２により取り出
されて、出力ＰＤ１としてロウデコーダ７に送られる。
他のプリデコーダ部６ｂのラッチデータは、タイミング
パルスによる調整を受けずに、インバータＩＮＶ１５，
ＩＮＶ１６を介して出力ＰＤ２としてロウデコーダ７に
送られる。
ドレスバッファ８から供給される内部アドレスＡ０をク
ロックＣＫ２によりデコードするＮＡＮＤゲートＮＡＮ
Ｄ１，ＮＡＮＤ３を有する。またそのデコード出力を一
時保持するために、インバータ（ＩＮＶ９，ＩＮＶ１
０），（ＩＮＶ１３，ＩＮＶ１４）により構成されたラ
ッチ回路（スレーブラッチ）を有する。プリデコード部
６ａにおいてラッチされたデコード出力は、パルス発生
回路５により作られるタイミングパルスＰＵＬＳＥによ
り活性化されるＮＡＮＤゲートＮＡＮＤ２により取り出
されて、出力ＰＤ１としてロウデコーダ７に送られる。
他のプリデコーダ部６ｂのラッチデータは、タイミング
パルスによる調整を受けずに、インバータＩＮＶ１５，
ＩＮＶ１６を介して出力ＰＤ２としてロウデコーダ７に
送られる。
【０００８】パルス発生回路５は、外部から取り込まれ
たアドレスがプリデコーダ６でデコードされるまでの論
理段数（遅延）を考慮してタイミングパルスＰＵＬＳＥ
を発生する。具体的に図１６の例では、奇数段のインバ
ータＩＮＶ２４−ＩＮＶ２６とＮＡＮＤゲートＮＡＮＤ
５の部分が内部クロックＣＫ１の立ち上がりエッジを検
出するエッジ検出回路５１を構成している。また偶数段
のインバータＩＮＶ２８−ＩＮＶ３１とＮＯＲゲートＮ
ＯＲ１の部分はパルス幅を決定するパルス幅設定回路５
２を構成している。これによりパルス発生回路５は、ク
ロックＣＫ１の立ち上がりに同期して、インバータＩＮ
Ｖ２８−ＩＮＶ３１の遅延により決まるパルス幅のタイ
ミングパルスＰＵＬＳＥを発生する。
たアドレスがプリデコーダ６でデコードされるまでの論
理段数（遅延）を考慮してタイミングパルスＰＵＬＳＥ
を発生する。具体的に図１６の例では、奇数段のインバ
ータＩＮＶ２４−ＩＮＶ２６とＮＡＮＤゲートＮＡＮＤ
５の部分が内部クロックＣＫ１の立ち上がりエッジを検
出するエッジ検出回路５１を構成している。また偶数段
のインバータＩＮＶ２８−ＩＮＶ３１とＮＯＲゲートＮ
ＯＲ１の部分はパルス幅を決定するパルス幅設定回路５
２を構成している。これによりパルス発生回路５は、ク
ロックＣＫ１の立ち上がりに同期して、インバータＩＮ
Ｖ２８−ＩＮＶ３１の遅延により決まるパルス幅のタイ
ミングパルスＰＵＬＳＥを発生する。
【０００９】ロウデコーダ７は、プリデコード出力ＰＤ
２を更にデコードするＮＡＮＤゲートＮＡＮＤ４と、そ
の出力により制御されてプリデコード出力ＰＤ１をメイ
ンワード線ＭＷＬに転送するための転送ゲートトランジ
スタＭ１，Ｍ２を有する。即ちプリデコード出力ＰＤ２
が成立（オール“１”）したロウデコーダでは、ＮＡＮ
ＤゲートＮＡＮＤ４の出力が“Ｌ”となり、これにより
転送ゲートトランジスタＭ１，Ｍ２がオンとなってプリ
デコード出力ＰＤ１がメインワード線ＭＷＬに供給され
る。
２を更にデコードするＮＡＮＤゲートＮＡＮＤ４と、そ
の出力により制御されてプリデコード出力ＰＤ１をメイ
ンワード線ＭＷＬに転送するための転送ゲートトランジ
スタＭ１，Ｍ２を有する。即ちプリデコード出力ＰＤ２
が成立（オール“１”）したロウデコーダでは、ＮＡＮ
ＤゲートＮＡＮＤ４の出力が“Ｌ”となり、これにより
転送ゲートトランジスタＭ１，Ｍ２がオンとなってプリ
デコード出力ＰＤ１がメインワード線ＭＷＬに供給され
る。
【００１０】図１７は、以上のロウ系アドレスデコード
回路のタイミングを、外部クロックＣＬＫからワード線
活性化までについて示している。タイミングパルスＰＵ
ＬＳＥは前述のように、プリデコード出力ＰＤ１，ＰＤ
２が確定するタイミングを挟んで一定のパルス幅を持つ
ように発生される。これによりプリデコード出力ＰＤ
１，ＰＤ２が更にロウデコーダ７でデコードされて、メ
インワード線ＭＷＬの選択、更にワード線ＷＬの選択が
行われる。なおロウデコーダ７において、転送ゲートト
ランジスタＭ１，Ｍ２の後に挿入した３個のインバータ
ＩＮＶ１８−ＩＮＶ２０は波形成形のためである。転送
ゲートトランジスタＭ１，Ｍ２では“Ｈ”レベル減衰が
あり、これを１個のインバータのみでは十分に信号レベ
ルを補償できないためである。また、メインワード線Ｍ
ＷＬが選択された後に更に、セクション選択信号ＳＳＬ
がにより活性化されるＮＯＲゲートＮＯＲ２により、ワ
ード線ＷＬが選択されることになる。
回路のタイミングを、外部クロックＣＬＫからワード線
活性化までについて示している。タイミングパルスＰＵ
ＬＳＥは前述のように、プリデコード出力ＰＤ１，ＰＤ
２が確定するタイミングを挟んで一定のパルス幅を持つ
ように発生される。これによりプリデコード出力ＰＤ
１，ＰＤ２が更にロウデコーダ７でデコードされて、メ
インワード線ＭＷＬの選択、更にワード線ＷＬの選択が
行われる。なおロウデコーダ７において、転送ゲートト
ランジスタＭ１，Ｍ２の後に挿入した３個のインバータ
ＩＮＶ１８−ＩＮＶ２０は波形成形のためである。転送
ゲートトランジスタＭ１，Ｍ２では“Ｈ”レベル減衰が
あり、これを１個のインバータのみでは十分に信号レベ
ルを補償できないためである。また、メインワード線Ｍ
ＷＬが選択された後に更に、セクション選択信号ＳＳＬ
がにより活性化されるＮＯＲゲートＮＯＲ２により、ワ
ード線ＷＬが選択されることになる。
【００１１】
【発明が解決しようとする課題】図１６に示した従来の
クロック同期式によるアドレスデコード回路において、
高速化を実現するには、アドレスバッファ８からプリデ
コーダ６までの論理段数で決まる遅延をできるだけ小さ
くし、またパルス発生回路５が発生するタイミングパル
スＰＵＬＳＥの立ち上がりをできるだけ速くすることが
好ましい。しかし、これらの部分は既に必要最小限の論
理段数で構成されており、各論理段の遅延を小さくでき
ない限り、大幅な高速化は難しい。
クロック同期式によるアドレスデコード回路において、
高速化を実現するには、アドレスバッファ８からプリデ
コーダ６までの論理段数で決まる遅延をできるだけ小さ
くし、またパルス発生回路５が発生するタイミングパル
スＰＵＬＳＥの立ち上がりをできるだけ速くすることが
好ましい。しかし、これらの部分は既に必要最小限の論
理段数で構成されており、各論理段の遅延を小さくでき
ない限り、大幅な高速化は難しい。
【００１２】図１６の回路構成において高速化を阻害し
ているのは、むしろ、タイミングパルスＰＵＬＳＥの発
生タイミング以降のワード線ＷＬが選択されるまでの論
理段数である。即ち図１６では、タイミングパルスＰＵ
ＬＳＥ発生からワード線ＷＬの選択までの論理段数は、
転送ゲートトランジスタ（Ｍ１，Ｍ２）を１論理段と考
えれば、７論理段（ＮＡＮＤ２、ＩＮＶ１１、（Ｍ１，
Ｍ２）、ＩＮＶ１８−２０、ＮＯＲ２）あることにな
り、これにより、ワード線活性化までに大きな遅延が生
じている。図１７には、タイミングパルスＰＵＬＳＥの
立ち上がりから選択ワード線ＷＬの活性化までの遅れを
τ２として示している。
ているのは、むしろ、タイミングパルスＰＵＬＳＥの発
生タイミング以降のワード線ＷＬが選択されるまでの論
理段数である。即ち図１６では、タイミングパルスＰＵ
ＬＳＥ発生からワード線ＷＬの選択までの論理段数は、
転送ゲートトランジスタ（Ｍ１，Ｍ２）を１論理段と考
えれば、７論理段（ＮＡＮＤ２、ＩＮＶ１１、（Ｍ１，
Ｍ２）、ＩＮＶ１８−２０、ＮＯＲ２）あることにな
り、これにより、ワード線活性化までに大きな遅延が生
じている。図１７には、タイミングパルスＰＵＬＳＥの
立ち上がりから選択ワード線ＷＬの活性化までの遅れを
τ２として示している。
【００１３】また、半導体メモリの大容量化に伴い、ロ
ウ系ビット数が２倍になれば、ロウデコーダの数が２倍
になり、１つのプリデコーダ当たりの負荷が２倍にな
る。これにより、プリデコーダ出力ＰＤ１，ＰＤ２の遅
延が大きくなる。この遅延を小さくするには、プリデコ
ーダの出力バッファ段、即ち図１６におけるインバータ
ＩＮＶ１１，ＩＮＶ１６のサイズを大きくすることが考
えられる。しかし、大きな負荷となるロウデコーダの入
力波形の改善には限りがあり、また出力バッファサイズ
を大きくすることにより消費電力が増大するという別の
問題が生じる。
ウ系ビット数が２倍になれば、ロウデコーダの数が２倍
になり、１つのプリデコーダ当たりの負荷が２倍にな
る。これにより、プリデコーダ出力ＰＤ１，ＰＤ２の遅
延が大きくなる。この遅延を小さくするには、プリデコ
ーダの出力バッファ段、即ち図１６におけるインバータ
ＩＮＶ１１，ＩＮＶ１６のサイズを大きくすることが考
えられる。しかし、大きな負荷となるロウデコーダの入
力波形の改善には限りがあり、また出力バッファサイズ
を大きくすることにより消費電力が増大するという別の
問題が生じる。
【００１４】この発明は、上記事情を考慮してなされた
もので、クロック入力からワード線活性化までの論理段
数を減らして高速化を図った半導体メモリ集積回路を提
供することを目的としている。
もので、クロック入力からワード線活性化までの論理段
数を減らして高速化を図った半導体メモリ集積回路を提
供することを目的としている。
【００１５】
【課題を解決するための手段】この発明に係る半導体メ
モリ集積回路は、メモリセルアレイと、クロックを取り
込んで内部クロックを発生するクロックバッファと、こ
のクロックバッファから発生される内部クロックにより
アドレス信号を取り込むアドレスバッファと、このアド
レスバッファから出力される内部アドレス信号をデコー
ドして前記メモリセルアレイのワード線を選択するため
の、第１段デコーダ及びこの第１段デコーダの出力を更
にデコードして選択ワード線を活性化する第２段デコー
ダを含むアドレスデコード回路と、前記クロックバッフ
ァから出力される内部クロックに基づいて前記アドレス
デコード回路のうち第２段デコーダの活性化タイミング
を制御するタイミングパルスを発生するパルス発生回路
とを有することを特徴とする。
モリ集積回路は、メモリセルアレイと、クロックを取り
込んで内部クロックを発生するクロックバッファと、こ
のクロックバッファから発生される内部クロックにより
アドレス信号を取り込むアドレスバッファと、このアド
レスバッファから出力される内部アドレス信号をデコー
ドして前記メモリセルアレイのワード線を選択するため
の、第１段デコーダ及びこの第１段デコーダの出力を更
にデコードして選択ワード線を活性化する第２段デコー
ダを含むアドレスデコード回路と、前記クロックバッフ
ァから出力される内部クロックに基づいて前記アドレス
デコード回路のうち第２段デコーダの活性化タイミング
を制御するタイミングパルスを発生するパルス発生回路
とを有することを特徴とする。
【００１６】この発明によると、アドレスデコード回路
の第１段デコーダはクロックによるタイミング制御がさ
れず、第２段デコーダについてタイミング制御されるよ
うにしている。これにより、クロック入力から選択ワー
ド線活性化までの論理遅延を従来方式より小さくするこ
とができ、高速化が図られる。
の第１段デコーダはクロックによるタイミング制御がさ
れず、第２段デコーダについてタイミング制御されるよ
うにしている。これにより、クロック入力から選択ワー
ド線活性化までの論理遅延を従来方式より小さくするこ
とができ、高速化が図られる。
【００１７】この発明において好ましくは、アドレスバ
ッファは、取り込まれたアドレス信号を一時保持する第
１のラッチ回路を有し、アドレスデコード回路のうち第
１段デコーダはラッチ機能を持たず、第２段デコーダが
前記第１段デコーダから転送されたデコード出力を一時
保持する第２のラッチ回路を有するものとする。
ッファは、取り込まれたアドレス信号を一時保持する第
１のラッチ回路を有し、アドレスデコード回路のうち第
１段デコーダはラッチ機能を持たず、第２段デコーダが
前記第１段デコーダから転送されたデコード出力を一時
保持する第２のラッチ回路を有するものとする。
【００１８】この発明において、アドレスデコード回路
の第２段デコーダは例えば、第１段デコーダから転送さ
れる複数個のデコード出力がそれぞれゲートに入力され
る、複数個直列接続されたデコード用トランジスタ列
と、このデコード用トランジスタ列と第２のラッチ回路
の入力ノードとの間に設けられてタイミングパルスによ
り駆動されるスイッチング用トランジスタとを有するも
のとする。
の第２段デコーダは例えば、第１段デコーダから転送さ
れる複数個のデコード出力がそれぞれゲートに入力され
る、複数個直列接続されたデコード用トランジスタ列
と、このデコード用トランジスタ列と第２のラッチ回路
の入力ノードとの間に設けられてタイミングパルスによ
り駆動されるスイッチング用トランジスタとを有するも
のとする。
【００１９】更にこの発明において、パルス発生回路
は、一定パルス幅の第１のタイミングパルスと、クロッ
クの周期に応じてパルス幅が変化する第２のタイミング
パルスとを発生するものとすることができる。この場
合、アドレスデコーダ回路の第２段デコーダは、第１段
デコーダから転送される複数個のデコード出力がそれぞ
れゲートに入力される、複数個直列接続されて一端が第
１の電源端子に接続されたデコード用トランジスタ列
と、このデコード用トランジスタ列の他端と第２のラッ
チ回路の入力ノードとの間に設けられて第２のタイミン
グパルスにより駆動される第１のスイッチング用トラン
ジスタと、第２のラッチ回路の入力ノードと第２の電源
端子の間に設けられて第１のタイミングパルスにより第
１のスイッチングトランジスタと相補的にオンオフ駆動
される第２のスイッチング用トランジスタとを備えて構
成される。
は、一定パルス幅の第１のタイミングパルスと、クロッ
クの周期に応じてパルス幅が変化する第２のタイミング
パルスとを発生するものとすることができる。この場
合、アドレスデコーダ回路の第２段デコーダは、第１段
デコーダから転送される複数個のデコード出力がそれぞ
れゲートに入力される、複数個直列接続されて一端が第
１の電源端子に接続されたデコード用トランジスタ列
と、このデコード用トランジスタ列の他端と第２のラッ
チ回路の入力ノードとの間に設けられて第２のタイミン
グパルスにより駆動される第１のスイッチング用トラン
ジスタと、第２のラッチ回路の入力ノードと第２の電源
端子の間に設けられて第１のタイミングパルスにより第
１のスイッチングトランジスタと相補的にオンオフ駆動
される第２のスイッチング用トランジスタとを備えて構
成される。
【００２０】或いはまたこの発明において、パルス発生
回路は、一定パルス幅の一種のタイミングパルスのみを
発生するものとすることができる。この場合、アドレス
デコード回路の第２段デコーダは、第１段デコーダから
転送される複数個のデコード出力がそれぞれゲートに入
力される、複数個直列接続されて一端が第１の電源端子
に接続されたデコード用トランジスタ列と、このデコー
ド用トランジスタ列の他端と第２のラッチ回路の入力ノ
ードとの間に設けられてタイミングパルスにより駆動さ
れる第１のスイッチング用トランジスタと、第２のラッ
チ回路の入力ノードと第２の電源端子の間に設けられて
タイミングパルスにより第１のスイッチングトランジス
タと相補的にオンオフ駆動される第２のスイッチング用
トランジスタとを備えて構成される。
回路は、一定パルス幅の一種のタイミングパルスのみを
発生するものとすることができる。この場合、アドレス
デコード回路の第２段デコーダは、第１段デコーダから
転送される複数個のデコード出力がそれぞれゲートに入
力される、複数個直列接続されて一端が第１の電源端子
に接続されたデコード用トランジスタ列と、このデコー
ド用トランジスタ列の他端と第２のラッチ回路の入力ノ
ードとの間に設けられてタイミングパルスにより駆動さ
れる第１のスイッチング用トランジスタと、第２のラッ
チ回路の入力ノードと第２の電源端子の間に設けられて
タイミングパルスにより第１のスイッチングトランジス
タと相補的にオンオフ駆動される第２のスイッチング用
トランジスタとを備えて構成される。
【００２１】第２段デコーダのデコード用トランジスタ
列は、ＮＭＯＳトランジスタ列により構成することもで
きるし、ＰＭＯＳトランジスタ列により構成することも
できる。前者の場合、第１のスイッチング用トランジス
タはＮＭＯＳトランジスタとなり、第２のスイッチング
用トランジスタはＰＭＯＳトランジスタとなる。後者の
場合、第１のスイッチング用トランジスタはＰＭＯＳト
ランジスタとなり、第２のスイッチング用トランジスタ
はＮＭＯＳトランジスタとなる。
列は、ＮＭＯＳトランジスタ列により構成することもで
きるし、ＰＭＯＳトランジスタ列により構成することも
できる。前者の場合、第１のスイッチング用トランジス
タはＮＭＯＳトランジスタとなり、第２のスイッチング
用トランジスタはＰＭＯＳトランジスタとなる。後者の
場合、第１のスイッチング用トランジスタはＰＭＯＳト
ランジスタとなり、第２のスイッチング用トランジスタ
はＮＭＯＳトランジスタとなる。
【００２２】更にこの発明において、第１のスイッチン
グ用トランジスタと第２のラッチ回路の入力ノードの間
に不良アドレスの置換を行うためのヒューズが挿入され
ているものとすることができる。また、複数個のデコー
ド用トランジスタ列の間で一部のトランジスタを共有と
することもできる。
グ用トランジスタと第２のラッチ回路の入力ノードの間
に不良アドレスの置換を行うためのヒューズが挿入され
ているものとすることができる。また、複数個のデコー
ド用トランジスタ列の間で一部のトランジスタを共有と
することもできる。
【００２３】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。 ［実施の形態１］図１は、この発明の実施の形態による
半導体メモリ集積回路のロウ系に着目したブロック構成
を示している。基本的なメモリ構成は従来と同様であ
り、メモリセルアレイ１は、スタティック型メモリセル
ＭＣを配列形成したもので、図１５に示したように複数
セクションに分けられているものとする。アドレスバッ
ファ８に取り込まれたロウアドレスを段階的にデコード
してワード線ＷＬを選択的に活性化するために、第１段
デコーダであるプリデコーダ６と、そのデコード出力を
更にデコードする第２段デコーダであるロウデコーダ７
が設けられている。
の実施の形態を説明する。 ［実施の形態１］図１は、この発明の実施の形態による
半導体メモリ集積回路のロウ系に着目したブロック構成
を示している。基本的なメモリ構成は従来と同様であ
り、メモリセルアレイ１は、スタティック型メモリセル
ＭＣを配列形成したもので、図１５に示したように複数
セクションに分けられているものとする。アドレスバッ
ファ８に取り込まれたロウアドレスを段階的にデコード
してワード線ＷＬを選択的に活性化するために、第１段
デコーダであるプリデコーダ６と、そのデコード出力を
更にデコードする第２段デコーダであるロウデコーダ７
が設けられている。
【００２４】クロックバッファ４により外部クロックＣ
ＬＫを取り込み、内部クロックＣＫ１によりアドレスバ
ッファ８が同期制御される。パルス発生回路５は、この
実施の形態の場合、クロックＣＫ１に基づいて二種のタ
イミングパルスＰＵＬＳＥ，ＰＵＬＳＥＮを発生する。
これらのタイミングパルスＰＵＬＳＥ，ＰＵＬＳＥＮ
は、後に詳細に説明するが、外部クロックＣＬＫが低速
の場合には同じタイミングとパルス幅を有し、外部クロ
ックＣＬＫが高速になると、一方のパルスＰＵＬＳＥが
外部クロックＣＬＫの周期に応じてパルス幅が狭くなる
ものである。
ＬＫを取り込み、内部クロックＣＫ１によりアドレスバ
ッファ８が同期制御される。パルス発生回路５は、この
実施の形態の場合、クロックＣＫ１に基づいて二種のタ
イミングパルスＰＵＬＳＥ，ＰＵＬＳＥＮを発生する。
これらのタイミングパルスＰＵＬＳＥ，ＰＵＬＳＥＮ
は、後に詳細に説明するが、外部クロックＣＬＫが低速
の場合には同じタイミングとパルス幅を有し、外部クロ
ックＣＬＫが高速になると、一方のパルスＰＵＬＳＥが
外部クロックＣＬＫの周期に応じてパルス幅が狭くなる
ものである。
【００２５】パルス発生回路５から発生されるタイミン
グパルスＰＵＬＳＥ，ＰＵＬＳＥＮは、共にロウデコー
ダ７に供給される。従来と異なり、プリデコーダ６に
は、クロックやタイミングパルスは供給されない。即ち
この実施の形態の場合、アドレスバッファ８とロウデコ
ーダ７がラッチ回路を内蔵して、それぞれマスターラッ
チとスレーブラッチを構成する。プリデコーダ６はラッ
チ機能を持たず、デコードのみを行うように構成されて
いる。
グパルスＰＵＬＳＥ，ＰＵＬＳＥＮは、共にロウデコー
ダ７に供給される。従来と異なり、プリデコーダ６に
は、クロックやタイミングパルスは供給されない。即ち
この実施の形態の場合、アドレスバッファ８とロウデコ
ーダ７がラッチ回路を内蔵して、それぞれマスターラッ
チとスレーブラッチを構成する。プリデコーダ６はラッ
チ機能を持たず、デコードのみを行うように構成されて
いる。
【００２６】図２は、図１の各部の具体的な構成を示し
ている。アドレスバッファ８は、クロックＣＫ１により
活性化されるクロックト・インバータＩＮＶ２によりア
ドレス取り込みが行われる。入力されたアドレスは、イ
ンバータＩＮＶ４，ＩＮＶ５の逆並列接続によるラッチ
回路（マスターラッチ）に保持される。アドレスバッフ
ァ８から出力される内部アドレスＡ０は、プリデコーダ
６に転送される。プリデコーダ６は、デコードゲートで
あるＮＡＮＤゲートＮＡＮＤ１と、その出力段に３段設
けられたインバータＩＮＶ８−１０により構成され、前
述のようにラッチ回路は内蔵しない。
ている。アドレスバッファ８は、クロックＣＫ１により
活性化されるクロックト・インバータＩＮＶ２によりア
ドレス取り込みが行われる。入力されたアドレスは、イ
ンバータＩＮＶ４，ＩＮＶ５の逆並列接続によるラッチ
回路（マスターラッチ）に保持される。アドレスバッフ
ァ８から出力される内部アドレスＡ０は、プリデコーダ
６に転送される。プリデコーダ６は、デコードゲートで
あるＮＡＮＤゲートＮＡＮＤ１と、その出力段に３段設
けられたインバータＩＮＶ８−１０により構成され、前
述のようにラッチ回路は内蔵しない。
【００２７】プリデコーダ６のデコード出力ＰＤが入力
されるロウデコーダ７は、パルス発生回路５から供給さ
れるタイミングパルスＰＵＬＳＥ，ＰＵＬＳＥＮにより
制御されて、プリデコーダ６のデコード出力ＰＤをデコ
ードするものであるが、インバータＩＮＶ１１，ＩＮＶ
１２を逆並列接続したラッチ回路（スレーブラッチ）を
有する。ラッチ回路の入力ノードＮ１と電源端子ＶＤＤ
の間にはＰＭＯＳトランジスタＭ１が接続されている。
このＰＭＯＳトランジスタＭ１のゲートはタイミングパ
ルスＰＵＬＳＥにより駆動される。ラッチ回路の入力ノ
ードＮ１と接地端子ＶＳＳの間には、タイミングパルス
ＰＵＬＳＥＮにより制御されるＮＭＯＳトランジスタＭ
２を介して、デコードゲートとなる所定数のＮＭＯＳト
ランジスタ列Ｍ３〜Ｍ５が直列接続されている。ロウデ
コーダ７のラッチ回路出力は１段のインバータＩＮＶ１
３を介してメモリセルアレイ１のメインワード線ＭＷＬ
に接続されている。
されるロウデコーダ７は、パルス発生回路５から供給さ
れるタイミングパルスＰＵＬＳＥ，ＰＵＬＳＥＮにより
制御されて、プリデコーダ６のデコード出力ＰＤをデコ
ードするものであるが、インバータＩＮＶ１１，ＩＮＶ
１２を逆並列接続したラッチ回路（スレーブラッチ）を
有する。ラッチ回路の入力ノードＮ１と電源端子ＶＤＤ
の間にはＰＭＯＳトランジスタＭ１が接続されている。
このＰＭＯＳトランジスタＭ１のゲートはタイミングパ
ルスＰＵＬＳＥにより駆動される。ラッチ回路の入力ノ
ードＮ１と接地端子ＶＳＳの間には、タイミングパルス
ＰＵＬＳＥＮにより制御されるＮＭＯＳトランジスタＭ
２を介して、デコードゲートとなる所定数のＮＭＯＳト
ランジスタ列Ｍ３〜Ｍ５が直列接続されている。ロウデ
コーダ７のラッチ回路出力は１段のインバータＩＮＶ１
３を介してメモリセルアレイ１のメインワード線ＭＷＬ
に接続されている。
【００２８】パルス発生回路５は、クロックＣＫ１の立
ち上がりエッジを検出するエッジ検出回路５１と、この
エッジ検出回路５１の出力に基づいて所定パルス幅のタ
イミングパルスＰＵＬＳＥを発生するパルス幅設定回路
５２を有する。奇数段のインバータＩＮＶ１６−ＩＮＶ
１８とＮＡＮＤゲートＮＡＮＤ２の部分がッジ検出回路
５１を構成している。また偶数段のインバータＩＮＶ２
０−ＩＮＶ２３とＮＯＲゲートＮＯＲ１の部分がパルス
幅設定回路５２を構成している。これによりパルス発生
回路５は、クロックＣＫ１の立ち上がりに同期して、イ
ンバータＩＮＶ２０−ＩＮＶ２３の遅延により決まるパ
ルス幅の第１のタイミングパルスＰＵＬＳＥを発生す
る。
ち上がりエッジを検出するエッジ検出回路５１と、この
エッジ検出回路５１の出力に基づいて所定パルス幅のタ
イミングパルスＰＵＬＳＥを発生するパルス幅設定回路
５２を有する。奇数段のインバータＩＮＶ１６−ＩＮＶ
１８とＮＡＮＤゲートＮＡＮＤ２の部分がッジ検出回路
５１を構成している。また偶数段のインバータＩＮＶ２
０−ＩＮＶ２３とＮＯＲゲートＮＯＲ１の部分がパルス
幅設定回路５２を構成している。これによりパルス発生
回路５は、クロックＣＫ１の立ち上がりに同期して、イ
ンバータＩＮＶ２０−ＩＮＶ２３の遅延により決まるパ
ルス幅の第１のタイミングパルスＰＵＬＳＥを発生す
る。
【００２９】パルス発生回路５は更に、パルス幅設定回
路５２のＮＯＲゲートＮＯＲ１の出力と、クロックＣＫ
１をインバータＩＮＶ２５により反転した信号との論理
をとるＮＯＲゲートＮＯＲ２を有する。このＮＯＲゲー
トＮＯＲ２の出力が第２のタイミングパルスＰＵＬＳＥ
Ｎとなる。第１のタイミングパルスＰＵＬＳＥは、パル
ス幅が偶数段のインバータチェーンＩＮＶ２０−２３に
より一義的に決まる。これに対して第２のタイミングパ
ルスＰＵＬＳＥＮは、クロックＣＫ１の立ち下がりによ
ってもパレス幅が制限される。即ち、クロックＣＫ１の
“Ｈ”レベル幅がある程度大きいときは、第２のタイミ
ングパルスＰＵＬＳＥＮは、第１のタイミングパルスＰ
ＵＬＳＥと同じ幅を持ち、クロックＣＫ１の“Ｈ”レベ
ル幅が小さい（周期が短い）高速クロックの場合には第
２のタイミングパルスＰＵＬＳＥＮの立ち下がりがクロ
ックＣＫ１の立ち下がりで規定されるものとなる。
路５２のＮＯＲゲートＮＯＲ１の出力と、クロックＣＫ
１をインバータＩＮＶ２５により反転した信号との論理
をとるＮＯＲゲートＮＯＲ２を有する。このＮＯＲゲー
トＮＯＲ２の出力が第２のタイミングパルスＰＵＬＳＥ
Ｎとなる。第１のタイミングパルスＰＵＬＳＥは、パル
ス幅が偶数段のインバータチェーンＩＮＶ２０−２３に
より一義的に決まる。これに対して第２のタイミングパ
ルスＰＵＬＳＥＮは、クロックＣＫ１の立ち下がりによ
ってもパレス幅が制限される。即ち、クロックＣＫ１の
“Ｈ”レベル幅がある程度大きいときは、第２のタイミ
ングパルスＰＵＬＳＥＮは、第１のタイミングパルスＰ
ＵＬＳＥと同じ幅を持ち、クロックＣＫ１の“Ｈ”レベ
ル幅が小さい（周期が短い）高速クロックの場合には第
２のタイミングパルスＰＵＬＳＥＮの立ち下がりがクロ
ックＣＫ１の立ち下がりで規定されるものとなる。
【００３０】具体的にこの実施の形態でのアドレス入力
からワード線選択まで動作を図３のタイミング図を参照
して説明する。外部アドレスＡｄｄｒｅｓｓが入力され
ると、その後立ち上がる内部クロックＣＫ１によりアド
レスバッファ８に取り込まれる。アドレスバッファ８か
ら出力される内部アドレスＡ０は、プリデコーダ６によ
りデコードされて、プリデコード出力ＰＤが得られる。
クロックＣＫ１の立ち上がりからこのアドレスデコード
出力ＰＤが得られるまでには、各論理段の転送遅延があ
る。
からワード線選択まで動作を図３のタイミング図を参照
して説明する。外部アドレスＡｄｄｒｅｓｓが入力され
ると、その後立ち上がる内部クロックＣＫ１によりアド
レスバッファ８に取り込まれる。アドレスバッファ８か
ら出力される内部アドレスＡ０は、プリデコーダ６によ
りデコードされて、プリデコード出力ＰＤが得られる。
クロックＣＫ１の立ち上がりからこのアドレスデコード
出力ＰＤが得られるまでには、各論理段の転送遅延があ
る。
【００３１】タイミングパルスＰＵＬＳＥは、プリデコ
ード出力ＰＤが得られるタイミングより僅かに前に立ち
上がり、一定幅Ｔ１を持つように設計されている。図３
では外部クロックＣＬＫの幅（“Ｈ”レベル幅）Ｔ０に
対して、タイミングパルスＰＵＬＳＥの幅Ｔ１が小さい
場合を示している。この場合、第２のタイミングパルス
ＰＵＬＳＥＮは、第１のタイミングパルスＰＵＬＳＥと
同じ立ち上がりタイミングで且つ同じパルス幅を有す
る。
ード出力ＰＤが得られるタイミングより僅かに前に立ち
上がり、一定幅Ｔ１を持つように設計されている。図３
では外部クロックＣＬＫの幅（“Ｈ”レベル幅）Ｔ０に
対して、タイミングパルスＰＵＬＳＥの幅Ｔ１が小さい
場合を示している。この場合、第２のタイミングパルス
ＰＵＬＳＥＮは、第１のタイミングパルスＰＵＬＳＥと
同じ立ち上がりタイミングで且つ同じパルス幅を有す
る。
【００３２】第１及び第２のタイミングパルスＰＵＬＳ
Ｅ，ＰＵＬＳＥＮが“Ｈ”になると、ロウデコーダ７の
ＰＭＯＳトランジスタＭ１がオフ、ＮＭＯＳトランジス
タＭ２がオンになる。プリデコーダ出力ＰＤがオール
“１”（＝“Ｈ”）となるロウデコーダ７では、デコー
ドゲートであるＮＭＯＳトランジスタＭ３，Ｍ４，Ｍ５
が全てオンになり、ラッチ回路のノードＮ１が“Ｌ”に
引き下げられる。これが“選択状態”であり、選択メイ
ンワード線ＭＷＬが“Ｌ”となる。そして、セクション
選択信号ＳＳＬが“Ｌ”（選択）であるセクションにつ
いて、ワード線ＷＬが“Ｈ”の活性状態となる。
Ｅ，ＰＵＬＳＥＮが“Ｈ”になると、ロウデコーダ７の
ＰＭＯＳトランジスタＭ１がオフ、ＮＭＯＳトランジス
タＭ２がオンになる。プリデコーダ出力ＰＤがオール
“１”（＝“Ｈ”）となるロウデコーダ７では、デコー
ドゲートであるＮＭＯＳトランジスタＭ３，Ｍ４，Ｍ５
が全てオンになり、ラッチ回路のノードＮ１が“Ｌ”に
引き下げられる。これが“選択状態”であり、選択メイ
ンワード線ＭＷＬが“Ｌ”となる。そして、セクション
選択信号ＳＳＬが“Ｌ”（選択）であるセクションにつ
いて、ワード線ＷＬが“Ｈ”の活性状態となる。
【００３３】このとき、アドレス入力からワード線選択
までの遅延を考える。タイミングパルスＰＵＬＳＥの立
ち上がりタイミングは、従来方式と同様にアドレスバッ
ファ及びプリデコーダの論理段の遅延によりほぼ決定さ
れる。従って遅延が問題になるのは、このタイミングパ
ルスＰＵＬＳＥが立ち上がった後の遅れである。この実
施の形態の場合、タイミングパルスＰＵＬＳＥの立ち上
がりから選択ワード線ＷＬの活性化までの遅れの原因と
なる論理段は、ロウデコーダ７のスイッチング段（Ｍ
１，Ｍ２）、インバータＩＮＶ１１，ＩＮＶ１２による
ラッチ回路、インバータＩＮＶ３、及びＮＯＲゲートＮ
ＯＲ３の４論理段である。これは、図１６で説明した従
来方式の場合の７論理段のほぼ半分である。
までの遅延を考える。タイミングパルスＰＵＬＳＥの立
ち上がりタイミングは、従来方式と同様にアドレスバッ
ファ及びプリデコーダの論理段の遅延によりほぼ決定さ
れる。従って遅延が問題になるのは、このタイミングパ
ルスＰＵＬＳＥが立ち上がった後の遅れである。この実
施の形態の場合、タイミングパルスＰＵＬＳＥの立ち上
がりから選択ワード線ＷＬの活性化までの遅れの原因と
なる論理段は、ロウデコーダ７のスイッチング段（Ｍ
１，Ｍ２）、インバータＩＮＶ１１，ＩＮＶ１２による
ラッチ回路、インバータＩＮＶ３、及びＮＯＲゲートＮ
ＯＲ３の４論理段である。これは、図１６で説明した従
来方式の場合の７論理段のほぼ半分である。
【００３４】図１６に示す従来方式の場合、ロウデコー
ダ７では、３個のインバータＩＮＶ１８−２０が波形成
形のために設けられていたが、この実施の形態ではロウ
デコーダ７はラッチ回路を持ち、これが十分な“Ｈ”レ
ベル出力を出すことができるため、波形成形の処理は必
要がなく、従ってその出力段には１段のインバータＩＮ
Ｖ１３しか挿入されていない。このため、タイミングパ
ルスＰＵＬＳＥの立ち上がりから選択ワード線ＷＬの活
性化までの遅れはτ１は、図１７に示した従来方式での
遅れτ２に比べて小さくなる。これにより、クロック入
力からワード線活性化までの高速化が図られる。
ダ７では、３個のインバータＩＮＶ１８−２０が波形成
形のために設けられていたが、この実施の形態ではロウ
デコーダ７はラッチ回路を持ち、これが十分な“Ｈ”レ
ベル出力を出すことができるため、波形成形の処理は必
要がなく、従ってその出力段には１段のインバータＩＮ
Ｖ１３しか挿入されていない。このため、タイミングパ
ルスＰＵＬＳＥの立ち上がりから選択ワード線ＷＬの活
性化までの遅れはτ１は、図１７に示した従来方式での
遅れτ２に比べて小さくなる。これにより、クロック入
力からワード線活性化までの高速化が図られる。
【００３５】一方、この実施の形態においては、外部ク
ロックの高速化に応じて、第２のタイミングパルスＰＵ
ＬＳＥＮのパルス幅が変調される結果、高速化が図られ
る。この点を具体的に説明する。まず従来方式では、タ
イミングパルスＰＵＬＳＥの幅がメインワード線ＭＷ
Ｌ、従ってワード線ＷＬの活性状態の幅に対応してお
り、これは外部クロックＣＬＫの幅に依らない。この実
施の形態の場合も、外部クロックＣＬＫの幅がＴ０と大
きい場合は、従来と同様であり、タイミングパルスＰＵ
ＬＳＥ，ＰＵＬＳＥＮの幅によりメインワード線ＭＷＬ
及びワード線ＷＬの活性状態幅が決定されている。
ロックの高速化に応じて、第２のタイミングパルスＰＵ
ＬＳＥＮのパルス幅が変調される結果、高速化が図られ
る。この点を具体的に説明する。まず従来方式では、タ
イミングパルスＰＵＬＳＥの幅がメインワード線ＭＷ
Ｌ、従ってワード線ＷＬの活性状態の幅に対応してお
り、これは外部クロックＣＬＫの幅に依らない。この実
施の形態の場合も、外部クロックＣＬＫの幅がＴ０と大
きい場合は、従来と同様であり、タイミングパルスＰＵ
ＬＳＥ，ＰＵＬＳＥＮの幅によりメインワード線ＭＷＬ
及びワード線ＷＬの活性状態幅が決定されている。
【００３６】これに対して、外部クロックＣＬＫを高速
化して、その幅が図３に破線で示したように小さくなっ
たとする。このとき、パルス発生回路５では、ＮＯＲゲ
ートＮＯＲ２へのクロック入力の立ち下がりタイミング
が早まる結果、第２のタイミングパルスＰＵＬＳＥＮの
立ち下がり早くなり、パルス幅がＴ２と小さくなる。タ
イミングパルスＰＵＬＳＥ，ＰＵＬＳＥＮが同じであっ
たときは、ロウデコーダ７では、ＰＭＯＳトランジスタ
Ｍ１とＮＭＯＳトランジスタＭ２が同時に、一方はオ
ン、他方はオフに遷移した。
化して、その幅が図３に破線で示したように小さくなっ
たとする。このとき、パルス発生回路５では、ＮＯＲゲ
ートＮＯＲ２へのクロック入力の立ち下がりタイミング
が早まる結果、第２のタイミングパルスＰＵＬＳＥＮの
立ち下がり早くなり、パルス幅がＴ２と小さくなる。タ
イミングパルスＰＵＬＳＥ，ＰＵＬＳＥＮが同じであっ
たときは、ロウデコーダ７では、ＰＭＯＳトランジスタ
Ｍ１とＮＭＯＳトランジスタＭ２が同時に、一方はオ
ン、他方はオフに遷移した。
【００３７】これに対して、第２のタイミングパルスＰ
ＵＬＳＥＮの立ち下がりが早くなると、第１のタイミン
グパルスＰＵＬＳＥの“Ｈ”によりＰＭＯＳトランジス
タＭ１がオフで、第２のタイミングパルスＰＵＬＳＥＮ
が“Ｌ”でＮＭＯＳトランジスタＭ２がオフの状態が発
生する。この状態は、ラッチ回路の入力ノードＮ１をフ
ローティング状態、即ちロウデコーダ７を非活性状態に
する。但し、ラッチ回路はそれ以前のデータを保持しメ
インワード線ＭＷＬ及びワード線ＷＬは擬似的に活性状
態を保つ。そして、その後タイミングパルスＰＵＬＳＥ
が立ち下がって、ＰＭＯＳトランジスタＭ１がオンする
ことにより、メインワード線ＭＷＬおよびワード線ＷＬ
は非活性状態になる。即ちこの実施の形態の場合、外部
クロックＣＬＫの高速化に対応してタイミングパルスＰ
ＵＬＳＥＮが変調され、ロウデコーダ７を実質的に非活
性状態にするタイミングが早められる。従って、高速ク
ロックに対応して高速アクセスが可能になる。
ＵＬＳＥＮの立ち下がりが早くなると、第１のタイミン
グパルスＰＵＬＳＥの“Ｈ”によりＰＭＯＳトランジス
タＭ１がオフで、第２のタイミングパルスＰＵＬＳＥＮ
が“Ｌ”でＮＭＯＳトランジスタＭ２がオフの状態が発
生する。この状態は、ラッチ回路の入力ノードＮ１をフ
ローティング状態、即ちロウデコーダ７を非活性状態に
する。但し、ラッチ回路はそれ以前のデータを保持しメ
インワード線ＭＷＬ及びワード線ＷＬは擬似的に活性状
態を保つ。そして、その後タイミングパルスＰＵＬＳＥ
が立ち下がって、ＰＭＯＳトランジスタＭ１がオンする
ことにより、メインワード線ＭＷＬおよびワード線ＷＬ
は非活性状態になる。即ちこの実施の形態の場合、外部
クロックＣＬＫの高速化に対応してタイミングパルスＰ
ＵＬＳＥＮが変調され、ロウデコーダ７を実質的に非活
性状態にするタイミングが早められる。従って、高速ク
ロックに対応して高速アクセスが可能になる。
【００３８】更に、従来はロウデコーダは、ＣＭＯＳ構
成のＮＡＮＤゲートが用いられているのに対して、この
実施の形態では入力ゲート部がＮＭＯＳトランジスタの
ゲートのみであるから、プリデコーダ６の負荷容量が小
さい。従って負荷容量による遅延が小さく、その分高速
化が可能となっている。また、従来の方式では、プリデ
コーダに二種のデコード部が必要であったのに対し、こ
の実施の形態ではプリデコーダは一種のデコード部のみ
で構成されている。ロウデコーダ７についても従来は転
送ゲート部とＮＡＮＤゲートの組み合わせが用いられて
いたのに対し、この実施の形態では直列接続されたＮＭ
ＯＳトランジスタのデコード部とこれを活性化するスイ
ッチング部のみで構成される。従って従来に比べて、回
路は簡単でチップ面積の縮小が可能であり、また回路調
整も容易である。
成のＮＡＮＤゲートが用いられているのに対して、この
実施の形態では入力ゲート部がＮＭＯＳトランジスタの
ゲートのみであるから、プリデコーダ６の負荷容量が小
さい。従って負荷容量による遅延が小さく、その分高速
化が可能となっている。また、従来の方式では、プリデ
コーダに二種のデコード部が必要であったのに対し、こ
の実施の形態ではプリデコーダは一種のデコード部のみ
で構成されている。ロウデコーダ７についても従来は転
送ゲート部とＮＡＮＤゲートの組み合わせが用いられて
いたのに対し、この実施の形態では直列接続されたＮＭ
ＯＳトランジスタのデコード部とこれを活性化するスイ
ッチング部のみで構成される。従って従来に比べて、回
路は簡単でチップ面積の縮小が可能であり、また回路調
整も容易である。
【００３９】また現在の半導体メモリシステムでは、書
き込み動作を読み出し動作に対して数クロック遅らせて
実行するレイトライトという方式が用いられる場合があ
る。この場合、リードアドレスとライトアドレスの切り
換えをラッチ回路内蔵のプリデコーダで制御しようとす
ると、プリデコーダの構成は複雑なものとなる。これに
対してこの実施の形態の場合、プリデコーダはラッチ回
路を持たず、ロジック回路のみであるため、リードアド
レスとライトアドレスの切り換えは容易である。
き込み動作を読み出し動作に対して数クロック遅らせて
実行するレイトライトという方式が用いられる場合があ
る。この場合、リードアドレスとライトアドレスの切り
換えをラッチ回路内蔵のプリデコーダで制御しようとす
ると、プリデコーダの構成は複雑なものとなる。これに
対してこの実施の形態の場合、プリデコーダはラッチ回
路を持たず、ロジック回路のみであるため、リードアド
レスとライトアドレスの切り換えは容易である。
【００４０】なお実施の形態では、外部クロックＣＬＫ
の立ち上がりエッジを基準としてタイミングパルスＰＵ
ＬＳＥ，ＰＵＬＳＥＮを発生させる例を示したが、立ち
下がりエッジを基準とする方式とすることも可能であ
り、また両エッジをタイミング基準として利用する方式
の場合もこの発明は有効である。
の立ち上がりエッジを基準としてタイミングパルスＰＵ
ＬＳＥ，ＰＵＬＳＥＮを発生させる例を示したが、立ち
下がりエッジを基準とする方式とすることも可能であ
り、また両エッジをタイミング基準として利用する方式
の場合もこの発明は有効である。
【００４１】［実施の形態２］図４は、実施の形態２に
よる半導体メモリ集積回路の要部構成を、図２に対応さ
せて示している。図２と異なる点は、パルス発生回路５
が従来と同様に、一種のタイミングパルスＰＵＬＳＥの
みを発生するようにしている点である。このタイミング
パルスＰＵＬＳＥは、ロウデコーダ７の活性化用のＰＭ
ＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２のゲ
ートに共通に入力される。
よる半導体メモリ集積回路の要部構成を、図２に対応さ
せて示している。図２と異なる点は、パルス発生回路５
が従来と同様に、一種のタイミングパルスＰＵＬＳＥの
みを発生するようにしている点である。このタイミング
パルスＰＵＬＳＥは、ロウデコーダ７の活性化用のＰＭ
ＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２のゲ
ートに共通に入力される。
【００４２】先の実施の形態で説明した二つのタイミン
グパルスＰＵＬＳＥ，ＰＵＬＳＥＮは、外部クロックＣ
ＬＫのパルス幅が大きい場合には同じものとなる。従っ
て、外部クロックＣＬＫの周期が大きいシステムのみを
対象とする場合には、この実施の形態のように一つのタ
イミングパルスＰＵＬＳＥのみで動作可能である。これ
により、信号配線数を減らすことができ、回路はより簡
単なものとなる。
グパルスＰＵＬＳＥ，ＰＵＬＳＥＮは、外部クロックＣ
ＬＫのパルス幅が大きい場合には同じものとなる。従っ
て、外部クロックＣＬＫの周期が大きいシステムのみを
対象とする場合には、この実施の形態のように一つのタ
イミングパルスＰＵＬＳＥのみで動作可能である。これ
により、信号配線数を減らすことができ、回路はより簡
単なものとなる。
【００４３】［実施の形態３］図５は、ロウデコーダ７
の他の構成例である。先の実施の形態に対応させれば、
ＰＭＯＳトランジスタ列Ｍ１−Ｍ３がプリデコード出力
ＰＤが入るデコードゲートである。但し、プリデコード
出力ＰＤがオール“０”（＝“Ｌ”）で選択状態とな
る。ＰＭＯＳトランジスタＭ４には、タイミングパルス
ＰＵＬＳＥの反転信号／ＰＵＬＳＥ、ＮＭＯＳトランジ
スタＭ５にはタイミングパルスＰＵＬＳＥＮの反転信号
／ＰＵＬＳＥＮが入る。これにより、先の実施の形態の
ロウデコーダと同じ機能が得られる。但し、タイミング
パルスが一種のＰＵＬＳＥのみである図４の回路方式の
場合には、／ＰＵＬＳＥＮは／ＰＵＬＳＥとなる。
の他の構成例である。先の実施の形態に対応させれば、
ＰＭＯＳトランジスタ列Ｍ１−Ｍ３がプリデコード出力
ＰＤが入るデコードゲートである。但し、プリデコード
出力ＰＤがオール“０”（＝“Ｌ”）で選択状態とな
る。ＰＭＯＳトランジスタＭ４には、タイミングパルス
ＰＵＬＳＥの反転信号／ＰＵＬＳＥ、ＮＭＯＳトランジ
スタＭ５にはタイミングパルスＰＵＬＳＥＮの反転信号
／ＰＵＬＳＥＮが入る。これにより、先の実施の形態の
ロウデコーダと同じ機能が得られる。但し、タイミング
パルスが一種のＰＵＬＳＥのみである図４の回路方式の
場合には、／ＰＵＬＳＥＮは／ＰＵＬＳＥとなる。
【００４４】［実施の形態４］図６は、ロウデコーダ７
の更に他の構成例である。これは実施の形態１のロウデ
コーダ７と基本的に同じであり、ＰＭＯＳトランジスタ
Ｍ１とＮＭＯＳトランジスタＭ２の間にヒューズＦｕｓ
ｅ１を挿入している点が異なる。半導体メモリでは通
常、冗長回路方式が採用され、不良ロウに対応するロウ
デコーダは他に置き換えられるから非活性状態に保つこ
とが必要になる。ヒューズＦｕｓｅ１を切断すれば、こ
のロウデコーダ７は常時非活性状態になる。
の更に他の構成例である。これは実施の形態１のロウデ
コーダ７と基本的に同じであり、ＰＭＯＳトランジスタ
Ｍ１とＮＭＯＳトランジスタＭ２の間にヒューズＦｕｓ
ｅ１を挿入している点が異なる。半導体メモリでは通
常、冗長回路方式が採用され、不良ロウに対応するロウ
デコーダは他に置き換えられるから非活性状態に保つこ
とが必要になる。ヒューズＦｕｓｅ１を切断すれば、こ
のロウデコーダ７は常時非活性状態になる。
【００４５】［実施の形態５］図７は、ロウデコーダ７
の更に他の構成例である。これは、図５のロウデコーダ
７を基本として、図６と同様に、冗長回路方式のために
トランジスタＭ４とＭ５の間にヒューズＦｕｓｅ１を挿
入したものである。この場合も、ヒューズＦｕｓｅ１を
切断すれば、このロウデコーダ７は常時非活性状態にな
る。
の更に他の構成例である。これは、図５のロウデコーダ
７を基本として、図６と同様に、冗長回路方式のために
トランジスタＭ４とＭ５の間にヒューズＦｕｓｅ１を挿
入したものである。この場合も、ヒューズＦｕｓｅ１を
切断すれば、このロウデコーダ７は常時非活性状態にな
る。
【００４６】［実施の形態６］図２及び図４では、一つ
のロウデコーダ７を示しているが、実際には複数のメイ
ンワード線ＭＷＬに対応して複数のロウデコーダが用い
られる。図８は、複数個配置されるロウデコーダ７−
１，７−２，〜，７−ｎの好ましい関係を示している。
各ロウデコーダの基本構成は、図２及び図４と同じであ
る。第１のタイミングパルスＰＵＬＳＥは各ロウデコー
ダ７−１，７−２，…のＰＭＯＳトランジスタＭ１−
１，Ｍ１−２，…に共通に入り、第２のタイミングパル
スＰＵＬＳＥＮは同様に各ロウデコーダ７−１，７−
２，…のＮＭＯＳトランジスタＭ２−１，Ｍ２−２，…
に共通に入る。
のロウデコーダ７を示しているが、実際には複数のメイ
ンワード線ＭＷＬに対応して複数のロウデコーダが用い
られる。図８は、複数個配置されるロウデコーダ７−
１，７−２，〜，７−ｎの好ましい関係を示している。
各ロウデコーダの基本構成は、図２及び図４と同じであ
る。第１のタイミングパルスＰＵＬＳＥは各ロウデコー
ダ７−１，７−２，…のＰＭＯＳトランジスタＭ１−
１，Ｍ１−２，…に共通に入り、第２のタイミングパル
スＰＵＬＳＥＮは同様に各ロウデコーダ７−１，７−
２，…のＮＭＯＳトランジスタＭ２−１，Ｍ２−２，…
に共通に入る。
【００４７】プリデコード出力ＰＤの一つは、ＮＭＯＳ
トランジスタＭ３−１，Ｍ３−２，…のゲートにそれぞ
れ入る。他の二つのプリデコード出力ＰＤが入るＮＭＯ
ＳトランジスタＭ４，Ｍ５は、複数のロウデコーダ７−
１，７−２，…で共有とされている。ここで、ロウデコ
ーダのデコードトランジスタ共有の趣旨は、次の通りで
ある。例えば３ビットａ０，ａ１，ａ２をデコードする
８個のロウデコーダを考える。このとき、ａ０，ａ１，
ａ２＝０，０，０が成立条件となるロウデコーダ（即
ち、実際の入力がオール“１”となる）と、ａ０，ａ
１，ａ２＝１，０，０が成立条件となるロウデコーダと
では、上位２ビットａ１，ａ２の部分のゲートを共有で
きることになる。この様に、ロウデコーダの一部共有化
を行うことにより、回路面積を小さくすることができ
る。
トランジスタＭ３−１，Ｍ３−２，…のゲートにそれぞ
れ入る。他の二つのプリデコード出力ＰＤが入るＮＭＯ
ＳトランジスタＭ４，Ｍ５は、複数のロウデコーダ７−
１，７−２，…で共有とされている。ここで、ロウデコ
ーダのデコードトランジスタ共有の趣旨は、次の通りで
ある。例えば３ビットａ０，ａ１，ａ２をデコードする
８個のロウデコーダを考える。このとき、ａ０，ａ１，
ａ２＝０，０，０が成立条件となるロウデコーダ（即
ち、実際の入力がオール“１”となる）と、ａ０，ａ
１，ａ２＝１，０，０が成立条件となるロウデコーダと
では、上位２ビットａ１，ａ２の部分のゲートを共有で
きることになる。この様に、ロウデコーダの一部共有化
を行うことにより、回路面積を小さくすることができ
る。
【００４８】［実施の形態７］図９は、図８と同様の趣
旨で、図５に示すロウデコーダ構成の場合に、複数個の
ロウデコーダ７−１，７−２，…でデコードトランジス
タＭ１，Ｍ２を共有化した例である。これにより、回路
面積を小さくできるという効果が得られる。
旨で、図５に示すロウデコーダ構成の場合に、複数個の
ロウデコーダ７−１，７−２，…でデコードトランジス
タＭ１，Ｍ２を共有化した例である。これにより、回路
面積を小さくできるという効果が得られる。
【００４９】［実施の形態８］図１０は、同様に、図６
に示すロウデコーダ構成の場合に、複数個のロウデコー
ダ７−１，７−２，…でデコードトランジスタＭ４，Ｍ
５を共有化した例である。これにより、回路面積を小さ
くできるという効果が得られる。
に示すロウデコーダ構成の場合に、複数個のロウデコー
ダ７−１，７−２，…でデコードトランジスタＭ４，Ｍ
５を共有化した例である。これにより、回路面積を小さ
くできるという効果が得られる。
【００５０】［実施の形態９］図１１は、同様に、図７
に示すロウデコーダ構成の場合に、複数個のロウデコー
ダ７−１，７−２，…でデコードトランジスタＭ１，Ｍ
２を共有化した例である。これにより、回路面積を小さ
くできるという効果が得られる。
に示すロウデコーダ構成の場合に、複数個のロウデコー
ダ７−１，７−２，…でデコードトランジスタＭ１，Ｍ
２を共有化した例である。これにより、回路面積を小さ
くできるという効果が得られる。
【００５１】［実施の形態１０］上記各実施の形態で説
明したように、ロウデコーダ７のプリデコード出力が入
るゲート部は、直列接続されたＮＭＯＳトランジスタの
みである。この場合、ロウデコーダ７に設けられるデー
タラッチ回路が確実に動作するためには、条件が必要と
なる。この条件を具体的に、図６の構成のロウデコーダ
を例にとって説明する。
明したように、ロウデコーダ７のプリデコード出力が入
るゲート部は、直列接続されたＮＭＯＳトランジスタの
みである。この場合、ロウデコーダ７に設けられるデー
タラッチ回路が確実に動作するためには、条件が必要と
なる。この条件を具体的に、図６の構成のロウデコーダ
を例にとって説明する。
【００５２】図１２は、図６のロウデコーダ７につい
て、インバータＩＮＶ１，ＩＮＶ２によるラッチ回路部
を具体化して示している。このロウデコーダ７は、非選
択時、ＰＭＯＳトランジスタＭ１がオン、ＮＭＯＳトラ
ンジスタＭ２がオフであり、ノードＡは“Ｈ”の状態に
ある。タイミングパルスＰＵＬＳＥ＝“Ｈ”，ＰＵＬＳ
ＥＮ＝“Ｈ”が入って、ＰＭＯＳトランジスタＭ１がオ
フ、ＮＭＯＳトランジスタＭ２がオンになり、更にプリ
デコード出力ＰＤがオール“Ｈ”の選択状態になると、
ＮＭＯＳトランジスタＭ２−Ｍ５がオンとなって、ノー
ドＡの電位は引き下げられる。このとき、図１２に破線
Ｂで示すように、インバータＩＮＶ２のＰＭＯＳトラン
ジスタＭ８を介し、ヒューズＦｕｓｅ１、ＮＭＯＳトラ
ンジスタＭ２−Ｍ５に電流が流れる。
て、インバータＩＮＶ１，ＩＮＶ２によるラッチ回路部
を具体化して示している。このロウデコーダ７は、非選
択時、ＰＭＯＳトランジスタＭ１がオン、ＮＭＯＳトラ
ンジスタＭ２がオフであり、ノードＡは“Ｈ”の状態に
ある。タイミングパルスＰＵＬＳＥ＝“Ｈ”，ＰＵＬＳ
ＥＮ＝“Ｈ”が入って、ＰＭＯＳトランジスタＭ１がオ
フ、ＮＭＯＳトランジスタＭ２がオンになり、更にプリ
デコード出力ＰＤがオール“Ｈ”の選択状態になると、
ＮＭＯＳトランジスタＭ２−Ｍ５がオンとなって、ノー
ドＡの電位は引き下げられる。このとき、図１２に破線
Ｂで示すように、インバータＩＮＶ２のＰＭＯＳトラン
ジスタＭ８を介し、ヒューズＦｕｓｅ１、ＮＭＯＳトラ
ンジスタＭ２−Ｍ５に電流が流れる。
【００５３】このとき、ノードＡの電位低下により、Ｐ
ＭＯＳトランジスタＭ６とＮＭＯＳトランジスタＭ７に
より構成されたインバータＩＮＶ１がオフになるには、
ノードＡの電位がインバータＩＮＶ１の回路しきい値以
下にまで低下することが必須条件となる。このインバー
タＩＮＶ１の回路しき値は、ＮＭＯＳトランジスタＭ７
とＰＭＯＳトランジスタＭ６のゲートしきい値がほぼ等
しい場合には、ほぼＶＤＤ／２である。
ＭＯＳトランジスタＭ６とＮＭＯＳトランジスタＭ７に
より構成されたインバータＩＮＶ１がオフになるには、
ノードＡの電位がインバータＩＮＶ１の回路しきい値以
下にまで低下することが必須条件となる。このインバー
タＩＮＶ１の回路しき値は、ＮＭＯＳトランジスタＭ７
とＰＭＯＳトランジスタＭ６のゲートしきい値がほぼ等
しい場合には、ほぼＶＤＤ／２である。
【００５４】図１２に示したように、ヒューズＦｕｓｅ
１の等価抵抗及び、ＮＭＯＳトランジスタＭ２−Ｍ５の
各等価抵抗を合計した等価抵抗をｒＴとし、インバータ
ＩＮＶ２のＰＭＯＳトランジスタＭ８の負荷抵抗をｒＭ
８とする。図１３に示すように、ＮＭＯＳトランジスタ
Ｍ２−Ｍ５の部分全体の等価静特性曲線ｒＴと、負荷曲
線ｒＭ８の交点電圧ＶＬが、ノードＡの低レベル電圧に
なる。従って、この交点電圧ＶＬが、インバータＩＮＶ
１の回路しきい値以下であることが、ロウデコーダ選択
状態でラッチ回路を反転させるに必要な条件ということ
になる。
１の等価抵抗及び、ＮＭＯＳトランジスタＭ２−Ｍ５の
各等価抵抗を合計した等価抵抗をｒＴとし、インバータ
ＩＮＶ２のＰＭＯＳトランジスタＭ８の負荷抵抗をｒＭ
８とする。図１３に示すように、ＮＭＯＳトランジスタ
Ｍ２−Ｍ５の部分全体の等価静特性曲線ｒＴと、負荷曲
線ｒＭ８の交点電圧ＶＬが、ノードＡの低レベル電圧に
なる。従って、この交点電圧ＶＬが、インバータＩＮＶ
１の回路しきい値以下であることが、ロウデコーダ選択
状態でラッチ回路を反転させるに必要な条件ということ
になる。
【００５５】この条件を満たすように、ＮＭＯＳトラン
ジスタＭ２−Ｍ５、ヒューズＦｕｓｅ１及びインバータ
ＩＮＶ２のＰＭＯＳトランジスタＭ８のサイズを設計す
ることが必要である。もし、ＰＭＯＳトランジスタＭ８
の抵抗が相対的に大きく、その負荷曲線ｒＭ８が図１３
の破線で示すような状態では、低レベル側安定点がＶＤ
Ｄ／２以下にならず、ラッチ回路は反転できない。従っ
て、図１３に斜線で示した範囲内に低レベル側安定点が
来るように、回路設計することが必要となる。
ジスタＭ２−Ｍ５、ヒューズＦｕｓｅ１及びインバータ
ＩＮＶ２のＰＭＯＳトランジスタＭ８のサイズを設計す
ることが必要である。もし、ＰＭＯＳトランジスタＭ８
の抵抗が相対的に大きく、その負荷曲線ｒＭ８が図１３
の破線で示すような状態では、低レベル側安定点がＶＤ
Ｄ／２以下にならず、ラッチ回路は反転できない。従っ
て、図１３に斜線で示した範囲内に低レベル側安定点が
来るように、回路設計することが必要となる。
【００５６】なお同様の関係は、インバータＩＮＶ２を
反転させるために、ＰＭＯＳトランジスタＭ１とインバ
ータＩＮＶ２のＮＭＯＳトランジスタＭ９の間にも必要
である。また図５，図７に示すロウデコーダの場合に
も、同様の条件が必要となる。
反転させるために、ＰＭＯＳトランジスタＭ１とインバ
ータＩＮＶ２のＮＭＯＳトランジスタＭ９の間にも必要
である。また図５，図７に示すロウデコーダの場合に
も、同様の条件が必要となる。
【００５７】
【発明の効果】以上述べたようにこの発明によれば、ク
ロック入力からワード線活性化までの論理段数を少なく
して高速化を図った半導体メモリ集積回路を得ることが
できる。
ロック入力からワード線活性化までの論理段数を少なく
して高速化を図った半導体メモリ集積回路を得ることが
できる。
【図１】この発明の実施の形態による半導体メモリのロ
ウ系のブロック構成を示す。
ウ系のブロック構成を示す。
【図２】同実施の形態の具体的構成を示す図である。
【図３】同実施の形態の動作タイミング図である。
【図４】他の実施の形態の具体的構成を示す図である。
【図５】他の実施の形態によるロウデコーダの構成を示
す図である。
す図である。
【図６】他の実施の形態によるロウデコーダの構成を示
す図である。
す図である。
【図７】他の実施の形態によるロウデコーダの構成を示
す図である。
す図である。
【図８】他の実施の形態によるロウデコーダの構成を示
す図である。
す図である。
【図９】他の実施の形態によるロウデコーダの構成を示
す図である。
す図である。
【図１０】他の実施の形態によるロウデコーダの構成を
示す図である。
示す図である。
【図１１】他の実施の形態によるロウデコーダの構成を
示す図である。
示す図である。
【図１２】この発明におけるロウデコーダの必要条件を
説明するための等価回路図である。
説明するための等価回路図である。
【図１３】この発明におけるロウデコーダの必要条件を
説明するための特性図である。
説明するための特性図である。
【図１４】従来の半導体メモリのブロック構成を示す図
である。
である。
【図１５】同半導体メモリのメモリセルアレイの構成を
示す図である。
示す図である。
【図１６】同半導体メモリのロウ系の構成を示す図であ
る。
る。
【図１７】同半導体メモリのワード線活性化の動作タイ
ミング図である。
ミング図である。
１…メモリセルアレイ、４…クロックバッファ、５…パ
ルス発生回路、６…プリデコーダ、７…ロウデコーダ、
８…アドレスバッファ。
ルス発生回路、６…プリデコーダ、７…ロウデコーダ、
８…アドレスバッファ。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１３年４月１８日（２００１．４．１
８）
８）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正内容】
【００２４】クロックバッファ４により外部クロックＣ
ＬＫを取り込み、内部クロックＣＫ１によりアドレスバ
ッファ８が同期制御される。パルス発生回路５は、この
実施の形態の場合、クロックＣＫ１に基づいて二種のタ
イミングパルスＰＵＬＳＥ，ＰＵＬＳＥＮを発生する。
これらのタイミングパルスＰＵＬＳＥ，ＰＵＬＳＥＮ
は、後に詳細に説明するが、外部クロックＣＬＫが低速
の場合には同じタイミングとパルス幅を有し、外部クロ
ックＣＬＫが高速になると、一方のパルスＰＵＬＳＥＮ
が外部クロックＣＬＫの周期に応じてパルス幅が狭くな
るものである。
ＬＫを取り込み、内部クロックＣＫ１によりアドレスバ
ッファ８が同期制御される。パルス発生回路５は、この
実施の形態の場合、クロックＣＫ１に基づいて二種のタ
イミングパルスＰＵＬＳＥ，ＰＵＬＳＥＮを発生する。
これらのタイミングパルスＰＵＬＳＥ，ＰＵＬＳＥＮ
は、後に詳細に説明するが、外部クロックＣＬＫが低速
の場合には同じタイミングとパルス幅を有し、外部クロ
ックＣＬＫが高速になると、一方のパルスＰＵＬＳＥＮ
が外部クロックＣＬＫの周期に応じてパルス幅が狭くな
るものである。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正内容】
【００３１】タイミングパルスＰＵＬＳＥは、プリデコ
ード出力ＰＤが得られるタイミングより僅かに後に立ち
上がり、一定幅Ｔ１を持つように設計されている。図３
では外部クロックＣＬＫの幅（“Ｈ”レベル幅）Ｔ０に
対して、タイミングパルスＰＵＬＳＥの幅Ｔ１が小さい
場合を示している。この場合、第２のタイミングパルス
ＰＵＬＳＥＮは、第１のタイミングパルスＰＵＬＳＥと
同じ立ち上がりタイミングで且つ同じパルス幅を有す
る。
ード出力ＰＤが得られるタイミングより僅かに後に立ち
上がり、一定幅Ｔ１を持つように設計されている。図３
では外部クロックＣＬＫの幅（“Ｈ”レベル幅）Ｔ０に
対して、タイミングパルスＰＵＬＳＥの幅Ｔ１が小さい
場合を示している。この場合、第２のタイミングパルス
ＰＵＬＳＥＮは、第１のタイミングパルスＰＵＬＳＥと
同じ立ち上がりタイミングで且つ同じパルス幅を有す
る。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正内容】
【００４３】［実施の形態３］図５は、ロウデコーダ７
の他の構成例である。先の実施の形態に対応させれば、
ＰＭＯＳトランジスタ列Ｍ１−Ｍ３がプリデコード出力
ＰＤが入るデコードゲートである。但し、プリデコード
出力ＰＤがオール“０”（＝“Ｌ”）で選択状態とな
る。ＰＭＯＳトランジスタＭ４には、タイミングパルス
ＰＵＬＳＥＮの反転信号／ＰＵＬＳＥＮ、ＮＭＯＳトラ
ンジスタＭ５にはタイミングパルスＰＵＬＳＥの反転信
号／ＰＵＬＳＥが入る。これにより、先の実施の形態の
ロウデコーダと同じ機能が得られる。但し、タイミング
パルスが一種のＰＵＬＳＥのみである図４の回路方式の
場合には、／ＰＵＬＳＥＮは／ＰＵＬＳＥとなる。
の他の構成例である。先の実施の形態に対応させれば、
ＰＭＯＳトランジスタ列Ｍ１−Ｍ３がプリデコード出力
ＰＤが入るデコードゲートである。但し、プリデコード
出力ＰＤがオール“０”（＝“Ｌ”）で選択状態とな
る。ＰＭＯＳトランジスタＭ４には、タイミングパルス
ＰＵＬＳＥＮの反転信号／ＰＵＬＳＥＮ、ＮＭＯＳトラ
ンジスタＭ５にはタイミングパルスＰＵＬＳＥの反転信
号／ＰＵＬＳＥが入る。これにより、先の実施の形態の
ロウデコーダと同じ機能が得られる。但し、タイミング
パルスが一種のＰＵＬＳＥのみである図４の回路方式の
場合には、／ＰＵＬＳＥＮは／ＰＵＬＳＥとなる。
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正内容】
【図７】
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正内容】
【図９】
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図１１
【補正方法】変更
【補正内容】
【図１１】
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図１７
【補正方法】変更
【補正内容】
【図１７】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04 Ｇ１１Ｃ 11/34 ３５４Ｂ 21/822 ３６２Ｓ Ｈ０３Ｋ 5/135 ３７１Ｄ Ｈ０１Ｌ 27/04 Ｆ Ｆターム(参考） 5B015 HH01 HH03 JJ24 KB42 KB43 KB44 KB46 KB50 KB84 NN03 NN09 QQ15 5B024 AA15 BA17 BA18 BA21 CA07 CA17 5F038 CD06 CD08 CD09 DF05 EZ20 5J001 AA04 BB10 BB11 BB12 DD09
Claims (9)
- 【請求項１】 メモリセルアレイと、 クロックを取り込んで内部クロックを発生するクロック
バッファと、 このクロックバッファから発生される内部クロックによ
りアドレス信号を取り込むアドレスバッファと、 このアドレスバッファから出力される内部アドレス信号
をデコードして前記メモリセルアレイのワード線を選択
するための、第１段デコーダ及びこの第１段デコーダの
出力を更にデコードして選択ワード線を活性化する第２
段デコーダを含むアドレスデコード回路と、 前記クロックバッファから出力される内部クロックに基
づいて前記アドレスデコード回路のうち第２段デコーダ
の活性化タイミングを制御するタイミングパルスを発生
するパルス発生回路とを有することを特徴とする半導体
メモリ集積回路。 - 【請求項２】 前記アドレスバッファは、取り込まれた
アドレス信号を一時保持する第１のラッチ回路を有し、
前記アドレスデコード回路のうち第２段デコーダは前記
第１段デコーダから転送されたデコード出力を一時保持
する第２のラッチ回路を有することを特徴とする請求項
１記載の半導体メモリ集積回路。 - 【請求項３】 前記第２段デコーダは、 前記第１段デコーダから転送される複数個のデコード出
力がそれぞれゲートに入力される、複数個直列接続され
たデコード用トランジスタ列と、 このデコード用トランジスタ列と前記第２のラッチ回路
の入力ノードとの間に設けられて前記タイミングパルス
により駆動されるスイッチング用トランジスタとを有す
ることを特徴とする請求項２記載の半導体メモリ集積回
路。 - 【請求項４】 前記パルス発生回路は、一定パルス幅の
第１のタイミングパルスと、クロックの周期に応じてパ
ルス幅が変化する第２のタイミングパルスとを発生する
ものであり、 前記第２段デコーダは、 前記第１段デコーダから転送される複数個のデコード出
力がそれぞれゲートに入力される、複数個直列接続され
て一端が第１の電源端子に接続されたデコード用トラン
ジスタ列と、 このデコード用トランジスタ列の他端と前記第２のラッ
チ回路の入力ノードとの間に設けられて前記第２のタイ
ミングパルスにより駆動される第１のスイッチング用ト
ランジスタと、 前記第２のラッチ回路の入力ノードと第２の電源端子の
間に設けられて前記第１のタイミングパルスにより前記
第１のスイッチングトランジスタと相補的にオンオフ駆
動される第２のスイッチング用トランジスタとを有する
ことを特徴とする請求項２記載の半導体メモリ集積回
路。 - 【請求項５】 前記パルス発生回路は、一定パルス幅の
タイミングパルスを発生するものであり、 前記第２段デコーダは、 前記第１段デコーダから転送される複数個のデコード出
力がそれぞれゲートに入力される、複数個直列接続され
て一端が第１の電源端子に接続されたデコード用トラン
ジスタ列と、 このデコード用トランジスタ列の他端と前記第２のラッ
チ回路の入力ノードとの間に設けられて前記タイミング
パルスにより駆動される第１のスイッチング用トランジ
スタと、 前記第２のラッチ回路の入力ノードと第２の電源端子の
間に設けられて前記タイミングパルスにより前記第１の
スイッチングトランジスタと相補的にオンオフ駆動され
る第２のスイッチング用トランジスタとを有することを
特徴とする請求項２記載の半導体メモリ集積回路。 - 【請求項６】 前記デコード用トランジスタ列は、ＮＭ
ＯＳトランジスタ列であり、前記第１のスイッチング用
トランジスタはＮＭＯＳトランジスタであり、前記第２
のスイッチング用トランジスタはＰＭＯＳトランジスタ
であることを特徴とする請求項４又は５記載の半導体メ
モリ集積回路。 - 【請求項７】 前記デコード用トランジスタ列は、ＰＭ
ＯＳトランジスタ列であり、前記第１のスイッチング用
トランジスタはＰＭＯＳトランジスタであり、前記第２
のスイッチング用トランジスタはＮＭＯＳトランジスタ
であることを特徴とする請求項４又は５記載の半導体メ
モリ集積回路。 - 【請求項８】 前記第１のスイッチング用トランジスタ
と前記第２のラッチ回路の入力ノードの間に不良アドレ
スの置換を行うためのヒューズが挿入されていることを
特徴とする請求項４又は５記載の半導体メモリ集積回
路。 - 【請求項９】 複数個のデコード用トランジスタ列の間
で一部のトランジスタが共有されていることを特徴とす
る請求項３記載の半導体メモリ集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000159480A JP4156781B2 (ja) | 2000-05-30 | 2000-05-30 | 半導体メモリ集積回路 |
| US09/866,065 US6501702B2 (en) | 2000-05-30 | 2001-05-25 | Semiconductor memory integrated circuit |
| KR10-2001-0029680A KR100439924B1 (ko) | 2000-05-30 | 2001-05-29 | 반도체 메모리 집적 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000159480A JP4156781B2 (ja) | 2000-05-30 | 2000-05-30 | 半導体メモリ集積回路 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2001344978A true JP2001344978A (ja) | 2001-12-14 |
| JP2001344978A5 JP2001344978A5 (ja) | 2007-08-16 |
| JP4156781B2 JP4156781B2 (ja) | 2008-09-24 |
Family
ID=18663793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000159480A Expired - Fee Related JP4156781B2 (ja) | 2000-05-30 | 2000-05-30 | 半導体メモリ集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6501702B2 (ja) |
| JP (1) | JP4156781B2 (ja) |
| KR (1) | KR100439924B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7596051B2 (en) | 2007-02-15 | 2009-09-29 | Elpida Memory, Inc. | Semiconductor memory integrated circuit |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ITRM20010298A1 (it) * | 2001-05-31 | 2002-12-02 | Micron Technology Inc | Interfaccia di comando di utilizzatore con decodificatore programmabile. |
| KR100481179B1 (ko) * | 2002-09-10 | 2005-04-07 | 삼성전자주식회사 | 퓨즈를 구비한 회로 및 이를 이용한 반도체 장치 |
| JP2004152348A (ja) * | 2002-10-29 | 2004-05-27 | Renesas Technology Corp | 信号生成回路 |
| KR100615596B1 (ko) * | 2004-12-22 | 2006-08-25 | 삼성전자주식회사 | 반도체 장치 |
| US7263024B2 (en) * | 2005-10-17 | 2007-08-28 | Lattice Semiconductor Corporation | Clock reset address decoder for block memory |
| US8743651B2 (en) | 2012-06-08 | 2014-06-03 | Freescale Semiconductor, Inc. | Clocked memory with word line activation during a first portion of the clock cycle |
| US8861301B2 (en) | 2012-06-08 | 2014-10-14 | Freescale Semiconductor, Inc. | Clocked memory with latching predecoder circuitry |
| US20150279451A1 (en) * | 2014-03-27 | 2015-10-01 | Qualcomm Incorporated | Edge-triggered pulse latch |
| KR20220021505A (ko) | 2020-08-14 | 2022-02-22 | 삼성전자주식회사 | 듀티 조절 회로, 이를 포함하는 지연 동기 루프 회로 및 반도체 메모리 장치 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100224681B1 (ko) * | 1997-01-10 | 1999-10-15 | 윤종용 | 반도체 메모리 장치의 로우 어드레스 제어 회로 |
| KR100257867B1 (ko) * | 1997-11-15 | 2000-06-01 | 윤종용 | 2차 캐시를 구비한 시스템 장치 및 동기형 메모리 장치 |
| JP4117944B2 (ja) | 1998-07-31 | 2008-07-16 | 富士通株式会社 | 半導体記憶装置 |
| JP4159657B2 (ja) | 1998-07-13 | 2008-10-01 | 株式会社ルネサステクノロジ | 同期型半導体記憶装置 |
| JP2000132968A (ja) | 1998-10-28 | 2000-05-12 | Hitachi Ltd | 半導体集積回路装置 |
| KR100313515B1 (ko) * | 1999-07-26 | 2001-11-15 | 김영환 | 반도체 메모리의 칼럼 구제 회로 |
-
2000
- 2000-05-30 JP JP2000159480A patent/JP4156781B2/ja not_active Expired - Fee Related
-
2001
- 2001-05-25 US US09/866,065 patent/US6501702B2/en not_active Expired - Fee Related
- 2001-05-29 KR KR10-2001-0029680A patent/KR100439924B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7596051B2 (en) | 2007-02-15 | 2009-09-29 | Elpida Memory, Inc. | Semiconductor memory integrated circuit |
| US8199605B2 (en) | 2007-02-15 | 2012-06-12 | Elpida Memory, Inc | Semiconductor device and manufacturing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| US20010048632A1 (en) | 2001-12-06 |
| JP4156781B2 (ja) | 2008-09-24 |
| US6501702B2 (en) | 2002-12-31 |
| KR100439924B1 (ko) | 2004-07-12 |
| KR20010109145A (ko) | 2001-12-08 |
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| JPS6258075B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040930 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040930 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070628 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080422 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080612 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080708 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080710 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110718 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110718 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120718 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130718 Year of fee payment: 5 |
|
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