JP4008072B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、半導体記憶装置に関するものであり、特に高速で書き込み及び読み出し動作を可能とするDRAMに関するものである。
【0002】
近年、パソコンやワークステーション等、半導体デバイスを使用した電子機器の動作速度は、ますます高速化されている。このような電子機器では、メモリーデバイスとしてDRAMが使用され、EDO(extended data out )DRAMや、ページモード等が使用されて動作速度の高速化が図られている。しかし、DRAMの動作速度は電子機器を構成するMPUの動作速度に追随できていないのが現状であり、MPUの信号処理速度を低下させ、ひいては電子機器の性能向上の妨げとなっている。従って、DRAMの動作速度の高速化がますます必要となっている。
【0003】
【従来の技術】
従来のDRAMの動作タイミングの一例を図12に従って説明する。制御信号RASバーがHレベルからLレベルに立ち下がると、外部から入力されるロウアドレス信号R1が取り込まれ、そのロウアドレス信号R1に基づいて選択されたワード線WL1がLレベルからHレベルに立ち上げられる。各ワード線は、選択された記憶セルからセル情報を効率よく高速に読み出すため、あるいは選択された記憶セルにセル情報を確実にかつ高速に書き込むため、例えば3Vの電源Vccレベルより高い5Vの昇圧レベルまで引き上げられる。
【0004】
すると、選択されたワード線WL1に接続された記憶セルから各ビット線対BL,バーBLのいずれかにセル情報が読み出され、各ビット線対BL,バーBLに僅かな電位差が生じる。
【0005】
次いで、センスアンプ活性化信号LEにより各ビット線対BL,バーBLに接続されたセンスアンプが活性化されて、当該ビット線対BL,バーBLの僅かな電位差が増幅され、そのセル情報が当該記憶セルに書き戻される。
【0006】
次いで、外部から入力される制御信号CASバーがLレベルに立ち下がると、外部から入力されるコラムアドレス信号に基づいていずれかのビット線対BL,BLバーが選択され、選択されたビット線対BL,バーBLのセンスアンプの出力信号がセル情報としてデータバスに出力される。
【0007】
次いで、制御信号RASバー,CASバーがHレベルに立ち上がると、当該ワード線WL1の選択動作が終了し、同ワード線WL1がHレベルからLレベルに立ち下がる。また、センスアンプが不活性化されるとともに、前記ビット線対BL,バーBLの選択が終了し、セル情報が読み出されたビット線対BL,バーBLの電位が中間電位にリセットされる。これで、1サイクルの読み出し動作が終了する。
【0008】
次いで、制御信号RASバーがLレベルに立ち下がると、新たなロウアドレス信号R2が取り込まれて、新たなワード線WL2がHレベルに引き上げられ、上記と同様な読み出し動作が繰り返される。
【0009】
【発明が解決しようとする課題】
上記のようなDRAMの読み出しサイクルにおいて、前サイクルの読み出し動作が終了して制御信号RASバーがHレベルに立ち上がってから、次サイクルの読み出し動作を開始するために制御信号RASバーが立ち下がるまでに、所定の待ち時間t1が確保されている。
【0010】
この待ち時間t1は、前サイクルでHレベルに引き上げられたワード線WL1を確実にLレベルに引き下げた後に、次サイクルで選択されたワード線WL2をHレベルに引き上げて、ワード線WL1,WL2の二重選択を防止するために確保された時間である。
【0011】
前記待ち時間t1は、1サイクルの読み出し動作に要する時間の3割程度の時間を要するため、この待ち時間t1を短縮すれば、読み出し速度の高速化に大きく寄与する。しかし、現状の構成を変更することなく、待ち時間t1を短縮することは困難である。
【0012】
また、ワード線を速やかにLレベルに引き下げるために、ワード線駆動回路の駆動能力を向上させると、電源ノイズの増大により誤動作が発生したり、昇圧電源回路の電流供給能力の不足により、ワード線の立ち上げ速度がかえって低下するという問題点がある。
【0013】
また、ワード線電位の引き上げレベルを低くすることにより、ワード線電位をLレベルに引き下げるために要する時間を短縮しようとすると、記憶セルへの充電電荷が減少して、セル情報のリフレッシュ周期を短縮する必要があるとともに、消費電力も増大するという問題点がある。
【0014】
この発明の目的は、セル情報の読み出し速度を高速化し得る半導体記憶装置を提供することにある。また、消費電力を低減し得る半導体記憶装置を提供することにある。
【0015】
【課題を解決するための手段】
図1は請求項1の原理説明図である。すなわち、ロウデコーダ2は、制御信号RASバーが非アクティブレベルからアクティブレベルとなったとき、アドレス信号ADに基づいてメモリセルアレイ5内のワード線WLを選択する。センスアンプ部6は、前記ワード線WLで選択された記憶セルからビット線BL,バーBLに読み出されたセル情報をラッチして読み出しデータDA,DAバーとして出力する。前記制御信号RASバーの1サイクル中に前記ワード線で記憶セルからセル情報が読み出される。前記ロウデコーダ2には、前記制御信号RASバーがアクティブレベルとなったとき、現サイクルで入力されたアドレス信号ADに基づいて読み出し用ワード線を選択するとともに、前サイクルで読み出し用ワード線として選択されたワード線を書き戻し用ワード線として選択するワード線多重選択回路Cが備えられる。前記センスアンプ部6には、前記読み出し用ワード線で選択された記憶セルからビット線に読み出されたセル情報をラッチしてセンスアンプに出力し、書き戻し用ワード線で選択された記憶セルに前サイクルでラッチしたセル情報を書き込むレジスタRが設けられる。
【0016】
請求項2では、前記ワード線多重選択回路は、入力されたロウアドレス信号に基づいてワード線選択信号を生成するデコーダ部と、前記ワード線選択信号に基づいて対応するワード線を選択レベルあるいは非選択レベルに駆動するワード線駆動回路との間に介在し、各ワード線毎に設けられる。
【0017】
請求項3では、前記ワード線多重選択回路は、入力されたロウアドレス信号に基づいてワード線選択信号を生成するデコーダ部の中間段に介在し、該デコーダ部で生成される中間デコード信号毎に設けられる。
【0018】
請求項4では、前記ワード線多重選択回路は、ロウアドレス信号の入力に基づいてワード線選択信号を生成するデコーダ部の前段に、該ロウアドレス信号の各ビット毎に設けられる。
【0019】
請求項5では、前記ワード線多重選択回路は、前記制御信号がアクティブレベルとなったとき、前記ワード線選択信号を取り込んで出力し、前記制御信号が非アクティブレベルとなったとき、前記ワード線選択信号をラッチして出力するマスターレジスタと、前記制御信号が非アクティブレベルとなったとき、前記マスターレジスタの出力信号を取り込んで出力し、前記制御信号がアクティブレベルとなったとき、前記マスターレジスタの出力信号をラッチして出力するスレーブレジスタと、前記現サイクルで、前記マスターレジスタの出力信号を、前記読み出し用ワード線を選択するワード線選択信号として出力し、次サイクルで、前記スレーブレジスタの出力信号を、前記書き戻し用ワード線を選択するワード線選択信号として出力するマルチプレクサとを備える。
【0020】
請求項6では、前記ワード線多重選択回路は、前記制御信号がアクティブレベルとなったとき、前記デコーダ部で生成される中間デコード信号を取り込んで出力し、前記制御信号が非アクティブレベルとなったとき、前記中間デコード信号をラッチして出力するマスターレジスタと、前記制御信号が非アクティブレベルとなったとき、前記マスターレジスタの出力信号を取り込んで出力し、前記制御信号がアクティブレベルとなったとき、前記マスターレジスタの出力信号をラッチして出力するスレーブレジスタと、前記現サイクルで、前記マスターレジスタの出力信号を、前記読み出し用ワード線を選択する多重選択用中間デコード信号として出力し、次サイクルで、前記スレーブレジスタの出力信号を、前記書き戻し用ワード線を選択する多重選択用中間デコード信号として出力するマルチプレクサとを備える。
【0021】
請求項7では、前記ワード線多重選択回路は、前記制御信号がアクティブレベルとなったとき、前記ロウアドレス信号を取り込んで出力し、前記制御信号が非アクティブレベルとなったとき、前記ロウアドレス信号をラッチして出力するマスターレジスタと、前記制御信号が非アクティブレベルとなったとき、前記マスターレジスタの出力信号を取り込んで出力し、前記制御信号がアクティブレベルとなったとき、前記マスターレジスタの出力信号をラッチして出力するスレーブレジスタと、前記現サイクルで、前記マスターレジスタの出力信号を、前記読み出し用ワード線を選択する多重選択用ロウアドレス信号として出力し、次サイクルで、前記スレーブレジスタの出力信号を、前記書き戻し用ワード線を選択する多重選択用ロウアドレス信号として出力するマルチプレクサとを備える。
【0022】
請求項8では、前記マルチプレクサは、遅延回路を備え、前記遅延回路は、前記制御信号を遅延させた遅延制御信号を生成して出力し、前記マルチプレクサは、前記制御信号の入力により行われる読み出しサイクルのすべてにおいて、前記遅延制御信号に基づいて、前記読み出し用ワード線の選択終了後に前記書き戻し用ワード線を選択するように動作する。
【0023】
請求項9では、前記マルチプレクサは、遅延回路を備え、前記遅延回路は、前記制御信号を遅延させた遅延制御信号を生成して出力し、前記マルチプレクサは、制御信号の入力により行われる読み出しサイクルのすべてにおいて、読み出し用ワード線の選択に続いて、書き戻し用ワード線を重複して選択するように動作する。
【0024】
請求項10では、前記マルチプレクサは、遅延回路を備え、前記遅延回路は、前記制御信号を遅延させた遅延制御信号を生成して出力し、前記マルチプレクサは、制御信号の入力により行われる読み出しサイクルのすべてにおいて、書き戻し用ワード線の選択に続いて、読み出し用ワード線を重複して選択するように動作する。
【0025】
請求項11では、前記ワード線多重選択回路は、前記ワード線選択信号の入力に基づいて読み出し用ワード線を選択するためのワード線選択信号を出力し、リセット信号の入力に基づいて前記ワード線選択信号の出力を停止するRSフリップフロップ回路と、前記制御信号の非アクティブレベルからアクティブレベルへの変化に基づいて前記リセット信号を生成するリセット信号生成回路とから構成され、前記リセット信号生成回路は、前記リセット信号を次サイクルで出力することにより、前記ワード線選択信号で選択された読み出し用ワード線を次サイクルで書き戻し用ワード線として動作させる。
【0026】
請求項12では、前記ワード線多重選択回路は、前記ワード線選択信号の入力に基づいて読み出し用ワード線を選択するためのワード線選択信号を出力し、リセット信号の入力に基づいて前記ワード線選択信号の出力を停止するRSフリップフロップ回路と、前記制御信号の非アクティブレベルからアクティブレベルへの変化に基づいて、前記リセット信号を生成するリセット信号生成回路と、前記制御信号の非アクティブレベルからアクティブレベルへの変化に基づいて、前記リセット信号の出力に先立って、前記RSフリップフロップ回路から出力されるワード線選択信号を反転させるとともに、所定時間後に再反転させるセット信号生成回路とから構成され、前記リセット信号生成回路は、前記リセット信号を次サイクルで出力することにより、前記ワード線選択信号で選択された読み出し用ワード線を次サイクルで書き戻し用ワード線として動作させる。
【0027】
請求項13では、前記ワード線多重選択回路には、前サイクル及び現サイクルで同一ワード線を読み出し用ワード線として選択する信号が入力されたとき、現サイクルでの読み出し用ワード線の選択を阻止するワード線一致検出回路が備えられる。
【0028】
請求項14では、前記センスアンプ部には、前記読み出し用ワード線で選択された記憶セルから読み出されたセル情報をラッチするとともに該ラッチデータをセンスアンプに出力するマスターレジスタと、前記マスターレジスタから転送されたデータをラッチし、該ラッチデータを前記書き戻し用ワード線で選択された記憶セルに書き戻すスレーブレジスタとが備えられる。
【0029】
請求項15では、前記センスアンプ部は、前記現サイクルで読み出し用ワード線の選択に基づいてビット線に読み出されたセル情報をマスターレジスタにラッチし、現サイクルの終了時にマスターレジスタのラッチデータを前記スレーブレジスタに転送し、次サイクルでスレーブレジスタのラッチデータをビット線を介して前記書き戻し用ワード線で選択された記憶セルに書き込む。
【0030】
請求項16では、前記センスアンプ部は、前記現サイクルで読み出し用ワード線の選択終了に先立って書き戻し用ワード線が選択されるとき、書き戻し用ワード線の選択に先立ってビット線とマスタレジスタとの接続を遮断し、次いでビット線とスレーブレジスタとを接続する。
【0031】
請求項17では、前記センスアンプ部は、前記現サイクルで読み出し用ワード線の選択に先立って書き戻し用ワード線が選択されるとき、書き戻し用ワード線で選択される記憶セルにあらかじめプリチャージ電圧を書き込む。
【0032】
請求項18では、前記センスアンプ部には、セル情報のリフレッシュ動作を行うためのリフレッシュ用レジスタが設けられる。
請求項19では、前記リフレッシュ用レジスタが、前記スレーブレジスタで兼用される。。
【0033】
請求項20では、前記多数のワード線選択回路には、リフレッシュ信号の入力に基づいて、前記多数のワード線多重選択回路の各スレーブレジスタの出力信号を他のワード線多重選択回路のマスターレジスタに入力して、前記多数のワード線多重選択回路を環状に接続する切り替え回路が設けられ、環状に接続されたワード線多重選択回路により前記制御信号に基づいて多数のワード線を順次選択するアドレスカウンタが構成される。
【0034】
【発明の実施の形態】
図2は、この発明を具体化したDRAMの概要を示す。外部から入力されるアドレス信号ADは、入力バッファ回路及び制御回路1に入力され、そのアドレス信号ADは、ロウデコーダ2及びコラムデコーダ3に入力される。
【0035】
外部から入力される制御信号RASバー,CASバーは、入力バッファ回路及び制御回路1に入力され、その制御信号RASバー,CASバーに基づく入力バッファ回路及び制御回路1の出力信号に基づいて、ロウデコーダ2及びコラムデコーダ3が活性化される。
【0036】
前記ロウデコーダ2は、前記アドレス信号ADに基づいてワード線選択信号を生成してワード線駆動回路4に出力し、ワード線駆動回路4はワード線選択信号に基づいて、メモリセルアレイ5内のいずれか一本のワード線WLをHレベルに引き上げる。
【0037】
前記コラムデコーダ3は、前記アドレス信号ADに基づいてコラム選択信号CLをセンスアンプ及びI/Oゲート6に出力する。そして、コラム選択信号CLに基づいて選択される一対のビット線BL,バーBLと、前記ワード線駆動回路4により選択されたワード線WLとにより、メモリセルアレイ5内のいずれか一つの記憶セルが選択される。
【0038】
前記センスアンプ及びI/Oゲート6は、出力バッファ回路及び書き込み回路7に接続される。前記出力バッファ回路及び書き込み回路7には、入出力端子DQが接続されるとともに、出力制御信号OEバーが入力される。
【0039】
そして、セル情報の読み出し動作時には、出力制御信号OEバーにより出力バッファ回路及び書き込み回路7が読み出しモードとなり、選択された記憶セルから読み出されたセル情報がセンスアンプ及びI/Oゲート6を介して出力バッファ回路及び書き込み回路7に入力され、その出力バッファ回路及び書き込み回路7から入出力端子DQに出力データが出力される。
【0040】
また、セル情報の書き込み動作時には、出力制御信号OEバーにより出力バッファ回路及び書き込み回路7が書き込みモードとなり、外部から入出力端子DQに入力される書き込みデータが出力バッファ回路及び書き込み回路7及びセンスアンプ及びI/Oゲート6を介して、選択された記憶セルに書き込まれる。
【0041】
図2に示すDRAMの基本的構成は、従来と同様であり、この発明は前記ロウデコーダ2及びセンスアンプ及びI/Oゲート6の一部を新規な構成とするものである。
(第一の実施の形態)
「第一のワード線選択方式」
図3は、前記ロウデコーダ2の出力段と前記ワード線駆動回路4との間に介在されるワード線多重選択回路C1を示す。このワード線多重選択回路C1は、遅延回路13a,13bを除いて、ロウデコーダ2で生成される多数のワード線選択信号WLSi毎にそれぞれ設けられる。従って、このワード線多重選択回路C1は、ワード線と同数設けられる。
【0042】
前記ワード線選択信号WLSiは、マスターレジスタ8に入力信号INとして入力され、前記制御信号RASバーがマスターレジスタ8にクロック信号CLKとして入力される。
【0043】
前記マスターレジスタ8は、クロック信号CLKすなわち制御信号RASバーがLレベルのとき、入力信号INを取り込んで出力信号OUTとして出力し、クロック信号CLKの立ち上がりに基づいて、出力信号OUTをラッチする。
【0044】
前記マスターレジスタ8の出力信号OUTは、スレーブレジスタ9に入力信号INとして入力され、前記制御信号RASバーがインバータ回路10aで反転されてクロック信号CLKとして入力される。
【0045】
前記スレーブレジスタ9は、Lレベルのクロック信号CLKすなわちHレベルの制御信号RASバーに基づいて、入力信号INを取り込んで出力信号OUTとして出力し、クロック信号CLKの立ち上がりすなわち制御信号RASバーの立ち下がりに基づいて出力信号OUTをラッチする。
【0046】
前記マスターレジスタ8及びスレーブレジスタ9の出力信号OUTは、EOR回路11に入力される。前記EOR回路11はマスターレジスタ8及びスレーブレジスタ9の出力信号OUTがともにHレベルあるいはともにLレベルとなると、Lレベルの信号を出力し、それ以外ではHレベルの信号を出力する。
【0047】
前記マスターレジスタ8の出力信号OUTは、NAND回路12aの一方の入力端子に入力され、そのNAND回路12aの他方の入力端子には、前記制御信号RASバーを遅延回路13aで遅延させた遅延制御信号が入力される。
【0048】
前記スレーブレジスタ9の出力信号OUTは、NAND回路12bの一方の入力端子に入力され、そのNAND回路12bの他方の入力端子には、前記遅延回路13aの出力信号がインバータ回路10bを介して入力される。
【0049】
前記遅延回路13bには前記遅延回路13aの出力信号が入力され、同遅延回路13bは遅延回路13aの出力信号を遅延させた遅延制御信号を出力する。
前記NAND回路12a,12bの出力信号は、NAND回路12cに入力され、そのNAND回路12cの出力信号は、NAND回路12dに入力される。また、前記NAND回路12dには、前記EOR回路11の出力信号が入力される。前記NAND回路12a〜12cによりマルチプレクサが構成される。
【0050】
前記NAND回路12dの出力信号は、インバータ回路10cを介してワード線選択信号WLSoとして前記ワード線駆動回路4に出力される。そして、ワード線選択信号WLSoがHレベルとなると、ワード線駆動回路4により対応するワード線がHレベルに引き上げられる。
【0051】
前記EOR回路11の出力信号は、インバータ回路10dを介してNチャネルMOSトランジスタTr1のゲートに入力される。前記トランジスタTr1のソースは、電源Vssに接続され、ドレインは多数のワード線多重選択回路C1に共通の信号線L1に接続される。
【0052】
前記信号線L1は、アドレス一致信号ASを出力するものであり、前記トランジスタTr1に対し十分に小さいサイズのPチャネルMOSトランジスタTr2を介して電源Vccに接続され、同トランジスタTr2のゲートは電源Vssに接続されて、トランジスタTr2は常時オンされる。
【0053】
従って、信号線L1に接続される多数のトランジスタTr1のうちいずれか一つがオンされると、Lレベルのアドレス一致信号ASが出力され、多数のトランジスタTr1がすべてオフされると、信号線LはHレベルとなる。
【0054】
前記マスターレジスタ8及びスレーブレジスタ9は同一構成であり、その具体的構成を図4に示す。
インバータ回路10gには、PチャネルMOSトランジスタTr3を介して電源Vccが供給され、NチャネルMOSトランジスタTr4を介して電源Vssが供給される。
【0055】
前記インバータ回路10gには入力信号INが入力され、同インバータ回路10gの出力信号は、インバータ回路10hを介して出力信号OUTとして出力されるとともに、インバータ回路10iに入力される。また、インバータ回路10iの出力信号は、インバータ回路10hに入力される。
【0056】
前記インバータ回路10iにはPチャネルMOSトランジスタTr5を介して電源Vccが供給され、NチャネルMOSトランジスタTr6を介して電源Vssが供給される。
【0057】
前記クロック信号CLKは、前記トランジスタTr3,Tr6に入力されるとともに、インバータ回路10jを介して前記トランジスタTr4,Tr5に入力される。また、前記インバータ回路10gは他のインバータ回路10h,10iより負荷駆動能力が高くなるように設定される。
【0058】
このように構成されたレジスタは、クロック信号CLKがLレベルとなると、トランジスタTr3,Tr4がオンされるとともに、トランジスタTr5,Tr6がオフされる。
【0059】
すると、インバータ回路10gは活性化されるとともに、インバータ回路10iは不活性状態となるため、インバータ回路10hから入力信号INと同相の出力信号OUTが出力される。
【0060】
次いで、クロック信号CLKがHレベルとなると、トランジスタTr3,Tr4がオフされるとともに、トランジスタTr5,Tr6がオンされる。
すると、インバータ回路10gは不活性化されるとともに、インバータ回路10iは活性化されるため、インバータ回路10h,10iにより出力信号OUTがラッチされる。
【0061】
このように構成されたロウデコーダ2のワード線多重選択回路C1では、制御信号RASバーがLレベルとなって、入力されたアドレス信号ADにより、ワード線選択信号WLSiがHレベルに切り換わると、マスターレジスタ8はHレベルのワード線選択信号WLSiを取り込んで、Hレベルの出力信号OUTを出力する。このとき、スレーブレジスタ9は、マスターレジスタ8の前サイクルのLレベルの出力信号OUTをラッチして出力している。
【0062】
すると、EOR回路11の出力信号はHレベルとなり、トランジスタTr1はオフされる。また、遅延回路13aの出力信号は未だHレベルであるので、NAND回路12aの出力信号はLレベルとなる。また、スレーブレジスタ9の出力信号OUTはLレベルであるので、NAND回路12bの出力信号はHレベルとなる。
【0063】
すると、NAND回路12cの出力信号はHレベルとなり、遅延回路13bの出力信号は未だHレベルであるので、NAND回路12dの入力信号はすべてHレベルとなり、NAND回路12dの出力信号はLレベル、ワード線選択信号WLSoはHレベルとなる。
【0064】
次いで、遅延回路13aの動作により所定の遅延時間後に同遅延回路13aの出力信号がLレベルに立ち下がると、NAND回路12aの出力信号がHレベルとなる。
【0065】
すると、NAND回路12cの入力信号がともにHレベルとなって、NAND回路12cの出力信号がLレベルとなり、NAND回路12dの出力信号がHレベルとなり、ワード線選択信号WLSoはLレベルとなる。従って、ワード線選択信号WLSoは制御信号RASバーがLレベルに立ち下がってから、遅延回路13aで設定される遅延時間に限りHレベルに維持される。
【0066】
次いで、制御信号RASバーがLレベルからHレベルに立ち上がると、マスターレジスタ8はHレベルの出力信号OUTをラッチし、スレーブレジスタ9はHレベルの入力信号INに基づいて、Hレベルの出力信号OUTを出力する。
【0067】
この状態では、EOR回路11の入力信号はともにHレベルとなってそのEOR回路11の出力信号はLレベルとなり、NAND回路12dの出力信号はHレベルに維持され、ワード線選択信号WLSoはLレベルに維持される。
【0068】
次サイクルで、制御信号RASバーがLレベルとなった状態で、アドレス信号ADの切り換わりにより、入力されているワード線選択信号WLSiがLレベルに維持されると、マスターレジスタ8はLレベルのワード線選択信号WLSiを取り込んで、出力信号OUTとして出力する。
【0069】
このとき、スレーブレジスタ9は、マスターレジスタ8の前サイクルのHレベルの出力信号OUTをラッチして出力している。
すると、EOR回路11の出力信号はHレベルとなり、トランジスタTr1はオフされる。また、遅延回路13aの出力信号は未だHレベルであり、NAND回路12aの出力信号はHレベルとなる。また、スレーブレジスタ9の出力信号OUTはHレベルであり、インバータ回路10bの出力信号は未だLレベルであるので、NAND回路12bの出力信号はHレベルとなる。
【0070】
すると、NAND回路12cの出力信号はLレベルとなり、NAND回路12dの出力信号はHレベルとなり、ワード線選択信号WLSoはLレベルに維持される。
【0071】
次いで、遅延回路13aの動作により所定の遅延時間後に同遅延回路13aの出力信号がLレベルに立ち下がると、マスターレジスタ8の出力信号OUTはLレベルに維持されるので、NAND回路12aの出力信号はHレベルに維持される。
【0072】
また、インバータ回路10bの出力信号がHレベルとなると、NAND回路12bの入力信号はともにHレベルとなって、NAND回路12bの出力信号はLレベルとなる。
【0073】
すると、NAND回路12cの出力信号はHレベルとなって、NAND回路12dの入力信号はすべてHレベルとなり、NAND回路12dの出力信号はLレベルとなる。この結果、ワード線選択信号WLSoはHレベルに立ち上がる。
【0074】
次いで、遅延回路13bの出力信号がLレベルに立ち下がると、NAND回路12dの出力信号がHレベルとなり、ワード線選択信号WLSoはLレベルとなる。このワード線選択信号WLSoのLレベルへの立ち下がりは、当該サイクルでの制御信号RASバーの立ち上がりに先立つように設定される。
【0075】
また、前サイクル及び現サイクルでワード線選択信号WLSiがともにLレベルで対応するワード線が選択されないときは、制御信号RASバーの立ち下がりに基づいて、マスターレジスタ8及びスレーブレジスタ9の出力信号OUTはともにLレベルとなる。
【0076】
すると、EOR回路11の出力信号はLレベルとなり、NAND回路12dの出力信号はHレベルとなるため、ワード線選択信号WLSoはLレベルに維持される。従って、当該ワード線は選択されない。また、トランジスタTr1はオンされて、アドレス一致信号ASはLレベルとなる。
【0077】
また、前サイクル及び現サイクルで同一ロウアドレス信号が入力されて、ワード線選択信号WLSiがともにHレベルとなったときは、制御信号RASバーの立ち下がりに基づいて、マスターレジスタ8及びスレーブレジスタ9の出力信号OUTはともにHレベルとなる。
【0078】
すると、EOR回路11の出力信号はLレベルとなり、NAND回路12dの出力信号はHレベルとなるため、ワード線選択信号WLSoはLレベルに維持される。従って、当該ワード線は選択されない。また、トランジスタTr1はオンされて、アドレス一致信号ASはLレベルとなる。
上記のようなワード線多重選択回路C1の動作により、このワード線多重選択回路C1を備えたロウデコーダ2及びワード線駆動回路4では、図7に示すように、制御信号RASバーの立ち下がりから遅延回路13aで設定された所定時間に限り、選択されたワード線WL1をHレベルに維持し、次サイクルでは、制御信号RASバーの立ち下がりから遅延回路13aで設定された所定時間経過した後、ワード線WL1をHレベルに立ち上げ、さらに遅延回路13bで設定された所定時間経過後に、当該ワード線WL1をLレベルに立ち下げるように動作する。
【0079】
前記センスアンプ及びI/Oゲート6を構成するレジスタ部の一対のビット線当たりの具体的構成を図5に示す。前記レジスタ部は、主にリフレッシュ用レジスタ16と、マスターレジスタ20と、スレーブレジスタ22と、ビット線BL,バーBLと各レジスタ16,20,22とを接続する転送ゲート15a,15b,19a,19b,21a,21bとから構成される。
【0080】
前記ビット線BL,バーBLは、前記転送ゲート15a,15bを介してリフレッシュ用レジスタ16に接続される。
前記転送ゲート15a,15bは、前記アドレス一致信号ASの反転信号ASバーと、リフレッシュ信号RFと活性化信号S1とに基づいて制御される。すなわち、アドレス一致信号ASバーは、AND回路17aに入力され、リフレッシュ信号RFはインバータ回路18aを介してAND回路17aに入力される。
【0081】
前記AND回路17aの出力信号は、インバータ回路18bを介してAND回路17bに入力され、そのAND回路17bには活性化信号S1が入力される。
前記AND回路17bの出力信号は、前記転送ゲート15a,15bのNチャネル側ゲートに入力されるとともに、インバータ回路18cを介して、転送ゲート15a,15bのPチャネル側ゲートに入力される。従って、前記AND回路17bの出力信号がHレベルとなれば、転送ゲート15a,15bが導通し、AND回路17bの出力信号がLレベルとなれば、転送ゲート15a,15bが不導通となる。
【0082】
前記リフレッシュ用レジスタ16は、通常のセンスアンプとして使用されるCMOS構成のラッチ回路であり、PチャネルMOSトランジスタTr7を介して電源Vccに接続され、NチャネルMOSトランジスタTr8を介して電源Vssに接続される。そして、活性化信号S2が前記トランジスタTr8のゲートに入力されるとともに、インバータ回路18dを介して前記トランジスタTr7のゲートに入力される。
【0083】
従って、活性化信号S2がHレベルとなれば、トランジスタTr7,Tr8がオンされて、リフレッシュ用レジスタ16が活性化され、ビット線BL,バーBLの微少な電位差がほぼ電源Vccと電源Vssの電位差に拡大される。また、活性化信号S2がLレベルとなれば、トランジスタTr7,Tr8がオフされて、リフレッシュ用レジスタ16が不活性化される。
【0084】
前記ビット線BL,バーBLは、前記転送ゲート15a,15b及び転送ゲート19a,19bを介してマスターレジスタ20に接続される。前記転送ゲート19a,19bは、活性化信号S3がNチャネル側ゲートに入力されるとともに、インバータ回路18eを介してPチャネル側ゲートに入力される。従って、活性化信号S3がHレベルとなると、転送ゲート19a,19bが導通し、活性化信号S3がLレベルとなると、転送ゲート19a,19bが不導通となる。
【0085】
前記マスターレジスタ20は、前記リフレッシュ用レジスタ16と同一構成であり、PチャネルMOSトランジスタTr9を介して電源Vccに接続され、NチャネルMOSトランジスタTr10 を介して電源Vssに接続される。そして、活性化信号S4が前記トランジスタTr10 のゲートに入力されるとともに、インバータ回路18fを介して前記トランジスタTr9のゲートに入力される。
【0086】
従って、活性化信号S4がHレベルとなれば、トランジスタTr9,Tr10 がオンされて、マスターレジスタ20が活性化され、ビット線BL,バーBLの微少な電位差がほぼ電源Vccと電源Vssの電位差に拡大されて、出力信号DM,バーDMとして出力される。また、活性化信号S4がLレベルとなれば、トランジスタTr10 ,Tr9がオフされて、マスターレジスタ20が不活性化される。
【0087】
前記ビット線BL,バーBLは、前記転送ゲート15a,15b及び転送ゲート21a,21bを介してスレーブレジスタ22に接続される。前記転送ゲート21a,21bは、OR回路23の出力信号がNチャネル側ゲートに入力されるとともに、インバータ回路18gを介してPチャネル側ゲートに入力される。前記OR回路23には、活性化信号S5,S6が入力される。前記活性化信号S6は、前記AND回路17aの出力信号である。
【0088】
従って、活性化信号S5,S6の少なくともいずれかがHレベルとなると、転送ゲート21a,21bが導通し、活性化信号S5,S6がともにLレベルとなると、転送ゲート21a,21bが不導通となる。
【0089】
前記スレーブレジスタ22は、前記マスターレジスタ20と同一構成であり、PチャネルMOSトランジスタTr11 を介して電源Vccに接続され、NチャネルMOSトランジスタTr12 を介して電源Vssに接続される。そして、活性化信号S7が前記トランジスタTr12 のゲートに入力されるとともに、インバータ回路18hを介して前記トランジスタTr11 のゲートに入力される。
【0090】
従って、活性化信号S7がHレベルとなれば、トランジスタTr11 ,Tr12 がオンされて、スレーブレジスタ22が活性化され、ビット線BL,バーBLの微少な電位差がほぼ電源Vccと電源Vssの電位差に拡大されて、出力信号DR,バーDRとして出力される。また、活性化信号S7がLレベルとなれば、トランジスタTr11 ,Tr12 がオフされて、スレーブレジスタ22が不活性化される。
【0091】
前記マスターレジスタ20の出力信号DM,バーDMは、それぞれ転送ゲート26を介してセンスアンプ25に入力され、そのセンスアンプ25から読み出しデータDA,DAバーが出力される。
【0092】
前記ビット線BL,バーBLには、同ビット線BL,バーBLを電源Vccと電源Vssとの中間電位VP にプリチャージするプリチャージ回路24が接続される。
【0093】
前記プリチャージ回路24は、プリチャージ電源VP とビット線BL,バーBLとを二つのPチャネルMOSトランジスタと、3つのNチャネルMOSトランジスタとで接続し、ビット線BL,バーBLをPチャネルMOSトランジスタを介して接続している。
【0094】
そして、イコライズ信号EQがNチャネルMOSトランジスタのゲートに入力されるとともに、インバータ回路18iを介してPチャネルMOSトランジスタのゲートに入力される。
【0095】
従って、イコライズ信号EQがHレベルとなると、各トランジスタがオンされて、ビット線BL,バーBLが中間電位VP にプリチャージされる。また、イコライズ信号EQがLレベルとなれば、各トランジスタはオフされて、プリチャージ回路24は不活性化される。
【0096】
上記のように構成されたレジスタ部を制御するイコライズ信号EQ及び活性化信号S1〜S7は、制御信号RASバーに基づいて、パルス信号生成回路により生成される。
【0097】
前記イコライズ信号EQは、通常の書き込み及び読み出しサイクルで、制御信号RASバーが一定サイクルで立ち下がり及び立ち下がりを繰り返す場合には、制御信号RASバーの立ち下がりに基づいて、制御信号RASバーがLレベルとなっている範囲内で、一定時間Lレベルとなる信号として生成される。
【0098】
また、制御信号RASバーが一定時間以上変化しないとき、リフレッシュタイマー回路から出力される前記リフレッシュ信号RFに基づいてリフレッシュモードとなると、イコライズ信号EQは一定周期でLレベルとなる。
【0099】
前記活性化信号S1は、制御信号RASバーの立ち下がりに基づいて、一定時間Hレベルとなる信号として生成される。また、リフレッシュサイクルでは前記イコライザ信号EQに同期して一定周期でHレベルとなる。
【0100】
前記活性化信号S2は、リフレッシュサイクルにおいて、前記活性化信号S1に同期してHレベルとなる信号として生成される。
前記活性化信号S3は、制御信号RASバーの立ち下がりに基づいて一定時間Hレベルとなり、制御信号RASバーの立ち上がりに基づいて立ち下がる信号として生成される。
【0101】
前記活性化信号S4は、制御信号RASバーの立ち下がりから所定時間後に立ち上がり、制御信号RASバーの立ち上がりに基づいて立ち下がる信号として生成される。
【0102】
前記活性化信号S5は、制御信号RASバーの立ち下がりから所定時間後に立ち上がり、制御信号RASバーの立ち上がりに基づいて立ち下がる信号として生成される。
【0103】
前記活性化信号S6は、前記AND回路17aの出力信号である。前記活性化信号S7は、前記制御信号RASバーの立ち下がりから所定時間後に立ち下がり、制御信号RASバーの立ち上がりに基づいて立ち上がる信号として生成される。また、活性化信号S7は、リフレッシュサイクルではLレベルに維持される。
【0104】
上記のようなレジスタ部では、制御信号RASバーがHレベルの状態では、イコライズ信号EQがHレベルに維持されて、プリチャージ回路24が活性化される。このとき、転送ゲート15a,15b,19a,19b,21a,21bは不導通となるため、転送ゲート15a,15bと同19a,19b間のビット線BL,バーBLが中間電位VP にプリチャージされる。また、活性化信号S7はHレベルであるので、スレーブレジスタ22は活性化状態に維持され、前サイクルで選択された記憶セルから読み出されたセル情報がラッチされている。
【0105】
制御信号RASバーがLレベルに立ち下がると、活性化信号S1がHレベルとなって、AND回路17bの出力信号がHレベルとなり、転送ゲート15a,15bが導通する。すると、ビット線BL,バーBLが中間電位VP にプリチャージされる。
【0106】
同時に、活性化信号S3がHレベルとなって、転送ゲート19a,19bが導通して、マスターレジスタ20がビット線BL,バーBLに接続され、イコライズ信号EQがLレベルとなって、イコライザ回路24が不活性化される。
【0107】
次いで、ビット線BL,バーBLには選択された記憶セルからセル情報が読み出される。このとき、活性化信号S2はLレベルに維持されるので、リフレッシュ用レジスタ16は不活性状態に維持される。
【0108】
次いで、活性化信号S4がHレベルとなって、マスターレジスタ20が活性化され、ビット線BL,バーBLの微少な電位差を増幅する。次いで活性化信号S3がLレベルとなって転送ゲート19a,19bが不導通となり、マスターレジスタ20がビット線BL,バーBLから切り離される。
【0109】
次いで、活性化信号S5がHレベルとなって、転送ゲート21a,21bが同通し、スレーブレジスタ22に格納されている前サイクルの読み出しデータDR,バーDRがビット線BL,バーBLに出力される。
【0110】
次いで、活性化信号S1がLレベルとなって転送ゲート15a,15bが不導通となる。
【0111】
次いで、活性化信号S7がLレベルとなって、スレーブレジスタ22が不活性化され、活性化信号S3がHレベルとなって、転送ゲート19a,19bが導通する。
【0112】
次いで、制御信号RASバーがHレベルに立ち上がると、活性化信号S7がHレベルとなるとともに、活性化信号S3,S4,S5がLレベルとなり、現サイクルで読み出されて、マスターレジスタ20にラッチされているデータDM,DMバーがスレーブレジスタ22に書き込まれて、読み出し動作時における1サイクルの動作が終了する。
【0113】
リフレッシュサイクルでは、リフレッシュ信号RFがLレベルとなるため、AND回路17aの出力信号はLレベルとなり、インバータ回路18bの出力信号はHレベルとなる。
【0114】
活性化信号S1は、一定周期でHレベルとなるため、転送ゲート15a,15bが一定周期で導通する。
イコライズ信号EQは活性化信号S1の立ち上がり後にLレベルに立ち下がるため、活性化信号S1の立ち上がりに基づいてビット線BL,バーBLが中間電位VP にプリチャージされる。
【0115】
イコライズ信号EQがLレベルに立ち下がった後、ビット線BL,バーBLには選択された記憶セルからセル情報が読み出される。次いで、活性化信号S1がHレベルにある状態で、活性化信号S2がHレベルとなる。すると、リフレッシュ用レジスタ16が活性化され、ビット線BL,バーBLに読み出されたセル情報が増幅されて、記憶セルに書き戻される。
【0116】
次いで、活性化信号S1が立ち下がって転送ゲート15a,15bが不導通となり、イコライズ信号EQがHレベルとなってプリチャージ回路24が活性化される。このような動作の繰り返しによりリフレッシュ動作が行なわれる。
【0117】
また、読み出し動作時において、前サイクルと現サイクルのロウアドレスが同一アドレスである場合には、前記ロウデコーダ2のワード線多重選択回路C1から出力されるアドレス一致信号ASバーがHレベルとなる。
【0118】
すると、活性化信号S1は制御信号RASバーの立ち下がりに基づいて立ち上がった後、程なくLレベルに立ち下がって、転送ゲート15a,15bが不導通となる。
【0119】
また、活性化信号S1の立ち下がりと同時に活性化信号S5が立ち上がって、スレーブレジスタ22とマスターレジスタ20の格納データが共通化される。
次に、上記のように構成されたDRAMの動作を図7に従って説明する。
【0120】
制御信号RASバーがLレベルに立ち下がると、前記ロウデコーダ2により外部から入力されるロウアドレス信号R1に対応するワード線WL1が選択されてHレベルに引き上げられる。次いで、前記ロウデコーダ2のワード線多重選択回路C1の動作により、遅延回路13aで設定された所定時間後にワード線WL1がLレベルに立ち下がり、前サイクルで選択されていたワード線WL2が選択されて、Hレベルに立ち上がる。
【0121】
このとき、センスアンプ部ではワード線WL1に接続された記憶セルからビット線BL,バーBLに読み出された読み出しデータRDがマスターレジスタ20にラッチされ、次いでマスターレジスタ20がビット線BL,バーBLから切り離される。
【0122】
次いで、スレーブレジスタ22がビット線BL,バーBLに接続されて、前サイクルで読み出されスレーブレジスタ22でラッチされている書き戻しデータWDがビット線BL,バーBLに出力される。このとき、ワード線多重選択回路C1により前サイクルで選択されたワード線WL2が選択されているので、書き戻しデータWDは当該データを読み出した記憶セルに書き戻されることになる。
【0123】
ワード線WL1が選択される頃、コラムアドレス信号に基づいて選択されるコラムにおいて、マスターレジスタ20とセンスアンプ25との間の転送ゲート26が活性化信号S8により導通する。
【0124】
ビット線BL,バーBLにワード線WL1で選択された記憶セルから読み出しデータRDが読み出され、マスターレジスタ20から当該読み出しデータRDを増幅した出力信号DM,バーDMが出力されはじめると、センスアンプ25が活性化信号S9により活性化され、マスターレジスタ20の出力信号DM,バーDMを増幅し、かつラッチして出力する。活性化信号S9の立ち上がりから程なく活性化信号S8がLレベルに立ち下がり、マスターレジスタ20とセンスアンプ25とが切り離される。
【0125】
次いで、ワード線WL1が立ち下がり、制御信号RASバーがHレベルに立ち上がると、マスターレジスタ20にラッチされた読み出しデータRDが、スレーブレジスタ22に書き戻しデータWDとして書き込まれる。
【0126】
次サイクルにおいて、ロウアドレス信号R2に基づいて、例えばワード線WL2が選択されると、ワード線WL2に接続された記憶セルからビット線BL,バーBLに読み出された読み出しデータRDがマスターレジスタ20にラッチされるとともに、センスアンプから出力される。次いで、前サイクルで選択されたワード線WL1が選択されて、スレーブレジスタ22に格納されている書き戻しデータWDが前サイクルで選択された記憶セルに書き戻される。
【0127】
そして、制御信号RASバーの立ち上がりに基づいて、次サイクルで読み出されてマスターレジスタ20に格納されている読み出しデータRDがスレーブレジスタ22に格納される。このような動作の繰り返しにより、セル情報の読み出し動作が繰り返される。
【0128】
リフレッシュ動作時には、ワード線の選択に呼応して、活性化信号S1,S2により動作する転送ゲート15a,15b及びリフレッシュ用レジスタ16の動作により、セル情報のリフレッシュ動作が行なわれる。
【0129】
上記のように構成されたDRAMでは、次に示す作用効果を得ることができる。
(1)読み出し動作時において、制御信号RASバーの立ち下がりから次の立ち下がりまでの1サイクルに、現サイクルで入力されたロウアドレス信号に基づいて読み出し用ワード線が選択され、前サイクルでロウアドレス信号に基づいて選択されたワード線が書き戻し用ワード線として選択される。前サイクルと現サイクルで入力されたロウアドレス信号が異なるアドレスであれば、異なる2本のワード線が読み出し用ワード線及び書き戻し用ワード線として順次選択される。
(2)読み出し用ワード線の選択に基づいて読み出された読み出しデータRDは、マスターレジスタ20に格納され、そのマスターレジスタ20の出力信号DM,バーDMに基づいてセンスアンプが動作する。従って、ビット線BL,バーBL及び同ビット線BL,バーBLに多数接続される記憶セルとセンスアンプとが切り離され、マスターレジスタ20のラッチデータに基づいてセンスアンプが動作するので、センスアンプの負荷を軽減することができる。
(3)書き戻し用ワード線の選択では、前サイクルでの読み出し用ワード線が選択され、前サイクルで読み出されてスレーブレジスタ22に格納されている書き戻しデータWDが当該記憶セルに書き戻される。このとき、スレーブレジスタ22により当該記憶セルへの書き戻し動作が行なわれるので、センスアンプにはセル情報の書き戻しに必要な負荷駆動能力を備える必要がない。従って、センスアンプの負荷を軽減することができる。
(4)センスアンプの負荷を軽減することができることから、センスアンプを負荷駆動能力の小さなものとすることができる。従って、センスアンプを構成するトランジスタのサイズを縮小して回路面積を縮小することができる。また、負荷駆動能力の小さいセンスアンプは、入力感度の高いセンスアンプとすることができるので、セル情報の読み出し速度を向上させることができる。
(5)読み出し用ワード線及び書き戻し用ワード線を、短い時間幅でHレベルとしても、マスターレジスタ20でのセル情報のラッチ及びスレーブレジスタ22によるセル情報の書き戻しが十分に可能である。そして、書き戻し用ワード線は制御信号RASバーの立ち上がりに先立ってLレベルに引き下げられる。従って、制御信号RASバーがHレベルに維持される非アクティブ時間を短縮することができる。この実施の形態では、図7に示す非アクティブ時間のうち時間t2を短縮することができる。この結果、セル情報の読み出しサイクルを短縮化して、読み出し速度を高速化することができる。
(6)前サイクルと現サイクルとで同一のワード線が読み出し用ワード線として選択される場合には、ロウデコーダ2のワード線多重選択回路C1で生成されるアドレス一致信号ASにより、スレーブレジスタ22の書き戻しデータがマスターレジスタ20に書き込まれる。従って、現サイクルの読み出し用ワード線の選択が不要となる。また、現サイクルでのセル情報の書き戻し動作と次サイクルでのセル情報の書き戻し動作とは、同一記憶セルに対する同一のセル情報の書き戻し動作となるため、現サイクルでのセル情報の書き戻し動作は不要となる。従って、現サイクルでの書き戻しワード線の選択が不要となる。
【0130】
ロウデコーダ2のワード線多重選択回路C1の動作により、前サイクルと現サイクルとで同一のワード線が選択される場合には、現サイクルの読み出し用及び書き込み用ワード線の選択が停止される。従って、余分なワード線の選択動作を省略することができるので、消費電力を低減することができる。また、余分なワード線の選択動作を省略することができることから、記憶セルへの昇圧レベルの印加時間を短縮することができるので、記憶セルの劣化を防止することができる。
(7)1サイクルで2本のワード線WL1,WL2が選択され、各ワード線WL1,WL2を昇圧レベルに維持する時間を短縮することができる。従って、記憶セルへの昇圧レベルの印加時間を短縮することができるので、記憶セルの劣化を防止することができる。
(8)各サイクルにおいて、読み出し用ワード線は、記憶セルからセル情報を読み出すために選択されるため、図7に点線で示すように、電源Vccより高い昇圧レベルではなく、通常の電源Vccレベルまで引き上げるようにしてもよい。このようにすれば、読み出し用ワード線の立ち上げ及び立ち下げを高速に行うことができるので、動作速度を高速化することができる。また、ワード線引き上げレベルを抑制することにより、消費電力を低減することができるとともに、記憶セルの劣化を防止することができる。
【0131】
「第二のワード線選択方式」
上記第一の実施の形態では、図13に示すタイミングでワード線を選択して、読み出し動作を行うことができる。
【0132】
すなわち、図13に示す動作タイミングでは、各読み出しサイクルにおいて1回目に選択される読み出し用ワード線WL1がHレベルに立ち上がって、読み出された読み出しデータRDがマスターレジスタ20に格納された後、マスターレジスタ20とビット線BL,バーBLとの切り離しと、それに続くスレーブレジスタ22とビット線BL,バーBLとの接続のタイミングを、前記第一のワード線選択方式より早くしたものである。
【0133】
このような動作により、2回目に選択される書き戻し用ワード線WL2のHレベルへの立ち上がりに先立って、ビット線BL,バーBLにスレーブレジスタ22に格納されている書き戻しデータWDが出力されるので、ワード線WL2が選択されたとき、ビット線BL,バーBLから選択された記憶セルに直ちに書き戻しデータWDを書き戻すことができる。
【0134】
そして、書き戻し用ワード線WL2をHレベルに維持する時間をさらに短縮することも可能となり、書き戻し用ワード線WL2を立ち下げるタイミングを前記第一のワード線選択方式よりさらに早めることができる。
【0135】
従って、制御信号RASバーがHレベルとなる非アクティブ時間のうち短縮可能な時間t3を前記第一のワード線選択方式より長くすることができる。この結果、セル情報の読み出しサイクルを短縮化して、読み出し速度を高速化することができる。
【0136】
「第三のワード線選択方式」
上記第一の実施の形態では、図14に示すタイミングでワード線を選択して、読み出し動作を行うことができる。
【0137】
すなわち、図14に示す動作タイミングでは、1回目に選択される読み出し用ワード線WL1がHレベルからLレベルに立ち下がり始めるとき、2回目に選択される書き戻し用ワード線WL2が立ち上げられる。
【0138】
このようなワード線の選択タイミングは、前記遅延回路13aを二つに分割し、一方の遅延回路で,ワード線WL1の立ち下がりを制御し、他方の遅延回路でワード線WL2の立ち上がりを制御する。
【0139】
このような動作により、読み出し用ワード線WL1及び書き戻し用ワード線WL2が一時的に二重選択状態となり、読み出し用ワード線WL1で選択された記憶セルにも書き戻し用ワード線WL2で選択された記憶セルに書き戻される書き戻しデータWDが書き込まれる状態となって、読み出し用ワード線WL1で選択された記憶セルのセル情報が破壊される。
【0140】
しかし、読み出し用ワード線WL1で選択された記憶セルでは、基本的にセル情報の読み出し動作時にセル情報がほぼ破壊されるとともに、次サイクルでスレーブレジスタ22によりセル情報の書き戻し動作が行なわれるので、セル情報が完全に破壊されても何ら問題はない。
【0141】
すると、このワード線選択方式では、1サイクルで選択されるワード線WL1,WL2を一時的に二重選択とすることにより、2回目に選択される書き戻し用ワード線WL2の選択タイミングを早めることができ、書き戻し用ワード線WL2の立ち下がりのタイミングを早めることができる。
【0142】
従って、制御信号RASバーがHレベルとなる非アクティブ時間のうち短縮可能な時間t4を前記第二のワード線選択方式より長くすることができる。この結果、セル情報の読み出しサイクルを短縮化して、読み出し速度を高速化することができる。
(第二の実施の形態)
「第四のワード線選択方式」
この実施の形態は、前記第一の実施の形態のワード線多重選択回路に換えて、図8に示すワード線多重選択回路C2を使用するものであり、レジスタ部は前記第一の実施の形態と同一である。
【0143】
図8において、マスターレジスタ31及びスレーブレジスタ32は、前記第一の実施の形態のマスターレジスタ8及びスレーブレジスタ9と同一構成である。
前記マスターレジスタ31にワード線選択信号WLSiが入力信号INとして入力され、そのマスターレジスタ31の出力信号OUTがスレーブレジスタ32に入力信号INとして入力される。
【0144】
前記制御信号RASバーが前記マスターレジスタ31にクロック信号CLKとして入力され、インバータ回路34aで反転されて前記スレーブレジスタ32にクロック信号CLKとして入力される。
【0145】
前記マスターレジスタ31及びスレーブレジスタ32の出力信号OUTは、EOR回路35に入力され、そのEOR回路35の出力信号はインバータ回路34bを介してトランジスタTr1のゲートに入力される。前記トランジスタTr1、信号線L1及びトランジスタTr2は前記第一の実施の形態と同様であり、トランジスタTr1がオンされると、Lレベルのアドレス一致信号ASが出力される。
【0146】
前記制御信号RASバーは遅延回路33aに入力され、その遅延回路33aの出力信号は、遅延回路33bに入力される。前記遅延回路33aは、制御信号RASバーを所定時間遅延させて出力し、前記遅延回路33bは前記遅延回路33aの出力信号を遅延させて出力する。
【0147】
前記EOR回路35の出力信号は、NAND回路36aの一方の入力端子に入力され、そのNAND回路36aの他方の入力端子には、前記マスターレジスタ31の出力信号OUTが入力される。
【0148】
前記NAND回路36aの出力信号は、インバータ回路34cを介してNAND回路36bの一方の入力端子に入力され、そのNAND回路36bの他方の入力端子には、前記遅延回路33aの出力信号が入力される。
【0149】
前記スレーブレジスタ32の出力信号OUTは、NAND回路36cの一方の入力端子に入力され、そのNAND回路36cの他方の入力端子には前記遅延回路33bの出力信号が入力される。
【0150】
前記NAND回路36b,36cの出力信号は、NAND回路36dに入力され、そのNAND回路36dからワード線選択信号WLSoが出力される。
上記のように構成されたワード線多重選択回路C2では、ワード線選択信号WLSiが前サイクルでLレベルであり、現サイクルでHレベルとなる場合において、制御信号RASバーがHレベルからLレベルに立ち下がると、ワード線選択信号WLSiは、制御信号RASバーの立ち下がりに基づいて、ロウデコーダ2で生成されるため、制御信号RASバーが立ち下がる時点では、ワード線選択信号WLSiはLレベルである。
【0151】
すると、制御信号RASバーの立ち下がりに基づいて、マスターレジスタ31及びスレーブレジスタ32の出力信号はLレベルとなり、NAND回路36cの出力信号は、遅延回路33bの出力信号に関わらずHレベルとなる。
【0152】
また、EOR回路35の入力信号はともにLレベルとなるため、その出力信号はLレベルとなり、NAND回路36aの出力信号はHレベルとなる。そして、インバータ回路34cの出力信号はLレベルとなって、NAND回路36bの出力信号はHレベルとなるため、NAND回路36dから出力されるワード線選択信号WLSoはLレベルとなる。
【0153】
次いで、ワード線選択信号WLSiがHレベルに立ち上がると、マスターレジスタ31の出力信号OUTはHレベルに立ち上がる。すると、EOR回路35の出力信号はHレベルとなるため、NAND回路36aの入力信号はともにHレベルとなり、NAND回路36aの出力信号はLレベルとなって、インバータ回路34cの出力信号はHレベルとなる。
【0154】
このとき、遅延回路33aの出力信号は未だHレベルであるので、NAND回路36bの入力信号はともにHレベルとなり、NAND回路36bの出力信号はLレベルとなる。従って、NAND回路36dから出力されるワード線選択信号WLSoはHレベルに立ち上がる。
【0155】
次いで、遅延回路33aの出力信号が所定時間後にLレベルに立ち下がると、NAND回路36bの出力信号がHレベルに立ち上がる。すると、NAND回路36dから出力されるワード線選択信号WLSoはLレベルとなる。
【0156】
従って、ワード線選択信号WLSoはワード線選択信号WLSiがHレベルに立ち上がった後、遅延回路33aで設定される時間幅でHレベルとなる。
ワード線選択信号WLSiが前サイクルでHレベルであり、現サイクルでLレベルとなる場合には、ワード線選択信号WLSiはLレベルに維持される。
【0157】
この状態で、制御信号RASバーがHレベルからLレベルに立ち下がると、マスターレジスタ31の出力信号OUTはLレベルとなり、スレーブレジスタ32の出力信号OUTはHレベルとなる。
【0158】
すると、NAND回路36aの出力信号はHレベルとなり、インバータ回路34cの出力信号はLレベルとなるため、NAND回路36bの出力信号はHレベルとなる。
【0159】
また、スレーブレジスタ32の出力信号はHレベルであるとともに、遅延回路33bの出力信号は未だHレベルであるので、NAND回路36cの出力信号はLレベルとなり、NAND回路36dから出力されるワード線選択信号WLSoはHレベルに立ち上がる。
【0160】
次いで、遅延回路33bの出力信号が所定時間後にLレベルに立ち下がると、NAND回路36cの出力信号はHレベルとなり、NAND回路36dの入力信号はともにHレベルとなるため、ワード線選択信号WLSoはLレベルに立ち下がる。
【0161】
従って、ワード線選択信号WLSoは制御信号RASバーがLレベルに立ち下がった後、遅延回路33a,33bで設定された時間幅でHレベルとなる。
このような動作により、図15に示すように、制御信号RASバーがLレベルに立ち下がると、まず書き戻し用ワード線WL2がHレベルに立ち上がり、次いで読み出し用ワード線WL1がHレベルに立ち上がる。
【0162】
そして、書き戻し用ワード線WL2の立ち下がりに先立って、読み出し用ワード線WL1が立ち下がるように、各遅延回路33a,33bの遅延時間が設定されている。
【0163】
上記のようなワード線多重選択回路C2を備えたDRAMの動作を図15に従って説明する。ロウアドレス信号R1が入力されている状態で、制御信号RASバーがHレベルからLレベルに立ち下がると、まず書き戻し用ワード線WL2がHレベルに立ち上がる。
【0164】
このとき、ワード線WL2で選択された記憶セルは、前サイクルでセル情報が破壊されている。また、レジスタ部ではイコライズ信号EQが未だHレベルに維持され、かつ転送ゲート15aが導通しているので、ビット線BL,バーBLが中間電位VP にプリチャージされ、ワード線WL2で選択された記憶セルに中間電位VP が書き込まれる。
【0165】
次いで、イコライズ信号EQがLレベルとなった後、ロウアドレス信号R1に基づいて選択された読み出し用ワード線WL1がHレベルに立ち上がり、ワード線WL1,WL2が二重選択状態となる。このとき、書き戻し用ワード線WL2で選択された記憶セルには、すでに中間電位VP が書き込まれているので、読み出し用ワード線WL1で選択された記憶セルからの読み出し動作には影響を及ぼさない。
【0166】
すると、ビット線BL,バーBLにはワード線WL1で選択された記憶セルから読み出しデータRDが読み出され、微少な電位差が生ずる。このとき、ワード線WL1で選択された記憶セルのセル情報は破壊される。そして、ビット線BL,バーBLにマスターレジスタ20が接続されて、読み出しデータRDがマスターレジスタ20にラッチされる。このとき、活性化信号S8がHレベルとなっていて、読み出しデータRDがセンスアンプに入力され、活性化信号S9によりセンスアンプが活性化されて、読み出しデータRDがセンスアンプで増幅されて出力される。
【0167】
次いで、ワード線WL1がLレベルに立ち下げられ、マスターレジスタ20がビット線BL,バーBLから切り離され、次いでスレーブレジスタ22がビット線BL,バーBLに接続されて、前サイクルで読み出されてスレーブレジスタ22に格納されている書き戻しデータWDの書き戻し動作が行なわれる。
【0168】
次いで、ワード線WL2がLレベルに立ち下がり、制御信号RASバーの立ち上がりに基づいて、マスターレジスタ20にラッチされている読み出しデータRDが、スレーブレジスタ22に次サイクルでの書き戻しデータWDとしてラッチされる。
【0169】
次サイクルでは、ワード線WL1が書き戻し用ワード線として先に選択され、次いで読み出し用ワード線として例えばワード線WL2が選択されて、同様な動作が行なわれる。このとき、セル情報が破壊されている記憶セルの格納電位が、中間電位VP から僅かにずれていても、ワード線WL1が書き戻し用ワード線として先に選択されたとき、中間電位VP の再書き込みが行なわれるので、同時にワード線WL2で選択される記憶セルからの読み出しデータRDの読み出し動作に悪影響を及ぼすことはない。
【0170】
また、前サイクルと現サイクルで同一ワード線が選択されて、ワード線選択信号WLSiが前サイクル及び現サイクルともHレベルとなるときは、EOR回路35の出力信号がLレベルとなって、NAND回路36bの出力信号がHレベルとなる。
【0171】
そして、NAND回路36cの出力信号は、制御信号RASバーの立ち下がりから遅延時間33a,33bで設定された時間幅でLレベルとなるため、ワード線選択信号WLSoは所定時間幅でHレベルとなる。すると、当該ワード線選択信号WLSiでHレベルに立ち上がるワード線で選択された記憶セルには、中間電位VP の書き込み動作が繰り返され、中間電位VP が書き込まれている記憶セルに対し電荷が補充される。
【0172】
上記のようなワード線選択方式では、1サイクルで選択されるワード線WL1,WL2を、書き戻し用ワード線WL2を先にHレベルに立ち上げ、次いで読み出し用ワード線WL1をHレベルに立ち上げる二重選択とすることができる。
【0173】
従って、ワード線WL1,WL2の立ち下がりのタイミングをさらに早めることができるので、制御信号RASバーがHレベルとなる非アクティブ時間のうち、短縮可能な時間t5を前記第一〜第三のワード線選択方式より長くすることができる。
【0174】
この結果、セル情報の読み出しサイクルを短縮化して、読み出し速度を高速化することができる。
なお、図8に示すこの実施の形態のワード線多重選択回路C2は、遅延回路33a,33bの遅延時間の設定を調整することにより、前記第一〜第三のワード線選択方式に使用することもできる。
【0175】
また、図9に示すように、図8に示す出力回路部からNAND回路36a及びインバータ回路34cを削除し、マスターレジスタ31の出力信号を直接NAND回路36bに入力し、EOR回路35の出力信号をインバータ回路34bにのみ出力して、ワード線選択信号WLSoに寄与させないようにしても、前記第一〜第四のワード線選択方式に使用することができる。
【0176】
この場合には、前記サイクルで書き戻し動作を行った記憶セルに対し、繰り返し同一セル情報の書き戻し動作を行うことになるが、動作上問題はない。
(第三の実施の形態)
この実施の形態は、図9に示すワード線多重選択回路C3をロウデコーダ2の入力回路部分に使用するものである。
【0177】
すなわち、前記第二の実施の形態では、図9に示すワード線多重選択回路C3を、ロウデコーダ2とワード線駆動回路4との間に配置し、ロウアドレス信号ADをデコードしたワード線選択信号信号WLSiをワード線多重選択回路C3に入力し、そのワード線選択信号WLSiに基づいて、1サイクル中に読み出し用ワード線及び書き戻し用ワード線を多重選択するワード線選択信号WLSoを生成して出力する構成としたが、この実施の形態では、図9に示すワード線多重選択回路C3を、ロウデコーダ2の入力回路部として使用する。
【0178】
入力信号として、入力バッファ回路1から出力されるロウアドレス信号ADが入力され、そのアドレス信号ADに基づいて、前記実施の形態と同様に動作して、1サイクル中に読み出し用ワード線及び書き戻し用ワード線を選択するためのロウアドレス信号を生成して出力する。
【0179】
なお、アドレス一致検出部は、例えばEOR回路35の出力信号のNOR論理に基づいて、アドレス一致信号ASをLレベルにする構成に変更する必要がある。
【0180】
前記第一及び第二の実施の形態では、ワード線の本数と同数のワード線多重選択回路が必要であったが、この実施の形態では上記のようなワード線多重選択回路を、アドレス信号ADの1ビット毎に設ければよい。
【0181】
従って、回路レイアウト面積の削減を図ることができるとともに、消費電力を低減することができる。
この実施の形態では、制御信号RASバーの立ち下がりに対するデコード信号の遅延を利用することができないので、前記第四のワード線選択方式に採用することはできず、第一〜第三のワード線選択方式に採用することができる。
(第四の実施の形態)
この実施の形態は、図9に示すワード線多重選択回路C3を、ロウデコーダ2のデコーダ部の中間に配置するものである。すなわち、図10に示すように、アドレス信号ADが入力されるロウデコーダ2の中間段にワード線多重選択回路C3を配置し、ロウデコーダ2のワード線駆動回路にワード線を選択するためのワード線選択信号WLSoを出力するように構成する。
【0182】
このように、ロウデコーダ2の中間段にワード線多重選択回路C3を配置すると、各ワード線多重選択回路C3の出力信号に対するワード線駆動回路の出力信号の遅延が、前記第三の実施の形態より小さくなる。
【0183】
すなわち、前記第三の実施の形態では、ロウデコーダ2の入力部分にワード線多重選択回路C3を配置するため、ワード線多重選択回路C3の出力信号に基づいてワード線が選択されるまでに、ロウデコーダ2を構成する回路の段数に比例した遅延が生ずる。
【0184】
従って、ワード線の選択のタイミングに合わせて、センスアンプ部の動作を遅延させる遅延回路が必要となる。
これに対し、本実施の形態ではワード線多重選択回路C3の出力信号に基づいてワード線が選択されるまでの遅延時間が短縮される。従って、センスアンプ部の動作を遅延させる遅延回路の遅延時間を短縮することができるので、その遅延回路の回路規模を縮小して、レイアウト面積を縮小及び消費電力の低減を図ることができる。
【0185】
そして、製造ばらつきによる遅延時間の誤差も小さくするができるので、読み出し動作及び書き込み動作の安定性を向上させることができる。
また、ロウデコーダ2の中間段にワード線多重選択回路C3を配置するので、前記第一及び第二の実施の形態に比して、ワード線多重選択回路の数を削減することができる。すなわち、第一及び第二の実施の形態では、ワード線の本数と同数のワード線多重選択回路C1,C2が必要であったが、本実施の形態ではワード線の本数と同数のワード線多重選択回路C3を必要とすることはない。
【0186】
従って、第一及び第二の実施の形態に比して、回路レイアウト面積を縮小し、かつ消費電力を低減することができる。
また、ワード線多重選択回路C3の出力信号が直接に特定のワード線を選択する信号とはならないため、特定の2本のワード線を同時に選択することはできない。従って、この実施の形態は第一〜第三のワード線選択方式に使用可能である。
(第五の実施の形態)
図11に示す実施の形態は、前記第一の実施の形態のレジスタ部の別形態を示すものであり、その構成は前記第一の実施の形態のレジスタ部からリフレッシュ用レジスタ16を除去したものであり、その他の構成は第一の実施の形態のレジスタ部と同一である。
【0187】
このように構成されたレジスタ部は、各制御信号に基づいて制御される。
制御信号RASバーが一定時間以上変化しないとき、リフレッシュタイマーから出力されるリフレッシュ信号RFに基づいて、リフレッシュモードとなると、イコライズ信号EQは一定周期でLレベルとなる。
【0188】
活性化信号S1,S3〜S5は第一の実施の形態と同様に動作する。活性化信号S7は、活性化信号S1がHレベルに立ち上がった後、Hレベルとなる信号として生成される。
【0189】
このようなセンスアンプ部を使用することにより、イコライズ信号EQがLレベルに立ち下がるとともに、活性化信号S1がHレベルに立ち上がり、ワード線で選択された記憶セルからビット線BL,バーBLにセル情報が読み出された時点で、活性化信号S7がHレベルに立ち上がって、スレーブレジスタ22が活性化される。
【0190】
すると、ビット線BL,バーBLに読み出されたセル情報がスレーブレジスタ22により増幅され、読み出されたセル情報に書き戻される。
このような構成により、リフレッシュ用レジスタ16を設けることなく、スレーブレジスタ22を使用してリフレッシュ動作を行うことができる。
(第六の実施の形態)
図17は、第六の実施の形態のワード線多重選択回路C4を示す。この実施の形態のワード線多重選択回路C4は、前記実施の形態のワード線多重選択回路のようなマスターレジスタ及びスレーブレジスタを使用することなく、RSフリップフロップ回路で構成したものであり、第一及び第二の実施の形態と同様にロウデコーダ2で生成されるワード線選択信号WLSiが入力され、ワード線駆動回路にワード線選択信号WLSoを出力する。
【0191】
前記ワード線選択信号WLSiは、インバータ回路41aを介してNAND回路42aに入力される。前記NAND回路42aの出力信号は、NAND回路42bに入力され、そのNAND回路42bには、リセット信号RSが入力される。そして、前記NAND回路42aの出力信号がワード線選択信号WLSoとして出力される。NAND回路42a,42bによりRSフリップフロップ回路が構成される。
【0192】
制御信号RASバーは、インバータ回路41bを介してNAND回路42cに入力されるとともに、4段のインバータ回路41cを介して前記NAND回路42cに入力される。
【0193】
前記NAND回路42cは、制御信号RASバーがHレベルからLレベルに立ち下がる場合に限り、インバータ回路41cの遅延時間に相当するパルス幅でLレベルとなる信号を出力する。
【0194】
前記NAND回路42cの出力信号は、遅延回路43aに入力される。前記遅延回路43aは、NAND回路42cの出力信号を遅延させて、前記リセット信号RSとして出力し、その遅延時間は制御信号RASバーの立ち下がり周期より長く設定される。
【0195】
前記インバータ回路41a及びNAND回路42a,42bは、ワード線毎にそれぞれ設けられ、インバータ回路41b,41c、NAND回路42c及び遅延回路43aは共通回路として少なくとも1組設ければよい。
【0196】
上記のように構成されたワード線多重選択回路C4では、Lレベルのワード線選択信号WLSiが入力されている状態で、遅延回路43aからLレベルのリセット信号RSが出力されると、NAND回路42bの入力信号はともにHレベルとなって、NAND回路42bの出力信号はLレベルとなり、リセット信号RSがHレベルに復帰した後も、この状態にラッチされる。
【0197】
この状態で、制御信号RASバーがLレベルに立ち下がって、ワード線選択信号WLSiがHレベルとなると、インバータ回路41aの出力信号がLレベルとなり、NAND回路42aから出力されるワード線選択信号WLSoはHレベルとなる。
【0198】
すると、NAND回路42bの入力信号はともにHレベルとなって、NAND回路42bの出力信号がLレベルとなり、ワード線選択信号WLSiがLレベルに復帰した後も、ワード線選択信号WLSoがHレベルにラッチされる。
【0199】
次いで、Lレベルのリセット信号RSがNAND回路42bに入力されると、NAND回路42aの出力信号がともにHレベルとなり、ワード線選択信号WLSoがLレベルとなる。
【0200】
上記のようなワード線多重選択回路C4と、図5に示すレジスタ部を備えたDRAMの動作を図16に従って説明する。
ロウアドレス信号R1が入力されている状態で、制御信号RASバーがLレベルに立ち下がり、ロウアドレス信号R1に基づく読み出し用ワード線WL1がHレベルに立ち上がる。これに先立って、前サイクルで選択された書き戻し用ワード線WL2は引き続いてHレベルに維持されており、レジスタ部の動作によりビット線BL,バーBLは中間電位VP にプリチャージされ、書き戻し用ワード線WL2で選択された記憶セルには中間電位VP が書き込まれている。
【0201】
この状態で、ワード線WL1がHレベルに立ち上がると、ワード線WL1,WL2が二重選択状態となる。このとき、ワード線WL2で選択された記憶セルには、すでに中間電位VP が書き込まれているので、ワード線WL1で選択された記憶セルからの読み出し動作には影響を及ぼさない。
【0202】
すると、ビット線BL,バーBLにはワード線WL1で選択された記憶セルから読み出しデータRDが読み出され、微少な電位差が生ずる。このとき、ワード線WL1で選択された記憶セルのセル情報は破壊される。そして、ビット線BL,バーBLにマスターレジスタ20が接続されて、読み出しデータRDがマスターレジスタ20にラッチされる。このとき、活性化信号S8がHレベルとなっていて、読み出しデータRDがセンスアンプに入力され、活性化信号S9によりセンスアンプが活性化されて、読み出しデータRDがセンスアンプで増幅されて出力される。
【0203】
次いで、マスターレジスタ20がビット線BL,バーBLから切り離され、次いでスレーブレジスタ22がビット線BL,バーBLに接続されて、前サイクルで読み出されてスレーブレジスタ22に格納されている書き戻しデータWDの書き戻し動作が行なわれる。この書き戻し動作は、ワード線WL1,WL2で選択された記憶セルに対し同時に行われる。
【0204】
次いで、ワード線WL2がLレベルに立ち下がり、制御信号RASバーの立ち上がりに基づいて、マスターレジスタ20にラッチされている読み出しデータRDが、スレーブレジスタ22に次サイクルでの書き戻しデータWDとしてラッチされる。
【0205】
ワード線WL1は、次サイクルまで引き続いて選択されて書き戻し用ワード線となり、前サイクルと同様に、ワード線WL1で選択された記憶セルに中間電位VP が書き込まれる。
【0206】
次いで、読み出し用ワード線として例えばワード線WL2が選択されて、同様な動作が行なわれる。
上記のようなワード線選択方式では、RSフリップフロップ回路により、現サイクルで選択される読み出し用ワード線を、次サイクルまで引き続いて選択して、書き戻し用ワード線とし、各サイクルで選択される読み出し用ワード線及び書き戻し用ワード線を二重選択とすることができる。
【0207】
従って、各サイクルで選択されたワード線を各サイクル内で立ち下げる必要もないので、制御信号RASバーがHレベルとなる非アクティブ時間のうち、短縮可能な時間t6を前記ワード線選択方式よりさらに長くすることができる。
【0208】
この結果、セル情報の読み出しサイクルを短縮化して、読み出し速度を高速化することができる。また、前記実施の形態のワード線多重選択回路に比して、素子数を削減して回路面積を削減することができる。
【0209】
上記ワード線多重選択回路C4では、前サイクルと現サイクルで選択されるワード線が同一か否かを検出する機能を持たない。このため、図18に示すアドレス一致検出回路44を別途設ける必要がある。
【0210】
このアドレス一致検出回路44は、前記第一の実施の形態と同様なマスターレジスタ45、スレーブレジスタ46、EOR回路47及びインバータ回路48a,48bとから構成され、マスターレジスタ45にはアドレス信号ADが入力される。
【0211】
このようなアドレス一致検出回路44は、アドレス信号ADのビット数分必要となり、各アドレス一致検出回路44のインバータ回路48bの出力信号ASaのOR論理がLレベルとなったとき、前サイクルと現サイクルのアドレスが一致したことになる。このようなアドレス一致検出回路44により、アドレス一致信号を高速に生成することができる。
(第七の実施の形態)
図19は第七の実施の形態のワード線多重選択回路C5を示す。この実施の形態は、前記第六の実施の形態の構成に遅延回路43b、NAND回路42d〜42f及びインバータ回路41d,41eを加えたものである。NAND回路42d,42e及びインバータ回路41dは、多数のワード線多重選択回路C5に共通の回路であり、前記NAND回路42d,42eにより、RSフリップフロップ回路が構成される。前記遅延回路43bの遅延時間は、前記遅延時間43aの遅延時間より短く設定されている。
【0212】
このようなワード線多重選択回路C5では、制御信号RASバーがHレベルの状態では、NAND回路42dの入力信号はともにHレベルとなって、インバータ回路41dの出力信号はHレベルとなる。
【0213】
この状態で、制御信号RASバーがLレベルとなって、Hレベルのワード線選択信号WLSiが入力されると、NAND回路42aの出力信号がHレベルとなり、ワード線選択信号WLSiがHレベルに立ち上がる。
【0214】
次いで、NAND回路42cから出力されるLレベルのパルス信号により、NAND回路42dの出力信号がHレベルとなり、インバータ回路41dの出力信号がLレベルとなる。
【0215】
すると、NAND回路42fの出力信号がHレベルとなり、ワード線選択信号WLSoはLレベルに立ち下がる。
次いで、遅延回路43bからLレベルのパルス信号が出力されると、NAND回路42dの入力信号はともにHレベルとなり、インバータ回路41dの出力信号はHレベルとなる。
【0216】
すると、NAND回路42fの入力信号はともにHレベルとなり、ワード線選択信号WLSoはHレベルに立ち上がる。
次いで、遅延回路43aからLレベルのパルス信号がリセット信号RSとして出力されると、NAND回路42aの入力信号はともにHレベルとなり、NAND回路42aの出力信号はLレベルとなって、ワード線選択信号WLSoはLレベルに立ち下がる。
【0217】
このような動作により、この実施の形態のワード線多重選択回路C5は、遅延回路43a,43bの遅延時間を適宜に設定することにより、前記第一〜第四のワード線選択方式のいずれかで動作させることが可能となる。
【0218】
そして、ワード線多重選択回路C5は前記第一〜第四のワード線選択方式で得られる作用効果に加えて、素子数を削減して回路面積を縮小可能とする作用効果を得ることができる。
(第八の実施の形態)
この実施の形態は、前記第一〜第三の実施の形態のワード線多重選択回路に類するワード線多重選択回路を利用して、セルフリフレッシュ動作時にロウアドレス信号を生成するアドレスカウンタを構成するものである。
【0219】
図20において、多数のワード線多重選択回路49a,49bにはロウデコーダから出力されるワード線選択信号WLSiがそれぞれ入力される。また、各ワード線多重選択回路49a,49bには制御信号RASバー及びその反転信号である制御信号RASが入力される。
【0220】
また、各ワード線多重選択回路49a,49bにはセルフリフレッシュ動作時にHレベルとなるリフレッシュ信号RFと、電源投入時にHレベルとなる電源リセット信号PRが入力され、ワード線選択信号WLSoを出力する。
【0221】
また、各ワード線多重選択回路49a,49bには制御信号RASバーを遅延回路50aで遅延させた遅延信号LS1が入力されるとともに、制御信号RASバーを遅延回路50a,50bで遅延させた遅延信号LS2が入力される。
【0222】
また、各ワード線多重選択回路49a,49bはHレベルのリフレッシュ信号RFに基づいて、リングカウンターとして動作し、制御信号RASバーの立ち下がりに基づいて、前段のワード線多重選択回路から出力されるアドレスカウント信号ACoがアドレスカウント信号ACiとして入力されるとともに、制御信号RASバーの次の立ち下がりに基づいて、入力されたアドレスカウント信号ACiをアドレスカウント信号ACoとして出力する。
【0223】
前記ワード線多重選択回路49aの具体的構成を図21に示す。マスターレジスタ51及びスレーブレジスタ52は、制御信号RAS,RASバーが入力され、前記第一〜第三の実施の形態のワード線多重選択回路と同様な構成である。
【0224】
前記マスターレジスタ51には、前記ワード線選択信号WLSiが転送ゲート53aを介して入力される。前記転送ゲート53aは、Lレベルのリフレッシュ信号RFに基づいて導通し、Hレベルのリフレッシュ信号RFに基づいて不導通となる。従って、通常動作時にリフレッシュ信号RFがLレベルとなると、ワード線選択信号WLSiが転送ゲート53aを介してマスターレジスタ51に入力される。
【0225】
前記マスターレジスタ51には、前記アドレスカウント信号ACiが転送ゲート53bを介して入力される。前記転送ゲート53bは、Lレベルのリフレッシュ信号RFに基づいて不導通となり、Hレベルのリフレッシュ信号RFに基づいて導通する。従って、セルフリフレッシュ動作時にリフレッシュ信号RFがHレベルとなると、アドレスカウント信号ACiが転送ゲート53bを介してマスターレジスタ51に入力される。
【0226】
NAND回路54a,54b及びNOR回路55は、マルチプレクサを構成し、前記マスターレジスタ51の出力信号がNAND回路54aに入力され、前記スレーブレジスタ52の出力信号がNAND回路54bに入力される。前記遅延信号LS1は、NAND回路54bに入力されるとともに、遅延信号LS1の反転信号がNAND回路54aに入力される。
【0227】
前記遅延信号LS2は、NAND回路54a,54bに入力される。そして、NAND回路54a,54bの出力信号がNOR回路55に入力され、そのNOR回路55からワード線選択信号WLSoが出力される。
【0228】
前記スレーブレジスタ52の出力信号は、アドレスカウント信号ACoとして出力される。前記スレーブレジスタ52の出力端子は、NチャネルMOSトランジスタTr13 を介して電源Vccに接続される。前記マスターレジスタ51の出力端子は、NチャネルMOSトランジスタTr14 を介してグランドGNDに接続される。そして、前記トランジスタTr13 ,Tr14 のゲートには、前記電源リセット信号PRが入力される。
【0229】
前記ワード線多重選択回路49bの具体的構成を図6に示す。このワード線多重選択回路49bは、マスターレジスタ51の出力端子がNチャネルMOSトランジスタTr15 を介して電源Vccに接続され、スレーブレジスタ52の出力端子がNチャネルMOSトランジスタTr16 を介してグランドGNDに接続され、マスターレジスタ51及びスレーブレジスタ52に供給する制御信号RAS,RASバーを逆相とした点においてのみ前記ワード線多重選択回路49aと相違し、その他の構成はワード線多重選択回路49aと同一である。
【0230】
上記のように構成されたワード線多重選択回路49a,49bでは、電源の投入時にワード線多重選択回路49aのスレーブレジスタ52の出力信号がHレベル、マスターレジスタ51の出力信号がLレベルとなり、ワード線多重選択回路49bのマスターレジスタ51の出力信号がHレベルとなるとともに、スレーブレジスタ52の出力信号がHレベルとなる。
【0231】
また、リフレッシュ信号RFがLレベルとなる通常動作時には、転送ゲート53aが導通し、転送ゲート53bが不導通となる。
そして、ワード線選択信号WLSi及び制御信号RASバーの入力に基づいて、前記第一〜第三の実施の形態のワード線多重選択回路と同様に動作し、ワード線選択信号WLSoを出力して、ワード線の多重選択動作を行う。
【0232】
リフレッシュ信号RFがHレベルとなるセルフリフレッシュ動作時には、転送ゲート53bが導通し、転送ゲート53aが不導通となる。すると、各ワード線多重選択回路49a,49bは入力カウント信号ASiに基づいてワード線選択信号WLSoを出力するとともに、各スレーブレジスタ52の出力信号を出力カウント信号ACoとして出力する。
【0233】
このような動作により、ワード線多重選択回路49a,49bはリングカウンタとして動作し、各制御信号RASバーの立ち下がり毎に隣り合う二つのワード線多重選択回路が順次Hレベルのワード線選択信号WLSoを出力する。
【0234】
この実施の形態ではワード線多重選択回路にセルフリフレッシュ動作時のアドレス生成回路の機能を持たせることができるので、ロウデコーダを動作させることなくセルフリフレッシュ動作を行うことができる。従って、セルフリフレッシュ動作時の消費電力の低減を図ることができるとともに、セルフリフレッシュ動作を高速にかつ安定して行うことができる。
【0235】
また、アドレス生成回路を別途設ける必要はなく、ロウデコーダの入力部に、通常動作時に外部から入力されるアドレス信号と、セルフリフレッシュ動作時にアドレス生成回路から入力されるアドレス信号とを切り替えるための回路を設ける必要もない。
【0236】
この結果、通常動作時のアドレス信号の入力動作が高速化されるとともに、誤動作の低減を図ることができる。
【0237】
【発明の効果】
以上詳述したように、この発明はセル情報の読み出し速度を高速化し得る半導体記憶装置を提供することができる。また、消費電力を低減し得る半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図1】 本発明の原理説明図である。
【図2】 DRAMの基本的構成を示すブロック図である。
【図3】 第一の実施の形態のワード線多重選択回路を示す回路図である。
【図4】 レジスタの具体的構成を示す回路図である。
【図5】 第一の実施の形態のレジスタ部を示す回路図である。
【図6】 第八の実施の形態のワード線多重選択回路を示す回路図である。
【図7】 第一のワード線選択方式による読み出し動作を示すタイミング波形図である。
【図8】 第二の実施の形態のワード線多重選択回路を示す回路図である。
【図9】 第三の実施の形態のワード線多重選択回路を示す回路図である。
【図10】第四の実施の形態のロウデコーダを示す回路図である。
【図11】第五の実施の形態のレジスタ部を示す回路図である。
【図12】従来のDRAMの読み出し動作を示すタイミング波形図である。
【図13】第二のワード線選択方式による読み出し動作を示すタイミング波形図である。
【図14】第三のワード線選択方式による読み出し動作を示すタイミング波形図である。
【図15】第四のワード線選択方式による読み出し動作を示すタイミング波形図である。
【図16】第五のワード線選択方式による読み出し動作を示すタイミング波形図である。
【図17】第六の実施の形態のワード線多重選択回路を示す回路図である。
【図18】第六の実施の形態のアドレス一致検出回路を示す回路図である。
【図19】第七の実施の形態のワード線多重選択回路を示す回路図である。
【図20】第八の実施の形態のワード線多重選択回路を示す回路図である。
【図21】第八の実施の形態のワード線多重選択回路を示す回路図である。
【符号の説明】
2 ロウデコーダ
5 メモリセルアレイ
6 センスアンプ部
RASバー 制御信号
AD アドレス信号
WL ワード線
BL,バーBL ビット線
DA,DAバー 読み出しデータ
C ワード線多重選択回路
R レジスタ
Claims (20)
- 制御信号が非アクティブレベルからアクティブレベルとなったとき、アドレス信号に基づいてメモリセルアレイ内のワード線を選択するロウデコーダと、
前記ワード線で選択された記憶セルからビット線に読み出されたセル情報をラッチして読み出しデータとして出力するセンスアンプ部と
を備え、
前記制御信号の入力によって行われる読み出しサイクルのすべてにおいて、読み出し用ワード線で選択された記憶セルからセル情報を読み出し、書き戻し用ワード線で選択された記憶セルにセル情報を書き戻す半導体記憶装置であって、
前記ロウデコーダには、前記制御信号がアクティブレベルとなったとき、現サイクルで入力されたロウアドレス信号に基づいて読み出し用ワード線を選択し、前サイクルで読み出し用ワード線として選択されたワード線を書き戻し用ワード線として選択するワード線多重選択回路を備え、
前記センスアンプ部には、前記読み出し用ワード線で選択された記憶セルからビット線に読み出されたセル情報をラッチしてセンスアンプに出力し、書き戻し用ワード線で選択された記憶セルに前サイクルでラッチしたセル情報を書き込むレジスタを設けたことを特徴とする半導体記憶装置。 - 前記ワード線多重選択回路は、入力されたロウアドレス信号に基づいてワード線選択信号を生成するデコーダ部と、前記ワード線選択信号に基づいて対応するワード線を選択レベルあるいは非選択レベルに駆動するワード線駆動回路との間に介在させ、各ワード線毎に設けたことを特徴とする請求項1記載の半導体記憶装置。
- 前記ワード線多重選択回路は、入力されたロウアドレス信号に基づいてワード線選択信号を生成するデコーダ部の中間段に介在させ、該デコーダ部で生成される中間デコード信号毎に設けたことを特徴とする請求項1記載の半導体記憶装置。
- 前記ワード線多重選択回路は、ロウアドレス信号の入力に基づいてワード線選択信号を生成するデコーダ部の前段に、該ロウアドレス信号の各ビット毎に設けたことを特徴とする請求項1記載の半導体記憶装置。
- 前記ワード線多重選択回路は、
前記制御信号がアクティブレベルとなったとき、前記ワード線選択信号を取り込んで出力し、前記制御信号が非アクティブレベルとなったとき、前記ワード線選択信号をラッチして出力するマスターレジスタと、
前記制御信号が非アクティブレベルとなったとき、前記マスターレジスタの出力信号を取り込んで出力し、前記制御信号がアクティブレベルとなったとき、前記マスターレジスタの出力信号をラッチして出力するスレーブレジスタと、
前記現サイクルで、前記マスターレジスタの出力信号を、前記読み出し用ワード線を選択するワード線選択信号として出力し、次サイクルで、前記スレーブレジスタの出力信号を、前記書き戻し用ワード線を選択するワード線選択信号として出力するマルチプレクサと
を備えたことを特徴とする請求項2記載の半導体記憶装置。 - 前記ワード線多重選択回路は、
前記制御信号がアクティブレベルとなったとき、前記デコーダ部で生成される中間デコード信号を取り込んで出力し、前記制御信号が非アクティブレベルとなったとき、前記中間デコード信号をラッチして出力するマスターレジスタと、前記制御信号が非アクティブレベルとなったとき、前記マスターレジスタの出力信号を取り込んで出力し、前記制御信号がアクティブレベルとなったとき、前記マスターレジスタの出力信号をラッチして出力するスレーブレジスタと、
前記現サイクルで、前記マスターレジスタの出力信号を、前記読み出し用ワード線を選択する多重選択用中間デコード信号として出力し、次サイクルで、前記スレーブレジスタの出力信号を、前記書き戻し用ワード線を選択する多重選択用中間デコード信号として出力するマルチプレクサと
を備えたことを特徴とする請求項3記載の半導体記憶装置。 - 前記ワード線多重選択回路は、
前記制御信号がアクティブレベルとなったとき、前記ロウアドレス信号を取り込んで出力し、前記制御信号が非アクティブレベルとなったとき、前記ロウアドレス信号をラッチして出力するマスターレジスタと、
前記制御信号が非アクティブレベルとなったとき、前記マスターレジスタの出力信号を取り込んで出力し、前記制御信号がアクティブレベルとなったとき、前記マスターレジスタの出力信号をラッチして出力するスレーブレジスタと、
前記現サイクルで、前記マスターレジスタの出力信号を、前記読み出し用ワード線を選択する多重選択用ロウアドレス信号として出力し、次サイクルで、前記スレーブレジスタの出力信号を、前記書き戻し用ワード線を選択する多重選択用ロウアドレス信号として出力するマルチプレクサと
を備えたことを特徴とする請求項4記載の半導体記憶装置。 - 前記マルチプレクサは、遅延回路を備え、
前記遅延回路は、前記制御信号を遅延させた遅延制御信号を生成して出力し、
前記マルチプレクサは、前記制御信号の入力によって行われる読み出しサイクルのすべてにおいて、前記遅延制御信号に基づいて、前記読み出し用ワード線の選択終了後に前記書き戻し用ワード線を選択するように動作することを特徴とする請求項5乃至7のいずれかに記載の半導体記憶装置。 - 前記マルチプレクサは、遅延回路を備え、
前記遅延回路は、前記制御信号を遅延させた遅延制御信号を生成して出力し、
前記マルチプレクサは、制御信号の入力によって行われる読み出しサイクルのすべてにおいて、読み出し用ワード線の選択に続いて、書き戻し用ワード線を重複して選択するように動作することを特徴とする請求項5記載の半導体記憶装置。 - 前記マルチプレクサは、遅延回路を備え、
前記遅延回路は、前記制御信号を遅延させた遅延制御信号を生成して出力し、
前記マルチプレクサは、制御信号の入力によって行われる読み出しサイクルのすべてにおいて、書き戻し用ワード線の選択に続いて、読み出し用ワード線を重複して選択するように動作することを特徴とする請求項5記載の半導体記憶装置。 - 前記ワード線多重選択回路は、
前記ワード線選択信号の入力に基づいて読み出し用ワード線を選択するためのワード線選択信号を出力し、リセット信号の入力に基づいて前記ワード線選択信号の出力を停止するRSフリップフロップ回路と、
前記制御信号の非アクティブレベルからアクティブレベルへの変化に基づいて前記リセット信号を生成するリセット信号生成回路と
から構成し、
前記リセット信号生成回路は、前記リセット信号を次サイクルで出力することにより、前記ワード線選択信号で選択された読み出し用ワード線を次サイクルで書き戻し用ワード線として動作させることを特徴とする請求項2記載の半導体記憶装置。 - 前記ワード線多重選択回路は、
前記ワード線選択信号の入力に基づいて読み出し用ワード線を選択するためのワード線選択信号を出力し、リセット信号の入力に基づいて前記ワード線選択信号の出力を停止するRSフリップフロップ回路と、
前記制御信号の非アクティブレベルからアクティブレベルへの変化に基づいて、前記リセット信号を生成するリセット信号生成回路と、
前記制御信号の非アクティブレベルからアクティブレベルへの変化に基づいて、前記リセット信号の出力に先立って、前記RSフリップフロップ回路から出力されるワード線選択信号を反転させるとともに、所定時間後に再反転させるセット信号生成回路と
から構成し、
前記リセット信号生成回路は、前記リセット信号を次サイクルで出力することにより、前記ワード線選択信号で選択された読み出し用ワード線を次サイクルで書き戻し用ワード線として動作させることを特徴とする請求項2記載の半導体記憶装置。 - 前記ワード線多重選択回路には、前サイクル及び現サイクルで同一ワード線を読み出し用ワード線として選択する信号が入力されたとき、現サイクルでの読み出し用ワード線の選択を阻止するワード線一致検出回路を備えたことを特徴とする請求項2乃至12のいずれかに記載の半導体記憶装置。
- 前記センスアンプ部には、
前記読み出し用ワード線で選択された記憶セルから読み出されたセル情報をラッチするとともに該ラッチデータをセンスアンプに出力するマスターレジスタと、
前記マスターレジスタから転送されたデータをラッチし、該ラッチデータを前記書き戻し用ワード線で選択された記憶セルに書き戻すスレーブレジスタと
を備えたことを特徴とする請求項1記載の半導体記憶装置。 - 前記センスアンプ部は、
前記現サイクルで読み出し用ワード線の選択に基づいてビット線に読み出されたセル情報をマスターレジスタにラッチし、現サイクルの終了時にマスターレジスタのラッチデータを前記スレーブレジスタに転送し、次サイクルでスレーブレジスタのラッチデータをビット線を介して前記書き戻し用ワード線で選択された記憶セルに書き込むことを特徴とする請求項14記載の半導体記憶装置。 - 前記センスアンプ部は、
前記現サイクルで読み出し用ワード線の選択終了に先立って書き戻し用ワード線が選択されるとき、書き戻し用ワード線の選択に先立ってビット線とマスタレジスタとの接続を遮断し、次いでビット線とスレーブレジスタとを接続することを特徴とする請求項14記載の半導体記憶装置。 - 前記センスアンプ部は、
前記現サイクルで読み出し用ワード線の選択に先立って書き戻し用ワード線が選択されるとき、書き戻し用ワード線で選択される記憶セルにあらかじめプリチャージ電圧を書き込むことを特徴とする請求項14記載の半導体記憶装置。 - 前記センスアンプ部には、セル情報のリフレッシュ動作を行うためのリフレッシュ用レジスタを設けたことを特徴とする請求項14記載の半導体記憶装置。
- 前記リフレッシュ用レジスタは、前記スレーブレジスタで兼用したことを特徴とする請求項14記載の半導体記憶装置。
- 前記多数のワード線選択回路には、リフレッシュ信号の入力に基づいて、前記多数のワード線多重選択回路の各スレーブレジスタの出力信号を他のワード線多重選択回路のマスターレジスタに入力して、前記多数のワード線多重選択回路を環状に接続する切り替え回路を設け、環状に接続されたワード線多重選択回路により前記制御信号に基づいて多数のワード線を順次選択するアドレスカウンタを構成することを特徴とする請求項1記載の半導体記憶装置。
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