JP2005174426A

JP2005174426A - 選択可能メモリワード線の不活性化

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Publication number: JP2005174426A
Application number: JP2003411053A
Authority: JP
Inventors: Yoshinori Fujiwara; ヨシノリフジワラ
Original assignee: Micron Technology Inc
Current assignee: Micron Technology Inc
Priority date: 2003-12-09
Filing date: 2003-12-09
Publication date: 2005-06-30
Also published as: US20050122826A1; US7403444B2; US7196964B2; US20070140038A1

Abstract

【課題】本発明の目的は、ＶＷＬＮノードにおける電圧のゆらぎを低減し、それにより、より多くのＷＬが同時にアクティブであることを可能にする回路および方法を提供することである。
【解決手段】回路および方法は、選択されたメモリワード線（ＷＬ）がグローバル不活性化信号を用いることなく不活性化されることを可能にする。従って、共通の不活性ノードにおいて電圧が望まないように上昇する原因となり得る、すべての活性ＷＬの同時の不活性化が必要とされない。この所望でない電圧の上昇は、例えば、不活性ＷＬを不注意にも活性化することによってシステムに悪影響をおよぼし得る。本発明は、共通の不活性ノードにおける電圧のゆらぎを有利にも制限する。
【選択図】なし

Description

本発明は、集積回路メモリに関する。より具体的には、本発明は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）における選択されたワード線の不活性化に関する。

ＤＲＡＭは、メインメモリとしてコンピュータまたは他の電子システムにおいて一般的に用いられる半導体ランダムアクセスメモリ（ＲＡＭ）の一形態である。ＤＲＡＭは、１ビットの情報をそれぞれ保持する、セルと呼ばれる集積回路に情報を格納する。セルは、通常、ワードと呼ばれる１次元アレイにグループ分けされる。

あるＤＲＡＭアーキテクチャにおいて、読み出しまたは書き込みのためのワードの選択は以下のように行われる。活性化されるべきワードが、アドレスを復号することによって決定される。選択されたワード線（ＷＬ）は、その後、通常、ＶＣＣＰノードと呼ばれる十分に正の電圧によって共通のノードに接続される。同様に、不活性化は、負のまたは十分に低い電圧によって共通のノードにＷＬを接続することを含む。このノードは、グランド、または本明細書中でＶＷＬＮと呼ばれる専用ノードであり得る。トランジスタのサイズが縮小し続け、かつトランジスタのもれ電流は、より一層問題になっているので、ＶＷＬＭノードは、グランドよりも好ましい。

複数のＷＬは、試験または他の目的で、同時に活性化または不活性化され得る。複数のＷＬを不活性化した場合、問題が生じることがある。前に活性化されたワード線上にある正の電荷は、ＶＷＬＮノードに放電され、ノードの電圧を引き上げる。いくつかの場合、ＶＷＬＮノード電圧は、不活性化された状態であることが意図されたＷＬを、不注意にも活性化するほど十分に高くなり得、従って、システム全体にわたってデータの完全性に不利な影響を及ぼす。

多くのシステムが、ＷＬを不活性化するために、すべてのＷＬで共有される単一のプレチャージ信号に依存している。この共有は、すべてのＷＬを同時に不活性化させる。その結果、数本よりも多くのＷＬを一度に活性化することは、多くの場合、実際的でない。なぜなら、これらのＷＬの同時の不活性化は、ＶＷＬＮノードの電圧を実質的に変更させ得るからである。

上述の点に鑑みて、ＶＷＬＮノードにおける電圧のゆらぎを低減し、それにより、より多くのＷＬが同時にアクティブであることを可能にする回路および方法を提供することが好ましい。

本発明の目的は、ＶＷＬＮノードにおける電圧のゆらぎを低減し、それにより、より多くのＷＬが同時にアクティブであることを可能にする回路および方法を提供することである。

本発明による方法は、メモリ回路におけるワード線を不活性化する方法であって、複数のワード線を１回につき１つか、全部の中の２つ以上を同時にか、これらの組み合わせか、または全部を同時に活性化する工程であって、すべての該ワード線は、並行してアクティブである、工程と、該ワード線の１つを不活性化する工程であって、それ以外の該ワード線はアクティブの状態である、工程とを包含し、これにより、上記目的を達成する。

前記不活性化する工程の前に、前記ワード線の前記１つがイネーブルされる工程をさらに包含してもよい。

前記不活性化する工程は、信号パルスを受信する工程に応答して、前記ワード線の１つを不活性化する工程を包含し、前記それ以外のワード線はアクティブの状態であり、該信号の他のパルスは、該ワード線を活性化するために用いられてもよい。

本発明による方法は、メモリ回路におけるワード線を不活性化する方法であって、信号の第１のパルスを受信する工程と、該第１のパルスを受信する工程に応答して、ワード線を活性化する工程と、該信号の次のパルスを受信する工程であって、該次のパルスは該第１のパルスと同じ論理値を有する、工程と、該次のパルスを受信する工程に応答して、該ワード線を不活性化する工程とを包含し、これにより、上記目的を達成する。

前記信号のパルスを生成して、イネーブルされたワード線を活性化する工程をさらに包含してもよい。

前記第１のパルスを受信する工程の前に、前記ワード線の活性化をイネーブルする工程をさらに包含してもよい。

前記次のパルスを受信する工程の前に、前記ワード線の不活性化をイネーブルする工程をさらに包含してもよい。

前記不活性化する工程の後に、前記信号の第２の次のパルスを受信する工程と、該第２の次のパルスを受信する工程に応答して、前記ワード線を活性化する工程とをさらに包含してもよい。

第２の信号を受信する工程と、該第２の信号を受信する工程に応答して、活性化されたすべてのワード線を不活性化する工程とをさらに包含してもよい。

本発明による方法は、メモリ回路におけるワード線を不活性化する方法であって、第１の信号を受信する工程に応答して、該メモリにおけるすべてのワード線を不活性化する工程と、第２の信号、および第３の信号のパルスを受信する工程に応答して、ワード線を活性化する工程と、該第２の信号、第４の信号、および該第３の信号の次のパルスを受信する工程に応答して、該ワード線のみを不活性化する工程であって、該パルスと該次のパルスとは同じ論理値を有する、工程とを包含し、それにより、上記目的を達成する。

前記第２の信号、第４の信号、および前記第３の信号の第２の次のパルスを受信する工程に応答して、該ワード線のみを再活性化する工程をさらに包含してもよい。

前記第１の信号は、プレチャージ信号であってもよい。

前記第２の信号は、アドレス信号であってもよい。

前記第３の信号は、活性化ワード線信号であってもよい。

前記第４の信号は、不活性化イネーブル信号であってもよい。

本発明による方法は、メモリ回路における全部よりも少ない活性化メモリワード線を不活性化する方法であって、少なくとも１つの信号のパルスを受信する工程と、該少なくとも１つのパルスを受信する工程に応答して、複数のワード線を活性化する工程と、不活性化されるべき該ワード線の全部よりも少ない２つ以上を選択する工程と、該信号の次のパルスを受信する工程と、該次のパルスを受信する工程に応答して、該ワード線の全部よりも少ない２つ以上を不活性化する工程とを包含し、それにより、上記目的を達成する。

本発明による方法は、メモリ回路における複数の活性化ワード線の中の単一のメモリワード線を不活性化する方法であって、複数のアドレス信号を受信する工程と、少なくとも１つの活性化信号パルスを受信する工程と、該少なくとも１つの活性化信号パルスを受信する工程に応答して、該複数のアドレス信号にそれぞれ対応する複数のワード線を活性化する工程と、該活性化する工程の後に、該複数のアドレス信号の１つを受信する工程と、該１つのアドレス信号に対応する不活性化イネーブル信号を受信する工程と、該活性化の後に、次の活性化信号を受信する工程と、該次の活性化信号パルスを受信する工程に応答して、該１つのアドレス信号に対応する該ワード線のみを不活性化する工程とを包含し、それにより、上記目的を達成する。

本発明による方法は、メモリ回路における複数の活性化ワード線の中の単一のメモリワード線を不活性化する方法であって、連続的系列の信号パルスを生成する工程であって、該各パルスは、ワード線を活性化するように動作し、かつ同じ論理値を有する、工程と、
該信号パルスに応答して、複数のワード線を、同時にか、逐次的にか、またはそれらの組み合わせで活性化する工程と、該活性化ワード線の１つを選択する工程と、該信号パルスの１つに応答して、該１つの選択されたワード線のみを不活性化する工程とを包含し、それにより、上記目的を達成する。

本発明によるメモリは、プレチャージ信号を受信するように動作する第１の入力ノードと、ワード線活性化信号を受信するように動作する第２の入力ノードと、アドレス信号を受信するように動作する第３の入力ノードと、ワード線が活性化されるべきか、不活性化されるべきかを示す信号を提供するように動作する出力ノードと、該プレチャージ信号によって制御され、第１の電圧に接続された第１のノードを有し、かつ第２のノードを有する第１のスイッチと該活性化信号によって制御され、該アドレス信号を受信するように動作する第１のノードを有し、かつ第２のノードを有する第２のスイッチと、該第１のスイッチの第２のノードと、該第２のスイッチの第２のノードとの間に接続された第３のスイッチと、第２の電圧に接続された第１のノード、および該第１のスイッチの第２のノードに接続された第２のノードを有する第４のスイッチと、該第１のスイッチの第２のノードと該出力ノードとの間に接続された少なくとも１つの信号駆動素子と、該アドレス信号から導出された信号を受信するように接続され、かつ該第３のスイッチを制御する信号を出力する遅延素子と、該活性化およびアドレス信号、該遅延素子出力信号、ならびにイネーブル信号を受信するように接続された論理ゲートであって、該第４のスイッチを制御する信号を出力する、論理ゲートとを備え、それにより、上記目的を達成する。

前記第１の電圧と前記第２の電圧とは、同じであってもよい。

前記第１、前記第２、前記第３、および前記第４のスイッチの各々はトランジスタを備えていてもよい。

前記各トランジスタは、電界効果トランジスタであってもよい。

前記第１および前記第４のスイッチの各々は、ｐ型チャネル金属酸化物半導体電界効果トランジスタを備えていてもよい。

前記第２および前記第３のスイッチの各々は、ｎ型チャネル金属酸化物半導体電界効果トランジスタを備えていてもよい。

前記論理ゲートは、ＮＯＲゲートを含んでもよい。

前記少なくとも１つの信号駆動素子は、インバータを含んでもよい。

前記少なくとも１つの信号駆動素子は、前記第１のスイッチの第２のノードと前記出力ノードとの間に直列接続された奇数のインバータを含んでもよい。

本発明によるシステムは、プロセッサと、該プロセッサに接続されたメモリコントローラと、該メモリコントローラに接続されたメモリチップであって、メモリセルのアレイ、ワード線、アドレスデコーダ論理、およびラッチ回路を備え、該ラッチ回路は、活性化信号の第１の信号パルスを受信する工程に応答して、ワード線の活性化を指示する信号を出力し、かつ、不活性化イネーブル信号、および該活性化信号の次の信号パルスを受信する工程に応答して、該ワード線の不活性化を指示する信号を出力する、メモリチップとを備え、それにより、上記目的を達成する。

前記メモリチップは、ダイナミックランダムアクセスメモリを含んでもよい。

前記ラッチは、プリチャージ信号を受信するように動作する第１の入力ノードと、ワード線活性化信号を受信するように動作する第２の入力ノードと、アドレス信号を受信するように動作する第３の入力ノードと、ワード線が活性化されるべきか、不活性化されるべきかを示す信号を提供するように動作する出力ノードと、該プレチャージ信号によって制御され、第１の電圧に接続された第１のノードを有し、かつ第２のノードを有する第１のスイッチと、該活性化信号によって制御され、該アドレス信号を受信するように動作する第１のノードを有し、かつ第２のノードを有する第２のスイッチと、該第１のスイッチの第２のノードと、該第２のスイッチの第２のノードとの間に接続された第３のスイッチと、第２の電圧に接続された第１のノード、および該第１のスイッチの第２のノードに接続された第２のノードを有する第４のスイッチと、該第１のスイッチの第２のノードと該出力ノードとの間に接続された少なくとも１つの信号駆動素子と、該アドレス信号から導出された信号を受信するように接続され、前記第３のスイッチを制御する信号を出力する遅延素子と、該活性化およびアドレス信号、該遅延素子出力信号、およびイネーブル信号を受信するように接続された論理ゲートであって、該第４のスイッチを制御する信号を出力する、論理ゲートとを備えていてもよい。

本発明の集積回路メモリ装置は、第１の信号を受信する工程に応答して、すべてのワード線を不活性化する手段と、第２の信号、第３の信号のパルスを受信する工程に応答して、ワード線を活性化する手段と、該第２の信号、第４の信号、および該第３の信号の次のパルスを受信する工程に応答して、該ワード線のみを不活性化する手段であって、該次のパルスは、該パルスと同じ論理値を有する、手段とを備え、それにより、上記目的を達成する。

前記第２の信号、第４の信号、および前記第３の信号の第２の次のパルスを受信する工程に応答して、前記ワード線のみを再活性化する手段であって、該第２の次のパルスは、該次のパルスと同じ論理値を有する、手段をさらに備えていてもよい。

本発明により、選択されたＷＬを個別に、または選択可能な少ない数で不活性化し、ＶＷＬＮにおける電圧のゆらぎを、実質的に低減する回路および方法が提供される。すべての活性化されたＷＬは、依然として短い期間で不活性化され得るが、これらのＷＬがＶＷＬＮノード電圧に及ぼす累積効果は低減される。なぜなら、すべてのＷＬの不活性化は、もはや同時ではないからである。すなわち、同時に不活性化されるＷＬの数が制御され得る。

本発明の好適な実施形態において、各ＷＬは、それぞれのロウアドレスラッチ回路の出力によって活性化および不活性化される。ラッチ回路の入力は、すべてのＷＬによって共有されるＡＣＴＩＶＥ信号、および各ＷＬに固有のアドレスビットを含む。アドレスビットがアクティブである間にＡＣＴＩＶＥ信号をパルスすることによって、特定のＷＬ活性化状態（すなわち、アクティブまたはインアクティブ）に切換えられる。このことにより、選択されたＷＬを不活性化し、すべてのアクティブＷＬの同時の不活性化を有利にも回避することができる。

従って、本発明は、複数のＷＬが活性化された場合にＶＷＬＮノードにおける電圧のゆらぎを有利にも低減し、それにより、より多くのＷＬが並行してアクティブであることを可能にする。これは、特に、試験時間を低減する際に有用である。

本発明の回路および方法は、選択されたメモリワード線（ＷＬ）がグローバル不活性化信号を用いることなく不活性化されることを可能にする。従って、共通の不活性ノードにおいて電圧が望まないように上昇する原因となり得る、すべてのアクティブなＷＬの同時の不活性化が必要とされない。この所望でない電圧の上昇は、例えば、不活性ＷＬを不注意にも活性化することによってシステムに悪影響をおよぼし得る。本発明は、共通の不活性ノードにおける電圧のゆらぎを有利にも制限する。

本発明の上述および他の目的ならびに有利な点は、添付の図面と関連付けて以下の詳細な説明を検討することで明らかになる。添付の図面における同じ参照符号は、全体にわたって同じ部分を示す。

ＤＲＡＭは、その最も単純な形態では、電荷を保持するためのキャパシタ、およびキャパシタ内に保持された電荷にアクセスするためのスイッチとして機能するトランジスタをそれぞれ含むセルのアレイである。ＤＲＡＭアレイは、通常、カラムおよびロウで構成される。図１は、４つのＤＲＡＭセル１０２ａ、１０２ｂ、１０２ｃ、１０２ｄを示す（４つのセルは、例示の目的で示されるにすぎない）。セル１０４ａおよび１０４ｂの各ロウは、ワードと呼ばれる。ワードにおける各セルのトランジスタは、共有ＷＬ１０６ａまたは１０６ｂに接続される。ＷＬ１０６ａおよび１０６ｂは、トランジスタ１０８ａ、１０８ｂ、１０８ｃ、１０８ｄのオン／オフ状態を制御し、これは、情報がキャパシタ１１０ａ、１１０ｂ、１１０ｃ、１１０ｄからの読み出しまたは、これらの書き込みを可能にする。ＷＬが活性化され、接続されたトランジスタを駆動して導通させた（すなわち、トランジスタをオンにした）場合、読み出しまたは書き込みされるべき情報がビット線１１２ａ、１１２ｂを介して伝送される。

図２は、４つのＷＬを有するＤＲＡＭの代表的な活性化／不活性化アーキテクチャを示す。どのＷＬを活性化するかを特定する２ビットアドレス信号がアドレスデコーダ２０２に入力される。デコーダ２０２は、各ＷＬにつき１つの出力を有する。これは、どのＷＬがアドレスによって特定されるかを決定し、かつ対応する出力を活性化する。アドレスデコーダの出力は、その後、ロウアドレスラッチ２０４によって処理される。各ロウアドレスラッチは、３つの入力、すなわち、デコーダからのＡＤＤＲ信号、共有ＡＣＴＩＶＥ信号、および共有ＰＲＥ−ＣＨＡＲＧＥ信号を有する。各ロウアドレスラッチは、特定のＷＬに接続された１つの出力を有する。例えば、最上部のロウアドレスラッチは、出力信号Ｗ０を有し、これはＷＬ０に接続される。ＰＲＥ−ＣＨＡＲＧＥ信号は、ＤＲＡＭチップのセクションにおけるすべてのＷＬを、これらをＶＷＬＮノードに接続することによって不活性化する。ＡＣＴＩＶＥ信号は、ターゲットＷＬのみを活性化するために、アドレスデコーダの出力が整定された後にパルスされる。パルスの間、各ロウアドレスラッチは、その出力Ｗを活性化し、ＡＤＤＲ信号がアクティブである場合、ＷＬをＶＣＣＰノードに接続する。ＷＬが活性化された後、これは、通常、ＰＲＥ−ＣＨＡＲＧＥ信号をアサートすることによってのみ不活性化される。

図３は、典型的なロウアドレスラッチ３００を示す。ラッチ３００は、ｐ型トランジスタ３０２、ｎ型トランジスタ３０４および３０６、ならびにインバータ３０８、３１０、３１２および３１４を含む。ノード３０１は、ＶＣＣＰまたは別の電圧レベルに接続され得る。ＡＣＴＩＶＥがアクティブハイである（すなわち、論理値１信号によって活性化される）間、入力ＰＲＥ−ＣＨＡＲＧＥおよびＡＤＤＲ０は、アクティブロウである（すなわち、論理値０信号によって活性化される）。ＰＲＥ−ＣＨＡＲＧＥが論理値０に駆動された場合、これは、Ｗ０をローに駆動するトランジスタ３０２を活性化する。ＰＲＥ−ＣＨＡＲＧＥがローにアサートされた後、トランジスタ３０６が導通することに留意されたい。

ＡＣＴＩＶＥ信号が高パルスである場合、これは、トランジスタ３０４を導通させる。パルスの間、ＡＤＤＲ０がアクティブ（すなわちロー）である場合、これは、出力Ｗ０をハイに駆動し、対応するＷＬを活性化する。Ｗ０がハイである場合、トランジスタ３０６は、非導通であり（インバータ３１２からの入力はロー）、ＡＣＴＩＶＥ入力上の次のパルスは、Ｗ０出力に影響を及ぼさない。このＷＬを不活性化するために、ＰＲＥ−ＣＨＡＲＧＥ信号は、ローにアサートされ、これは、ＤＲＡＭチップの同じセクションにおけるすべての他のＷＬも同時に不活性化する。上述のように、これは、同時に不活性化されるＷＬの数に依存して、他のＷＬに不利な影響を及ぼし得る。

図４は、３つのＷＬをそれぞれ活性化および不活性化するために、図３の３つのロウアドレスラッチが用いられるタイミングチャート４００を示す。信号ＣＬＫは、システムクロック信号である。ＰＲＥ−ＣＨＡＲＧＥが信号遷移４０２においてローにパルスされ、すべての３つのＷＬは、不活性化される。信号ＡＣＴＩＶＥは、その後、信号遷移４０３〜４０５における信号ＡＤＤＲＥＳＳと連動して３回パルスされ、次にＷ０、Ｗ１およびＷ２を活性化する。最後に、信号ＰＲＥ−ＣＨＡＲＧＥが、信号遷移４０６において再びローにパルスされた場合、すべての３つのＷＬは、遷移４０８において同時に不活性化され、３つの関連したＷＬがＶＷＬＮノードに接続されるようにする。この同時の不活性化は、正の電荷の実質的な量をＶＷＬＮノードに流れ込ませ、所望でないが、ノードの電圧を上方にドリフトさせ得る。

本発明の例示的実施形態は、図５に示される。ロウアドレスラッチ回路５００は、ｐ型トランジスタ５０２および５１６、ｎ型トランジスタ５０４および５０６、インバータ５０８、５１０、５１２および５１４、遅延素子５１８、ならびに論理５２０を含む。ノード５０１は、ＶＣＣＰまたは別の電圧レベルに接続され得る。論理５２０は、信号ＤＥＡＣを介してトランジスタ５１６を制御し、好適には、ＮＯＲゲート５２２、ならびにインバータ５２４、５２６および５２８を含む。ＳＷＬＤ入力信号は、アクティブハイであり、ラッチ回路５００がそのＷＬを選択的に不活性化するようにイネーブルする。

回路５００は、その出力Ｗ０をラッチ回路３００と同じ態様で不活性化することによってＰＲＥ−ＣＨＡＲＧＥパルスに応答する。ＡＣＴＩＶＥ信号がハイにパルスされた場合、信号ＡＤＤＲ０はローである一方で、出力Ｗ０はハイにアサートされる。このアサート段階の間、ＤＥＡＣ信号はＡＣＴＩＶＥパルスが到着すると論理値１であるので、トランジスタ５１６は非導通である。ＡＣＴＩＶＥが再びハイにパルスされた場合、ＳＷＬＤはハイであり、ＡＤＤＲ０はローである一方で、論理５２０はＤＥＡＣ信号をローに出力し、トランジスタ５１６を導通させ、かつＷ０をデアサートする。従って、本発明によるロウアドレスラッチは、すべてのＷＬで共有されるＰＲＥ−ＣＨＡＲＧＥ信号を用いることなく、特定のＷＬが不活性化されることを可能にする。遅延素子５０８は、出力信号ＯＰＥＮがハイになる前にＡＣＴＩＶＥパルスが通過し、トランジスタ５０６を導通させる（信号ＯＰＥＮがＮＯＲゲート５２２にも供給される）ことを保証する。ＰＲＥ−ＣＨＡＲＧＥ信号の次のパルスがラッチ回路５００をリセットするまで、ＳＷＬＤがハイであり、かつＡＤＤＲ０がローである間、ＡＣＴＩＶＥがハイでパルスされる毎に、Ｗ０の値は切り換わる（すなわち、論理値１および論理値０の間で交互に）ことに留意されたい。

図６は、本発明によるラッチ回路５００に印加される場合の信号のタイミングチャート６００を示す。ラッチ回路３００と同様に、信号ＰＲＥ−ＣＨＡＲＧＥの遷移６０２は、すべてのＷＬを不活性化する。この不活性化に続いて、ＡＣＴＩＶＥ信号が遷移６０３〜６０５において３回パルスされ、３つのすべてのＷＬを活性化する。しかしながら、有利にも、ＷＬの各々は、ＰＲＥ−ＣＨＡＲＧＥ信号をアサートすることなく不活性化され得、各ＷＬの不活性化は、他のＷＬの不活性化と同時である必要はない。むしろ、遷移６０６ａ、６０７ａ、および６０８ａに示されるＡＣＴＩＶＥ信号の３つの連続的パルスは、次に３つのＷＬを不活性化する（遷移６０６ｂ、６０７ｂおよび６０８ｂに示される）。この非同時的不活性化は、タイミングチャート４００の遷移４０８におけるすべてのＷＬが同時に不活性化されることによって引き起こされるよりも小さい過渡スパイクを、ＶＷＬＮノードにおいてもたらす。

回路５００およびタイミングチャート６００の両方は、例示にすぎないことに留意されたい。ＰＲＥ−ＣＨＡＲＧＥ信号に依存せずにＷ０出力を切換える他のラッチ回路が用いられ得る。例えば、ｐ型チャネル電界効果トランジスタ５１６は、インバータ５２８が除去された場合、ｎ型チャネル電界効果トランジスタと置換され得る。同様に、ＰＲＥ−ＣＨＡＲＧＥ信号がアクティブハイであった場合、トランジスタ５０２は、ｎ型チャネル電界効果トランジスタと置換され得る。別の可能性は、インバータ５１４の電圧範囲を適切に設定することによって、出力Ｗ０を、ＶＷＬＮとＶＣＣＰとの間ではなく、グランドとＶＣＣＰとの間で振動させることである。

さらに、各ＷＬを制御するロウアドレスラッチの数は、示されるものとは異なり得る。例えば、図７は、ＷＬが２つのロウアドレスラッチによって制御された場合の活性化／不活性化アーキテクチャを示す。アーキテクチャ７００は、アドレスプレデコーダ７０２、ロウアドレスラッチ５００、ロウアドレスラッチ３００、および論理ＡＮＤゲート７０６を含む。この例において、４ビットアドレスの復号は、２つの段で行われる。第１の段において、アドレスの２つの最上位ビットＡＤＤＲＥＳＳ＿ＭＳＢ、および２つの最下位ビットＡＤＤＲＥＳＳ＿ＬＳＢが別々に復号される。各アドレスプレデコーダ７０２は、１つのＡＤＤＲ信号をローで出力し、それ以外のＡＤＤＲ信号をハイで出力する。これらの出力は、その後、本発明によるロウアドレスラッチ５００または３００によって処理される。復号の最終段において、各ＷＬは、ＡＮＤゲート７０６によって、２つのロウアドレスラッチの出力に接続される（アドレスプレデコーダ７０２毎に１つのラッチ出力。これらの２つのラッチ出力は、特定のＷＬアドレスに対応するＡＤＤＲＥＳＳ＿ＭＳＢおよびＡＤＤＲＥＳＳ＿ＬＳＢ値の組み合わせを表す。従って、所与のＷＬは、両方の対応するラッチ出力がハイである場合にのみ活性化され得る。図７において、任意の所与のロウアドレスラッチ５００が複数のＷＬに接続されることに留意されたい。従って、図２のアーキテクチャと対照的に、図７に示されたアーキテクチャは、単一のＡＣＴＩＶＥパルスで複数のＷＬを活性化または不活性化することを可能にする。例えば、信号Ｗ０〜Ｗ３に接続された４つのＷＬが活性化されたと仮定されたい。ラッチ出力ＲＡ０が、次にローに駆動された場合、これらの４つのＷＬは、すべて、同時に不活性化される。ロウアドレスラッチの数は、代わりとして他の考慮すべき事項にも依存し得る。

タイミングチャート６００は、さらに、必要とされる特定の用途に依存して変化し得る。例えば、回路５００は、ＷＬ０およびＷＬ１のみを不活性化するために用いられ得、ＰＲＥ−ＣＨＡＲＧＥ信号は、ＷＬ２を不活性化するためにパルスされ得る。例えば、実行されるべきタスクおよびハードウェアの制約に依存して、他の動作シーケンスが可能となる。

図８は、本発明を組み込むシステムを示す。システム８００は、複数のＤＲＡＭチップ８０１、プロセッサ８８０、メモリコントローラ８８２、入力デバイス８８４、出力デバイス８８６、および選択的格納デバイス８８８を含む。ＤＲＡＭチップ８０１の各々は、１つ以上のラッチ回路５００を含む。データおよび制御信号は、バス８８１を介してプロセッサ８８０とメモリコントローラ８８２との間に伝送される。同様に、データおよび制御信号は、バス８８３を介してメモリコントローラ８８２とＤＲＡＭチップ８０１との間に伝送される。入力デバイス８８４は、例えば、キーボード、マウス、タッチパッドディスプレイスクリーン、または、ユーザがシステム８００に情報を入力することを可能にする任意の他の適切なデバイスを含み得る。出力デバイス８８６は、例えば、ビデオディスプレイユニット、プリンタ、または、ユーザに出力データを提供することができる任意の他の適切なデバイスを含み得る。入力デバイス８８４および出力デバイス８８６は、代わりとして単一の入力／出力デバイスであり得ることに留意されたい。格納デバイス８８８は、例えば、１つ以上のディスクまたはテープドライブを含み得る。

本発明は、ＤＲＡＭチップに限定されず、特定の信号線の同時の活性化または不活性化が好ましくない回路、または回路の群を有する他の集積回路チップに適用可能であることに留意されたい。

従って、個別に、または選択可能な少ない数で複数のＷＬを不活性化する回路および方法が提供され、それにより、同時に不活性化されるＷＬの総数が低減されることがわかる。

以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。

図１は、典型的なＤＲＡＭセルの回路図である。図２は、代表的なＷＬ活性化／不活性化アーキテクチャのブロック図である。図３は、典型的なロウアドレスラッチの回路図である。図４は、図３のロウアドレスラッチの入力および出力信号のタイムチャートである。図５は、本発明によるロウアドレスラッチの例示的実施形態の回路図である。図６は、本発明による図５のロウアドレスラッチの入力および出力信号のタイミングチャートである。図７は、本発明を組み込む代替的ＷＬ活性化／不活性化アーキテクチャのブロック図である。図８は、本発明を組み込むシステムのブロック図である。

符号の説明

５００ラッチ回路
６００本発明による信号のタイミングチャート
７００活性化／不活性化アーキテクチャ
８００本発明を組み込むシステム

Claims

メモリ回路におけるワード線を不活性化する方法であって、
複数のワード線を１回につき１つか、全部の中の２つ以上を同時にか、これらの組み合わせか、または全部を同時に活性化する工程であって、すべての該ワード線は、並行してアクティブである、工程と、
該ワード線の１つを不活性化する工程であって、それ以外の該ワード線はアクティブな状態である、工程と
を包含する、方法。
前記不活性化する工程の前に、前記ワード線の前記１つがイネーブルされる工程をさらに包含する、請求項１に記載の方法。
前記不活性化する工程は、信号パルスを受信する工程に応答して、前記ワード線の１つを不活性化する工程を包含し、前記それ以外のワード線はアクティブの状態であり、該信号の他のパルスは、該ワード線を活性化するために用いられる、請求項１に記載の方法。
メモリ回路におけるワード線を不活性化する方法であって、
信号の第１のパルスを受信する工程と、
該第１のパルスを受信する工程に応答して、ワード線を活性化する工程と、
該信号の次のパルスを受信する工程であって、該次のパルスは該第１のパルスと同じ論理値を有する、工程と、
該次のパルスを受信する工程に応答して、該ワード線を不活性化する工程と
を包含する、方法。
前記信号のパルスを生成して、イネーブルされたワード線を活性化する工程をさらに包含する、請求項４に記載の方法。
前記第１のパルスを受信する工程の前に、前記ワード線の活性化をイネーブルする工程をさらに包含する、請求項４に記載の方法。
前記次のパルスを受信する工程の前に、前記ワード線の不活性化をイネーブルする工程をさらに包含する、請求項４に記載の方法。
前記不活性化する工程の後に、
前記信号の第２の次のパルスを受信する工程と、
該第２の次のパルスを受信する工程に応答して、前記ワード線を活性化する工程と
をさらに包含する、請求項４に記載の方法。
第２の信号を受信する工程と、
該第２の信号を受信する工程に応答して、活性化されたすべてのワード線を不活性化する工程と
をさらに包含する、請求項４に記載の方法。
メモリ回路におけるワード線を不活性化する方法であって、
第１の信号を受信する工程に応答して、該メモリにおけるすべてのワード線を不活性化する工程と、
第２の信号、および第３の信号のパルスを受信する工程に応答して、ワード線を活性化する工程と、
該第２の信号、第４の信号、および該第３の信号の次のパルスを受信する工程に応答して、該ワード線のみを不活性化する工程であって、該パルスと該次のパルスとは同じ論理値を有する、工程と
を包含する、方法。
前記第２の信号、第４の信号、および前記第３の信号の第２の次のパルスを受信する工程に応答して、該ワード線のみを再活性化する工程をさらに包含する、請求項１０に記載の方法。
前記第１の信号は、プレチャージ信号である、請求項１０に記載の方法。
前記第２の信号は、アドレス信号である、請求項１０に記載の方法。
前記第３の信号は、活性化ワード線信号である、請求項１０に記載の方法。
前記第４の信号は、不活性化イネーブル信号である、請求項１０に記載の方法。
メモリ回路における全部よりも少ない活性化メモリワード線を不活性化する方法であって、
少なくとも１つの信号のパルスを受信する工程と、
該少なくとも１つのパルスを受信する工程に応答して、複数のワード線を活性化する工程と、
不活性化されるべき該ワード線の全部よりも少ない２つ以上を選択する工程と、
該信号の次のパルスを受信する工程と、
該次のパルスを受信する工程に応答して、該ワード線の全部よりも少ない２つ以上を不活性化する工程と
を包含する、方法。
メモリ回路における複数の活性化ワード線の中の単一のメモリワード線を不活性化する方法であって、
複数のアドレス信号を受信する工程と、
少なくとも１つの活性化信号パルスを受信する工程と、
該少なくとも１つの活性化信号パルスを受信する工程に応答して、該複数のアドレス信号にそれぞれ対応する複数のワード線を活性化する工程と、
該活性化する工程の後に、該複数のアドレス信号の１つを受信する工程と、
該１つのアドレス信号に対応する不活性化イネーブル信号を受信する工程と、
該活性化の後に、次の活性化信号を受信する工程と、
該次の活性化信号パルスを受信する工程に応答して、該１つのアドレス信号に対応する該ワード線のみを不活性化する工程と
を包含する、方法。
メモリ回路における複数の活性化ワード線の中の単一のメモリワード線を不活性化する方法であって、
連続的系列の信号パルスを生成する工程であって、該各パルスは、ワード線を活性化するように動作し、かつ同じ論理値を有する、工程と、
該信号パルスに応答して、複数のワード線を、同時にか、逐次的にか、またはそれらの組み合わせで活性化する工程と、
該活性化ワード線の１つを選択する工程と、
該信号パルスの１つに応答して、該１つの選択されたワード線のみを不活性化する工程と
を包含する、方法。
プレチャージ信号を受信するように動作する第１の入力ノードと、
ワード線活性化信号を受信するように動作する第２の入力ノードと、
アドレス信号を受信するように動作する第３の入力ノードと、
ワード線が活性化されるべきか、不活性化されるべきかを示す信号を提供するように動作する出力ノードと、
該プレチャージ信号によって制御され、第１の電圧に接続された第１のノードを有し、かつ第２のノードを有する第１のスイッチと
該活性化信号によって制御され、該アドレス信号を受信するように動作する第１のノードを有し、かつ第２のノードを有する第２のスイッチと、
該第１のスイッチの第２のノードと、該第２のスイッチの第２のノードとの間に接続された第３のスイッチと、
第２の電圧に接続された第１のノード、および該第１のスイッチの第２のノードに接続された第２のノードを有する第４のスイッチと、
該第１のスイッチの第２のノードと該出力ノードとの間に接続された少なくとも１つの信号駆動素子と、
該アドレス信号から導出された信号を受信するように接続され、かつ該第３のスイッチを制御する信号を出力する遅延素子と、
該活性化およびアドレス信号、該遅延素子出力信号、ならびにイネーブル信号を受信するように接続された論理ゲートであって、該第４のスイッチを制御する信号を出力する、論理ゲートと
を備える、メモリ回路。
前記第１の電圧と前記第２の電圧とは、同じである、請求項１９に記載の回路。
前記第１、前記第２、前記第３、および前記第４のスイッチの各々はトランジスタを備える、請求項１９に記載の回路。
前記各トランジスタは、電界効果トランジスタである、請求項１９に記載の回路。
前記第１および前記第４のスイッチの各々は、ｐ型チャネル金属酸化物半導体電界効果トランジスタを備える、請求項１９に記載の回路。
前記第２および前記第３のスイッチの各々は、ｎ型チャネル金属酸化物半導体電界効果トランジスタを備える、請求項１９に記載の回路。
前記論理ゲートは、ＮＯＲゲートを含む、請求項１９に記載の回路。
前記少なくとも１つの信号駆動素子は、インバータを含む、請求項１９に記載の回路。
前記少なくとも１つの信号駆動素子は、前記第１のスイッチの第２のノードと前記出力ノードとの間に直列接続された奇数のインバータを含む、請求項１９に記載の回路。
プロセッサと、
該プロセッサに接続されたメモリコントローラと、
該メモリコントローラに接続されたメモリチップであって、メモリセルのアレイ、ワード線、アドレスデコーダ論理、およびラッチ回路を備え、該ラッチ回路は、活性化信号の第１の信号パルスを受信する工程に応答して、ワード線の活性化を指示する信号を出力し、かつ、不活性化イネーブル信号、および該活性化信号の次の信号パルスを受信する工程に応答して、該ワード線の不活性化を指示する信号を出力する、メモリチップと
を備えるシステム。
前記メモリチップは、ダイナミックランダムアクセスメモリを含む、請求項２８に記載のシステム。
前記ラッチは、
プリチャージ信号を受信するように動作する第１の入力ノードと、
ワード線活性化信号を受信するように動作する第２の入力ノードと、
アドレス信号を受信するように動作する第３の入力ノードと、
ワード線が活性化されるべきか、不活性化されるべきかを示す信号を提供するように動作する出力ノードと、
該プレチャージ信号によって制御され、第１の電圧に接続された第１のノードを有し、かつ第２のノードを有する第１のスイッチと、
該活性化信号によって制御され、該アドレス信号を受信するように動作する第１のノードを有し、かつ第２のノードを有する第２のスイッチと、
該第１のスイッチの第２のノードと、該第２のスイッチの第２のノードとの間に接続された第３のスイッチと、
第２の電圧に接続された第１のノード、および該第１のスイッチの第２のノードに接続された第２のノードを有する第４のスイッチと、
該第１のスイッチの第２のノードと該出力ノードとの間に接続された少なくとも１つの信号駆動素子と、
該アドレス信号から導出された信号を受信するように接続され、前記第３のスイッチを制御する信号を出力する遅延素子と、
該活性化およびアドレス信号、該遅延素子出力信号、およびイネーブル信号を受信するように接続された論理ゲートであって、該第４のスイッチを制御する信号を出力する、論理ゲートと
を備える、請求項２８に記載のシステム。
前記第１の電圧と前記第２の電圧とは、同じである、請求項３０に記載のシステム。
第１の信号を受信する工程に応答して、すべてのワード線を不活性化する手段と、
第２の信号、第３の信号のパルスを受信する工程に応答して、ワード線を活性化する手段と、
該第２の信号、第４の信号、および該第３の信号の次のパルスを受信する工程に応答して、該ワード線のみを不活性化する手段であって、該次のパルスは、該パルスと同じ論理値を有する、手段と
を備える、集積回路メモリ装置。
前記第２の信号、第４の信号、および前記第３の信号の第２の次のパルスを受信する工程に応答して、前記ワード線のみを再活性化する手段であって、該第２の次のパルスは、該次のパルスと同じ論理値を有する、手段をさらに備える、請求項３２に記載の装置。