JP3478749B2 - 連想メモリ（ｃａｍ）のワードマッチラインのプリチャージ回路および方法 - Google Patents
連想メモリ（ｃａｍ）のワードマッチラインのプリチャージ回路および方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体回路による連想
メモリー（ＣＡＭ）のワードマッチライン（マッチライ
ンとも言う）のプリチャージ回路および方法、さらにそ
のプリチャージ回路を含むＣＡＭワード回路に関する。
メモリー（ＣＡＭ）のワードマッチライン（マッチライ
ンとも言う）のプリチャージ回路および方法、さらにそ
のプリチャージ回路を含むＣＡＭワード回路に関する。
【０００２】
【従来の技術】ＣＡＭは検索データと一致している記憶
データを検索し、一致しているデータを記憶している場
所を示すアドレス等の、一致データと関連付けられた情
報を読み出すことができるメモリである。半導体技術の
進歩と共に、ＣＡＭもより高速に動作し、かつ低消費電
力なものが求められている。
データを検索し、一致しているデータを記憶している場
所を示すアドレス等の、一致データと関連付けられた情
報を読み出すことができるメモリである。半導体技術の
進歩と共に、ＣＡＭもより高速に動作し、かつ低消費電
力なものが求められている。
【０００３】ＣＡＭの各ワード（アドレスで指定される
複数ビットからなる記憶場所）には、そのワードが検索
（サーチ）対象として有効であるかどうかを示すビット
を付随させることが多い。このビットは”バリッドビッ
ト”と呼ばれ、通常ＣＡＭ内に設けられる”バリッドセ
ル”と呼ばれるメモリセルに記憶される。
複数ビットからなる記憶場所）には、そのワードが検索
（サーチ）対象として有効であるかどうかを示すビット
を付随させることが多い。このビットは”バリッドビッ
ト”と呼ばれ、通常ＣＡＭ内に設けられる”バリッドセ
ル”と呼ばれるメモリセルに記憶される。
【０００４】通常、あるワードに有効なデータを書き込
んだ時にそのワードに付随するバリッドビットを”真”
値にセットするように制御する。言い換えれば、バリッ
ドセルにバリッドビットの”真”値（例えばビット”
１”）を記憶する。また、”偽”値へのリセットは、全
てのワードのバリッドビットを一度にリセットするか、
あるいはワードごとにバリッドビットをリセットするこ
とによりおこなう。言い換えれば、バリッドセル内のバ
リッドビットを”偽”値（例えばビット”０”）にす
る。
んだ時にそのワードに付随するバリッドビットを”真”
値にセットするように制御する。言い換えれば、バリッ
ドセルにバリッドビットの”真”値（例えばビット”
１”）を記憶する。また、”偽”値へのリセットは、全
てのワードのバリッドビットを一度にリセットするか、
あるいはワードごとにバリッドビットをリセットするこ
とによりおこなう。言い換えれば、バリッドセル内のバ
リッドビットを”偽”値（例えばビット”０”）にす
る。
【０００５】図１は従来のバリッドセルを有するＣＡＭ
のワード構成を示す図である。図１のＣＡＭにおいて
は、サーチ動作に際して、ワードの一致不一致を示すワ
ードマッチライン１の信号とバリッドセル２に保持され
ているバリッドビットの出力をＮＡＮＤゲート３に入力
し、それらの論理積（ＡＮＤ）をとっている。
のワード構成を示す図である。図１のＣＡＭにおいて
は、サーチ動作に際して、ワードの一致不一致を示すワ
ードマッチライン１の信号とバリッドセル２に保持され
ているバリッドビットの出力をＮＡＮＤゲート３に入力
し、それらの論理積（ＡＮＤ）をとっている。
【０００６】図２は他の従来のバリッドセルを有するＣ
ＡＭのワード構成を示す図である。図２のＣＡＭは、バ
リッドセル２をワード内の他のＣＡＭセルと同様にワー
ドマッチラインに並列に接続した構成を有している。こ
の場合、バリッドビットの”真”値をワード内の他のビ
ットの”一致”に対応させ、バリッドビットの”偽”値
をワード内の他のビットの”不一致”に対応させる。
ＡＭのワード構成を示す図である。図２のＣＡＭは、バ
リッドセル２をワード内の他のＣＡＭセルと同様にワー
ドマッチラインに並列に接続した構成を有している。こ
の場合、バリッドビットの”真”値をワード内の他のビ
ットの”一致”に対応させ、バリッドビットの”偽”値
をワード内の他のビットの”不一致”に対応させる。
【０００７】図１および図２の従来の方法によれば、有
効なワードの中から入力データと一致するワードを探す
というサーチ動作の機能的な目的を達成することができ
る。しかしながら、無効なワードについてもサーチ動作
が行われ、マッチラインが充放電されるので、電力が無
駄に消費されるという欠点がある。マッチラインはアド
レスの数だけあり、例えばワード幅が６４ビット等と広
い場合には寄生容量も大きくなるので、無効ワードが多
くなる程、電力消費が大きくかつ無駄な熱を発生するこ
とになる。
効なワードの中から入力データと一致するワードを探す
というサーチ動作の機能的な目的を達成することができ
る。しかしながら、無効なワードについてもサーチ動作
が行われ、マッチラインが充放電されるので、電力が無
駄に消費されるという欠点がある。マッチラインはアド
レスの数だけあり、例えばワード幅が６４ビット等と広
い場合には寄生容量も大きくなるので、無効ワードが多
くなる程、電力消費が大きくかつ無駄な熱を発生するこ
とになる。
【０００８】
【発明が解決しようとする課題】本発明は上記した従来
技術の問題点を解消するためになされたものであり、そ
の目的は、ＣＡＭの性能に影響を及ぼすこと無く、ＣＡ
Ｍのサーチ動作における平均的消費電力の低減を図るこ
とである。
技術の問題点を解消するためになされたものであり、そ
の目的は、ＣＡＭの性能に影響を及ぼすこと無く、ＣＡ
Ｍのサーチ動作における平均的消費電力の低減を図るこ
とである。
【０００９】さらに、本発明の目的は、バリッドビット
を用いてＣＡＭのワードマッチラインのプリチャージ制
御をおこなう回路および方法を提供することである。
を用いてＣＡＭのワードマッチラインのプリチャージ制
御をおこなう回路および方法を提供することである。
【００１０】
【課題を解決するための手段】本発明によれば、バリッ
ドセルを有する連想メモリ（ＣＡＭ）のワードマッチラ
インのプリチャージ回路であって、バリッドセルに記憶
されたバリッドビットに応じて、ワードマッチラインの
プリチャージを制御することを特徴とする、プリチャー
ジ回路が提供される。
ドセルを有する連想メモリ（ＣＡＭ）のワードマッチラ
インのプリチャージ回路であって、バリッドセルに記憶
されたバリッドビットに応じて、ワードマッチラインの
プリチャージを制御することを特徴とする、プリチャー
ジ回路が提供される。
【００１１】本発明によれば、バリッドセルを有する連
想メモリ（ＣＡＭ）ワード回路であって、ワードマッチ
ラインと、ワードマッチラインに並列接続された複数の
連想メモリ（ＣＡＭ）セルと、ワードマッチラインとバ
リッドセルに接続されたワードマッチラインのプリチャ
ージ回路であって、バリッドセルに記憶されたバリッド
ビットに応じて、ワードマッチラインのプリチャージを
制御することを特徴とするプリチャージ回路と、を含む
ＣＡＭワード回路が提供される。
想メモリ（ＣＡＭ）ワード回路であって、ワードマッチ
ラインと、ワードマッチラインに並列接続された複数の
連想メモリ（ＣＡＭ）セルと、ワードマッチラインとバ
リッドセルに接続されたワードマッチラインのプリチャ
ージ回路であって、バリッドセルに記憶されたバリッド
ビットに応じて、ワードマッチラインのプリチャージを
制御することを特徴とするプリチャージ回路と、を含む
ＣＡＭワード回路が提供される。
【００１２】本発明によれば、バリッドセルを有する連
想メモリ（ＣＡＭ）のワードマッチラインのプリチャー
ジ方法であって、バリッドセルにバリッドビットを記憶
するステップと、バリッドセルに記憶されたバリッドビ
ットに応じて、ワードマッチラインのプリチャージをお
こなうステップと、を含むワードマッチラインのプリチ
ャージ方法が提供される。
想メモリ（ＣＡＭ）のワードマッチラインのプリチャー
ジ方法であって、バリッドセルにバリッドビットを記憶
するステップと、バリッドセルに記憶されたバリッドビ
ットに応じて、ワードマッチラインのプリチャージをお
こなうステップと、を含むワードマッチラインのプリチ
ャージ方法が提供される。
【００１３】
【発明の実施の形態】図３は本発明のＣＡＭワード回路
内のワードマッチラインのプリチャージ回路の一実施例
を示した図である。なお、図３のプリチャージ回路は、
ＣＡＭワード回路のセル構成が、図１のバリッドセルが
ＣＡＭセルとは独立して設けられた構成、あるいは図２
のバリッドセルがＣＡＭセルと並列にワードマッチライ
ンに接続された構成のいずれの構成であっても適用可能
である。また、図３においては、ワードが入力データと
一致した時にマッチラインは”Ｈ”レベルにとどまり、
一致しなかった時にマッチラインは”Ｌ”に放電される
ような一般的なＣＡＭワードの構成法を仮定している。
内のワードマッチラインのプリチャージ回路の一実施例
を示した図である。なお、図３のプリチャージ回路は、
ＣＡＭワード回路のセル構成が、図１のバリッドセルが
ＣＡＭセルとは独立して設けられた構成、あるいは図２
のバリッドセルがＣＡＭセルと並列にワードマッチライ
ンに接続された構成のいずれの構成であっても適用可能
である。また、図３においては、ワードが入力データと
一致した時にマッチラインは”Ｈ”レベルにとどまり、
一致しなかった時にマッチラインは”Ｌ”に放電される
ような一般的なＣＡＭワードの構成法を仮定している。
【００１４】図３の本発明のプリチャージ回路は、ワー
ドマッチライン１０とプリチャージ用の第１電源ＶＤ１
とに接続されたＰ型ＦＥＴからなる第１スイッチ１１
と、破線で囲まれた第１スイッチをオン／オフする制御
回路２１と、ワードマッチライン１０と第２電源ＶＤ２
（通常グランド）に接続されたＮ型ＦＥＴからなる第２
スイッチ１３から構成される。制御回路２１は、Ｐ型Ｆ
ＥＴ１２、トランスファーゲート１４、およびインバー
タ１５から構成される。さらに、図３のプリチャージ回
路では、ワードマッチライン１０の出力は２つのインバ
ー１６を介してマッチ信号（ＭＡＴＣＨ）として出力さ
れる構成となっている。
ドマッチライン１０とプリチャージ用の第１電源ＶＤ１
とに接続されたＰ型ＦＥＴからなる第１スイッチ１１
と、破線で囲まれた第１スイッチをオン／オフする制御
回路２１と、ワードマッチライン１０と第２電源ＶＤ２
（通常グランド）に接続されたＮ型ＦＥＴからなる第２
スイッチ１３から構成される。制御回路２１は、Ｐ型Ｆ
ＥＴ１２、トランスファーゲート１４、およびインバー
タ１５から構成される。さらに、図３のプリチャージ回
路では、ワードマッチライン１０の出力は２つのインバ
ー１６を介してマッチ信号（ＭＡＴＣＨ）として出力さ
れる構成となっている。
【００１５】図３の本発明のプリチャージ回路の特徴
は、バリッドビット（ＶＡＬＩＤＢＩＴ）が”真”値を
示している場合に、マッチラインプリチャージ信号（Ｗ
ＭＮＰＣＮ）がそのワードのプリチャージ回路に対して
有効に働くようにしたことである。また、バリッドビッ
ト（ＶＡＬＩＤＢＩＴ）が”偽”値を示している場合
に、そのワードのマッチライン１０とプリチャージ源
（ＶＤ１）との間が遮断されマッチライン１０がプリチ
ャージされないようにしたことである。
は、バリッドビット（ＶＡＬＩＤＢＩＴ）が”真”値を
示している場合に、マッチラインプリチャージ信号（Ｗ
ＭＮＰＣＮ）がそのワードのプリチャージ回路に対して
有効に働くようにしたことである。また、バリッドビッ
ト（ＶＡＬＩＤＢＩＴ）が”偽”値を示している場合
に、そのワードのマッチライン１０とプリチャージ源
（ＶＤ１）との間が遮断されマッチライン１０がプリチ
ャージされないようにしたことである。
【００１６】さらに、図３の本発明のプリチャージ回路
の特徴としては、バリッドビット（ＶＡＬＩＤＢＩＴ）
が”偽”値を示している場合に、そのワードの他のビッ
トの一致不一致にかかわらずそのワードのマッチライン
１０は”不一致”状態になるようにしたことである。ま
た、バリッドビット（ＶＡＬＩＤＢＩＴ）が”真”値を
示している場合に、そのワードの一致不一致の判定にバ
リッドビット（ＶＡＬＩＤＢＩＴ）が関与しないよう
に、マッチライン１０が制御されるようにしたことであ
る。
の特徴としては、バリッドビット（ＶＡＬＩＤＢＩＴ）
が”偽”値を示している場合に、そのワードの他のビッ
トの一致不一致にかかわらずそのワードのマッチライン
１０は”不一致”状態になるようにしたことである。ま
た、バリッドビット（ＶＡＬＩＤＢＩＴ）が”真”値を
示している場合に、そのワードの一致不一致の判定にバ
リッドビット（ＶＡＬＩＤＢＩＴ）が関与しないよう
に、マッチライン１０が制御されるようにしたことであ
る。
【００１７】基本的な論理ゲートであるＮＡＮＤやイン
バーターを用いても、上記の論理機能は実現できる。図
３の回路は、マッチラインのプリチャージをバリッドビ
ットで制御してもマッチラインのプリチャージ解除やプ
リチャージ開始の遅れがほとんどない（実際には無視で
きる）回路であって、事実上サーチ動作の速さに対する
影響は無い。
バーターを用いても、上記の論理機能は実現できる。図
３の回路は、マッチラインのプリチャージをバリッドビ
ットで制御してもマッチラインのプリチャージ解除やプ
リチャージ開始の遅れがほとんどない（実際には無視で
きる）回路であって、事実上サーチ動作の速さに対する
影響は無い。
【００１８】次に、図３の本発明のプリチャージ回路の
動作について説明する。Ｐ型ＦＥＴからなる第１スイッ
チ１１がオンになるとワードマッチライン１０が充電さ
れる。バリッドビット（ＶＡＬＩＤＢＩＴ）が”真”で
ある場合（ここでは”Ｈ”）、トランスファーゲート１
４は導通状態になる。同時に、Ｐ型ＦＥＴ１２はオフ
し、Ｎ型ＦＥＴ１３もオフとなり、マッチライン１０は
プリチャージ信号（ＷＭＬＰＣＮ）とマッチラインにつ
ながっているセルによって制御される。プリチャージ期
間に、マッチラインプリチャージ信号（ＷＭＬＰＣＮ）
は”Ｌ”となり、また各セルはマッチラインを一切駆動
しないため、マッチライン１０はＰ型ＦＥＴ１１に介し
て充電される。
動作について説明する。Ｐ型ＦＥＴからなる第１スイッ
チ１１がオンになるとワードマッチライン１０が充電さ
れる。バリッドビット（ＶＡＬＩＤＢＩＴ）が”真”で
ある場合（ここでは”Ｈ”）、トランスファーゲート１
４は導通状態になる。同時に、Ｐ型ＦＥＴ１２はオフ
し、Ｎ型ＦＥＴ１３もオフとなり、マッチライン１０は
プリチャージ信号（ＷＭＬＰＣＮ）とマッチラインにつ
ながっているセルによって制御される。プリチャージ期
間に、マッチラインプリチャージ信号（ＷＭＬＰＣＮ）
は”Ｌ”となり、また各セルはマッチラインを一切駆動
しないため、マッチライン１０はＰ型ＦＥＴ１１に介し
て充電される。
【００１９】サーチ動作にはいると、プリチャージ信号
（ＷＭＬＰＣＮ）は”Ｈ”となってＰ型ＦＥＴ１１はオ
フとなり、入力データと一致しないビットのセルはマッ
チラインを”Ｌ”に駆動する。したがってワード中に１
ビットでも一致しないセルがあるとマッチライン１０
は”Ｌ”になる。入力データと一致したビットのセルは
マッチライン１０を駆動しない。したがって全ビットが
一致したワードのマッチラインはプリチャージ状態であ
る”Ｈ”にとどまる。
（ＷＭＬＰＣＮ）は”Ｈ”となってＰ型ＦＥＴ１１はオ
フとなり、入力データと一致しないビットのセルはマッ
チラインを”Ｌ”に駆動する。したがってワード中に１
ビットでも一致しないセルがあるとマッチライン１０
は”Ｌ”になる。入力データと一致したビットのセルは
マッチライン１０を駆動しない。したがって全ビットが
一致したワードのマッチラインはプリチャージ状態であ
る”Ｈ”にとどまる。
【００２０】バリッドビット（ＶＡＬＩＤＢＩＴ）が”
偽”である場合（ここでは”Ｌ”）、トランスファーゲ
ート１４は非導通状態となり、Ｐ型ＦＥＴ１２はオンす
る。この時、ノード（ＷＭＬＰＣＮＧ）は”Ｈ”となる
ので、Ｐ型ＦＥＴ１１はオフする。また、ノード（ＶＡ
ＬＩＤＮ）が”Ｈ”であるので、Ｎ型ＦＥＴ１３はオン
となり、マッチライン１０は”Ｌ”に固定され”不一
致”を示す。ワードは”一致”となることはないので、
検索対象から外される。 そして、バリッドビット（Ｖ
ＡＬＩＤＢＩＴ）が”偽”である限り、マッチライン１
０は”Ｌ”に固定されており、かつ電源線との経路が遮
断されているので、マッチライン１０での電力消費はな
い。
偽”である場合（ここでは”Ｌ”）、トランスファーゲ
ート１４は非導通状態となり、Ｐ型ＦＥＴ１２はオンす
る。この時、ノード（ＷＭＬＰＣＮＧ）は”Ｈ”となる
ので、Ｐ型ＦＥＴ１１はオフする。また、ノード（ＶＡ
ＬＩＤＮ）が”Ｈ”であるので、Ｎ型ＦＥＴ１３はオン
となり、マッチライン１０は”Ｌ”に固定され”不一
致”を示す。ワードは”一致”となることはないので、
検索対象から外される。 そして、バリッドビット（Ｖ
ＡＬＩＤＢＩＴ）が”偽”である限り、マッチライン１
０は”Ｌ”に固定されており、かつ電源線との経路が遮
断されているので、マッチライン１０での電力消費はな
い。
【００２１】図４は本発明の他のＣＡＭワード回路内の
ワードマッチラインのプリチャージ回路の一実施例を示
した図である。なお、図４のプリチャージ回路は、ＣＡ
Ｍワード回路のセル構成が、図１のバリッドセルがＣＡ
Ｍセルとは独立して設けられた構成、あるいは図２のバ
リッドセルがＣＡＭセルと並列にワードマッチラインに
接続された構成のいずれの構成であっても適用可能であ
る。また、図４においては、ワードが入力データと一致
した時にマッチラインは”Ｈ”レベルにとどまり、一致
しなかった時にマッチラインは”Ｌ”に放電されるよう
な一般的なＣＡＭワードの構成法を仮定している。
ワードマッチラインのプリチャージ回路の一実施例を示
した図である。なお、図４のプリチャージ回路は、ＣＡ
Ｍワード回路のセル構成が、図１のバリッドセルがＣＡ
Ｍセルとは独立して設けられた構成、あるいは図２のバ
リッドセルがＣＡＭセルと並列にワードマッチラインに
接続された構成のいずれの構成であっても適用可能であ
る。また、図４においては、ワードが入力データと一致
した時にマッチラインは”Ｈ”レベルにとどまり、一致
しなかった時にマッチラインは”Ｌ”に放電されるよう
な一般的なＣＡＭワードの構成法を仮定している。
【００２２】図４の回路は、制御回路２１を基本的な論
理ゲート１５、１７、１８のみを用いて構成している点
が図３の回路と異なる点である。図４の回路では、マッ
チライン１０のプリチャージの制御が、プリチャージ信
号（ＷＭＬＰＣＮ）が駆動されてからＮＯＲゲート１７
とインバータ１８の遅延分だけ遅れるが、その遅れが問
題にならない場合や、遅れを見越してプリチャージ信号
（ＷＭＬＰＣＮ）を早めに駆動できる場合には機能上は
大きな問題ない。ただし、使用するトランジスタ（ＦＥ
Ｔ）数は多くなり回路を実現するために必要な面積は大
きくなる。
理ゲート１５、１７、１８のみを用いて構成している点
が図３の回路と異なる点である。図４の回路では、マッ
チライン１０のプリチャージの制御が、プリチャージ信
号（ＷＭＬＰＣＮ）が駆動されてからＮＯＲゲート１７
とインバータ１８の遅延分だけ遅れるが、その遅れが問
題にならない場合や、遅れを見越してプリチャージ信号
（ＷＭＬＰＣＮ）を早めに駆動できる場合には機能上は
大きな問題ない。ただし、使用するトランジスタ（ＦＥ
Ｔ）数は多くなり回路を実現するために必要な面積は大
きくなる。
【００２３】図５は本発明の他のＣＡＭワード回路内の
ワードマッチラインのプリチャージ回路の一実施例を示
した図である。図５の回路は、ワードマッチライン１０
とプリチャージ用の第１電源ＶＤ１とに接続された第１
スイッチ１１を２つの直列接続されたＰ型ＦＥＴ１９、
２０から構成している点と、制御回路２１を１つの論理
ゲート（インバータ）１５のみを用いて構成している点
が図３、図４の回路と異なる点である。図５の回路で
は、図３の回路と同じ速さでマッチライン１０をプリチ
ャージするには、Ｐ型ＦＥＴ１９、２０の駆動力を（容
易な方法としてはチャネル幅を）図３の回路のＰ型ＦＥ
Ｔ１１の２倍程度にする必要がある。
ワードマッチラインのプリチャージ回路の一実施例を示
した図である。図５の回路は、ワードマッチライン１０
とプリチャージ用の第１電源ＶＤ１とに接続された第１
スイッチ１１を２つの直列接続されたＰ型ＦＥＴ１９、
２０から構成している点と、制御回路２１を１つの論理
ゲート（インバータ）１５のみを用いて構成している点
が図３、図４の回路と異なる点である。図５の回路で
は、図３の回路と同じ速さでマッチライン１０をプリチ
ャージするには、Ｐ型ＦＥＴ１９、２０の駆動力を（容
易な方法としてはチャネル幅を）図３の回路のＰ型ＦＥ
Ｔ１１の２倍程度にする必要がある。
【００２４】
【発明の効果】本発明のバリッドビットによるマッチラ
インとそのプリチャージの制御法を用いることの効果
は、ＣＡＭのサーチ動作の平均的消費電力を低減するこ
とができることである。各ワードにバリッドビットを持
つＣＡＭは、まず全てのバリッドビットをリセットした
後に、有効なデータを書き込んでいくという使い方をす
る。必要に応じてデータを書き加えていくが全てのアド
レスにデータを書き込むとは限らない。あるまとまった
作業が終了すれば全てのバリッドビットをリセットし
て、再び有効なデータを書き込んでいく。従って、使い
方にもよるが、時間平均をとると半分程度のアドレスが
有効データを持っている（つまり、バリッドビットが真
である）と期待でき、その場合サーチ動作に必要な電力
量のうちマッチラインの充放電に関わる電力量が平均的
に約半分になる。
インとそのプリチャージの制御法を用いることの効果
は、ＣＡＭのサーチ動作の平均的消費電力を低減するこ
とができることである。各ワードにバリッドビットを持
つＣＡＭは、まず全てのバリッドビットをリセットした
後に、有効なデータを書き込んでいくという使い方をす
る。必要に応じてデータを書き加えていくが全てのアド
レスにデータを書き込むとは限らない。あるまとまった
作業が終了すれば全てのバリッドビットをリセットし
て、再び有効なデータを書き込んでいく。従って、使い
方にもよるが、時間平均をとると半分程度のアドレスが
有効データを持っている（つまり、バリッドビットが真
である）と期待でき、その場合サーチ動作に必要な電力
量のうちマッチラインの充放電に関わる電力量が平均的
に約半分になる。
【００２５】例えば、ＣＭＯＳ５Ｓ６で２０４８ワード
×６４ビットのＣＡＭを構成すると、ワードマッチライ
ンの負荷は１本あたり０．２ｐＦ程度である。６６ＭＨ
ｚでサーチ動作をした時に平均的に２０００ワードで不
一致であったとすると、ワードマッチラインの充放電に
要する電力は、従来技術の場合、 66 MHz X（0.2 pF X 2000）X（3.3 V)2 = 287.5 mW である。したがって、本発明の回路によればこの半分の
約１４５ｍＷに減らすことができる。また、全てのアド
レスに有効データが存在する場合の電力即ちピーク時の
電力は減らすことができないが、平均的な電力は減らす
ことができるので発熱が抑えられる。その結果、熱設計
とピーク電力の観点から余裕がある場合には、ＣＡＭの
動作速度を向上させることができる。
×６４ビットのＣＡＭを構成すると、ワードマッチライ
ンの負荷は１本あたり０．２ｐＦ程度である。６６ＭＨ
ｚでサーチ動作をした時に平均的に２０００ワードで不
一致であったとすると、ワードマッチラインの充放電に
要する電力は、従来技術の場合、 66 MHz X（0.2 pF X 2000）X（3.3 V)2 = 287.5 mW である。したがって、本発明の回路によればこの半分の
約１４５ｍＷに減らすことができる。また、全てのアド
レスに有効データが存在する場合の電力即ちピーク時の
電力は減らすことができないが、平均的な電力は減らす
ことができるので発熱が抑えられる。その結果、熱設計
とピーク電力の観点から余裕がある場合には、ＣＡＭの
動作速度を向上させることができる。
【図１】従来のバリッドセルを有するＣＡＭのワード構
成を示す図である。
成を示す図である。
【図２】従来のバリッドセルを有するＣＡＭのワード構
成を示す図である。
成を示す図である。
【図３】本発明のＣＡＭワード回路内のワードマッチラ
インのプリチャージ回路の一実施例を示した図である。
インのプリチャージ回路の一実施例を示した図である。
【図４】本発明のＣＡＭワード回路内のワードマッチラ
インのプリチャージ回路の一実施例を示した図である。
インのプリチャージ回路の一実施例を示した図である。
【図５】本発明のＣＡＭワード回路内のワードマッチラ
インのプリチャージ回路の一実施例を示した図である。
インのプリチャージ回路の一実施例を示した図である。
１、１０ ワードマッチライン
２ バリッドセル
３ ＮＡＮＤゲート
４、１５、１６、１８ インバータ
１１ 第１スイッチ（Ｐ型ＦＥＴ）
１２、１９、２０ Ｐ型ＦＥＴ
１３ 第２スイッチ（Ｎ型ＦＥＴ）
１４ トランスファーゲート
２１ 制御回路
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 田中 正浩
滋賀県野洲郡野洲町大字市三宅800番地
日本アイ・ビー・エム株式会社 野洲
事業所内
(72)発明者 森 陽太郎
滋賀県野洲郡野洲町大字市三宅800番地
日本アイ・ビー・エム株式会社 野洲
事業所内
(56)参考文献 特開 平２−64994（ＪＰ，Ａ)
特開 平11−162179（ＪＰ，Ａ)
特開2000−132978（ＪＰ，Ａ)
米国特許5617348（ＵＳ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 15/04
Claims (4)
- 【請求項１】バリッドセルを有する連想メモリ（ＣＡ
Ｍ）のワードマッチラインのプリチャージ回路であっ
て、 プリチャージ用の第１電源とワードマッチラインとの間
に設けられた第１スイッチと、 バリッドビットとプリチャージ信号を受け取り、これら
の信号に応じて前記第１スイッチをオン／オフする制御
回路とを含み、 前記制御回路は、前記バリッドビットを受け取るインバ
ータと、該インバータの前記バリッドビットの反転出力
と前記プリチャージ信号を受け取るトランスファーゲー
トと、該トランスファーゲートの出力を受け取るソース
またはドレインと電源に接続するドレインまたはソース
と前記バリッドビットを受け取るゲートを有するｐ型Ｆ
ＥＴと、 を含むことを特徴とするプリチャージ回路。 - 【請求項２】前記ワードマッチラインと第２電源との間
に設けられた第２スイッチを含み、該第２スイッチは前
記バリッドビットに応じてオン／オフすることを特徴と
する請求項１記載のプリチャージ回路。 - 【請求項３】バリッドセルを有する連想メモリ（ＣＡ
Ｍ）ワード回路であって、 ワードマッチラインと、 ワードマッチラインに並列接続された複数のＣＡＭセル
と、 ワードマッチラインとバリッドセルに接続されたワード
マッチラインのプリチャージ回路であって、 プリチャージ用の第１電源とワードマッチラインとの間
に設けられた第１スイッチと、 バリッドビットとプリチャージ信号を受け取り、これら
の信号に応じて第１スイッチをオン／オフする制御回路
とを含み、 前記制御回路は、前記バリッドビットを受け取るインバ
ータと、該インバータの前記バリッドビットの反転出力
と前記プリチャージ信号を受け取るトランスファーゲー
トと、該トランスファーゲートの出力を受け取るソース
またはドレインと電源に接続するドレインまたはソース
と前記バリッドビットを受け取るゲートを有するｐ型Ｆ
ＥＴと、 を含むことを特徴とするＣＡＭワード回路。 - 【請求項４】前記プリチャージ回路が、ワードマッチラ
インと第２電源との間に設けられた第２スイッチを含
み、該第２スイッチがバリッドビットに応じてオン／オ
フすることを特徴とする請求項３記載のＣＡＭワード回
路。
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