KR100521316B1 - 연상 메모리 셀들을 갖는 반도체 메모리 장치 및그 장치의 탐색 방법 - Google Patents

Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 연상 메모리 셀을 갖는 반도체 메모리 장치의 데이터 탐색 방법에 관한 것으로서, 복수 개의 연상 메모리 셀을 구비하는 연상 메모리 셀 어레이와 랜덤 억세스 메모리 셀을 갖고, 상기 연상 메모리 셀을 통해 랜덤 억세스 메모리 셀에 저장된 데이터와 외부로부터 인가되는 탐색 데이터를 비교하여 매치 여부를 판단하는 방법에 있어서, 비교되는 탐색 데이터와 랜덤 억세스 메모리 셀에 저장된 데이터가 전달되는 매치라인을 프리차지하는 단계와; 비트라인을 프리차지하는 단계와; 비트라인에 탐색 데이터를 입력하는 단계와; 상기 탐색 데이터를 비트라인을 통해 입력받는 단계와; 상기 탐색 데이터와 랜덤 억세스 메모리 셀에 저장된 데이터를 비교하여 출력하는 단계를 포함한다. 이와 같은 방법에 의해서, 매치라인이 프리차지하는 구간에서 탐색 데이터가 들어와도 안정적인 탐색 동작을 수행하고, 매치라인으로 인해 전류 소모 양도 줄일 수 있다.

Description

연상 메모리 셀들을 갖는 반도체 메모리 장치 및 그 장치의 탐색 방법{semiconductor memory decice having content addressable memory cell and data searching method thereof}

본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 연상 메모리 셀(Content addressable memory cell)들을 구비하는 반도체 메모리 장치 및 그것의 데이터 탐색 방법에 관한 것이다.

연상 메모리는 기존의 메모리에 탐색 기능 동작이 부가된 메모리로서 스태틱 랜덤 억세스 메모리(static random access memory : 이하 SRAM라 칭함)에 포함된 NMOS 트랜지스터들이 비교 기능을 수행한다.

도 1은 연상 메모리 셀의 구조를 보여주는 회로도이다.

상기 연상 메모리는 일반적인 SRAM의 기입 동작(write operation)으로써 데이터를 저장하고, 탐색하고자 하는 데이터를 비트라인들(2, 3)에 입력한다. 이때 탐색 동작은 기입 동작과는 달리 워드라인(1)을 선택하지 않는다. 이는 탐색 데이터와 셀에 저장된 데이터를 비교하여 이들이 매치(match)되는지를 비교 판단하기 때문이다. 연상 메모리 셀들의 각 비교 트랜지스터는 탐색 동작시에 동시에 동작되므로 전류의 소모가 많아지게 되고, 이는 워드라인의 수 증가를 제한하는 요인이 된다.

도 2는 탐색 동작시 타이밍도이다. 도 2를 참조하면, 셀에 1의 데이터가 저장되어 있다고 하면 제 1 노드(N1)는 1, 제 2 노드(N2)는 0이 되며 비트라인들(2, 3)을 통해 탐색 데이터가 입력되면 매치라인(4)에 전압레벨에 따라 매치인지 미스 매치(mismatch)인지를 판단한다.

매치라인 프리차지(MPRE)는 상기 도 1의 매치라인(4)을 통해서 탐색 데이터의 동일 여부를 검출하기 위해 매치라인(4)을 하이레벨 '1'로 프리차지하기 위한 스위치이다. 매치라인(4)이 정상적인 레벨로 천이하기까지의 시간지연과, 탐색 데이터가 입력되어 저장 데이터와의 동일 여부를 패치하기 위해서는 도시한 바와 같이 탐색 데이터와 겹쳐져야 하는 부분이 존재한다.

탐색 데이터는 셀에 저장된 데이터와 비교하기 위해 외부에서 인가하는 데이터이다. 상기 도 1에서 탐색 데이터는 비트라인(2, 3)을 통해서 입력된다.

매치라인(ML)은 매치라인 프리차지(MPRE)에 의해 하이레벨로 천이되고, 탐색데이터와 저장 데이터가 비교되어 결과적으로 상기 제 3노드(N3)의 전위에 따라 일치하면 하이레벨을 유지하고, 일치하지 않으면 로우레벨로 천이된다.

매치 패치 인에이블(MFE)은 탐색 데이터와 저장 데이터간의 비교 결과를 상기 매치라인(ML)로부터 플립플롭으로 입력시키는 클록 신호이다. 매치라인 프리차지(MPRE) 신호와 동기되어야 함은 물론이다.

매치결과 신호는 플립프롭의 출력으로 저장 데이터와 탐색 데이터의 비교 결과를 나타낸다.

상술한 구성에서 매치라인(4)을 프리차지(Precharge)시키는데 이는 탐색 데이터가 비트라인을 통해서 입력될 때까지 이루어져야 한다. 매치라인(4)과 비트라인(2, 3)을 통한 탐색 데이터의 입력이 동기되지 못하면, 비트라인을 통해서 입력되는 탐색 데이터가 일치하는지 또는 일치하지 않는지를 출력하는 매치라인(4)프리차지시에 매치라인(4)이 프리차지 레벨에서 접지 전압 레벨로 디스차지되는 경우가 발생하게 된다. 그러므로 도 2에서와 같이, 매치라인 프리차지 구간에 비트라인으로의 탐색 데이터 입력 구간이 겹쳐야 하는데 이는 탐색 데이터를 제때 쫓아가지 못해 프리차지 펄스 신호(MPRE)의 폭을 크게 늘려 주어야 하는 번거로움이 있다. 또, 펄스 형태(pulse)로 입력되는 탐색 데이터의 펄스가 종료되기 전에 매치라인(4)의 결과를 플립플롭(flip flop)에 저장해야 한다. 그리고 매치라인(4)을 프리차지하는 시작부터 탐색 데이터 입력이 겹쳐지는(overlap)구간 초기까지 매치라인(4)이 디스차지됨에 따라 매치라인(4)의 천이(transition)가 빈번하게 발생된다. 상기와 같이 매치라인(4)의 전압 레벨 천이가 자주 일어나게 되면 소모되는 전류의 양도 증가하게 된다.

따라서, 본 발명의 목적은 매치라인의 천이 빈도를 감소시켜서, 매치라인을 통해서 흐르는 전류를 줄임으로 소비되는 전력을 저감할 수 있는 연상 메모리 반도체 장치를 제공하는데 있다.

(구성)

상술한 바와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 연상메모리 장치의 데이터 탐색 방법에 있어서, 외부로부터 인가되는 탐색 데이터와 연상 메모리 셀에 저장된 데이터 간의 비교 결과를 출력하기 위해 매치라인을 프리차지 하는 단계와; 상기 연상 메모리 셀에 연결된 비트라인에 상기 탐색 데이터를 입력하는 단계와; 상기 탐색 데이터와 상기 연상 메모리 셀에 저장된 데이터를 비교하여 매치 여부 신호로 출력하는 단계와; 상기 매치 여부 신호에 응답하여 상기 매치라인을 프리차지 상태로 유치하거나 디스차지 하는 단계와; 상기 매치라인의 상태를 상기 매치라인에 연결되어 있는 플립플롭에 저장하는 단계를 포함하는 것을 특징으로 한다.

바람직한 실시예에 있어서, 상기 매치라인은 상기 탐색 데이터와 상기 연상 메모리 셀에 저장된 데이터가 일치할 경우 프리차지 상태를 유지하는 것을 특징으로 한다.

바람직한 실시예에 있어서, 상기 매치라인은 상기 탐색 데이터와 상기 연상 메모리 셀에 저장된 데이터가 일치하지 않을 경우 디스차지 되는 것을 특징으로 한다.

상술한 목적을 달성하기 위한 본 발명의 도 다른 특징에 따르면, 연상 메모리 셀과; 상기 연상 메모리 셀에 연결되며, 외부로부터 탐색 데이터를 입력받는 비트라인과; 상기 비트라인으로 입력되는 탐색 데이터와 상기 연상 메모리 셀에 저장된 데이터의 매치 여부를 비교하고, 비교 결과에 따른 매치 신호를 발생하는 비교기와; 그리고 상기 매치 신호에 응답하여, 프리차지 상태에 있는 매치라인을 프리차지 상태로 유지하거나 디스차지하고, 매치 결과를 출력하는 매치회로를 포함하는 반도체 메모리 장치인 것을 특징으로 한다.

바람직한 실시예에 있어서, 상기 매치회로는, 매치라인 프리차지 신호에 응답하여 상기 매치라인을 프리차지하는 프리차지회로와; 상기 매치 신호에 응답하여 상기 매치라인을 프리차지 상태로 유지하거나 디스차지하는 디스차지 회로와; 그리고 상기 매치라인의 상태를 저장하는 플립플릅을 포함하는 것을 특징으로 한다.

바람직한 실시예에 있어서, 상기 프리차지 회로는 상기 매치라인 프리차지 신호에 응답하여 상기 매치라인에 전원전압을 공급하는 PMOS 트랜지스터인 것을 특징으로 한다.

바람직한 실시예에 있어서, 상기 디스차지 회로는 상기 매치 신호를 입력받는 게이트, 상기 매치라인에 연결된 소오스, 그리고 접지에 연결된 드레인을 갖는 PMOS 트랜지스터인 것을 특징으로 한다.

(실시예)

이하 본 발명의 바람직한 실시예에 따른 참조도면 도 3 내지 도 6에 의거하여 설명하면 다음과 같다.

도 3은 본 발명의 실시예에 따른 연상 메모리 셀의 구조를 상세하게 보여주는 회로도이다.

도 1 의 구성 요소와 동일한 기능을 갖는 구성요소에 대해서는 동일한 참조 번호를 병기한다.

도 3을 참조하면, 연상 메모리 셀은 비트라인으로 입력되는 데이터를 전달하는 NMOS 트랜지스터(NM3. NM4)와 입력되는 데이터를 비교하는 PMOS 트랜지스터들(PM4, PM5)을 포함하고 있다. 또한 연상 메모리 셀은 N채널 모오스 트랜지스터(NM1, NM2)와 P 채널 모오스 트랜지스터들(PM1, PM2)로 구성되며, 기입 동작시 워드라인(1)은 하이레벨이 인가되고, 그에 따라 각기 다른 레벨의 전압을 비트라인들(2, 3)에 인가한다. 그 결과, 셀에 데이터가 기입된다. 도시되진 않았지만 연상 메모리 셀 입력 회로로부터 발생되는 제어 신호로 인해 비트라인들(2, 3)은 로우레벨이 된다. 그에 따라 매치라인은 프리차지되고, 각각의 비트라인들(2, 3)에 각기 다른 레벨의 전압을 인가하여 타 셀들에 저장된 데이터와 비교한다. 만일 상기 데이터들의 비교가 성공적으로 이루어지면 매치라인(4)은 프리차지 레벨을 유지하고, 반대로 데이터들의 비교가 실패하면 상기 매치라인(4)은 로우 레벨로 디스차지된다.

이하 데이터 탐색 방법을 도 3에 의거하여 상세히 설명하면 다음과 같다.

셀에 데이터 '1'이 저장되었다고 하면, 제 1 노드(N1)는 '1'을 제 2 노드(N2)는 '0'을 유지하게 된다. 먼저 탐색 동작을 수행하고자 할 때 PM3를 턴온시켜 매치라인(4)을 프리차지한 다음에 비트라인들(2, 3)에 탐색 데이터를 입력한다. 만일 '1'의 탐색 데이터가 비트라인에 인가되면, 비트라인(BL)(2)은 '1'을 유지하고, 또 다른 비트라인(/BL)(3)은 '0'을 유지한다. 상기 비트라인으로 입력되는 탐색 데이터가 PMOS 트랜지스터들(PM4, PM5)의 게이트로 입력됨에 따라 PM4는 턴오프, PM5은 턴온된다. 그로 인해 제 1 노드(N1)에 챠지된 전류가 상기 PM5을 통해 제 3 노드(N3)에 공급됨에 따라 PM6는 턴오프되고, 매치라인(4)은 '1'의 프리차지 레벨을 유지하게 된다(match). 상기와 반대로 탐색 데이터가 비트라인에 입력되면, 비트라인(BL)(2)은 0이 되고, 이에 따라 PM4는 턴온되어 제 3 노드(N3)를 접지 전압 레벨로 디스차지시킨다. 이로써 제 3 노드(N3)에 게이트가 접속되는 PM6는 턴온되어 매치라인(4)을 디스차지시키며, 이는 입력된 탐색 데이터와 저장된 데이터간의 미스 매치(mismatch)를 의미한다.

상기 비트라인(BL)은 '1'로 프리차지되며, 이때 각 비트라인에 게이트가 접속되는 PMOS 트랜지스터(PM4, PM5)는 턴오프되는데, 제 3 노드(N3)의 전압 레벨이 낮아져 매치라인(ML)(4)이 디스차지되는 것을 막기 위함이다. 다시 말해서, 비트라인이 프리차지되는 동안에 매치라인(4)이 디스차지되는 것을 막아 매치라인(4)의 천이(transition) 빈도 횟수를 줄일 수 있다. 그러므로 매치라인(ML)(4)의 전압 레벨이 달라짐에 따른 전류의 소모 양을 줄일 수 있다.

도 4는 연상 메모리 셀 어레이의 구성을 보여주는 회로도이다.

도 4를 참조하면, 2×2크기의 연상 메모리 셀들이 와이어드 앤드(wired AND) 구조를 이루고 있으며, 각 연상 메모리 셀은 비트라인 프리차지 신호(BPRE)와 매치 라인 프리차지 신호(MPRE)에 응답하여 각 라인을 프리차지하는 트랜지스터들은 온/오프된다.

도 5는 탐색 동작시 타이밍도이다.

비트라인 프리차지시에 PM3, PM4는 동작하지 않아 전류 소모의 양을 줄일 수 있으며, 매치라인 프리차지 구간을 최소화하여 보다 빠른 탐색 동작을 수행할 수 있다. 또한 매치라인(ML)(4)은 탐색 데이터가 매치 되면 비트라인(2,3)의 프리차지에 상관없이 지속적으로 논리 '1'을 유지한다. 그러나 탐색 입력 데이터가 미스매치되면 매치라인(4)은 디스차지되어 논리 '0'이 됨에 따라, 기존의 회로보다 천이의 횟수를 줄여서 전류 소모 양이 줄어들게 된다. 그리고 탐색 데이터가 비트라인에 입력될 때까지 프리차지하지 않아도 되므로 매치라인(ML)(4)이 프리차지 된 다음에 탐색 데이터가 어느 때나 입력되어도 안정적으로 탐색 동작을 수행할 수 있다.

도 6은 탐색 동작시 종래와 본 발명의 실시예에 따른 전류 소모량의 변화를 보여주는 타이밍도로서, B는 본 발명의 실시예에 따른 연상 메모리 셀에서 소모되는 전류양이고, 종래 매치라인 프리차지 구간과 탐색 데이터가 비트라인에 입력되는 구간이 겹침으로서 A보다 소모되는 전류의 양이 작음을 알 수 있다.

이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.

따라서, 본 발명은 매치라인 프리차지 구간을 최소화 하여 탐색 동작을 고속화 할 수 있고, 매치라인의 천이 횟수를 줄여 탐색 동작시 소모되는 전류도 감소시킬 수 있다.

도 1은 종래 기술에 따른 연상 메모리 셀의 구성을 보여주는 회로도:

도 2는 탐색 동작시 타이밍도:

도 3은 본 발명의 실시예에 따른 연상 메모리 셀의 구성을 보여주는 회로도:

도 4는 연상 메모리 셀 어레이의 구성을 보여주는 회로도:

도 5는 본 발명의 실시예에 따른 탐색 동작시 타이밍도:

도 6은 탐색 동작시 종래와 본 발명의 실시예에 따른 전류 소모를 비교하여 보여주는 타이밍도:

Claims (7)

1. 연상 메모리 장치의 데이터 탐색 방법에 있어서,

   외부로부터 인가되는 탐색 데이터와 연상 메모리 셀에 저장된 데이터 간의 비교 결과를 출력하기 위해 매치라인을 프리차지 하는 단계와;

   상기 연상 메모리 셀에 연결된 비트라인에 상기 탐색 데이터를 입력하는 단계와;

   상기 탐색 데이터와 상기 연상 메모리 셀에 저장된 데이터를 비교하여 매치여부 신호로 출력하는 단계와;

   상기 매치 여부 신호에 응답하여 상기 매치라인을 프리차지 상태로 유지하거나 디스차지 하는 단계와;

   상기 매치라인의 상태를 상기 매치라인에 연결되어 있는 플립플롭에 저장하는 단계를 포함하는 것을 특징으로 하는 데이터 탐색 방법.
2. 제 1 항에 있어서,

   상기 매치라인은 상기 탐색 데이터와 상기 연상 메모리 셀에 저장된 데이터가 일치할 경우 프리차지 상태를 유지하는 것을 특징으로 하는 데이터 탐색 방법.
3. 제 1 항에 있어서,

   상기 매치라인은 상기 탐색 데이터와 상기 연상 메모리 셀에 저장된 데이터가 일치하지 않을 경우 디스차지 되는 것을 특징으로 하는 데이터 탐색 방법.
4. 연상 메모리 셀과;

   상기 연상 메모리 셀에 연결되며, 외부로부터 탐색 데이터를 입력받는 비트라인과;

   상기 비트라인으로 입력되는 탐색 데이터와 상기 연상 메모리 셀에 저장된 데이터의 매치 여부를 비교하고, 비교 결과에 따른 매치 신호를 발생하는 비교기와; 그리고

   상기 매치 신호에 응답하여, 프리차지 상태에 있는 매치라인을 프리차지 상태로 유지하거나 디스차지하고, 매치 결과를 출력하는 매치회로를 포함하는 반도체 메모리 장치.
5. 제 4 항에 있어서,

   상기 매치회로는,

   매치라인 프리차지 신호에 응답하여 상기 매치라인을 프리차지하는 프리차지회로와;

   상기 매치 신호에 응답하여 상기 매치라인을 프리차지 상태로 유지하거나 디스차지하는 디스차지 회로와; 그리고

   상기 매치라인의 상태를 저장하는 플립플롭을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
6. 제 4 항에 있어서,

   상기 프리차지 회로는 상기 매치라인 프리차지 신호에 응답하여 상기 매치라인에 전원전압을 공급하는 PMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
7. 제 4 항에 있어서,

   상기 디스차지 회로는 상기 매치 신호를 입력받는 게이트, 상기 매치라인에 연결된 소오스, 그리고 접지에 연결된 드레인을 갖는 PMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.

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