KR0155618B1 - 저전력 비트라인 선택 신호 발생 회로 - Google Patents

Abstract

본 발명은 다이나믹 램(DRMA)회로에서 비트라인 선택 신호 발생 회로에 관한 것으로, 특히 내부 바러생 전압인 내부고전압(Vpp)의 전력 소모를 줄이기에 적당하도록, 비트라인 선택신호를 두 개의 쌍을 이루는 입력단이 모두 선택되지 않은 경우에는 공급전압레벨로 유지시키고, 입력단 중 하나가 선택된 경우에는 선택된 비트라인 선택신호는 내부 고전압레벨로, 선택되지 않은 비트라인 신호를 접지전압레벨로 하기 위한 복수개의 모스 트랜지스터로 구성된 전압 인가부와, 전압 인가부를 구성하는 모스 트랜지스터의 게이트에 연결되어 동작을 조절하는 전압 인가부 조절부를 구비하여 이루어진 비트라인 선택신호 발생부와, 비트라인 선택신호 발생부의 내부 고전압을 공급전압레벨로 방전시, 이 전하의 일부를 저장하는 축전부를 포함하여 이루어진 저전력 비트라인 선택신호 발생회로이다.

Description

저전력 비트라인 선택 신호 발생 회로

제1도는 종래의 비트라인 선택신호 발생회로의 회로도.

제2도는 셰어드 비트라인 센스 증폭기 구조에서의 비트라인 선택부의 구성도.

제3도는 종래의 여러 셀 블록에 연결된 비트라인 선택회로 및 비트라인 선택신호 배치도.

제4도는 종래의 비트라인 선택신호 발생회로의 각 부위에서의 신호의 동작을 나타낸 타이밍 다이아그램.

제5도는 본 발명의 비트라인 선택신호 발생회로의 회로도.

제6도는 셰어드 비트라인 센스 증폭기 구조에서의 비트라인 선택부의 구성도.

제7도는 본 발명의 여러 셀 블록에 연결된 비트라인 선택회로 및 비트라인 선택신호 배치도.

제8도는 본 발명의 비트라인 선택신호 발생회로의 각 부위에서의 신호의 동작을 나타낸 타이밍 다이아그램.

본 발명은 다이나믹 램(DRAM)회로에서 비트라인 선택 신호 발생 회로에 관한 것으로, 특히 내부 발생 전압인 내부고전압(Vpp)의 전력 소모를 줄이기에 적당하도록 한 저전력 비트라인 선택 신호 발생 회로에 관한 것이다.

디램에 있어서, 메모리 셀 어레이부의 각 셀에 연결된 비트라인에 비트라인 선택 신호 발생 회로를 연결하여 원하는 비트라인을 선택한다.

제2도와 같이 두 비트라인이 하나의 비트라인 센스 증폭기를 공유하는 경우에, 두 비트라인 중에 하나의 비트라인만을 선택하여, 그 신호를 비트라인 센스 증폭기에 입력 해줄 필요성이 생기게 딘다.

이를 해결하기 위하여, 일반적으로 엔모스 트랜지스터를 비트라인 센스 증폭기의 양단에 두어 이 트랜지스터를 턴 온/오프 시키는 조절신호를 인가하는데, 이러한 엔모스 트랜지스터를 턴 온/오프 시키는 조절신호를 발생시키는 회로가 바로 비트라인 선택 신호 발생 회로이다.

엔모스 트랜지스터를 턴 온 시킬 때, 게이트 바이어스는 셀 안의 데이터가 충분히 비트라인 센스 앰프에 전달되도록 하기 위해 일반적으로 워드라인 인에이블 시에 가해지는 전압과 같게 해준다. 일반적으로, 워드라인 인에이블 신호와 같은 전압은 내부 전원 전압보다 높게 회로 내부에서 생성한 특정 전압을 사용하게 된다.

제1도는 종래의 비트라인 선택 신호 발생 회로의 구조를 설명하기 위해 예시한 회로도이다. 한편, 제4도는 종래의 비트라인 선택 신호 발생 회로 내부의 각 노드에 인가되는 신호의 시간적 동작을 설명하기 위해 예시한 타이밍 다이아그램이다.

따라서, 제1도와 제4도의 타이밍 다이아그램을 통하여 회로 내부 구조 및 동작을 내부의 각 노드를 중심으로 설명하면 다음과 같다.

제1도에 예시된 회로는 외부신호 B,C를 인가받아 비트라인 선택부의 엔모스 트랜지스터의 게이트를 조절하는 게이트 바이어스로서 신호 H,I를 발생하는 회로이다.

비트라인 선택 신호 발생 회로는 크게 외부 신호 입력부와, 외부 신호의 입력 상태에 따라 3가지 종류의 공급 전압에 연결되어 선택 출력하는 전압 인가부와, 전압 인가부에서의 출력 전압의 상태를 조절하는 전압인가부 조절부로 구성된다.

먼저, 외부 신호 입력부는 로우 어드레스 스트로브 바 신호(Row Address Strobe Bar : 이하 'RASB'라 한다.)와 로우 어드레스(Row Address)에 의해 서로 상대적으로 선택되는 두 개의 입력단 노드 B,C로 이루어진다. 이 두 노드 B,C에는 항상 내부 고전압 Vpp상태의 전압이 인가되는데, 만약 RASB신호와 로우 어드레스 신호에 의해 두 노드 중 하나의 노드가 선택되면, 선택된 노드의 전압상태는 전지전압 Vss상태로 바뀌고, 선택되지 않은 나머지 노드는 내부 고전압 VPP상태를 유지한다.

한편, 전압 인가부는 두 개의 출력단 H와 I에 대해 각각 H단 전압 인가부와, I단 전압 인가부가 있다. H단 전압 인가부는 내부 고전압 Vpp에 일체널이 연결된 피모스 트랜지스터 MP1와, 접지전압 Vss에 일 채널이 연결된 엔모스 트랜지스터 MN3와, 공급전압 Vcc에 일 채널이 연결된 앤모스 트랜지스터 MN1로 이루어져 있고, I단 전압 인가부는 내부 고전압 Vpp에 일 채널이 연결된 피모스 트랜지스터 MP2와, 전집전압 Vss에 일 채널이 연결된 엔모스 트랜지스터 MN4와, 공급전압 Vcc에 일 채널이 연결된 엔모스 트랜지스터 MN2로 이루어져 있다. 각 모스 트랜지스터의 타 채널은 출력단 H와 I에 연결된다. 이들 모드 트랜지스터는 외부 신호 입력부에 인가되는 신호의 상태에 따라 서로 쌍을 이루어 동작을 한다.

먼저, H단 전원 인가부의 엔모스 트랜지스터 MN1과, I단 전원 인가부의 엔모스 트랜지스터 MN2가 쌍(제1모스 쌍)을 이루어 입력단 노드 B,C에 신호가 인가 되지 않는 경우에 턴온되어 출력단 노드 H,I가 공급전압 Vcc레벨의 신호를 출력하도록 전압을 인가한다. 그리고, H단 전원 인가부의 엔모스 트랜지스터 MN3과 I 단 전원 인가부의 피모스 트랜지스터 MP2가 다른 쌍(제2모스 쌍)을 이루어 동작되고, H단 전원 인가부의 피모스 트랜지스터 MP1과 I단 전원 인가부의 엔모스 트랜지스터 MN4가 하나의 쌍(제3모스 쌍)을 이루어 동작된다.

이러한 전원 인가부를 이루는 모스 트랜지스터의 동작은 전압 인가부 조절수단에 의해 조절되는 것으로, 각 입력단 노드 B와 C로부터 전압 인가부를 구성하는 각 모스 트랜지스터의 게이트에로의 대칭적인 경로가 필요하다.

제1모스 쌍의 모스 트랜지스터의 게이트를 조절하는 경로는 입력단 노드 B,C의 신호가 난드논리소자(NAND 1)에 입력되고, 그 출력은 두 개의 경로를 거쳐 노아논리소자(NOR 1)에 입력되는데, 두 경로 중 하나에 지연단이 형성되어 있어, 지연단에서 지연된 시간만큼 시간차를 가지는 두 개의 같은 신호가 입력된다. 노아논리소자에서 출력된 신호는 제1모스 쌍의 두 모스 트랜지스터의 게이트에 연결되도록 경로가 구성된다.

제2모스 쌍의 모스 트랜지스터의 게이트를 조절하는 경로는 입력단 노드 B의 신호에 연결된다. 입력단 노드 B로부터 하나의 반전소자 INV1을 거쳐 노드 F에서 두 개의 경로로 분리되어, 하나의 경로는 H단 전원 인가부의 엔모스트랜지스터 MN3의 게이트에 연결되고, 다른 경로는 또다른 반전소자 INV2를 거쳐 I단 전원 인가부의 피모스 트랜지스터 MP2에 연결되도록 구성된다.

또한, 제3모스 쌍의 모스 트랜지스터의 게이트를 조절하는 경로는 입력단 노드 C의 신호에 연결된다. 입력단 노드 C로부터 하나의 반전소자 INV3을 거쳐 노드 D에서 두 개의 경로로 분리되어, 하나의 경로는 또다른 반전소자 INV4를 거쳐 H단 전원 인가부의 피모스트랜지스터의 MP1의 게이트에 연결되고, 다른 경로는 그대로 I단 전원 인가부의 엔모스 트랜지스터 MN4에 연결되도록 구성된다.

이 때, 전원 인가부 조절수단을 구성하는 반전소자, 노아논리소자 및 난드리논리소자에는 내부 고전압 Vpp가 바이어스로 걸린다.

제4도의 신호 타이밍 다이아그램을 이용하여 동작을 살펴보면 다음과 같다.

외부에서 RASB신호가 뜨고, 로우 어드레스신호가 결정되면, 입력단 노드 B, C중 선택된 쪽의 신호(B)가 접지전원 Vss수준으로 인에이블된다. 노드 B가 인에이블 되면, 잠시후, 접지전원 Vss수준의 노드 F의 상태가 내부 고전압 Vpp의 수준으로 인에이블 된다. 내부 고전압 Vpp의 신호는 H단 전원 인가부의 엔모스 트랜지스터 MN3을 턴온 시켜 출력단 노드 H에 접지전원 Vss수준의 전압을 공급한다. 또한, 내부 고전압 Vpp수준의 전압은 반전소자 INV2를 거쳐 노드 L은 공급전압 Vcc의 수준에서 접지전압 Vss의 수준으로 인에이블되고, 이 신호는 I단 전원 인가부의 피모스 트랜지스터 MP2를 턴온시켜 출력단 노드 I에 내부고전압 Vpp수준의 전압을 공급한다.

이 때, 입력단 노드 C에 인가된 신호는 초기값인 내부 고전압 Vpp의 수준을 유지하므로, 하나의 반전소자를 거친 노드 D의 상태는 초기값인 접지전압 Vss의 수준을 계속 유지하고, 이 신호는 I단 전원 인가부의 엔모스 트랜지스터 MN4를 턴오프시키고, 또 이 신호는 반전소자 INV4를 거친 노드 G의 상태를 초기값인 내부 고전압 Vpp의 수준을 유지시켜 주어, H단 전원 인가부의 피모스 트랜지스터 MP1을 계속 턴오프시킨다.

한편, 입력단 노드 B, C의 신호는 난드논리소자(NAND1), 지연소자 및 노아논리소자(NOR1)을 거쳐 노드 E의 상태를 초기값이 내부 고전압 Vpp수준에서 접지전압 Vss의 수준으로 인에비르되어, H단 전원 인가부의 엔모스 트랜지스터 MN1과 I단 전원 인가부의 엔모스 트랜지스터 MN2를 턴 오프시킨다.

입력단 C가 선택될 경우에도, 같은 메카니즘으로 동작되나, 이때에는 I단의 출력이 접지전원 Vss수준의 신호가 되고, H단의 출력이 내부 고전압 Vpp수준의 신호가 된다.

이러한 종래 기술은 첫째, 특정 블록의 비트라인을 선택하는데에 큰 Vpp파워를 사용하고, 둘째, 제1도에서 Vcc로 연결된 모스 트랜지스터가이 먼저 오프되고 Vpp로 연결된 모스 트랜지스터가 온 되어야 하나, 그것이 어긋날 경우 Vpp에서 Vcc로 잠시 동안 커런트 경로가 생겨 Vpp파워 소모를 증가 시킬 수 있는 문제점을 가지고 있다.

본 발명의 비트라인 선택회로의 구성은 비트라인 선택신호를 두 개의 쌍을 이루는 입력단이 모두 선택되지 않은 경우에는 공급전압 Vcc로 유지시키고, 입력단 중 하나가 선택된 경우에는 선택된 비트라인 선택신호는 내부 고전압 Vpp로, 선택되지 않은 비트라인 신호를 접지전압 Vss로 하기 위한 복수개의 모스 트랜지스터로 구성된 전압 인가부와, 전압 인가부를 구성하는 모스 트랜지스터의 게이트에 연결되어 동작을 조절하는 전압 인가부 조절수단을 구비하여 이루어진 비트라인 선택신호 발생부와, 비트라인 선택신호 발생부의 내부 고전압 Vpp을 공급전압 Vcc로 방전시, 이 전하의 일부를 저장하는 축전부를 포함하여 이루어진다.

본 발명의 핵심은 내부 고전압 Vpp의 전력 소모를 줄이기 위해, RASB신호가 하이로 디세이블됨에 따라, 선택된 비트라인 선택신호가 내부 고전압 Vpp에서 공급전압 Vcc로 방전될 때, (Vpp-Vcc)*Cbls 만큼의 전하를 공급전압 Vcc로 흘려 보내는 것을 줄여, 그 중의 일부를 재활용할 수 있게하기위한 제어 신호 및 전하 저장 캐패시터로 이루어진 축전부이다. 여기서, Cbls는 비트라인 선택신호의 로딩 캐패시턴스이다. 그리고, 이 전하 저장 캐패시터는 여러 셀 어레이 블럭의 비트라인 선택회로들과 공유되어져 있다. 그러므로, 하나의 비트라인 선택 신호에서 저장된 재활용 전하는 이 전화 저장 캐패시터와 연결된 다른 비트라인 선택신호가 내부고전압 Vpp로 인가될 때, 사용될 수 있게 하여 내부 고전압 Vpp 전하의 소모를 줄이고자 하는 것이다.

제5도는 본 발명의 비트라인 선택신호 발생회로의 회로를 구성을 설명하기 위하여 예시한 회로도이다.

본 발명의 구성은 크게 비트라인 선택신호 발생부(10)와 축전부(20)으로 구분된다.

먼저 비트라인 선택신호 발생부는 쌍을 이루는 입력단(D,C)과 내부 고전압 Vpp, 공급전압 Vcc, 접지전압 Vss 및 축전부의 캐피시터와 이에 연결된 모스 트랜지스터(MP11,MP12,MN11,MN12,MN13,MN14,MN15,MN16)로 이루어진 전압 인가부와, 전압 인가부의 각 모스 트랜지스터의 게이트에 연결되어 동작을 조절하는 전압 인가부 조절수단으로 구성된다.

전압 인가부는 다시 H단 전압 인가부와, I단 전압 인가부로 나뉘는데, 두 개의 전압 인가부는 그 구조는 같다. 각 전압 인가부는 내부 고전압 Vpp에 연결된 하나의 피모스 트랜지스터(MP11;MP12)와, 공급 전압 Vcc와 접지전압 Vss 및 축전부에 연결된 세 개의 엔모스 트랜지스터(MN11,MN12,MN13,MN14,MN15,MN16)로 이루어진다.

전압 인가부 조절수단은 각 입력단으로부터 전압 인가부로 크게 네 개의 경로를 가지는데, 서로 대칭적인 구성을 가진다. 제1경로는 공급전압 Vcc에 연결된 두 엔모스 트랜지스터를 조절하는 경로이고, 제2, 제3경로는 일 전압인가부의 내부 고전압 Vpp에 연결된 피모스 트랜지스터와, 타 전압 인가부의 접지전압 Vss에 연결된 엔모스 트랜지스터를 조절하는 경로이다. 또한, 제4경로는 축전부에 연결된 두 엔모스 트랜지스터를 조절하는 경로이다.

축전부(20)는 하나의 엔모스 트랜지스터(MN17)와 하나의 캐패시터(cap)로 이루진다. 엔모스 트랜지스터(MN17)는 별도의 게이트 조절신호와 연결되고, 일 채널은 공급전압(Vcc)에 연결되어 있다. 또한 캐패시터의 일단은 접지전압(Vss)에 연결되어 있다.

제6도는 셰어드 비트라인 센스 증폭기 구조에서의 비트라인 선택 구성도이다. 하나의 비트라인 센스 증폭기(BLSA)에 한쌍의 비트라인 이퀄라이져(BLEQ)와, 두 쌍의 비트라인 선택 엔모스 트랜지스터가 연결되어 있고, 각 엔모스 트랜지스터의 게이트에는 본 발명의 비트라인 선택신호 발생회로로 부터의 출력 H, I신호가 각각 연결되어 있다.

제7도는 여러 블록에서의 비트라인 셀렉션 회로의 구성을 나타내는 블록도로서, 각 셀어레이에 연결된 비트라인 센스 증폭기어레이에 대해 하나의 비트라인 선택신호 발생부(10)를 형성하고, 각 비트라인 선택신호 발생부(10)를 공통으로 하나의 축전부(20)에 연결한 구조이다. 이러한 구조의 특성으로 일 셀 블록이 선택된 후, 디세이블되면, 이로부터 재활용 전하를 축전부에 저장한 후, 다른 셀 블록이 선택되어 내부 고전압으로 인에이블 할 때, 축전부에 저장된 차지를 기본적으로 이용할 수 있어, 내부 고전압 Vpp의 파워 소모를 줄일 수 있다.

본 발명의 비트라인 선택 회로는 제8도의 파형을 보면 먼저 RASB가 인에이블되고 선택된 로우 어드레스에 의해 특정 비트라인 선택신호를 인에이블하기 위한 신호(C)가 Vpp에서 Vss로 인에이블된다. 그러면, 일정 딜레이를 거친 신호 E와 신호 C를 엔딩한 신호 K가 Vcc를 소스로 하는 NMOS Tr.(MN2,MN3)의 게이트 입력으로 주어져 비트라인 선택 신호 H, I를 플로우팅시킨다. 그리고, 신호 N이 딜레이 만큼의 펄스 폭을 가지고 Vpp로 인에블되어 MN6 NMOS Tr.을 턴 온 시킨다. 이때, MN8, NMOS Tr.에 프리차지되어있던 전하가 이동하여 비트라인 선택신호 H의 전압을 Vcc이상으로 상승시킨다. 만일 MN8의 캐피시턴스를 비트라인 선택신호 H의 로딩 캐패시턴스과 같이하면, Rasb가 여러 사이클을 동작 한 뒤에 MN8의 프리차지 볼테지는 5/4 Vcc가 되므로, 신호 N에 의해 전하 이동후의 비트라인 선택 신호 H의 레벨은(5/4 Vcc+Vcc)/2=9/8 Vcc가 된다. 여기서, Vpp=3/2Vcc, Vtn=1.4 Vcc로 가정하였다. 그후에 E와 C를 오어링(Oring)한 신호 M이 신호 K와 일정한 딜레이를 가지고 Vpp를 소스로 하는 PMOS Tr.(MP1)의 게이트 입력으로 주어져 비트라인 선택 신호 H를 Vpp로 상승시킨다. 그러므로, 신호 H를 Vcc에서 상승시킬 때보다 9/8 Vcc에서 상승시킬 때가 (9/8 Vcc-Vcc)/(1/2 Vcc)=1/4(25%)Vpp전하를 절약하는 결과가 된다. 그리고, 비트라인 센트 앰프에 이웃한 비트라인 선택신호 I는 딜레이도중의 신호 L을 받아 MN5, NMOS Tr. 이 턴 온 되어 Vss로 되어 비트라인 센트 앰프와의 연계를 끊어 준다. 이를 H가 Vpp로 가는 때 보다 빨리 해준 이유는 비트라인 선택 신호 H, I는 로딩이 커서 트랜지션 타임이 길므로 쓰지 않는 비트라인과의 연계를 빨리 끊어 워드라인의 인에이블까지의 시간 여유를 주고자 하였다. 만일, 이 시간 여유가 필요가 없을 때에는 M신호의 인버팅된 신호를 사용하여 신호 I를 Vss로 해주어도 된다. 그러면, 신호 M이 Vpp로 디세이블되어 신호 H의 Vpp로의 연결을 끊어주고, 신호 N이 펄스로 인에이블되면 MN8의 Cap. 과 비트라인 선택신호 H의 Cap. 이 차지셰어링 되어(6/4 Vcc+9/8 Vcc)/2=10/8Vcc로 전하 저장 Cap.의 전압이 결정된다. 신호 N이 디세이블된 후에 신호 K가 신호 H를 Vcc로 프리차지시킨다. 그리고, 신호 I는 신호 L에 의해 플로팅된 후에 신호 K에 의해 Vcc로 프리차지된다. 이때, 신호 D,Q는 Vpp로 신호 O,P는 Vss로 고정되어 있다. 만일, 신호 D가 인에이블되면, 신호 H, I의 동작이 바뀌게 된다. 그림 5의 B Block에서 NMOS Tr.은 칩이 처음으로 동작을 시작할 때에 이 Tr.이 없으면 노드 R가 플로팅되어 전하 재활용을 위한 차지셰어링시에 오히려 Vcc이하로 되어 차지를 손해보는 경우가 발생하게 되므로 이를 막기위해 추가하였다. 이 Tr.을 신호 F가 칩의 파워-업시에 노드 R을 Vcc로 프리차지시켜줌으로서 첫 사이클 때에도 최소한 차지의 손해가 없도록 하였다. 그리고, 그림 8에서 처럼 여러 A의 블록이 B 블록을 공유함으로서 차지재활용이 어떤 비트라인 선택신호가 되든지 가능하게 하였다.

본 발명의 비트라인 선택 신호 발생회로는 먼저, 비트라인 선택신호 선택시에 Vpp차지량의 소모를 25%이상 줄일 수 있으며, 또한, 딜레이를 사용하여 Vcc에서 Vpp로의 커런트 경로를 위한 두 Tr.이 턴온될 타이밍 미스매치의 기회는 제거하였음을 특징으로 한다.

Claims (5)

1. 비트라인 선택신호를 두 개의 쌍을 이루는 입력단이 모두 선택되지 않은 경우에는 공급전압레벨로 유지시키고, 상기 입력단 중 하나가 선택된 경우에는 선택된 비트라인 선택신호는 내부 고전압레벨로, 선택되지 않은 비트라인 신호를 접지전압레벨로 하기 위한 복수개의 모스 트랜지스터로 구성된 전압 인가부와, 상기 전압 인가부를 구성하는 모스 트랜지스터의 게이트에 연결되어 동작을 조절하는 전압 인가부 조절부를 구비하여 이루어진 비트라인 선택신호 발생부와, 상기 비트라인 선택신호 발생부의 내부 고전압을 공급전압레벨로 방전시, 이 전하의 일부를 저장하는 축전부를 포함하여 이루어진 저전력 비트라인 선택신호 발생회로.
2. 제1항에 있어서, 상기 축전부가 복수개의 상기 비트라인 선택신호 발생부에 공통으로 연결되는 것을 특징으로 하는 저전력 비트라인 선택신호 발생회로.
3. 제1항 또는 제2항에 있어서, 상기 축전부는 상기 비트라인 선택신호 발생부와 접지전원 사이에 형성된 하나의 캐패시터를 포함하여 이루어지는 것을 특징으로 하는 저전력 비트라인 선택신호 발생회로.
4. 제1항 또는 제2항에 있어서, 상기 축전부는 상기 비트라인 선택신호 발생부와 접지전원 사이에 형성된 하나의 캐패시터와, 상기 캐패시터를 파워-업시에 공급전압레벨로 프리차지시키기 위한 엔모스 트랜지스터를 포함하는 것을 특징으로 하는 저전력 비트라인 선택신호 발생회로.
5. 제1항에 있어서, 전압 인가부는 내부 고전압에 연결된 하나의 피모스 트랜지스터와, 공급전압, 접지 전압 및 상기 축전부에 각각 연결된 세 개의 엔모스 트랜지스터를 각각 구비하여 이루어진 제1, 제2전압 인가부로 구성된 것이 특징인 저전력 비트라인 선택신호 발생회로.