KR20020042186A - 반도체 메모리 장치 및 이 장치의 전압 레벨 조절방법 - Google Patents

반도체 메모리 장치 및 이 장치의 전압 레벨 조절방법 Download PDF

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Abstract

본 발명은 반도체 메모리 장치 및 이 장치의 전압 레벨 조절방법을 공개한다. 이 장치는 고전압 레벨을 승압하기 위한 복수개의 서브 고전압 발생회로들, 테스트 모드에서 고전압 검출신호 및 복수개의 제어신호들 각각에 응답하여 복수개의 서브 고전압 발생회로들의 동작을 각각 제어하기 위한 복수개의 제어회로들, 액티브 신호에 응답하여 인에이블되고 고전압의 레벨 강하를 검출하여 고전압 검출신호를 발생하기 위한 고전압 레벨 검출회로, 및 테스트 모드에서 외부로부터 인가되는 신호들에 응답하여 복수개의 제어신호들의 상태를 설정하기 위한 모드 설정 회로로 구성되어 있다. 따라서, 테스트 모드에서 인에이블되는 전압 발생기의 개수를 조절하면서 테스트를 수행함으로써 오버킬링을 방지할 수 있다. 또한, 테스트 모드에서 필요로하는 전압 발생기의 개수보다 적은 수의 전압 발생기들을 인에이블하여 테스트를 수행하는 것이 가능하므로 반도체 메모리 장치의 신뢰성이 향상된다.

Description

반도체 메모리 장치 및 이 장치의 전압 레벨 조절방법{Semiconductor memory device and voltage level control method thereof}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치 내부에서 필요로하는 전압들을 발생하기 위한 전압 발생회로들을 구비한 반도체 메모리 장치 및 이 장치의 전압 레벨 조절방법에 관한 것이다.
종래의 반도체 메모리 장치는 워드 라인으로부터 인가되는 신호에 응답하여 NMOS트랜지스터가 온됨에 의해서 메모리 셀과 비트 라인사이에 데이터의 전송이 이루어지게 된다. 그런데, NMOS트랜지스터는 특성상 "하이"레벨의 데이터 전송시에 문턱전압의 손실이 발생하기 때문에 충분한 "하이"레벨의 전압을 전달할 수 없다.
그래서, 종래의 반도체 메모리 장치는 워드 라인 인에이블시에 워드 라인으로 전원전압보다 높은 고전압을 인가함으로써 충분한 "하이"레벨의 전압을 전달할 수 있도록 고전압 발생회로를 구비하고 있다.
종래의 반도체 메모리 장치의 고전압 발생회로는 스탠바이 및 액티브 모드에서 동작하는 메인 고전압 발생회로와 액티브 모드에서만 동작하는 서브 고전압 발생회로로 구성되어 있다.
즉, 액티브 모드시에는 스탠바이 모드시와 달리 고전압의 레벨 강하가 심하므로, 메인 고전압 발생회로뿐만아니라 서브 고전압 발생회로가 동작하여 고전압의 레벨 강하를 빠르게 보상해주게 된다.
예를 들어 설명하면, 액티브 모드시에 1개의 워드 라인을 인에이블하기 위하여 필요한 서브 고전압 발생회로의 수가 2개이고, 테스트 모드에서 4개의 워드 라인들을 동시에 인에이블하여 테스트를 수행한다고 하면, 8개의 서브 고전압 발생회로들을 구비하도록 구성한다. 즉, 정상 모드시에 1개의 워드 라인을 인에이블하기 위하여 필요한 서브 고전압 발생회로의 수가 n개로 정해지면, 테스트 모드시에 4개의 워드 라인들을 인에이블하기 위하여 4n개의 서브 고전압 발생회로들을 구비하도록 구성한다.
그런데, 정상 모드시에 n개의 서브 고전압 발생회로에 의해서 공급되는 전하량이 실험에 의해서 계산된 전하량에 마아진을 두어 설계되기 때문에 테스트 모드에서 4n개의 서브 고전압 발생회로들에 의해서 공급되는 전하량은 실제적으로 소모되는 전하량보다 커지게 된다.
결과적으로, 실제적인 반도체 메모리 장치는 테스트 모드에서 4n개의 서브 고전압 발생회로들에 의해서 전하량이 공급되어야 할 만큼 고전압의 레벨 강하가 발생하지 않는다.
이와같은 테스트 모드시에 서브 고전압 발생회로에 의한 고전압의 과잉 공급은 정상인 반도체 메모리 장치를 불량으로 스크린(screen)할 가능성이 상당히 높다.
그런데, 종래의 반도체 메모리 장치는 패키지 상태의 테스트 모드에서 서브 고전압 발생회로의 개수를 제어할 수 있는 방법이 없었으며, 장치 전체에서 필요로 하는 서브 고전압 발생회로의 개수를 검증할 수 있는 방법이 없었다.
상술한 바와 같은 문제점은 고전압 발생회로뿐만아니라 장치 내부의 다른 전압 발생회로들에서도 발생될 수 있다.
본 발명의 목적은 테스트 모드 및 정상 모드에서 필요로하는 서브 고전압 발생회로의 개수를 조절할 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 반도체 메모리 장치의 전압 레벨 조절방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제1형태는 고전압 레벨을 승압하기 위한 복수개의 서브 고전압 발생회로들, 테스트 모드에서 고전압 검출신호 및 복수개의 제어신호들 각각에 응답하여 상기 복수개의 서브 고전압 발생회로들의 동작을 각각 제어하기 위한 복수개의 제어수단들, 액티브 신호에 응답하여 인에이블되고 상기 고전압의 레벨 강하를 검출하여 상기 고전압 검출신호를 발생하기 위한 고전압 레벨 검출수단, 및 상기 테스트 모드에서 외부로부터 인가되는 신호들에 응답하여 상기 복수개의 제어신호들의 상태를 설정하기 위한 모드 설정 수단을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제2형태는 전압 레벨을 승압하기 위한 복수개의 전압 발생회로들, 테스트 모드에서 전압 검출신호 및 복수개의 제어신호들 각각에 응답하여 상기 복수개의 전압 발생회로들의 동작을 각각 제어하기 위한 복수개의 제어수단들, 상기 전압의 레벨 강하를 검출하여 상기 전압 검출신호를 발생하기 위한 전압 레벨 검출수단, 및 상기 테스트 모드에서 모드 설정 제어신호에 응답하여 상기 복수개의 제어신호들의 상태를 설정하기 위한 모드 설정 수단을 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 전압 레벨 조절방법은 전압 레벨을 승압하기 위한 복수개의 전압 발생회로들을 구비한 반도체 메모리 장치의 전압 레벨 조절방법에 있어서, 패키지 상태의 테스트 모드에서 모드 설정 수단으로 상기 복수개의 전압 발생회로들의 동작을 각각 제어하기 위한 복수개의 제어신호들을 인가하는 단계, 및 상기 복수개의 제어신호들에 응답하여 상기 복수개의 전압 발생회로들이 동작하여 테스트를 수행하는 단계를 구비하는 것을 특징으로 한다.
도1은 종래의 반도체 메모리 장치의 고전압 발생회로의 실시예의 블록도이다.
도2는 도1에 나타낸 서브 고전압 검출기의 실시예의 회로도이다.
도3은 도1에 나타낸 서브 고전압 검출기의 실시예의 회로도이다.
도4는 종래의 반도체 메모리 장치의 서브 고전압 발생회로의 실시예의 구성을 나타내는 블록도이다.
도5는 본 발명의 반도체 메모리 장치의 고전압 발생회로의 실시예의 블록도이다.
도6은 도5에 나타낸 제어회로의 실시예의 회로도이다.
도7은 도5에 나타낸 퓨즈 프로그램 회로의 실시예의 회로도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치 및 이 장치의 전압 레벨 조절방법을 설명하기 전에 종래의 반도체 메모리 장치의 고전압 발생회로를 설명하면 다음과 같다.
도1은 종래의 반도체 메모리 장치의 고전압 발생회로의 실시예의 블록도로서, 서브 고전압 검출기(10), 서브 고전압 발생기(12), 메인 고전압 검출기(14), 및 메인 고전압 발생기(16)로 구성되어 있다.
도1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
서브 고전압 검출기(10)는 액티브 모드에서 액티브 신호(PR)에 응답하여 고전압(VPP)의 레벨 강하를 검출하여 서브 고전압 검출신호(VPPS)를 발생한다. 서브 고전압 발생기(12)는 서브 고전압 검출신호(VPPS)에 응답하여 고전압(VPP)을 승압한다. 메인 고전압 검출기(14)는 스탠바이 및 액티브 모드에서 고전압(VPP)의 레벨 강하를 검출하여 메인 고전압 검출신호(VPPM)를 발생한다. 메인 고전압 발생기(16)는 메인 고전압 검출신호(VPPM)에 응답하여 고전압(VPP)을 승압한다.
도2는 도1에 나타낸 서브 고전압 검출기의 실시예의 회로도로서, PMOS트랜지스터(P1), NMOS트랜지스터들(N1, N2, N3), 및 인버터들(I1, I2, I3)로 구성되어 있다.
도2에 나타낸 회로의 동작을 설명하면 다음과 같다.
전원전압(VCC)과 노드(S)사이에 직렬 연결된 PMOS트랜지스터(P1)와 NMOS트랜지스터(N1)로 구성되고, 각각의 게이트로는 접지전압과 고전압(VPP)이 인가된다. 노드(S)와 접지전압사이에 직렬 연결된 NMOS트랜지스터들(N2, N3)로 구성되고, 각각의 게이트로는 액티브 신호(PR)와 고전압(VPP)이 인가된다. 그리고, 노드(S)의 신호를 버퍼하여 신호(VPPS)를 발생하기 위한 3개의 직렬 연결된 인버터들(I1, I2, I3)로 구성되어 있다.
도2에 나타낸 회로의 동작을 설명하면 다음과 같다.
"하이"레벨의 액티브 신호(PR)가 인가되면 NMOS트랜지스터(N2)가 온되어 서브 고전압 검출기(10)의 동작이 인에이블된다. 그리고, 노드(S)의 전압은 PMOS트랜지스터(P1) 및 NMOS트랜지스터들(N1, N2, N3)의 저항을 각각 R1, R2, R3, R4라고 할 때, (R3+R4)VCC/(R1+R2+R3+R4)로 나타낼 수 있다. 그런데, PMOS트랜지스터(P1)는 전류원으로서 포화영역에서 동작하기 때문에 저항(R1)의 저항 값을 무시할 수 있다. 따라서, 노드(S)의 전압은 (R3+R4)VCC/(R2+R3+R4)으로 나타낼 수 있다. 그리고, 액티브시에 저항(R3)의 저항 값이 고정되기 때문에, 노드(S)의 전압은 NMOS트랜지스터들(N1, N3)의 게이트로 인가되는 고전압(VPP)의 레벨 변화에 따라 달라지게 된다.
그래서, NMOS트랜지스터들(N1, N3)의 게이트로 인가되는 고전압(VPP)이 고전압 레벨을 유지하면, 저항들(R2, R4)의 저항 값이 작아지게 된다. 그러면, 상기 식으로부터 알 수 있듯이, 저항(R4)에 의한 저항 감소보다 저항들(R2, R4)에 의한 저항 감소가 더 커지게 되므로 노드(S)의 전압이 커지게 된다. 이때, 발생되는 노드(S)의 전압은 인버터(I1)가 "하이"레벨로 인식할 수 있는 레벨이 된다. 인버터들(I1, I2, I3)은 "하이"레벨의 신호를 반전하고 지연하여 "로우"레벨의 신호(VPPS)를 발생한다.
반면에, NMOS트랜지스터들(N1, N3)의 게이트로 인가되는 고전압(VPP)의 레벨이 강하하면, 저항들(R2, R4)의 저항 값이 커지게 된다. 그러면, 저항들(R4)에 의한 저항 증가보다 저항들(R2, R4)에 의한 저항 증가가 더 커지게 되므로 노드(S)의 전압이 작아지게 된다. 이때 발생되는 노드(S)의 전압은 인버터(I1)가 "로우"레벨로 인식할 수 있는 레벨이 된다. 인버터들(I1, I2, I3)은 "로우"레벨의 신호를 반전하고 지연하여 "하이"레벨의 신호(VPPS)를 발생한다.
상술한 바와 같이 도2에 나타낸 서브 고전압 검출기는 액티브시에 고전압(VPP) 레벨이 유지되면 "로우"레벨의 신호(VPPS)를 발생하고, 고전압(VPP) 레벨이 강하하면 "하이"레벨의 신호(VPPS)를 발생한다.
도3은 도1에 나타낸 서브 고전압 발생기의 실시예의 회로도로서, NMOS캐패시터(NC), 다이오드(D), NMOS트랜지스터(N4), 및 캐패시터(C)로 구성되어 있다.
도3에 나타낸 회로의 동작을 설명하면 다음과 같다.
스탠바이시에 노드(A)는 전원전압(VCC)에서 다이오드(D)의 온 전압(0.7V)을 뺀 전압(VCC-0.7V)으로 프리차지된다. 그리고, 액티브시에 신호(VPPS)가 "하이"레벨로 천이하면 노드(A)의 전압이 전압(2VCC-0.7V)으로 승압된다. 이때 발생되는 노드(A)의 고전압은 다이오드 구성의 NMOS트랜지스터(N4)를 통하여 고전압 발생단자로 출력된다.
즉, 도3에 나타낸 서브 고전압 발생기는 스탠바이시에는 신호(VPPS)가 "로우"레벨이므로 노드(A)가 전압(VCC-0.7V)으로 프리차지되고 캐패시터(C)에 충전된 전압이 고전압 발생단자로 출력된다. 그리고, 액티브시에는 신호(VPPS)가 "하이"레벨로 천이하면 노드(A)의 전압이 전압(2VCC-0.7V)으로 승압되고, 승압된 전압이 NMOS트랜지스터(N4)를 통하여 고전압 발생단자로 출력된다.
도4는 종래의 반도체 메모리 장치의 실시예의 구성을 나타내는 블록도로서, 서브 고전압 발생기들(20-1 ~ 20-8), 및 서브 고전압 검출기(22)로 구성되어 있다.
도4에서, 30으로 표시한 라인은 고전압(VPP) 발생 라인을, 32로 표시한 라인은 고전압 검출 신호(VPPS) 발생 라인을 각각 나타낸다. 액티브 신호(PR)는 내부에서 워드 라인 인에이블시에 발생되는 신호이다.
도4에 나타낸 실시예의 서브 고전압 발생회로는 장치 내부에 2개의 메인 고전압 발생회로들(미도시)을 구비하고, 8개의 서브 고전압 발생기들(20-1 ~ 20-8)과 서브 고전압 검출기(22)를 메모리 셀 어레이(미도시)의 주변에 배치한 경우의 구성을 나타내는 것이다.
도4에 나타낸 블록들 각각의 동작을 설명하면 다음과 같다.
고전압 검출기(22)는 액티브 신호(PR)에 응답하여 인에이블되고, 고전압(VPP)의 레벨 강하를 검출하여 고전압 검출신호(VPPS)를 발생한다. 서브 고전압 발생기들(20-1 ~ 20-8)은 고전압 검출신호(VPPS)에 응답하여 고전압(VPP)을 승압한다.
상술한 바와 같이 종래의 반도체 메모리 장치는 장치 내부에서 발생되는 고전압 검출신호(VPPS)에 응답하여 8개의 서브 고전압 발생기들(22-1 ~ 22-8)이 모두 동작하여 고전압(VPP)의 레벨 강하를 보상하게 된다.
그런데, 종래의 반도체 메모리 장치는 패키지 상태의 테스트 모드시에 2개의 메인 고전압 발생기들(미도시)뿐만아니라 8개의 서브 고전압 발생기들이 동작하게 됨으로써 고전압(VPP) 발생 라인(30)으로 전하가 과잉 공급되어 오버킬링이 발생될 수가 있다.
또한, 패키지 상태의 테스트 모드시에 필요로하는 서브 고전압 발생기들보다 적은 수의 서브 고전압 발생기들을 동작시킴에 의해서 테스트를 수행할 필요가 있는데 종래의 반도체 메모리 장치는 패키지 상태에서 서브 고전압 발생기들의 인에이블과 디스에이블을 제어할 수 있는 방법이 없었다.
도5는 본 발명의 반도체 메모리 장치의 실시예의 구성을 나타내는 블록도로서, 도4에 나타낸 고전압 발생회로에 제어회로들(40-1 ~ 40-8), 모드 설정 레지스터(42), 퓨즈 프로그램 회로(44), 및 스위칭 회로(46)를 추가적으로 구비하여 구성되어 있다.
도5에서, 48로 표시한 신호 라인은 MRS 신호 라인을 나타낸다. 도면에서, 하나의 라인으로 나타내었으나, 스위칭 회로(46) 및 퓨즈 프로그램 회로(44)로부터 출력되는 8개의 신호들((MRS11 ~ MRS18), (MRS21 ~ MRS28))을 각각 나타낸다.
도5에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
모드 설정 레지스터(42)는 반도체 메모리 장치의 동작 모드를 제어하기 위한데이터를 저장하기 위한 것으로, 도시하지는 않았지만, 외부로부터 인가되는 "로우"레벨의 반전 칩 선택신호(CSB), 반전 로우 어드레스 스트로우브 신호(RASB), 반전 컬럼 어드레스 스트로우브 신호(CASB), 및 반전 라이트 인에이블 신호(WEB)와 같은 명령 신호(COM)를 인가하면, 이때 어드레스 인가 핀들(미도시)로부터 입력되는 데이터(Ai)가 저장된다. 즉, 패키지 상태의 테스트 모드에서, 모드 설정 레지스터(42)로 인가되는 데이터(Ai)를 달리함에 의해서 제어신호들(MRS0, MRS11 ~ MRS18)을 발생하고, 테스트 모드에서 정상 모드에서 필요로하는 서브 고전압 발생기들의 개수만을 인에이블하기 위한 제어신호들(MRS0, MRS11 ~ MRS18)을 발생한다. 제어회로들(40-1 ~ 40-8) 각각은 고전압 검출신호(VPPS)에 응답하여 서브 고전압 발생기들(20-1 ~ 20-8)의 동작을 인에이블하기 위한 신호들(ACT1 ~ ACT8)을 인에이블하고, 제어신호들(MRS1 ~ MRS8) 각각에 응답하여 신호들((ACT1 ~ ACT8)을 디스에이블한다. 퓨즈 프로그램 회로(30)는 모드 설정 레지스터(42)로부터 출력되는 제어신호(MRS0)에 응답하여 인에이블되고 제어신호들(MRS11 ~ MRS18) 각각에 응답하여 제어신호들(MRS21 ~ MRS28)을 발생한다. 제어회로들(40-1 ~ 40-8) 각각으로 인가되는 제어신호들(MRS1 ~ MRS8)은 제어신호들((MRS11 ~ MRS18), (MRS21 ~ MRS28))이다.
도5에 나타낸 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
패키지 상태의 테스트 모드에서 모드 설정 레지스터(42)로 모드 설정을 위한 "로우"레벨의 명령 신호들(COM)를 인가하고, 제어신호들(MRS1 ~ MRS8)의 상태를 결정하기 위한 데이터(Ai)를 입력하면 제어신호들(MRS0, MRS11 ~ MRS18)이 발생된다.이때, 입력되는 데이터(Ai)는 제어신호(MRS0)를 "로우"레벨로 한다. 스위칭 회로(46)는 "로우"레벨의 제어신호(MRS0)에 응답하여 인에이블되어 제어신호들(MRS11 ~ MRS18)을 MRS 신호 라인(48)으로 전송한다. 즉, 외부로부터 인가되는 데이터(Ai)에 응답하여 제어신호들(MRS11 ~ MRS18)의 상태를 달리함에 의해서 패키지 상태의 테스트 모드에서 필요로하는 서브 고전압 발생기들(20-1 ~ 20-8)의 개수를 결정함은 물론, 정상 모드에서 필요로하는 서브 고전압 발생기들(20-1 ~ 20-8)의 개수를 결정한다.
또한, 본 발명의 반도체 메모리 장치는 패키지 상태의 테스트 모드에서 필요로하는 서브 고전압 발생기들의 수보다 적은 수의 서브 고전압 발생기들을 인에이블하여 테스트를 수행하는 것이 가능하다.
그리고, 패키지 상태의 테스트 모드에서 정상 모드에서 필요로하는 서브 고전압 발생기들(20-1 ~ 20-8)의 적절한 개수가 정해지면 모드 설정 레지스터(42)로 모드 설정을 위한 "로우"레벨의 명령 신호(COM)를 인가하고, 제어신호들(MRS0 ~ MRS8)의 상태를 결정하기 위한 데이터(Ai)를 입력하면 제어신호들(MRS0, MRS21 ~ MRS28)이 프로그램된다. 이때, 입력되는 데이터(Ai)는 제어신호(MRS0)를 "하이"레벨로 한다. 그러면, 스위칭 회로(46)는 오프되고, 모드 설정 레지스터(42)로부터 출력되는 제어신호들(MRS11 ~ MRS18)에 응답하여 퓨즈 프로그램 회로(44)가 프로그램되어 제어신호들(MRS21 ~ MRS28)의 상태가 고정된다. 이에 따라, 서브 고전압 발생기들(20-1 ~ 20-8)의 인에이블 및 디스에이블 상태가 고정된다.
도6은 도5에 나타낸 제어회로의 실시예의 회로도로서, 인버터(I4), 및 NOR게이트(NOR)로 구성되어 있다.
도6에 나타낸 제어회로는 도5에 나타낸 제어회로(40-1)의 실시예의 구성을 나타내는 것으로, 도6에 나타낸 회로의 동작을 설명하면 다음과 같다.
제어신호(MRS1)가 "로우"레벨인 경우에 "하이"레벨의 고전압 검출신호(VPPS)가 발생되면 인버터(I4)는 "로우"레벨의 신호를 발생하고, NOR게이트(NOR)는 "로우"레벨의 신호에 응답하여 "하이"레벨의 제어신호(ACT1)를 발생한다. 그리고, "하이"레벨의 제어신호(MRS1)가 인가되면 NOR게이트(NOR)는 "로우"레벨의 제어신호(ACT1)를 발생한다.
도6에 나타낸 제어회로는 제어신호(MRS1)가 "로우"레벨인 경우에 "하이"레벨의 고전압 검출신호(VPPS)가 발생되면 제어신호(ACT1)를 인에이블하고, 제어신호(MRS1)가 "하이"레벨인 경우에는 제어신호(MRS1)의 상태에 관계없이 제어신호(ACT1)를 디스에이블한다.
도7은 도5에 나타낸 퓨즈 프로그램 회로의 실시예의 회로도로서, 8개의 퓨즈 회로들(44-1 ~ 44-8)로 구성되어 있다.
8개의 퓨즈 회로들(44-1 ~ 44-8) 각각은 퓨즈(F), NMOS트랜지스터들(N5, N6), 인버터들(I5, I6)로 구성된 래치(LA), 및 인버터들(I7, I8)로 구성되어 있다.
도7에 나타낸 퓨즈 회로(44-1)의 동작을 설명하면 다음과 같다.
"하이"레벨의 제어신호(MRS0)가 인가되면 NMOS트랜지스터(N6)가 온되고, "하이"레벨의 제어신호(MRS11)가 인가되면 NMOS트랜지스터(N5)가 온되어 퓨즈(F)를 통하여 노드(B)로 전류가 흘러 퓨즈(F)가 컷팅되고, 노드(B)는 "로우"레벨이 된다.인버터들(I5, I6)로 구성된 래치(LA)는 "로우"레벨의 신호를 반전하고 래치하여 "하이"레벨의 신호를 발생한다. 인버터들(I7, I8)은 "하이"레벨의 신호를 버퍼하여 "하이"레벨의 제어신호(MRS21)를 발생한다.
반면에, "하이"레벨의 제어신호(MRS0)가 인가되면 NMOS트랜지스터(N6)가 온되고, "로우"레벨의 제어신호(MRS11)가 인가되면 NMOS트랜지스터(N5)가 오프되어 퓨즈(F)가 컷팅되지 않고, 노드(B)는 "하이"레벨을 유지한다. 래치(LA)는 "하이"레벨의 신호를 반전하고 래치하여 "로우"레벨의 신호를 발생한다. 인버터들(I7, I8)은 "로우"레벨의 신호를 버퍼하여 "로우"레벨의 제어신호(MRS21)를 발생한다.
상술한 바와 같은 방법으로 제어신호(MRS0) 및 제어신호들(MRS12 ~ MRS18)에 응답하여 퓨즈 회로들(44-2 ~ 44-8) 각각을 프로그램함에 의해서 제어신호들(MRS21 ~ MRS28)의 상태가 결정된다.
즉, 도5에 나타낸 본 발명의 반도체 메모리 장치의 퓨즈 프로그램 회로는 테스트 모드에서 정상 모드에서 필요로하는 서브 고전압 발생기들의 개수를 결정하여 프로그램하기 위한 것이다.
만일, 이 회로를 구비하지 않는 경우에는 테스트 모드와 정상 모드에서 필요로하는 서브 고전압 발생기들의 개수만을 결정하고, 설계 단계에서 이를 반영하여 테스트 모드와 정상 모드에서 필요로하는 최적의 서브 고전압 발생기들만을 구비하도록 구성할 수 있다.
도5의 실시예에서는 퓨즈 프로그램 회로를 구비하는 반도체 메모리 장치를 설명하였으나, 퓨즈 프로그램 회로는 반드시 구비하지 않더라도 상관없다.
본 발명은 고전압 발생회로 뿐만아니라 장치 내부의 다른 전압 발생회로들, 예를 들면, 내부전압 발생회로, 기판 전압 발생회로, 비트 라인 프리차지 전압 발생회로 등에도 적용될 수 있다. 즉, 이들 회로들의 경우에도 장치 내부에 다수개가 배치되는데, 본 발명의 방법을 적용하여 패키지 상태의 테스트 모드에서 정상 모드에서 필요로하는 회로의 개수만큼만 인에이블되도록 할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 반도체 메모리 장치 및 이 장치의 전압 레벨 조절방법은 테스트 모드에서 인에이블되는 전압 발생기의 개수를 조절하면서 테스트를 수행함으로써 오버킬링을 방지할 수 있다.
또한, 테스트 모드에서 필요로하는 전압 발생기의 개수보다 적은 수의 전압 발생기들을 인에이블하여 테스트를 수행하는 것이 가능하므로 반도체 메모리 장치의 신뢰성이 향상된다.
그리고, 본 발명의 반도체 메모리 장치 및 이 장치의 전압 레벨 조절방법은 테스트 모드에서 정상 모드에서 필요한 최적의 전압 발생기들만 인에이블되도록 프로그램하는 것이 가능하다.

Claims (10)

  1. 고전압 레벨을 승압하기 위한 복수개의 서브 고전압 발생회로들;
    테스트 모드에서 고전압 검출신호 및 복수개의 제어신호들 각각에 응답하여 상기 복수개의 서브 고전압 발생회로들의 동작을 각각 제어하기 위한 복수개의 제어수단들;
    액티브 신호에 응답하여 인에이블되고 상기 고전압의 레벨 강하를 검출하여 상기 고전압 검출신호를 발생하기 위한 고전압 레벨 검출수단; 및
    상기 테스트 모드에서 외부로부터 인가되는 신호들에 응답하여 상기 복수개의 제어신호들의 상태를 설정하기 위한 모드 설정 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 반도체 메모리 장치는
    상기 테스트 모드에서 상기 모드 설정 수단으로부터 인가되는 신호들에 응답하여 상기 복수개의 제어신호들의 상태를 고정하기 위한 퓨즈 프로그램 수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 복수개의 제어수단들 각각은
    상기 모드 설정 수단으로부터 출력되는 해당 제어신호에 응답하여 상기 해당 서브 고전압 발생회로의 동작을 디스에이블하고, 상기 고전압 검출신호에 응답하여상기 해당 서브 고전압 발생회로의 동작을 인에이블하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제2항에 있어서, 상기 퓨즈 프로그램 수단은
    전원전압과 노드사이에 연결된 퓨즈;
    상기 모드 설정 제어신호가 인가되는 게이트와 상기 노드에 연결된 드레인을 가진 제1NMOS트랜지스터;
    상기 제1NMOS트랜지스터의 소스에 연결된 드레인과 접지전압에 연결된 소스와 상기 해당 신호가 인가되는 게이트를 가진 제2NMOS트랜지스터;
    상기 노드의 신호를 반전하고 래치하기 위한 래치; 및
    상기 래치의 출력신호를 버퍼하여 상기 해당 제어신호의 상태를 결정하기 위한 버퍼를 상기 모드 설정 수단으로부터 출력되는 신호들 각각에 대하여 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 전압 레벨을 승압하기 위한 복수개의 전압 발생회로들;
    테스트 모드에서 전압 검출신호 및 복수개의 제어신호들 각각에 응답하여 상기 복수개의 전압 발생회로들의 동작을 각각 제어하기 위한 복수개의 제어수단들;
    상기 전압의 레벨 강하를 검출하여 상기 전압 검출신호를 발생하기 위한 전압 레벨 검출수단; 및
    상기 테스트 모드에서 모드 설정 제어신호에 응답하여 상기 복수개의 제어신호들의 상태를 설정하기 위한 모드 설정 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 반도체 메모리 장치는
    상기 테스트 모드에서 상기 모드 설정 수단으로부터 인가되는 신호들에 응답하여 상기 복수개의 제어신호들의 상태를 고정하기 위한 퓨즈 프로그램 수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제5항에 있어서, 복수개의 제어수단들 각각은
    상기 모드 설정 수단으로부터 출력되는 해당 제어신호에 응답하여 상기 해당 전압 발생회로의 동작을 디스에이블하고, 상기 전압 검출신호에 응답하여 상기 해당 전압 발생회로의 동작을 인에이블하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제6항에 있어서, 상기 퓨즈 프로그램 수단은
    전원전압과 노드사이에 연결된 퓨즈;
    상기 모드 설정 제어신호가 인가되는 게이트와 상기 노드에 연결된 드레인을 가진 제1NMOS트랜지스터;
    상기 제1NMOS트랜지스터의 소스에 연결된 드레인과 접지전압에 연결된 소스와 상기 해당 신호가 인가되는 게이트를 가진 제2NMOS트랜지스터;
    상기 노드의 신호를 반전하고 래치하기 위한 래치; 및
    상기 래치의 출력신호를 버퍼하여 상기 해당 제어신호의 상태를 결정하기 위한 버퍼를 상기 모드 설정 수단으로부터 출력되는 신호들 각각에 대하여 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 전압 레벨을 승압하기 위한 복수개의 전압 발생회로들을 구비한 반도체 메모리 장치의 전압 레벨 조절방법에 있어서,
    패키지 상태의 테스트 모드에서 모드 설정 수단으로 상기 복수개의 전압 발생회로들의 동작을 각각 제어하기 위한 복수개의 제어신호들을 인가하는 단계; 및
    상기 복수개의 제어신호들에 응답하여 상기 복수개의 전압 발생회로들이 동작하여 테스트를 수행하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 전압 레벨 조절방법.
  10. 제9항에 있어서, 상기 전압 레벨 조절 방법은
    상기 패키지 상태에서 테스트를 수행함에 의해서 정상 모드시에 필요로하는 전압 발생회로의 개수가 정해지면 상기 복수개의 전압 발생회로들의 인에이블 및 디스에이블을 퓨즈 프로그램 수단에 의해서 고정하는 단계를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 전압 레벨 조절방법.
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