JP4825436B2 - 半導体記憶装置及び半導体装置 - Google Patents

Description

本発明は、半導体装置に関し、特にその装置の内部特性のトリミング技術に適用して有効な技術に関する。

本発明者が検討した技術として、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの半導体装置においては、以下の技術が考えられる。

現在のＳＲＡＭの多くは降圧回路を内蔵しており、ＳＲＡＭの内部回路は、外部電圧をこの降圧回路で降圧した内部電圧で動作している。この内部電圧は内部回路の動作の安定性を左右する重要な電圧である。このため、パッケージ組立品の出荷前の選別試験では、この内部電圧をＪＴＡＧ機能（Ｊｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐが提案したＩＥＥＥ規格１１４９．1）による擬似トリミングにより内部特性を変化させて評価を行い、マージンの小さいサンプルをスクリーニングする技術がある（例えば、特許文献１参照）。

特許文献１に記載された発明は、半導体チップをパッケージに封止した後のトリミングを可能とする発明である。すなわち、内部回路についてのトリミング又は評価に関するモード切り替えを行う制御手段を含み、この制御手段は、上記トリミング又は評価に関するモード切り替え制御をＪＴＡＧによる手法で実現可能な制御部を含み、上記制御部は、入力された命令をデコードするための命令デコード部と、上記命令デコード部でのデコード結果に基づいてバウンダリスキャンを可能とするためのシフトスキャンレジスタ群と、上記命令デコード部及び上記シフトレジスタ部の動作を制御するための動作制御部とを含んで構成することで、半導体チップをパッケージに封止した後のトリミングを可能としている。
特開２００３−２４２７９９号公報

ところで、前記のようなトリミングの技術について、本発明者が検討した結果、以下のようなことが明らかとなった。

特許文献１に記載された発明を使用すると、パッケージ組立品の出荷前の選別試験において、上記降圧回路で降圧した内部電圧をＪＴＡＧ機能による擬似トリミングにより変化させて評価を行い、マージンの小さいサンプルをスクリーニングする試験が可能となる。

一方、近年、半導体プロセスの加工寸法の微細化に伴い、製造誤差によるトランジスタの特性ばらつきが顕著になり、上記降圧回路の発生する電圧のばらつきも大きくなってきている。このため、ウエハテストの段階でこの内部電圧を測定し、この測定値がトランジスタの特性ばらつき等により設計値とずれている場合は、ヒューズ・トリミングにより、内部電圧が設計値に近づくように調整している。

しかし、その後の選別試験で、内部電圧をＪＴＡＧ機能によるトリミングにより変化させて評価を行う場合に、上記ヒューズ・トリミングによる内部電圧の調整結果は考慮されず、ヒューズ・トリミングとＪＴＡＧ機能によるトリミングとは独立して行われていた。

すなわち、トランジスタの特性ばらつきによる上記降圧回路の発生する電圧のばらつきに対する調整結果は選別試験に反映されず、マージンの小さいサンプルをスクリーニングすることが困難であるばかりか歩留まりの低下を招くことが判明した。

さらに、特許文献１に記載された発明によりＪＴＡＧ機能によるトリミングを利用して複数のサンプルの選別試験を並行して行う場合においては、上記の様に各サンプル毎に異なる内部電圧のバラツキの調整が考慮されていない為に、すべてのサンプルに同一のトリミング条件を与える為には各サンプルのバラツキに応じて個別にＪＴＡＧ機能によるトリミングを行う必要があり、選別試験が煩雑になることが判明した。

そこで、本発明の目的は、半導体記憶装置又は半導体装置において、トリミングにより 歩留まりを向上させることの出来る技術を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

すなわち、本発明によるＪＴＡＧ機能による特性のトリミングが可能な半導体記憶装置及び半導体装置は、特性値が可変の第１の回路と、プログラム素子と、外部から信号を入力して保持する第２の回路と、前記プログラム素子の出力信号と前記第２の回路の出力信号とに基づいて論理演算を行う第３の回路と、を有し、前記第１の回路の前記特性値は、前記第３の回路の論理演算結果に基づいて制御されることを特徴とするものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。

（１） ウエハテストの段階で内部電圧などの特性値を測定し、この測定値がトランジスタの特性ばらつき等により設計値とずれている場合、ヒューズ・トリミングにより、特性値が設計値に近づくように調整し、前記調整の結果を反映したＪＴＡＧ機能によるトリミングが可能となる。

（２） 選別試験で、ヒューズ・トリミングによる特性値の調整を反映して内部電圧などの特性値をＪＴＡＧ機能によるトリミング信号により変化させて評価を行う事が可能となり、歩留まりの向上とマージンの小さいサンプルをスクリーニングすることができる。

（３）多数のサンプルの並列試験（テスタでの多数個取り）が容易に実現できる。

本発明の特徴を分かり易くするために、本発明の前提技術と比較して説明する。

（本発明の前提技術）
上記の歩留低下を引き起こすという課題を解決するために、本発明に先立って、ウエハテストの段階で上記降圧回路の発生する内部電圧を測定し、この測定値がトランジスタの特性ばらつき等により設計値とずれている場合、ヒューズ・トリミングにより、内部電圧が設計値に近づくように調整するという方式を検討した。

図１は、本発明に先立って検討した半導体装置におけるトリミング回路の概略構成を示す図である。図１において、デコーダ１０１は、５ビットの信号に基づいて、降圧回路（図示していないが、デコーダ１０１の後段に接続される。）の発生する内部電圧を３２段階に切り替える信号を発生するデコード回路である。

したがって、図１では、パッド部１０２のパッド信号、ヒューズ回路部１０３のヒューズ信号、ＪＴＡＧ機能部１０４によるトリミング信号のいずれか１つにより、内部電圧を３２段階に切り替えることが可能になっている。したがって、ウエハテストの段階で、ヒューズ・トリミングにより、内部電圧が設計値に近づくように調整することが可能になる。

図２は、図１の各ブロックをさらに詳細に示した図である。図２において、パッド部１０２はパッド信号の入力回路２０１、ヒューズ回路部１０３はヒューズ回路２０２、ＪＴＡＧ機能部１０４は、シフトスキャンレジスタ（Ｓｈｉｆｔ Ｓｃａｎ Ｒｅｇｉｓｔｅｒ）２０３、アップデートレジスタ（Ｕｐｄａｔｅ Ｒｅｇｉｓｔｅｒ）２０４等で構成されている。これらの各ブロックが発生するパッド信号、ヒューズ信号、ＪＴＡＧ機能によるトリミング信号のいずれか１つをセレクタで選択し、デコーダ１０１に入力している。デコーダ１０１は、５ビットの信号（ＲＧＣ０〜ＲＧＣ４）に基づいて、降圧回路の発生する内部電圧を３２段階に切り替える信号（Ｇ０〜Ｇ３１）を発生している。このようにして、ウエハテストの段階で、ヒューズ・トリミングにより、内部電圧が設計値に近づくように調整することが可能になっている。

しかし、上述のようにヒューズ・トリミングした場合、その後の選別試験で、内部電圧をＪＴＡＧ機能による擬似トリミングにより変化させて評価を行い、マージンの小さいサンプルをスクリーニングすることが困難である。その理由としては、以下の２つが挙げられる。

まず、第１の理由は、ヒューズ・トリミングしたサンプルのマージンの大小は、ヒューズ・トリミングした状態での内部電圧を基準にして内部電圧を変化させて評価しなければならないが、図１の構成では、ＪＴＡＧ機能によるトリミング信号を直接デコーダに入力しているため、ヒューズ・トリミングした状態とは全く独立の評価となってしまうためである。

次に、第２の理由は、例え、上記ヒューズ・トリミングの情報を、ＪＴＡＧ機能を制御する信号にフィードバックし、ヒューズ・トリミングした状態での内部電圧を基準にしてＪＴＡＧ機能によるトリミング信号を発生できたとしても、こういったフィードバック制御が極めて煩雑であるだけでなく、多数のサンプルを並列に試験・選別し、テスト時間短縮による製造コストの低減ができないことである。すなわち、上記ヒューズ・トリミングの値（トリミング値）は、サンプル毎に異なるため、通常、ＪＴＡＧ制御信号を共通に供給して行う多数のサンプルの並列試験が実施できなくなるためである。

（実施の形態）
以上述べてきた課題を解決するために、本発明の実施の形態では、内部降圧回路（昇圧回路）を有する半導体装置において、降圧回路（昇圧回路）の発生する電位を、半導体装置内のプログラム素子が出力する信号と半導体装置の外部から入力される信号の論理演算の結果に基づいて制御可能としたことを特徴としている。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

図３は、本発明の一実施の形態による半導体装置におけるトリミング回路の概略構成を示す図である。本実施の形態のトリミング回路は、例えば、第１の回路としての内部降圧回路や内部昇圧回路の内部電圧を調整するための回路とされ、デコーダ３０１、パッド部３０２、ヒューズ回路部３０３、第２の回路としてのＪＴＡＧ機能部３０４、第３の回路としての制御回路３０５などから構成されている。ヒューズ回路部３０３とＪＴＡＧ機能部３０４の出力が制御回路３０５に入力し、制御回路３０５とＪＴＡＧ機能部３０４とパッド部３０２の出力がセレクタを介してデコーダ３０１に入力し、それぞれの信号は４ビット構成となっている。ＪＴＡＧ機能部３０４には、ＪＴＡＧ（Ｊｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ）が提案したＩＥＥＥ規格１１４９．1用の信号（ＴＣＫ，ＴＭＳ，ＴＤＩ）等が入力される。

図３の構成では、図１の構成に対し、制御回路３０５を追加している。この制御回路３０５は、ヒューズ信号とＪＴＡＧ機能によるトリミング信号の論理演算の結果に基づいて内部電圧を制御可能な制御信号を発生している。すなわち、この制御回路３０５は、ウエハテストの段階で行ったヒューズ・トリミングの状態を識別し、この状態での内部電圧を基準にして、ＪＴＡＧ機能によるトリミング信号により内部電圧を変化させる制御信号を発生している。

図４は、図３に示すトリミング回路の各ブロックの構成例を示した図である。パッド部３０２は、複数のパッド（ＰＡＤ）４０５と複数の入力回路４０１から構成され、各パッド４０５は入力回路４０１に接続されている。ヒューズ回路部３０３は、複数のヒューズ（Ｆｕｓｅ）４０６と複数のヒューズ回路４０２から構成され、各ヒューズ４０６の一端は電源に接続され、他端は各ヒューズ回路４０２に接続されている。ＪＴＡＧ機能部３０４は、複数のセレクタ４０７と複数のシフトスキャンレジスタ４０３と複数のアップデートレジスタ４０４から構成され、各セレクタ４０７の出力が各シフトスキャンレジスタ４０３に入力し、各シフトスキャンレジスタ４０３の出力が各アップデートレジスタ４０４と各セレクタ４０７に入力し、各アップデートレジスタ４０４の出力が制御回路３０５に入力している。また、複数のセレクタ４０８には、制御回路３０５の出力と各アップデートレジスタ４０４の出力が入力し、各セレクタ４０８の出力と各入力回路４０１の出力が各セレクタ４０９に入力し、各セレクタ４０９の出力がデコーダ３０１と各セレクタ４０７に入力している。

本実施の形態では、図３に示す制御回路３０５をビット（ｂｉｔ）シフト回路としている。ヒューズ回路４０２からの出力基準信号（Ｂ１０〜Ｂ１４）に対し、ＪＴＡＧ機能部３０４からのトリミング信号（Ｔ０〜Ｔ４）でビットシフトを行い、その結果をデコーダ３０１に入力している。

図５は、図４の制御回路３０５としてのビットシフト回路の構成例を示した図である。本例ではビットシフト回路を複数の全加算器（Ｆｕｌｌ Ａｄｄｅｒ）５０１で構成している。

図６は、図５の全加算器５０１の構成例を示した図であり、排他的論理和ゲート及び論理積ゲートなどで構成される。

図７は、図４のデコーダ３０１の出力（Ｇ０〜Ｇ３１）に基づいて、内部電圧を３２段階に切り替えることが可能な降圧回路の構成例を示している。本回路では、外部電圧ＶＤＤをドライバＰＭＯＳ７０１で降圧して内部電圧ＶＤＤＩを発生している。この内部電圧ＶＤＤＩを、複数の抵抗Ｒで分圧し、この電圧と基準電圧発生回路７０２が発生する電圧とを差動アンプ７０３で比較・増幅し、ドライバＰＭＯＳ７０１のインピーダンスをフィードバック制御することで、内部電圧ＶＤＤＩを所望の電圧にコントロールしている。ここで、図４のデコーダ３０１の出力（Ｇ０〜Ｇ３１）は、図７のＶＤＤＩトリミング制御デコード信号として入力され、この信号で上記の抵抗Ｒの分圧比を制御し、内部電圧ＶＤＤＩを３２段階に切り替えることを可能にしている。

図８は、本実施の形態によるトリミング回路が適用される半導体メモリ（半導体記憶装置）の構成例を示す図である。図８において、ＸＡＤＲは行アドレス信号、ＹＡＤＲは列アドレス信号、ＤＩＮはデータ入力信号、ＣＴＲＬはメモリ制御信号であり、ＤＯＵＴはデータ出力信号である。また、ＸＤＥＣは行アドレスデコーダ、ＸＤＲは行アドレスに対応するワード線に選択パルス電圧を印加するワード線ドライバ、ＭＣＡは複数のメモリセルがマトリクス状に配置されたメモリセルアレイである。またＹＤＥＣは列アドレスデコーダ、ＹＳＷは列アドレスに対応するビット線対を選択する列選択回路、ＤＩＯはメモリ制御信号ＣＴＲＬに基づいて、データ入力信号ＤＩＮを選択セルへ書き込む、または、選択セルの情報を増幅してデータ出力信号ＤＯＵＴを出力するデータ入出力回路である。

図３及び図４のトリミング回路により図７の降圧回路の内部電圧を制御し、その内部電圧が図８の半導体メモリ内の各ブロックへ供給される。ここで、本実施の形態の降圧回路が発生する内部電圧を、これらの全てのブロックに印加してもよいし、一部のブロックに印加してもよい。

図９は、本実施の形態によるトリミング回路が適用されるＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｍｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の構成例を示すブロック図である。図９は、半導体基板上に形成される各回路ブロックの幾何学的な配置例を示している。図９において、ＭＵＬ０〜ＭＵＬ７、ＭＵＲ０〜ＭＵＲ７、ＭＬＬ０〜ＭＬＬ７、ＭＬＲ０〜ＭＬＲ７は、メモリセルがアレイ状に配置されたメモリセルアレイであり、ＭＷＤはメインワードドライバである。また、ＣＫ／ＡＤＲ／ＣＮＴＬはクロック信号、アドレス信号、メモリ制御信号等の入力回路、ＤＩ／ＤＱはデータ入出力回路、Ｉ／Ｏはモード切り替え信号、テスト信号、ＤＣ信号等の入出力回路である。本例ではセンタパッド方式の例を示しており、このためＣＫ／ＡＤＲ／ＣＮＴＬ回路、ＤＩ／ＤＱ回路及びＩ／Ｏ回路もチップの中央に位置している。また、ＲＥＧ／ＰＤＥＣはプリデコーダ等であり、ＤＬＬＣはクロックの同期化回路であり、ＪＴＡＧ／ＴＡＰはテスト回路であり、ＶＧは内部電源電圧発生回路である。Ｆｕｓｅはヒューズ回路であり、メモリセルアレイ欠陥救済等に用いられる。ＶＲＥＦは入力信号を取り込むための参照電圧等を発生する。

例えば、図３のパッド部３０２はＩ／Ｏ部またはその近傍、ヒューズ回路部３０３はＦｕｓｅ部またはその近傍、ＪＴＡＧ機能部３０４はＪＴＡＧ／ＴＡＰ部またはその近傍に配置される。また、制御回路３０５、デコーダ３０１は、ＪＴＡＧ／ＴＡＰ部またはＶＧ部またはそれらの近傍に配置される。また、図７の降圧回路はＶＧ部またはその近傍に配置される。

図２１は、図５に示すビットシフト回路（制御回路３０５）を用いたＪＴＡＧ機能による内部電源トリミングの動作を示す説明図であり、ヒューズによるトリミンググレード１８（Ｇ１８：ヒューズ切断コード０１０００）に対して、ＪＴＡＧトリミングにより、“＋３”グレードシフトしてトリミンググレード２１（Ｇ２１：１０１００）相当に擬似トリミングする場合を示す。図２１（ａ）は、ＪＴＡＧ機能部３０４において、各シフトスキャンレジスタ４０３に入力され、各アップデートレジスタ４０４に取り込まれるデータの様子を示している。図２１（ｂ）は、ビットシフト回路（制御回路３０５）における各全加算器５０１の動作を示している。なお、Ｔ０〜Ｔ４は各アップデートレジスタ４０４の出力（シフトコード）、ＢＩ０〜ＢＩ４は各ヒューズ回路４０２の出力（ヒューズ切断コード）、Ｃ０〜Ｃ３は各全加算器５０１の桁上げ出力Ｃout、ＢＯ０〜ＢＯ４は各全加算器５０１の出力ＯＵＴ（シフト後のトリミンググレードを示すコード）を示す。

図２２は、内部電圧トリミング表を示す図であり、“１”はヒューズが切断されている状態を示す。

図２３は、内部電圧ＪＴＡＧシフトコード表を示す図である。ＶＤＤＩトリミングコードシフト機能として、ヒューズトリミングコードのグレードを、指定したグレード数だけトリミングコードをシフトする機能があり、シフト可能なグレード数は、ヒューズカットのトリミングコードにより異なり、右側の表に示す制限がある。

次に図２１〜図２３により、本実施の形態によるトリミング回路の動作を説明する。

まず、ＪＴＡＧ規格により規定されたパッケージ端子を使用し、通常動作モードから評価モードに切り替える。

次に、図２３のＪＴＡＧシフトコード表に従い、予めヒューズ・トリミングした値に対してシフトさせたいコードをシフトスキャンレジスタ４０３に順次入力（スキャンイン）する。

例えば、ヒューズ・トリミングによるトリミングで、内部電源ＶＤＤＩが図２２に示す内部電圧トリミング表のＧ１８（グレード１８）に予め設定されているところを、ＪＴＡＧによる擬似トリミング（一時的なトリミング）でグレードをＧ２１（グレード２１）に変化させたい場合、図２３のシフトコード表に従い、シフトグレード数“＋３”に対応するＪＴＡＧコード（シフトコード）をシフトスキャンレジスタ４０３に入力する。

次に、評価モードから通常動作モードに戻る。評価モードを抜けると、入力されたデータがアップデートレジスタ４０４に取り込まれる。

そして、入力されたシフトコードがアップデートレジスタ４０４に取り込まれると同時に、図５のビットシフト回路（制御回路３０５）において、各ヒューズ回路４０２の出力ＢＩ０〜ＢＩ４（ヒューズ・トリミング）と各アップデートレジスタの出力Ｔ０〜Ｔ４（シフトコード）の論理値を取り、シフト後のトリミンググレードを示すコードＢＯ０〜ＢＯ４を出力する。コードＢＯ０〜ＢＯ４は、ＲＧＣ０〜ＲＧＣ４としてデコーダ３０１に入力され、内部電圧を所望の電圧に切り替える信号（Ｇ０〜Ｇ３１）が生成される。

本実施の形態では、上記所望の電圧は３２段階用意されており、これに応じた数のヒューズやシフトコードが用意されているが、上記所望の電圧の段階は設計者が任意に選択可能であり、これに応じてヒューズやシフトコードの数を変更できる。

したがって、本実施の形態による半導体記憶装置又は半導体装置によれば、ウエハテストの段階で上記降圧回路の発生する内部電圧を測定し、この測定値がトランジスタの特性ばらつき等により設計値とずれている場合、ヒューズ・トリミングにより、内部電圧が設計値に近づくように調整できるので、歩留を向上できる。

また、選別試験で、内部電圧をＪＴＡＧ機能によるトリミング信号により変化させて評価を行い、マージンの小さいサンプルをスクリーニングすることができる。さらに、多数のサンプルの並列試験（テスタでの多数個取り）が実現できる。

以上、本発明者によりなされた発明を内部電源電圧のトリミングに関する実施の形態に基づき具体的に説明したが、本発明は内部電源電圧のトリミングに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば、本発明は、外部信号を受信する入力バッファにおける参照電圧等の内部基準電圧のトリミングにも適用できる。また、メモリのセンスアンプにおける活性化タイミング等の内部信号の切り換わりタイミングのトリミングにも適用できる。また、メモリにおけるワード線選択信号の選択パルス幅等の内部信号のパルス幅のトリミングにも適用できる。以下、これらの実施の形態について具体的に説明する。

図１０は、外部信号を受信する入力バッファの参照電圧のトリミングに本発明を適用した例を示している。図１０において、ＩＢＵＦは外部信号を受信する入力バッファであり、ＩＮが外部入力信号、ＯＵＴが入力バッファの出力信号である。入力バッファＩＢＵＦには入力信号ＩＮを増幅する差動増幅部が含まれており、この差動増幅部には参照電圧ＶＲＥＦが入力されている。この参照電圧ＶＲＥＦは参照電圧発生回路ＶＲＥＦＧＥＮで発生される。ＴＳＧＥＮは、参照電圧発生回路ＶＲＥＦＧＥＮが発生する電圧を制御する制御回路である。この制御回路ＴＳＧＥＮは、ヒューズ信号とＪＴＡＧ機能によるトリミング信号の論理演算の結果に基づいて参照電圧を制御可能な制御信号を発生している。すなわち、この制御回路ＴＳＧＥＮは、ウエハテストの段階で行ったヒューズ・トリミングの状態を識別し、この状態での参照電圧を基準にして、ＪＴＡＧ機能によるトリミング信号により参照電圧を変化させる制御信号を発生している。

図１１は、メモリのセンスアンプにおける活性化タイミングのトリミングに本発明を適用した例を示している。図１１において、ＳＡＭＰはメモリのセンスアンプであり、ＣＤＴＲ，ＣＤＢＲはメモリセルからの読み出しデータが伝送されるコモンデータ線、ＤＢＢ，ＤＢＴがセンスアンプＳＡＭＰの出力信号である。また、ＳＡＣＭ０，ＤＩＣＭ０，ＭＡＴＮＣはセンスアンプを制御する制御信号である。また、ＳＡＥＱＴ０はセンスアンプを活性化する活性化信号である。この活性化信号ＳＡＥＱＴ０はセンスアンプ活性化信号発生回路ＳＡＣで発生される。このセンスアンプ活性化信号発生回路ＳＡＣは可変遅延回路ＶＤＬを含んで構成されており、この可変遅延回路ＶＤＬの遅延時間を変化させることで、センスアンプを活性化するタイミングを変化できるようにしている。ＴＳＧＥＮは、センスアンプ活性化信号発生回路ＳＡＣが発生する信号のタイミングを制御する制御回路である。この制御回路ＴＳＧＥＮは、ヒューズ信号とＪＴＡＧ機能によるトリミング信号の論理演算の結果に基づいてタイミングを制御可能な制御信号を発生している。すなわち、この制御回路ＴＳＧＥＮは、ウエハテストの段階で行ったヒューズ・トリミングの状態を識別し、この状態でのタイミングを基準にして、ＪＴＡＧ機能によるトリミング信号によりタイミングを変化させる制御信号を発生している。なお、ｎは自然数であり、信号線数を示す。前記実施の形態では、ｎ＝５であったものである。

図１２は、メモリにおけるワード線選択信号の選択パルス幅のトリミングに本発明を適用した例を示している。図１２において、ＭＣ＿００，ＭＣ＿ｍ０，ＭＣ＿０ｎ，ＭＣ＿ｍｎはメモリを構成するメモリセルであり、Ｗ０〜Ｗｍはワード線である。Ｘ０，Ｘ１，Ｘ２，…は行アドレス信号、ＸＤＥＣは行アドレスデコーダであり、この行アドレスデコーダＸＤＥＣは、行アドレス信号Ｘ０，Ｘ１，Ｘ２，…の値に基づいてワード線Ｗ０〜Ｗｍの中から一本を選択する。また、この行アドレスデコーダＸＤＥＣには、ワード線選択信号の選択パルスＷＰＬＳが印加されており、行アドレスデコーダＸＤＥＣはこの選択パルスＷＰＬＳのパルス幅に比例したパルス幅の選択信号をワード線Ｗ０〜Ｗｍの中の一本に発生させる。この選択パルスＷＰＬＳは選択パルス発生回路ＷＰＧで発生される。この選択パルス発生回路ＷＰＧは可変遅延回路ＶＤＬを含んで構成されており、この可変遅延回路ＶＤＬの遅延時間を変化させることで、選択パルスのパルス幅を変化できるようにしている。ＴＳＧＥＮは、選択パルス発生回路ＷＰＧが発生する選択パルスのパルス幅を制御する制御回路である。この制御回路ＴＳＧＥＮは、ヒューズ信号とＪＴＡＧ機能によるトリミング信号の論理演算の結果に基づいてパルス幅を制御可能な制御信号を発生している。すなわち、この制御回路ＴＳＧＥＮは、ウエハテストの段階で行ったヒューズ・トリミングの状態を識別し、この状態でのパルス幅を基準にして、ＪＴＡＧ機能によるトリミング信号によりパルス幅を変化させる制御信号を発生している。

図１３は外部信号を受信する入力バッファのセットアップホールドトリミングに本発明を適用した例を示している。図１３において、ＩＢＵＦは外部信号を受信する入力バッファであり、ＩＮが外部入力信号、ＯＩＢＡが入力バッファの出力信号である。この入力バッファ出力信号ＯＩＢＡはセットアップホールド調整回路ＳＨＣに入力される。セットアップホールド調整回路ＳＨＣは可変遅延回路ＶＤＬを含んで構成されており、この可変遅延回路ＶＤＬの遅延時間を変化させることでセットアップホールドタイミングを変化できるようにしている。ＴＳＧＥＮは、セットアップホールド調整回路ＳＨＣが発生するパルスのタイミングを制御する制御回路である。この制御回路ＴＳＧＥＮは、ヒューズ信号とＪＴＡＧ機能によるトリミング信号の論理演算の結果に基づいてタイミングを制御可能な制御信号を発生している。すなわち、この制御回路ＴＳＧＥＮは、ウエハテストの段階で行ったヒューズ・トリミングの状態を識別し、この状態でのタイミングを基準にして、ＪＴＡＧ機能によるトリミング信号によりタイミングを変化させる制御信号を発生している。

図１４〜図２０は、図１１〜図１３の可変遅延回路ＶＤＬの構成例を示している。いずれの図においても、ＩＮが遅延回路の入力、ＯＵＴが遅延回路の出力である。

図１４の可変遅延回路ＶＤＬは、遅延時間トリミング制御信号（デコーダ３０１の出力）により、複数のスイッチのうちどのスイッチをオンさせるか選択し、インバータの段数を切り替えて、遅延時間を制御できるようにしている。

図１５の可変遅延回路ＶＤＬは、遅延時間トリミング制御信号（デコーダ３０１の出力）により、制御信号Ｖｐ及びＶｎの電位レベルを制御することにより、インバータＩＮＶ１，ＩＮＶ２の等価インピーダンスを切り替えて、遅延時間を制御できるようにしている。

図１６の可変遅延回路ＶＤＬは、遅延時間トリミング制御信号ＤＬＣＴＲＬ０〜ＤＬＣＴＲＬ２（デコーダ３０１の入力又は出力）により、各インバータの負荷容量を切り換えて、遅延時間を制御できるようにしている。

図１７の可変遅延回路ＶＤＬは、遅延時間トリミング制御信号ＳＲ＜０＞，ＳＲ＜１＞，ＳＲ＜２＞でＮＭＯＳトランジスタ５０〜５２の中でオンするＭＯＳトランジスタの組み合わせを選択し、回路の負荷駆動力（オン抵抗）を変化させて遅延時間を制御できるようにしている。

図１８の可変遅延回路ＶＤＬは、遅延時間トリミング制御信号ＳＲ＜０＞，ＳＲ＜１＞，ＳＲ＜２＞でＰＭＯＳトランジスタ４０〜４２の中でオンするＭＯＳトランジスタの組み合わせを選択し、回路の負荷駆動力（オン抵抗）を変化させて遅延時間を制御できるようにしている。

図１９の可変遅延回路ＶＤＬは、遅延時間トリミング制御信号ＳＲ＜０＞，ＳＲ＜１＞，ＳＲ＜２＞でＰＭＯＳ４０〜４２及びＮＭＯＳ５０〜５２の中でオンするＰＭＯＳ及びＮＭＯＳの組み合わせを選択し、ＮＭＯＳ５３のドレインノードに接続する容量の組み合わせをＣ０〜Ｃ１の中から選択している。このようにして、ＮＭＯＳ５３のドレインノードの時定数を変化させて遅延時間を制御できるようにしている。

図２０の可変遅延回路ＶＤＬは、遅延時間トリミング制御信号ＳＲ＜０＞，ＳＲ＜１＞，ＳＲ＜２＞でＰＭＯＳ４０〜４２及びＮＭＯＳ５０〜５２の中でオンするＰＭＯＳ及びＮＭＯＳの組み合わせを選択し、ＰＭＯＳ４３のドレインノードに接続する容量の組み合わせをＣ０〜Ｃ１の中から選択している。このようにして、ＰＭＯＳ４３のドレインノードの時定数を変化させて遅延時間を制御できるようにしている。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、前記実施の形態においては、ＳＲＡＭ等の半導体記憶装置に適用した場合について説明したが、これに限定されるものではなく、メモリ以外にＣＰＵやアナログ回路などのブロックを含む、いわゆるオンチップメモリ等の半導体装置（ワンチップマイコン等）についても適用可能である。

本発明は、降圧回路（昇圧回路）を使用しているメモリＬＳＩ、論理ＬＳＩ、マイコン等に適用可能である。。

本発明に先立って検討した半導体装置におけるトリミング回路の概略構成を示す図である。 図１のトリミング回路の詳細構成を示す図である。 本発明の一実施の形態による半導体装置におけるトリミング回路の概略構成を示す図である。 図３のトリミング回路の詳細構成を示す図である。 図４の制御回路としてのビットシフト回路の構成例を示す図である。 図５の全加算器の構成例を示す図である。 図４のデコーダ出力（ＶＤＤＩトリミング制御デコード信号）に基づいて、内部電圧を３２段階に切り替えることが可能な降圧回路の構成例を示す図である。 図３のトリミング回路が適用される半導体メモリの構成例を示す図である。 図３のトリミング回路が適用されるＳＲＡＭの構成例を示すブロック図である。 図３のトリミング回路を、入力バッファの参照電圧のトリミングに適用した例を示す図である。 図３のトリミング回路を、メモリのセンスアンプにおける活性化タイミングのトリミングに適用した例を示す図である。 図３のトリミング回路を、メモリにおけるワード線選択信号の選択パルス幅のトリミングに適用した例を示す図である。 図３のトリミング回路を、入力バッファのセットアップホールド調整回路のトリミングに適用した例を示す図である。 図１１〜図１３の可変遅延回路の構成例を示す図である。 図１１〜図１３の可変遅延回路の構成例を示す図である。 図１１〜図１３の可変遅延回路の構成例を示す図である。 図１１〜図１３の可変遅延回路の構成例を示す図である。 図１１〜図１３の可変遅延回路の構成例を示す図である。 図１１〜図１３の可変遅延回路の構成例を示す図である。 図１１〜図１３の可変遅延回路の構成例を示す図である。 （ａ），（ｂ）は、図４のトリミング回路の動作を示す説明図である。 図４のトリミング回路において、内部電圧トリミング表を示す図である。 図４のトリミング回路において、内部電圧ＪＴＡＧシフトコード表を示す図である。

符号の説明

４０〜４３ ＰＭＯＳトランジスタ
５０〜５３ ＮＭＯＳトランジスタ
１０１，３０１ デコーダ
１０２，３０２ パッド部
１０３，３０３ ヒューズ回路部
１０４，３０４ ＪＴＡＧ機能部
２０１，４０１ 入力回路
２０２，４０２ ヒューズ回路
３０５ 制御回路
４０３ シフトスキャンレジスタ
４０４ アップデートレジスタ
４０５ パッド（ＰＡＤ）
４０６ ヒューズ（Ｆｕｓｅ）
４０７〜４０９ セレクタ
５０１ 全加算器
７０１ ドライバＰＭＯＳ
７０２ 基準電圧発生回路
７０３ 差動アンプ
ＤＬＬＣ 同期化回路
ＤＩ／ＤＱ データ入出力回路
ＩＢＵＦ 入力バッファ
ＩＮＶ１，ＩＮＶ２ インバータ
ＭＣ メモリセル
ＭＣＡ，ＭＵＬ，ＭＵＲ，ＭＬＬ，ＭＬＲ メモリセルアレイ
ＭＷＤ メインワードドライバ
ＰＤＥＣ プリデコーダ
Ｒ 抵抗
ＳＡＣ センスアンプ活性化信号発生回路
ＳＡＭＰ センスアンプ
ＳＨＣ セットアップホールド調整回路
ＴＡＰ テスト回路
ＴＳＧＥＮ 制御回路
ＶＤＬ 可変遅延回路
ＶＧ 内部電源電圧発生回路
ＶＲＥＦＧＥＮ 参照電圧発生回路
Ｗ０〜Ｗｍ ワード線
ＷＰＧ 選択パルス発生回路
ＸＤＥＣ 行アドレスデコーダ
ＸＤＲ ワード線ドライバ
ＹＤＥＣ 列アドレスデコーダ
ＹＳＷ 列選択回路

Claims (10)

1. 特性値が可変の第１の回路と、
   プログラム素子と、
   外部から信号を入力して保持する第２の回路と、
   前記プログラム素子の出力信号と前記第２の回路の出力信号とに基づいてシフト演算を行う第３の回路と、を有し、
   前記第１の回路の前記特性値は、前記第３の回路の論理演算結果に基づいて可変とされ、前記第２の回路に保持された信号を所定の値に設定し、前記第１の回路の特性値に応じて、前記第１の回路の特性値が所定の値になるように、前記プログラム素子のトリミングを行い、
   外部から入力する信号を変化させることにより、前記第２の回路に保持する信号を変化させ、前記第３の回路の前記演算結果を変化させ、前記第１の回路の特性値を変化させることを特徴とする半導体記憶装置。
2. 請求項１記載の半導体記憶装置において、
   前記プログラム素子は、ヒューズであることを特徴とする半導体記憶装置。
3. 請求項１記載の半導体記憶装置において、
   外部から前記第２の回路に入力される信号は、ＪＴＡＧにより提案されたＩＥＥＥ規格１１４９．1用の信号であることを特徴とする半導体記憶装置。
4. 請求項１記載の半導体記憶装置において、
   前記半導体記憶装置は、ＳＲＡＭであることを特徴とする半導体記憶装置。
5. 請求項１記載の半導体記憶装置において、
   前記第１の回路は内部電圧回路であり、前記特性値は前記内部電圧回路の出力電圧であることを特徴とする半導体記憶装置。
6. 請求項１記載の半導体記憶装置において、
   前記第１の回路は内部信号の切り換わりタイミング発生回路であり、前記特性値は前記切り換わりタイミング発生回路の発生するタイミングであることを特徴とする半導体記憶装置。
7. 請求項１記載の半導体記憶装置において、
   前記第１の回路はセンスアンプの活性化タイミング発生回路であり、前記特性値は前記活性化タイミング発生回路の発生するタイミングであることを特徴とする半導体記憶装置。
8. 請求項１記載の半導体記憶装置において、
   前記第１の回路は信号パルス発生回路であり、前記特性値は前記信号パルス発生回路の発生する信号のパルス幅であることを特徴とする半導体記憶装置。
9. 請求項１記載の半導体記憶装置において、
   前記第１の回路はワード線選択信号パルス発生回路であり、前記特性値は前記ワード線選択信号パルス発生回路の発生する信号のパルス幅であることを特徴とする半導体記憶装置。
10. 特性値が可変の第１の回路と、
    プログラム素子と、
    外部から信号を入力して保持する第２の回路と、
    前記プログラム素子の出力信号と前記第２の回路の出力信号とに基づいてビットシフト演算を行う第３の回路と、
    メモリセルアレイと、を有し、
    前記第１の回路の前記特性値は、前記第３の回路の論理演算結果に基づいて可変とされ、前記第２の回路に保持された信号を所定の値に設定し、前記第１の回路の特性値に応じて、前記第１の回路の特性値が所定の値になるように、前記プログラム素子のトリミングを行い、
    外部から入力する信号を変化させることにより、前記第２の回路に保持する信号を変化させ、前記第３の回路の前記演算結果を変化させ、前記第１の回路の特性値を変化させることにより前記メモリセルアレイの特性を変化させることを特徴とする半導体装置。

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