JP2003242799A

JP2003242799A - 半導体集積回路

Info

Publication number: JP2003242799A
Application number: JP2002034652A
Authority: JP
Inventors: Masahiko Tomizawa; 雅彦富沢; Masahiko Nishiyama; 雅彦西山
Original assignee: Hitachi Ltd; Hitachi ULSI Systems Co Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 2002-02-12
Filing date: 2002-02-12
Publication date: 2003-08-29
Also published as: US20030151962A1; US6865705B2

Abstract

(57)【要約】【課題】半導体チップをパッケージに封止した後のト
リミングを可能とする。【解決手段】内部回路についてのトリミング又は評価
に関するモード切り換えを行う制御手段とを含み、この
制御手段は、上記トリミング又は評価に関するモード切
り換え制御をＪＴＡＧによる手法で実現可能な制御部
（２０８）を含み、上記制御部は、入力された命令をデ
コードするための命令デコード部と、上記命令デコード
部でのデコード結果に基づいてバウンダリスキャンを可
能とするためのシフトスキャンレジスタ群と、上記命令
デコード部及び上記シフトレジスタ部の動作を制御する
ための動作制御部とを含んで構成することで、半導体チ
ップをパッケージに封止した後のトリミングを可能とす
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路、
さらにはそれに含まれる内部回路のトリミング又は評価
に関するモード切り換え技術に関する。

【０００２】

【従来の技術】半導体集積回路においては、内部降圧回
路によって生成される内部電源の電圧レベルや、各種タ
イミング調整用の遅延段にはトリミングが必要とされ
る。これらのトリミングは、ウェーハプロービングの段
階で、ヒューズ回路や評価用パッドによって論理を固定
することによって行われる。

【０００３】マイクロコンピュータやメモリなどの半導
体集積回路においては入出力端子におけるスペックとし
てセットアップ／ホールド特性、クロックアクセスなど
のＡＣ特性が規定されている。多数の半導体集積回路を
プリント基板に搭載する電子装置においては、半導体素
子の製造ばらつきや、パターン配線長などによる信号の
遅延により、信号入出力のタイミング調整が必要とな
る。ＡＣ特性を任意に可変することにより信号のタイミ
ング調整を柔軟に行うための技術としては、例えば特開
平１１−２８９３２２号公報に記載されているように、
Ｉ／Ｏ端子に設けられたラッチに供給されるクロック信
号を制御信号に基づいて任意に遅延する遅延手段と、こ
の遅延手段の遅延時間の設定を行うバウンダリスキャン
回路とを設けることで、信号入出力のタイミング調整を
可能とする技術が知られている。

【０００４】

【発明が解決しようとする課題】しかし、ヒューズを用
いたトリミングでは、ヒューズを切断した後や、半導体
チップをパッケージに封止した後には、再びトリミング
を行うことができない。しかも、トリミングによりヒュ
ーズが切断された場合には、当該ヒューズはもはやトリ
ミングに使用することはできない。従って、ヒューズ回
路を用いた場合には、顧客に出荷したサンプルにおける
不良解析が困難になる。また、同一サンプルでトリミン
グ仕様を変更して評価したい場合があるが、それができ
ないため、サンプル毎に異なるトリミング仕様となるよ
うにヒューズを切断すことで、対処せざるを得ない。

【０００５】さらに、特開平１１−２８９３２２号公報
に記載されている技術によれば、バウンダリスキャン回
路を利用したことにより、半導体チップをパッケージに
封止した後においても、信号入出力のタイミング調整が
可能となる。しかしながら、半導体集積回路においてト
リミングや評価が必要とされるのは、セットアップ／ホ
ールド特性、クロックアクセスなどのＡＣ特性だけでは
ない。例えば、内部回路の動作用とされる内部電源の電
圧レベルや、メモリセルを選択するためのワード線選択
信号やカラム選択信号のパルス幅などのトリミングも必
要とされる。しかしながら、特開平１１−２８９３２２
号公報に記載されている技術によれば、セットアップ／
ホールド特性、クロックアクセスなどのＡＣ特性につい
てのトリミングについては記載されているものの、この
ＡＣ特性以外のトリミングについては考慮されていな
い。

【０００６】本発明の目的は、ヒューズによるトリミン
グ後において、トリミング設定を変えた評価を可能とす
るための技術を提供することにある。

【０００７】本発明の別の目的は、半導体チップをパッ
ケージに封止した後のトリミングを可能とする技術を提
供することにある。

【０００８】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１０】すなわち、内部回路と、上記内部回路につ
いてのトリミング又は評価に関するモード切り換え制御
を行う制御手段を含む半導体集積回路であって、上記制
御手段は、上記内部回路の動作用とされる内部電源の電
圧レベルをトリミング可能な第１モード、バーイン時に
おける内部電源の電圧レベルをトリミング可能な第２モ
ード、上記内部回路に含まれるメモリセルを選択するた
めのワード線選択信号やカラム選択信号のパルス幅をト
リミング可能な第３モード、上記内部回路に含まれるセ
ンスアンプ回路を活性化するタイミングをトリミング可
能な第４モード、上記内部回路に含まれるメモリセルを
選択するためのワード線選択とカラム選択のパルス幅
を、クロック信号のライズエッジとフォールエッジ間の
時間にリンクさせるための第５モード、上記内部回路に
おけるデータ読み出しのためのデータバスをイコライズ
するタイミングをトリミング可能な第６モード、上記内
部回路におけるデータ出力のインピーダンス制御を可能
とする第７モード、上記内部回路に含まれる出力回路か
ら出力されるデータの立ち上がり立ち下がり特性を調整
するための第８モード、上記内部回路におけるデータの
同時出力ビット構成の切り換えを可能とする第９モー
ド、上記内部回路におけるデータ出力のためのレジスタ
をスルー状態とするための第１０モード、のうちの少な
くとも一つをＪＴＡＧにより規定された端子を使って実
現可能な制御部を含んで成る。

【００１１】上記の手段によれば、上記第１〜第１０モ
ードのうちの少なくとも一つがＪＴＡＧにより規定され
た端子を使って実現される。ＪＴＡＧは、サンプルを組
み立てた後においても、回路動作が可能であるため、ヒ
ューズによるトリミング後において、トリミング設定を
変えた評価を可能とする。また、半導体チップをパッケ
ージに封止した後のトリミングを可能とする。

【００１２】このとき、評価デバッグのための情報をス
キャンしてスキャンアウト可能な評価デバッグ機能用シ
フトレジスタと、データのアップデートの容易化を達成
するには、上記評価デバッグ機能用シフトレジスタにス
キャンインされた上記情報によって記憶内容が更新され
ることでトリミング又は評価モードの更新を可能とする
評価デバッグ機能用アップデートレジスタと、上記評価
デバッグ機能用シフトレジスタ及び上記評価デバッグ機
能用アップデートレジスタの動作を制御するためのコン
トローラとを設けると良い。

【００１３】また、論理設定を可能とするヒューズ回路
と、論理固定可能な評価用パッドと、上記ヒューズ回路
の出力信号と、上記評価用パッドの論理固定状態によっ
て決定される信号とを選択可能な第１選択手段と、上記
第１選択手段の選択出力論理と、上記評価用デバッグ機
能用レジスタの出力信号とを選択可能な第２選択手段
と、上記第２選択手段の選択出力信号に基づいてトリミ
ング若しくは調整可能な回路とを設けることにより、ヒ
ューズ回路、評価用パッド、及び評価用デバッグ機能用
レジスタとを選択的に使用することができる。

【００１４】

【発明の実施の形態】図１には、本発明にかかる半導体
集積回路の一例であるＳＲＡＭ（スタティック・ランダ
ム・アクセス・メモリ）が示される。

【００１５】図１に示されるＳＲＡＭは、特に制限され
ないが、公知の半導体集回路製造技術により、単結晶シ
リコン基板などの一つの半導体基板に形成される。

【００１６】メモリセルアレイ２０３が設けられ、この
メモリセルアレイ２０３は、複数のワード線と複数のデ
ータ線対とが交差するように配置され、それらの交差箇
所にはスタティック型の複数のメモリセルがアレイ状に
設けられて成る。アドレス信号ＳＡ０〜ＳＡ２０を取り
込むためのアドレス入力バッファ２０１が設けられる。
このアドレス入力バッファ２０１の後段には、取り込ま
れたアドレス信号をデコードするデコーダが配置され
る。上記メモリセルアレイ２０３にける複数のワード線
は、ローアドレスのデコード結果に基づいて選択レベル
に駆動される。１本のワード線が選択レベルに駆動され
たとき、そのワード線に結合されている全てのメモリセ
ルが選択され、データ線対を介して当該メモリセルへの
データ書き込みや当該メモリセルからのデータ読み出し
が可能とされる。メモリセルアレイ２０３には、対応す
るメモリセルアレイにおける複数のデータ線対をコモン
線対に選択的に結合させるためのデータ線選択回路が結
合されている。このデータ線選択回路におけるデータ線
選択動作は、カラムアドレス信号のデコード結果に基づ
いて行われる。データ線選択回路の近傍には、対応する
コモン線対の信号レベルを増幅するためのセンスアンプ
や、書き込みデータを取り込むための入力バッファを含
むデータ入出力回路２０４が配置される。外部から入力
される各種コントロール信号を取り込むためのコントロ
ール入力バッファ２０６が設けられる。外部から入力さ
れる各種コントロール信号には、特に制限されないが、
チップ選択のためのチップセレクト信号ＳＳ、書き込み
動作指示のためのライトイネーブル信号ＳＷＥ、ａ〜ｄ
で示されるバイト領域を選択するためのバイトライトイ
ネーブル信号ＳＷＥａ〜ｄ、スタンバイモードに遷移さ
せるためのスリープモードセレクト信号ＺＺ、ハイイン
ピーダンス状態とするためのアウトプットディスイネー
ブル信号Ｇが含まれる。上記コントロール入力バッファ
２０６を介して入力された各種コントロール信号に基づ
いて各部の動作制御を行うための制御回路２０５が設け
られる。また、外部から伝達されたクロック信号ＣＫ，
ＣＫＢを取り込むためのクロックバッファ２０７が設け
られる。このクロックバッファ２０７を介して取り込ま
れたクロック信号は、アドレス入力バッファ２０１、制
御回路２０５、データ入出力回路２０４等に伝達され、
各部がクロック信号に同期動作するようにされる。

【００１７】また、この実施例では、ＪＴＡＧ（Ｊｏｉ
ｎｔＴｅｓｔＡｃｔｉｏｎＧｒｏｕｐ）に従って
内部回路についてのトリミング又は評価に関するモード
切り換え制御を行う制御手段としてのＪＴＡＧ部２０８
が設けられる。ここで、「ＪＴＡＧ」は、１９９０年に
「ＩＥＥＥ１１４９．１」として規格化されている。Ｊ
ＴＡＧ部２０８は、シフトレジスタ群２１３、入力され
た命令をデコードするためのデコード部と、上記命令デ
コード部でのデコード結果に基づいてバウンダリスキャ
ンを可能とするためのシフトスキャンレジスタ部２１
３、及び入力された命令をデコードするためのデコード
部２１２を含む。ＪＴＡＧ対応デバイスは、ＴＤＩ（Ｔ
ｅｓｔＤａｔａＩｎ）、ＴＤＯ（ＴｅｓｔＤａｔ
ａＯｕｔ）、ＴＣＫ（ＴｅｓｔＣｌｏｃｋ）、ＴＭ
Ｓ（ＴｅｓｔＭｏｄｅＳｅｌｅｃｔ）の各信号ピン
（端子）を備える。本例において、ＴＣＫ、ＴＭＳ、Ｔ
ＤＩの各信号ピンは、それぞれ対応する入力回路２１
４、２１５、２１６を介してＪＴＡＧ部２０８に結合さ
れる。これにより、テストクロック信号、テストモード
セレクト信号、テストデータの取り込みが可能とされ
る。また、ＴＤＯの信号ピンは、出力回路２１７を介し
てＪＴＡＧ部２０８に結合されることで、ＪＴＡＧ部２
０８からのテストデータの外部出力が可能とされる。

【００１８】図３には、上記ＪＴＡＧ部２０８の構成例
が示される。

【００１９】ＪＴＡＧ部２０８は、動作制御部２１１、
命令デコード部２１２、シフトスキャンレジスタ群２１
３を含む。

【００２０】シフトスキャンレジスタ群２１３は、デー
タのシフトスキャンを可能とするデータレジスタ２６３
と、評価デバッグのために設けられた評価デバッグ機能
用レジスタ２６０とを含む。上記データレジスタ２６３
には、バウンダリスキャンレジスタ２５７、ＩＤコード
レジスタ２５８、バイパスレジスタ２５９を含む。

【００２１】動作制御部２１１は、ＴＡＰ（Ｔｅｓｔ
ＡｃｃｅｓｓＰｏｒｔ）コントローラ２６１及びゲー
ト回路２６２，２５３，２５４，２５５，２５６を含
む。ＴＡＰコントローラ２６１には、ＴＣＫ，ＴＭＳの
各信号ピンからの信号が、それぞれ対応する入力回路２
１４，２１５を介して伝達される。ＴＣＫとＴＭＳの入
力に応じて、図５に示される状態遷移を行い、上記デー
タレジスタ２６３や評価用デバッグレジスタ２６０、及
び命令デコード部に供給される各種制御信号を生成す
る。ここで、上位各種制御信号には、各部をリセットす
るためのリセット信号Ｒｅｓｅｔ、ＴＤＩの信号ピンか
らスキャンインしたデータを次段の回路に伝達するため
のレジスタにセットすると同時に、ＩＲ状態遷移（図５
参照）を抜けるための信号ＵｐｄａｔｅＩＲ、インスト
ラクションレジスタ２５１及び評価用デバッグ機能部デ
ータレジスタ用のクロック信号ＣｌｏｃｋＩＲ、各種
レジスタをシフトスキャンモードにするための信号Ｓｉ
ｆｔＩＲ、ＴＤＩからスキャンインしたデータを次段
回路に転送するためのレジスタにセットと同時にＤＲ遷
移状態（図５参照）を抜けるための信号ＵｐｄａｔｅＤ
Ｒ、シフトレジスタ群２１３用のクロック信号Ｃｌｏｃ
ｋＤＲ、シフトレジスタ群２１３をシフトスキャンモ
ードにするための信号ＳｈｉｆｔＤＲ、及び出力回路
２１７の選択信号Ｓｅｌｅｃｔやイネーブル信号ｅｎａ
ｂｌｅが含まれる。

【００２２】命令デコード部２１２は、インストラクシ
ョンレジスタ２５１と、それの後段に配置されたデコー
ダ２５２とを含む。ＴＤＩから入力された命令はインス
トラクションレジスタ２５１に保持されてからデコーダ
２５２でデコードされる。このインストラクションレジ
スタ２５１の動作制御のため、ＵｐｄｄａｔｅＩＲ
や、評価デバッグ機能の選択信号ＰＲＩＶＡＴＥがアサ
ートされた場合に、ゲート２５３，２５４を介してＣＬ
ｏｃｋＩＲ，ＳｈｉｆｔＩＲが伝達される。インストラ
クションレジスタ２５１は、３ビット構成のテスト命令
を保持し、図５に示されるＩＲ状態遷移においてテスト
命令をセットする。インストラクションレジスタ２５１
から出力される命令は３ビット構成とされる。そして、
上記３ビット構成の命令が後段のデコーダ２５２でデコ
ードされることにより、ＩＤＣＯＤＥ、ＢＹＰＡＳＳ、
ＳＡＭＰＬＥ、ＳＡＭＰＬＥＺ、ＰＲＩＶＡＴＥの各信
号が生成される。３ビット構成の情報はデコーダ２５２
でデコードされることで、下記の制御信号が得られる。

【００２３】命令コード論理値“０００”は、ＳＡＭＰ
ＬＥ−Ｚを示す。この命令は、バウンダリスキャンレジ
スタ２５７に外部ピンからの情報を取り込み、その情報
をシフトスキャンさせてＴＤＯピンから読み出す。

【００２４】命令コードの論理値“００１”は、ＩＤ−
ＣＯＤＥを示す。この命令では、ＩＤコードレジスタ２
５８は、ベンダーコードと製品に関する情報を初期の状
態から保持していて、その情報を読み出す。

【００２５】命令コード論理値“０１０”は、上記の論
理値“０００”の場合と同じＳＡＭＰＬＥ−Ｚを示す。

【００２６】命令コード論理値“０１１”は、ＢＹＢＰ
ＡＳＳを示す。この命令では、バイパスレジスタ２５９
は、ＴＤＩピンとＴＤＯピン間のレジスタ（１ｂｉｔ）
で、テスト回路をバイパスする。

【００２７】命令コード論理値“１００”は、ＳＡＭＰ
ＬＥを示す。この命令の機能は、上記ＳＡＭＰＬＥ−Ｚ
命令の場合と同様であるが、ＤＱピンに関してのみ、外
部ピンからの情報ではなく、内部回路（ＳＲＡＭの出力
データ）の情報をバウンダリスキャンレジスタ２５７に
取り込む点が、上記ＳＡＭＰＬＥ−Ｚ命令の場合と異な
る。

【００２８】命令コード論理値“１０１”は、ＢＹＢＰ
ＡＳＳを示し、上記命令コード論理値“０１１”の場合
と同じである。

【００２９】命令コード論理値“１１０”は、ＰＲＩＶ
ＡＴＥを示す。この命令は、評価デバッグ機能用レジス
タ２６０に、内部回路のトリミングや評価モードを切り
換えるための情報を保持させる。また、評価項目によっ
ては、内部信号を取り込む機能も有り、評価デバッグ機
能用シフトレジスタ４０４をスキャンさせてＴＤＯピン
から情報を読み出すことも可能とされる。

【００３０】命令コード論理値“１１１”は、ＢＹＢＰ
ＡＳＳを示し、上記命令コード論理値“０１１”の場合
と同じである。

【００３１】ＩＤＣＯＤＥは、ＩＤコードレジスタ２５
８の選択信号とされ、ＩＤコードレジスタ２５８に伝達
される。ＢＹＰＡＳＳは、バイパスレジスタ２５９の選
択レジスタとされ、バイパスレジスタ２５９に伝達され
る。ＳＡＭＰＬＥ及びＳＡＭＰＬＥＺは、バウンダリス
キャンレジスタ２５７の選択信号とされ、ゲート回路２
５５に伝達される。バウンダリスキャンレジスタ２５７
は、内部回路に情報（外部ピンからの入力、又はＳＲＡ
Ｍから出力される情報）をレジスタに取り込み、シリア
ルに接続されたレジスタをシフトスキャンさせることに
より、前段のデバイスにおけるＴＤＯピンからの情報を
シーケンシャルに読み出す。上記ゲート回路２５５の出
力信号はＳＡＭＰＬＥ０としてバウンダリスキャンレジ
スタ２５７に伝達される。ＳＡＭＰＬＥＺがアサートさ
れた場合には、データ出力回路２０４の出力バッファが
高インピーダンス状態となり、ＤＱピンから外部データ
の取り込みが可能とされる。また、ゲート回路２５５の
出力信号がハイレベルのときに、ＴＡＰコントローラ２
６１からのＣｌｏｃｋＤＲがゲート回路２５６を介し
てバウンダリスキャン２５７に伝達されるようになって
いる。内部回路２２０には、図１における制御回路２０
５、コントロール入力バッファ２０６、アドレス入力バ
ッファ２０１、データ入出力回路２０４が含まれる。デ
ータレジスタ２６３や評価用デバッグレジスタ２１３に
は内部回路２２０から初期化信号ＰＯＲＳＴが入力さ
れ、この初期化信号ＰＯＲＳＴによって初期化されるよ
うになっている。評価デバッグ機能用レジスタ２６０の
出力には、特に制限されないが、１１５ビット構成のト
リミング及び評価用モード切り換え信号（Ｂｉｔ１〜１
１５）が伝達され、また評価デバッグ機能用レジスタ２
６０の入力には、特に制限されないがインピーダンスマ
ッチングコード（ＩＭ１１−１４）が伝達される。

【００３２】図４には、上記評価デバッグ機能用レジス
タ２６０の構成が示される。

【００３３】上記評価デバッグ機能用レジスタ２６０
は、コントローラ４０１、フラグレジスタ４０２、デコ
ーダ４０３、評価デバッグ機能用シフトレジスタ４０
４、評価デバッグ機能用アップデートレジスタ４０５、
及び出力バッファ４０６を含む。コントローラ４０１
は、評価デバッグ機能用シフトレジスタ４０４、評価デ
バッグ機能用アップデートレジスタ４０５に対して、ス
キャンクロックＳＩＣｌｏｋ、シフトレジスタの初期
化信号とされるＩｎｉｔｉａｌｉｚｅ、更新用クロック
信号ＵｐｄａｔｅＣｌｏｃｋ、スキャンインデータＳ
ＩＤａｔａ、スキャンインセレクト信号ＳＩＳｅｌ
ｅｃｔなどの信号を供給することで、評価デバッグ機能
用シフトレジスタ４０４のシフト動作、及び評価デバッ
グ機能用アップデートレジスタ４０５の保持データの更
新を制御する。評価デバッグ機能用シフトレジスタ４０
４は、スキャンクロック信号ＳＩＣｌｏｃｋに従って
データをシフト可能に結合された１１５個のシフトレジ
スタ４２−１〜４２−１１５と、このシフトレジスタ４
２−１〜４２−１１５への入力信号の伝達経路を切り換
えるためセレクタ４１−１〜４１−１１５を含む。評価
用デバッグ機能用アップデートレジスタ４０５は、上記
シフトレジスタ４２−１〜４２−１１５に対応して配置
され、それらの出力データを保持可能な１１５個のアッ
プデートレジスタ４３−１〜４３−１１５を含む。コン
トローラ４０１から伝達されるアップデートクロック信
号に同期して、そのときのシフトレジスタ４２−１〜４
２−１１５の保持データが一斉にアップデートレジスタ
４３−１〜４３−１１５に転送される。そしてこのアッ
プデートレジスタ４３−１〜４３−１１５の保持データ
はトリミング及び評価モード切り換え信号（ｂｉｔ１〜
１１５）として内部回路２２０へ伝達される（図３参
照）。デコーダ４０３は、フラグレジスタ４０２を介し
てコントローラ４０１から伝達されたフラグをデコード
することによって、シフトイネーブル信号Ｓｈｉｆｔ
ＥＮ、スキャンアウト指示信号ＳｃａｎＯｕｔ、リセ
ット信号ＲｅｓｅｔＵＤＲＥＧを生成する。シフトイ
ネーブル信号ＳｈｉｆｔＥＮ、スキャンアウト指示信
号ＳｃａｎＯｕｔはコントローラ４０１に伝達され
る。評価デバッグ機能用アップデートレジスタ４０５
は、デコーダ４０３から出力されるリセット信号Ｒｅｓ
ｅｔＵＤＲＥＧによってリセットされる。出力バッフ
ァ４０６は、評価デバック機能情報のスキャンアウトの
ため、評価デバッグ機能の選択信号ＰＲＩＶＡＴＥがア
サートされている期間にシフトレジスタ４２−１１５の
出力信号を取り込んでそれを出力する。

【００３４】ＪＴＡＧ部２０８によって行われるトリミ
ング及び評価モード切り換え項目について、図７及び図
８に基づいて説明する。尚、図７及び図８におけるビッ
トナンバー（ｂｉｔＮｏ．）は、シフトスキャンレジ
スタの接続順を示し、本例では合計１１５ビットのシフ
トスキャンレジスタとなる。

【００３５】先ず、トリミング関係について以下に説明
する。

【００３６】＜ＶＤＤＩトリミング＞外部から供給され
た高電位側電源ＶＤＤを降圧回路で降圧して得た内部電
源ＶＤＤＩは、ビットナンバー（「ｂｉｔ＃」と表記す
る）２〜６の５ビットにより３２段階の電圧調整を行
う。本機能は、ＪＴＡＧ部２０８以外にヒューズと評価
パッドによる制御も可能とされる。ＪＴＡＧ部２０８に
よりトリミングする場合には、ｂｉｔ＃１のレジスタに
論理値“１”を設定する。

【００３７】＜バーイン時のＶＤＤＩトリミング＞バー
ンイン時に降圧回路で発生される内部電源ＶＤＤＩの電
圧レベルをｂｉｔ＃８〜１０の３ビットにより８段階に
調整する。本機能は、ＪＴＡＧ部２０８以外にヒューズ
と評価パッドによる制御も可能とされる。ＪＴＡＧ部２
０８によりトリミングする場合には、ｂｉｔ＃７のレジ
スタに論理値“１”を設定する。

【００３８】＜ワードパルス幅調整＞図１に示されるメ
モリセルアレイ２０３に含まれるメモリセルを選択する
ためのワード線選択信号とカラム選択信号のパルス幅
を、ｂｉｔ＃１４〜１７の４ビットにより１６段階に調
整する。本機能は、ＪＴＡＧ部２０８以外にヒューズと
評価パッドによる制御も可能とされる。ＪＴＡＧ部２０
８によりトリミングする場合には、ｂｉｔ＃１３のレジ
スタに論理値“１”を設定する。

【００３９】＜センスアンプ活性化タイミング調整＞図
１に示されるデータ入出力回路２０４に含まれるセンス
アンプ回路を活性化するタイミングをｂｉｔ＃１９〜２
２の４ビットにより１６段階に調整する。本機能は、Ｊ
ＴＡＧ部２０８以外にヒューズと評価パッドによる制御
も可能とされる。ＪＴＡＧ部２０８によりトリミングす
る場合には、ｂｉｔ＃１８のレジスタに論理値“１”を
設定する。

【００４０】＜ＤＱＣＫタイミング調整＞図１に示
されるデータ入出力回路２０４に含まれる出力バッファ
からデータ出力を行うクロック信号のタイミングをｂｉ
ｔ＃２４〜２７の４ビットにより１６段階に調整する。
本機能は、ＪＴＡＧ部２０８以外にヒューズによる制御
も可能とされる。ＪＴＡＧ部２０８により調整する場合
には、ｂｉｔ＃２３のレジスタに論理値“１”を設定す
る。

【００４１】＜セットアンプ／ホールド調整＞アドレス
信号、制御信号、及びデータの各信号の本ＳＲＡＭ内で
のディレイを調整する。ｂｉｔ＃２９〜３１、ｂｉｔ＃
３２〜３４、ｂｉｔ＃３５〜３７の各３ビットで、アド
レス信号、制御信号、及びデータ信号のディレイを個別
的に８段階に調整する。本機能は、ＪＴＡＧ部２０８以
外にヒューズによる制御も可能とされる。ＪＴＡＧ部２
０８により調整する場合には、ｂｉｔ＃２８のレジスタ
に論理値“１”を設定する。

【００４２】＜ＤＢイコライズタイミング調整＞読み出
しサイクルにおけるデータバス（ＤＢ）をイコライズす
るタイミングをｂｉｔ＃４３〜４５の３ビットにより８
段階に調整する。本機能は、ＪＴＡＧ部２０８以外にヒ
ューズによる制御も可能とされる。ＪＴＡＧ部２０８に
より調整する場合には、ｂｉｔ＃４２のレジスタに論理
値“１”を設定する。

【００４３】次に、評価モード切り換え関係について以
下に説明する。

【００４４】＜ワードパルス幅ｔＫＨＫＬリンクモード
＞図１に示されるメモリセルアレイ２０３におけるメモ
リセルを選択するためのワード線とカラム選択信号のパ
ルス幅をｔＫＨＫＬ（クロック信号のライズエッジとフ
ォールエッジ間の時間）にまでリンクを広げるモードで
ある。通常はパルス幅生成回路でパルスを生成する。本
機能は、ＪＴＡＧ部２０８以外に評価パッドによる制御
も可能とされる。ＪＴＡＧ部２０８により調整する場合
には、ｂｉｔ＃１１，１２のレジスタに論理値“１”を
設定する。また、外部から入力されるモード信号（Ｍ
１，Ｍ２）を共に論理値“１”にして、バーンインモー
ドとした場合にも、このワードパルス幅ｔＫＨＫＬリン
クモードになるが、ｂｉｔ＃３８のレジスタに論理値
“１”を設定することで、Ｍ１，Ｍ２信号によりバーン
インモードにした場合でも、ワードパルス幅を通常のパ
ルス幅とすることができる。

【００４５】＜インピーダンスマッチングコードＲ／Ｗ
＞図１に示されるデータ入出力回路２０４における出力
バッファからの出力インピーダンスを制御するコードを
外部から書き込む機能と、現在、上記出力バッファに設
定しているインピーダンスに対応するコードを読み出す
機能を提供する。ｂｉｔ＃６７〜８０の１４ビットがイ
ンピーダンスコードの書込み時の設定と読み出し時のコ
ード格納のためのレジスタとされる。また、ｂｉｔ＃６
４〜６６に書き込み又は読み出しの制御信号を設定す
る。読み出すインピーダンスコードは図３のＩＭ１〜１
４で表され、内部回路２２０内のデータ入出力バッファ
２０４の出力バッファに結合されたインピーダンスコー
ドより伝達される。

【００４６】＜出力バッファスルーレートコントロール
＞図１に示されるデータ入出力回路２０４における出力
バッファから出力されるデータの立ち上がり立ち下がり
特性（ｔｒ／ｔｆ）を調整するためのコードをｂｉｔ＃
８１〜１００の２０ビットに設定する。

【００４７】＜×１８／×３６切り換え＞データ入出力
回路２０４におけるＩ／Ｏ（インプット／アウトプッ
ト）構成を×３６から×１８に切り換えることができ
る。本機能は、ＪＴＡＧ部２０８以外に評価パッドによ
る制御も可能とされる。ＪＴＡＧ部２０８により調整す
る場合には、ｂｉｔ＃１０１，１０２のレジスタにそれ
ぞれ論理値“１”“０”を設定する。

【００４８】＜リングオシレータ測定＞リングオシレー
タ測定は、評価パッドとＪＴＡＧによる設定を併用する
ことが必要である。ＪＴＡＧによる制御ではＭＯＳトラ
ンジスタの種類が異なる２種のリングオシレータを切り
換えることと、発振波形を出力するための制御を行う。
前者はＪＴＡＧでのみ切り換えが可能とされる。例えば
ｂｉｔ＃１０３に論理値“０”を設定すると、低しきい
値のＭＯＳトランジスタ仕様のリングオシレータ、ｂｉ
ｔ＃１０３に論理値“１”を設定すると、高しきい値の
ＭＯＳトランジスタ仕様のリングオシレータでの評価が
可能とされる。後者は、ｂｉｔ＃」５９を論理値“１”
にし、且つ、ｂｉｔ＃６０，６１をそれぞれ論理値
“０”“１”にすることで発振波形を出力することが可
能になる。

【００４９】＜ＤＱレジスタのスルー切り換え＞図１に
示されるＳＲＡＭは、クロック信号に同期してデータ出
力されるが、このＤＱレジスタのスルー切り換えモード
では、データ出力を制御するレジスタがスルーになるよ
うにクロック信号を制御することで、ＲＡＭアクセス時
間の評価が可能となる。本モードはＪＴＡＧでのみ切り
換えが可能であり、ｂｉｔ＃１０４に論理値“１”を設
定することで、本モードが選択される。

【００５０】図６には、ＪＴＡＧ部２０８において評価
デバッグ機能用レジスタにトリミング又は評価モード切
り換えのための設定を行う場合の主要部の動作タイミン
グが示される。尚、図６におけるステートは、図５での
各状態に対応する。

【００５１】＜ＪＴＡＧ初期化＞ＴＭＳピンは論理値
“１”とされる。遷移状態はＴｅｓｔＬｏｇｉｃＲ
ｅｓｅｔとされる。ＴＭＳピンが論理値“１”とされる
状態で５サイクル以上動作させることで、図５に示され
るＴｅｓｔＬｏｇｉｃＲｅｓｅｔの状態にされる。
ここで１サイクルとは、ＴＣＫピンの１パルスの周期を
意味する。上記の期間内にリセット信号Ｒｅｓｅｔが論
理値“０”となり、インストラクションレジスタ２５１
と評価デバッグ機能用レジスタ２６０がリセットされる
（タイミングサイクル１までに相当）。

【００５２】＜ＰＲＩＶＡＴＥ命令（評価デバッグ機能
用レジスタ）の選択＞ＴＭＳピンが論理値“０”とされ
ることで、状態はＲｕｎＴｅｓｔ／Ｉｄｌｅにに遷移さ
れる。このとき、ＴＡＰコントローラ２６１からのリセ
ット信号Ｒｅｓｅｔが論理値“１”となり、リセットが
解除される（サイクル２に相当）。

【００５３】次に、ＴＭＳピンが論理値“１”とされる
ことで、状態はＳｅｌｅｃｔＤＲＳｃａｎに遷移され
る（サイクル３に相当）。

【００５４】次に、ＴＭＳピンが論理値“１”とされる
ことで、状態はＳｅｌｅｃｔＩＲＳｃａｎに遷移さ
れ、ＩＲ状態遷移が選択される（サイクル４に相当）。

【００５５】次に、ＴＭＳピンが論理値“０”とされる
ことで、状態はＣａｐｔｕｒｅＩＲに遷移される（サ
イクル５に相当）。

【００５６】引き続きＴＭＳピンが論理値“０”とされ
ることで、状態はＳｈｉｆｔＩＲに遷移される。Ｓｈ
ｉｆｔＩＲが論理値“１”になり、ＴＭＳピンが論理
値“０”の期間中にクロック信号ＣｌｏｃｋＩＲが発
生される。このＣｌｏｃｋＩＲによって、インストラク
ションレジスタ２５１のシフトレジスタにＴＤＩピンか
らの入力データがシリアルにスキャンインされる（サイ
クル６〜８に相当）。

【００５７】そして、ＴＭＳピンが論理値“１”とされ
ることで、状態はＥＸＩＴ１ＩＲに遷移される。この
とき、信号ＳｈｉｆｔＩＲが論理値“０”となり、Ｃ
ｌｏｃｋＩＲが停止され、インストラクションレジス
タ部のシフトレジスタがインストラクションコードの３
ビットを保持して停止される（サイクル９に相当）。そ
して、上記シフトレジスタに“１１０”のＰＲＩＶＡＴ
Ｅ命令を選択する３ビットの情報をセットする。

【００５８】次に、ＴＭＳピンが論理値“１”とされる
ことで、状態はＵＰＤＡＴＥＩＲに遷移される。この
とき、信号ＵｐｄａｔｅＩＲに論理値“１”のパルス
が出力され、スキャンインした３ビットコード“１１
０”がインストラクションレジスタ部のアップデートレ
ジスタに取り込まれる。前述のアップデートレジスタの
情報はデコーダ２５２でデコードされて図３に示される
信号ＰＲＩＶＡＴＥが論理値“１”となり、評価用機能
レジスタが２６０が選択される（サイクル１０に対
応）。

【００５９】＜評価デバッグ機能レジスタの設定＞ＴＭ
Ｓピンが論理値“１”とされることで、状態がＳｅｌｅ
ｃｔＤＲＩＲに遷移されることで、ＤＲ状態遷移が
選択される（サイクル１１に相当）。

【００６０】また、ＴＭＳピンが論理値“０”とされる
ことで、状態がＣａｐｔｕｒｅＤＲに遷移される（サ
イクル１２に相当）。

【００６１】そして、ＴＭＳピンが論理値“０”とされ
ることで、状態がＳｈｉｆｔＤＲに遷移される。この
とき、信号ＳｈｉｆｔＤＲが論理値“１”となり、Ｔ
ＭＳピンの論理値“０”の期間中にクロック信号Ｃｌｏ
ｃｋＤＲが発生される。ＣｌｏｃｋＤＲと、ＰＲＩ
ＶＡＴＥとのアンド論理のゲート回路でフラグレジスタ
４０２のクロック信号ＣｌｏｃｋＦＲを生成する。Ｓ
ｈｉｆｔＤＲの２サイクルの間に、ＣｌｏｃｋＦＲ
によってフラグレジスタ４０２にＴＤＩピンからの入力
データがシリアルにスキャンされる（サイクル１３〜１
４に相当）。

【００６２】次に、ＴＭＳピンが論理値“１”とされる
ことで、状態がＥＸＩＴ１ＤＲに遷移される。このと
き、信号ＳｈｉｆｔＤＲが論理値“０”となり、Ｃｌ
ｏｃｋＤＲが停止され、フラグレジスタ部のシフトレ
ジスタがフラグコードの２ビットを保持して停止される
（サイクル１５に相当）。そして、シフトレジスタに論
理値“０１”の情報がセットされる。

【００６３】次に、ＴＭＳピンが論理値“１”とされる
ことで、状態がＵＰＤＡＴＥＤＲに遷移される。この
とき、信号ＵＰＤＡＴＥＤＲに論理値“１”のパルス
が出力されスキャンインした２ビットのフラグ“０１”
がフラグレジスタ部のアップデートレジスタに取り込ま
れる。前述のアップデートレジスタの情報はデコーダ４
０３でデコードされて、図４に示される信号Ｓｈｉｆｔ
ＥＮが論理値“１”となり、評価デバッグ機能用レジ
スタ２６０におけるシフトレジスタが、ピンＴＤＩから
の入力をシフトスキャン可能な状態となる。

【００６４】＜評価デバッグ用レジスタに情報をセット
＞ＴＭＳピンが論理値“１”とされることで、状態がＳ
ｅｌｅｃｔＤＲＳｃａｎに遷移される（サイクル１
７に相当）。

【００６５】次に、ＴＭＳピンが論理値“１”とされる
ことで、状態がＳｅｌｅｃｔＤＩＲＳｃａｎに遷移
され、ＩＲ状態遷移が選択される（サイクル１８に相
当）。

【００６６】そして、ＴＭＳピンが論理値“０”とされ
ることで、状態がＣａｐｔｕｒｅＩＲに遷移される（サ
イクル１９に相当）。

【００６７】続いてＴＭＳピンが論理値“０”とされる
ことで、状態がＳｈｉｆｔＩＲに遷移される。信号Ｓ
ｈｉｆｔＩＲが論理値“１”となり、ＴＭＳピンが論
理値“０”の期間中にクロック信号ＣｌｏｃｋＩＲが
発生する。ＣｌｏｃｋＩＲとＰＲＩＶＡＴＥのアンド
論理により生成されるクロック信号がＳＩＣｌｏｃｋ
で、このＳＩＣｌｏｃｋによって評価デバッグ機能用
シフトレジスタに、ＴＤＩピンからの入力をシリアルに
スキャンインする。１１５ビット分、ＳｈｉｆｔＩＲ
状態が継続する（サイクル２０〜１３４）。

【００６８】次に、ＴＭＳピンが論理値“１”とされる
ことで、状態がＥＸＩＴ１ＩＲに遷移される。このと
き、信号ＳｈｉｆｔＩＲが論理値“０”となり、Ｃｌ
ｏｃｋＩＲが停止し、評価デバッグ機能用レジスタ２
６０におけるシフトレジスタが、内部回路２２０に供給
される情報１１５ビットを保持して停止する（サイクル
１３５に相当）。

【００６９】次に、ＴＭＳピンが論理値“１”とされる
ことで、状態がＵＰＤＡＴＥＩＲに遷移される。この
とき、信号ＵｐｄａｔｅＩＲに論理値“１”のパルス
が出力され、ＵｐｄａｔｅＩＲとＰＲＩＶＡＴＥのア
ンド論理がとられ、それにより、評価デバッグ機能用レ
ジスタ２６０におけるアップデートレジスタ４０５の更
新用クロック信号ＵｐｄａｔｅＣｌｏｃｋに論理値
“１”のパルスが出力され保持内容が更新される（サイ
クル１３６に相当）。

【００７０】＜ＲＡＭＴＥＳＴ＞ＴＭＳピンが論理値
“０”とされることで、状態がＲｕｎＴｅｓｔ／Ｉ
ｄｌｅに遷移される。上記評価デバッグ機能用レジスタ
２６０におけるアップデートレジスタ４０５の更新され
た情報に従ってトリミング又は評価モードにてＳＲＡＭ
の試験が行われる（サイクル１３７〜に相当）。

【００７１】以上が評価デバッグ機能用レジスタに任意
の情報をセットする動作であるが、評価デバッグ機能用
レジスタの情報を強制的に初期値にするためには、＜評
価デバッグ機能レジスタの設定＞の状態遷移で、論理値
“１１”を設定することで可能とされる。

【００７２】また、評価デバッグ機能用アップデートレ
ジスタの初期化信号ＲｅｓｅｔＵＤＲＥＧが論理値
“０”となり、前述のレジスタが初期化される。尚、評
価デバッグ機能用レジスタには、評価デバッグ機能用ア
ップデートレジスタによって保持されて内部回路に提供
されている情報を読み出す機能（スキャンアウト）もあ
る。

【００７３】図９には、図１に示されるＳＲＡＭにおけ
る内部電源ＶＤＤＩのトリミング部が示される。

【００７４】内部電源発生回路９０５は、フィードバッ
ク電位発生回路９０４の出力電圧と、基準電圧発生回路
９１１からの基準電圧Ｖｒｅｆとを差動増幅器９１２で
比較し、その比較結果に基づいてｐチャネル型ＭＯＳト
ランジスタ９１３を駆動することで、高電位側電源ＶＤ
Ｄの電圧レベルを項降下させた所定レベルの電圧ＶＤＤ
Ｉを得る。上記フィードバック電位発生回路９０４は、
複数の抵抗が直列接続されて成る分圧抵抗群９０９と、
この分圧抵抗群のタップ選択を行うためのスイッチＭＯ
Ｓトランジスタ（ｐチャネル型ＭＯＳトランジスタ）群
９１０と、このスイッチＭＯＳトランジスタ群９１０を
動作制御するためのデコーダ９０８とを含んで成る。評
価用パッド９０２の論理出力と、ヒューズ回路９０３の
論理出力とを選択するための選択回路９０６が設けら
れ、また、この選択回路９０６の出力信号と、評価デバ
ッグ機能用レジスタ２６０の出力信号とを選択するため
の選択回路９０７が設けられる。そしてこの選択回路９
０７の出力信号がデコーダ９０８に伝達される。デコー
ダ９０８では、上記選択回路９０７の出力信号に基づい
てスイッチＭＯＳトランジスタ群９１０の動作制御信号
を生成する。このスイッチＭＯＳトランジスタ群９１０
の動作制御により、フィードバック電位を３２段階に変
更することができ、それにより内部電源電圧ＶＤＤＩの
電圧レベルを変更することができる。評価用パッド９０
２を使用して内部電源電圧ＶＤＤＩのトリミングを行う
か、ヒューズ回路９０３を使用して内部電源電圧ＶＤＤ
Ｉのトリミングを行うかは、選択回路９０６で適宜選択
することができる。また、評価用パッド９０２やヒュー
ズ回路９０３によってトリミングが行われた後でも、選
択回路９０７により評価デバッグ機能用レジスタ２６０
の出力信号を選択することにより、ＪＴＡＧ部２０８に
よるトリミングを行うことができる。

【００７５】図１０には、図１に示されるＳＲＡＭにお
けるセンスアンプ（ＳＡ）回路の活性化タイミングの調
整回路が示される。

【００７６】センスアンプ回路１００８は入出力回路２
０４に含まれる。このセンスアンプ回路１００８を活性
化するためのＳＡ活性化信号は、制御回路２０５からデ
ィレイ調整回路１０１０を介してセンスアンプ１００８
に伝達される。ディレイ調整回路１０１０は、複数のイ
ンバータを接続して成るディレイ段１０１１と、このデ
ィレイ段１０１１における出力タップを選択するための
タップ選択回路１００９とを含んで成る。タップ選択回
路１００９は、トライステートバッファと、それを駆動
するためのインバータとを含む。そのようなタップ選択
回路１００９は、デコーダ１０１２の出力信号によって
動作制御される。

【００７７】評価用パッド１００２の論理出力と、ヒュ
ーズ回路１００３の論理出力とを選択するための選択回
路１００６が設けられ、また、この選択回路１００６の
出力信号と、評価デバッグ機能用レジスタ２６０の出力
信号とを選択するための選択回路１００７が設けられ
る。そしてこの選択回路１００７の出力信号がデコーダ
１０１２に伝達される。デコーダ１０１２では、上記選
択回路１００７の出力信号に基づいてタップ選択回路１
００９の動作制御信号を生成する。このタップ選択回路
１００９の動作制御により、ＳＡ活性化信号に付与され
る遅延量を１６段階に変更することができ、それにより
センスアンプ回路１００８の活性化タイミングの調整が
可能とされる。評価用パッド１００２を使用してセンス
アンプ回路１００８の活性化タイミングの調整を行う
か、ヒューズ回路１００３を使用してセンスアンプ回路
１００８の活性化タイミングの調整を行うかは、選択回
路１００６で適宜選択することができる。また、評価用
パッド１００２やヒューズ回路１００３によってトリミ
ングが行われた後でも、選択回路１００７により評価デ
バッグ機能用レジス２６０の出力信号を選択することに
より、ＪＴＡＧ部２０８によるトリミングを行うことが
できる。

【００７８】図１１には、出力データ入出力回路２０４
における出力バッファと、その周辺の構成例が示され
る。

【００７９】この出力バッファは、ｐチャネル型ＭＯＳ
トランジスタ１２０５とｎチャネル型ＭＯＳトランジス
タ１２０６とが直列接続されてなるバッファ部が設けら
れ、その前段には、上記バッファ部を駆動するドライバ
部が設けられる。このドライバ部は、複数の出力プリバ
ッファ回路１２０３と、複数の出力プリバッファ回路１
２０４とが配置される。上記複数の出力プリバッファ回
路１２０３及び複数の出力プリバッファ回路１２０４
は、インピーダンスマッチングコード生成回路１２０
１、及び評価用デバッグ機能用レジスタ２６０によって
動作制御される。

【００８０】上記複数の出力プリバッファ回路１２０３
は互いに同一構成とされ、そのうちの一つについての構
成例が図１２に示される。基本的には、ｐチャネル型Ｍ
ＯＳトランジスタとｎチャネル型ＭＯＳトランジスとが
結合されたインバータとされる。論理回路１３０７の出
力信号に基づいてｎチャネル型ＭＯＳトランジスタ１３
０１〜１３０３、及びｐチャネル型ＭＯＳトランジスタ
１３０４〜１３０６がオンオフ制御されることで、この
出力プリバッファ１２０３の駆動能力が制御制御される
ようになっている。

【００８１】上記複数の出力プリバッファ回路１２０４
は互いに同一構成とされ、そのうちの一つについての構
成例が図１３に示される。基本的には、ｐチャネル型Ｍ
ＯＳトランジスタとｎチャネル型ＭＯＳトランジスとが
結合されたインバータとされる。論理回路１４０７の出
力信号に基づいてｎチャネル型ＭＯＳトランジスタ１４
０４〜１４０６、及びｐチャネル型ＭＯＳトランジスタ
１４０１〜１４０３がオンオフ制御されることで、この
出力プリバッファ１２０４の駆動能力が制御制御される
ようになっている。

【００８２】出力バッファは、データ入力ＩＮの切り替
わりをＭＯＳトランジスタ１２０５，１２０６に伝達す
るが、実際にＭＯＳトランジスタ１２０５，１２０６に
信号を伝えるためには、インピーダンスコードＭＣがハ
イレベルである必要がある。インピーダンスコードは、
インピーダンスマッチングコード生成回路１２０１で生
成され、多段結合されたＭＯＳトランジスタのうち、出
力インピーダンスが所望の値となるように、１４ビット
のコードが、論理値“１”又は“０”となる。つまり、
インピーダンスコードが全て論理値“１”であれば、全
出力プリバッファが動作し、全てのＭＯＳトランジスタ
が出力データを受けて切り替わるので、ミニマムインピ
ーダンスとなる。ＪＴＡＧの評価デバッグ機能用レジス
タは、上記で説明したインピーダンスコードに情報を提
供する機能と、また、出力プリバッファに分配している
インピーダンスコードを読み出す機能があり、これが出
力インピーダンスコードＲ／Ｗ（リード/ライト）であ
る。

【００８３】また、出力バッファスルーレートコントロ
ール信号は、インピーダンスコードと同様に、図１１に
示されるように出力プリバッファに分配されている。図
１２、図１３のようにスルーレートコントロール信号で
出力プリバッファの駆動能力を制御することで、ＭＯＳ
トランジスタの切り替わるスピードを可変にし、ＤＱ出
力波形の立ち上がり立ち下がり（ｔｒ／ｔｆ）をコント
ロールするもので、評価デバッグ機能用レジスタで出力
スルーレートコントロールの情報を提供する。

【００８４】図２には、ＳＲＡＭの製造フローチャート
が示される。

【００８５】ウェーハ製造が行われ（２３１）、プロー
ブテストが行われる（２３２）。このとき、必要に応じ
て、トリミングや評価が行われる（２３３）。このトリ
ミングや評価は、ヒューズ回路や評価用パッド、ＪＴＡ
Ｇ部２０８が利用される。その後、組立が行われる（２
３４）。組立後は、所定機能の切り換え（２３５）やバ
ーンイン（２３６）が行われる。この場合の所定機能の
切り換えは、ＪＴＡＧ部２０８が利用される。その後、
組立品のテストが行われ（２３７）、出荷される（２３
９）。組立品のテストで不良となった場合、所定機能の
設定／切り換えを行い（２３８）再テスト（２３７）を
行い不良原因を究明する。上記ステップ２３８における
所定機能の切り換えは、ＪＴＡＧ部２０８が利用され
る。そして、ユーザシステムボードに搭載され、必要に
応じて所定機能の切り換え（２４１）が行われる。この
所定機能の設定／切り換えは、ＪＴＡＧ部２０８が利用
される。

【００８６】このように、ＪＴＡＧ部２０８を有してい
るため、製品出荷後においても、所定機能の設定／切り
換えを行うことができる。

【００８７】以上本発明者によってなされた発明を具体
的に説明したが、本発明はそれに限定されるものではな
く、その要旨を逸脱しない範囲で種々変更可能であるこ
とはいうまでもない。

【００８８】例えば、図１４に示されるように、ＪＴＡ
Ｇ部２０８と同等の機能を有する追加機能部１４１４を
設け、ＪＴＡＧ部２０８と追加機能部１４１４とを選択
的に使うようにしても良い。ＪＴＡＧ部２０８の出力端
子と追加機能部１４１４の出力端子とは出力回路２１７
に共通接続される。ＪＴＡＧ部２０８と追加機能部１４
１４との入力部には、入力回路２１４，２１５，２１６
を選択的にＪＴＡＧ部２０８と追加機能部１４１４とに
結合するための選択回路１４１１，１４１２，１４１３
を設ける。この選択回路１４１１，１４１２，１４１３
の動作制御は、ＪＴＡＧ部２０８におけるＴＡＰコント
ローラ２６１で行うことができる。

【００８９】上記の例では、上記内部回路の動作用とさ
れる内部電源の電圧レベルをトリミング可能な第１モー
ドや、バーイン時における内部電源の電圧レベルをトリ
ミング可能な第２モード、上記内部回路に含まれるメモ
リセルを選択するためのワード線選択信号やカラム選択
信号のパルス幅をトリミング可能な第３モードなど多数
のモードをＪＴＡＧ部２０８により選択的に実現するも
のについて説明したが、少なくてもそのうちのひとつを
実現することで、本発明の目的を達成することができ
る。

【００９０】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＳＲＡ
Ｍに適用した場合について説明したが、本発明はそれに
限定されるものではなく、各種半導体集積回路に広く適
用することができる。

【００９１】本発明は、少なくとも所定機能を有する内
部回路を含むことを条件に適用することができる。

【００９２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００９３】すなわち、ＪＴＡＧはサンプルを組み立て
た後においても、回路動作が可能であるため、ヒューズ
によるトリミング後において、トリミング設定を変えた
評価を可能とする。また、半導体チップをパッケージに
封止した後のトリミングが可能となる。

【図面の簡単な説明】

【図１】本発明にかかる半導体集積回路の一例であるＳ
ＲＡＭの構成例ブロック図である。

【図２】上記ＳＲＡＭの製造の流れを示すフローチャー
トである。

【図３】上記ＳＲＡＭにおけるＪＴＡＧ部の構成例ブロ
ック図である。

【図４】上記ＪＴＡＧ部における評価デバッグ機能用レ
ジスタである。

【図５】ＴＡＰコントローラにおける状態遷移の説明図
である。

【図６】上記ＪＴＡＧ部の動作説明図である。

【図７】上記ＪＴＡＧ部におけるトリミング及び評価モ
ード切り換え項目の説明図である。

【図８】上記ＪＴＡＧ部におけるトリミング及び評価モ
ード切り換え項目の説明図である。

【図９】上記ＳＲＡＭにおける内部電源ＶＤＤＩトリミ
ング部の構成例回路図である。

【図１０】上記ＳＲＡＭにおけるセンスアンプ活性化調
整部の構成例回路図である。

【図１１】上記ＳＲＡＭにおける出力インピーダンスコ
ードＲ／Ｗ方式及びスルーレート制御部の構成例回路図
である。

【図１２】図１１における出力プリバッファの構成例回
路図である。

【図１３】図１１における出力プリバッファの構成例回
路図である。

【図１４】上記ＳＲＡＭにおける主要部の別の構成例ブ
ロック図である。

【符号の説明】

２０１アドレス入力バッファ２０２デコーダ２０３メモリセルアレイ２０４データ入出力回路２０５制御回路２０６コントロール入力バッファ２０７クロックバッファ２０８ＪＴＡＧ部２１１動作制御部２１２命令デコード部２１３シフトスキャンレジスタ群２１４，２１５，２１６入力回路２１７出力回路２５１インストラクションレジスタ２５２デコーダ２５７バウンダリスキャンレジスタ２５８ＩＤコードレジスタ２５９バイパスレジスタ２６０評価用デバッグ機能用レジスタ２６１ＴＡＰコントローラ２６３データレジスタ

フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ０１Ｒ 31/28 ＧＢ (72)発明者富沢雅彦東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内 (72)発明者西山雅彦東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内Ｆターム(参考） 2G132 AA08 AB03 AC15 AD01 AK07 AK15 AK17 AL00 5B015 JJ00 QQ15 RR01 RR02 5J056 AA03 BB59 BB60 CC00 EE00 FF01 FF07 FF10 GG14 KK00 KK01 5L106 AA02 DD08 DD12 DD32 GG05 GG07

Claims

【特許請求の範囲】

【請求項１】内部回路と、上記内部回路についてのトリミング又は評価に関するモ
ード切り換え制御を行う制御手段と、を含む半導体集積
回路であって、上記制御手段は、上記内部回路の動作用とされる内部電源の電圧レベルを
トリミング可能な第１モード、バーイン時における内部電源の電圧レベルをトリミング
可能な第２モード、上記内部回路に含まれるメモリセルを選択するためのワ
ード線選択信号やカラム選択信号のパルス幅をトリミン
グ可能な第３モード、上記内部回路に含まれるセンスアンプ回路を活性化する
タイミングをトリミング可能な第４モード、上記内部回路に含まれるメモリセルを選択するためのワ
ード線選択とカラム選択のパルス幅を、クロック信号の
ライズエッジとフォールエッジ間の時間にリンクさせる
ための第５モード、上記内部回路におけるデータ読み出しのためのデータバ
スをイコライズするタイミングをトリミング可能な第６
モード、上記内部回路におけるデータ出力のインピーダンス制御
を可能とする第７モード、上記内部回路に含まれる出力回路から出力されるデータ
の立ち上がり立ち下がり特性を調整するための第８モー
ド、上記内部回路におけるデータの同時出力ビット構成の切
り換えを可能とする第９モード、上記内部回路におけるデータ出力のためのレジスタをス
ルー状態とするための第１０モード、のうちの少なくと
も一つをＪＴＡＧにより規定された端子を使って実現可
能な制御部を含んで成ることを特徴とする半導体集積回
路。
【請求項２】上記制御部は、入力された命令をデコー
ドするための命令デコード部と、上記命令デコード部でのデコード結果に基づいてバウン
ダリスキャンを可能とするためのシフトスキャンレジス
タ群と、上記命令デコード部及び上記シフトレジスタ部の動作を
制御するための動作制御部と、を含み、上記シフトスキャンレジスタ群は、トリミング又は評価
に関するモード切り換え制御のための各種情報設定を可
能とする評価デバッグ機能用レジスタを含んで成る請求
項１記載の半導体集積回路。
【請求項３】評価デバッグのための情報をスキャンし
てスキャンアウト可能な評価デバッグ機能用シフトレジ
スタと、上記評価デバッグ機能用シフトレジスタにスキャンイン
された上記情報によって記憶内容が更新されることでト
リミング又は評価に関するモードの更新を可能とする評
価デバッグ機能用アップデートレジスタと、上記評価デバッグ機能用シフトレジスタ及び上記評価デ
バッグ機能用アップデートレジスタの動作を制御するた
めのコントローラと、を含んで成る請求項２記載の半導
体集積回路。
【請求項４】論理設定を可能とするヒューズ回路と、論理固定可能な評価用パッドと、上記ヒューズ回路の出力信号と、上記評価用パッドの論
理固定状態によって決定される信号とを選択可能な第１
選択手段と、上記第１選択手段の選択出力論理と、上記評価用デバッ
グ機能用レジスタの出力信号とを選択可能な第２選択手
段と、上記第２選択手段の選択出力信号に基づいてトリミング
若しくは調整可能な回路と、を含む請求項１乃至３の何
れか１項記載の半導体集積回路。
【請求項５】内部回路と、上記内部回路についてのトリミング又は評価に関するモ
ード切り換えを行う制御手段と、を含む半導体集積回路
であって、上記制御手段は、上記トリミング又は評価に関するモー
ド切り換え制御をＪＴＡＧにより規定された端子を使っ
て実現可能な制御部を含んで成り、上記制御部は、入力された命令をデコードするための命
令デコード部と、上記命令デコード部でのデコード結果に基づいてバウン
ダリスキャンを可能とするためのシフトスキャンレジス
タ群と、上記命令デコード部及び上記シフトレジスタ部の動作を
制御するための動作制御部と、を含み、上記シフトスキャンレジスタ群は、トリミング又は評価
に関するモード切り換えのための各種情報設定を可能と
する評価デバッグ機能用レジスタを含んで成ることを特
徴とする半導体集積回路。
【請求項６】評価デバッグのための情報をスキャンし
てスキャンアウト可能な評価デバッグ機能用シフトレジ
スタと、上記評価デバッグ機能用シフトレジスタにスキャンイン
された上記情報によって記憶内容が更新されることでト
リミング又は評価モードの更新を可能とする評価デバッ
グ機能用アップデートレジスタと、上記評価デバッグ機能用シフトレジスタ及び上記評価デ
バッグ機能用アップデートレジスタの動作を制御するた
めのコントローラと、を含んで成る請求項５記載の半導
体集積回路。
【請求項７】論理設定を可能とするヒューズ回路と、論理固定可能な評価用パッドと、上記ヒューズ回路の出力信号と、上記評価用パッドの論
理固定状態によって決定される信号とを選択可能な第１
選択手段と、上記第１選択手段の選択出力論理と、上記評価用デバッ
グ機能用レジスタの出力信号とを選択可能な第２選択手
段と、上記第２選択手段の選択出力信号に基づいてトリミング
若しくは調整可能な回路と、を含む請求項５又は６記載
の半導体集積回路。