JP2003512628A - デジタルｃｍｏｓパッドのプログラマブルパラメトリックトグルテストのための装置および方法 - Google Patents

デジタルｃｍｏｓパッドのプログラマブルパラメトリックトグルテストのための装置および方法

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Abstract

(57)【要約】 双方向パッドを含むＩ／Ｏのパラメトリックテストのための回路は、Ｉ／Ｏを単一のテスト連鎖に接続する論理（１００）を含む。パルスが与えられて連鎖を下り、入力バッファ（１３２、１３４、１４２、１４６）および出力バッファ（１３６、１３８、１４４、１４８）のスイッチレベルをテストする。回路は、双方向部（１９２−１９４、１９６−１９８）を入力（テストモード１）または出力（テストモード２）のいずれとしてもプログラムできる能力を特徴とし、それにより入力および出力バッファをテストし得る。外部よりアクセスされるデータレジスタに書込むことにより、テストモードを簡単に選択し得る。

Description

【発明の詳細な説明】
【０００１】 技術分野 この発明は一般的に、デジタルＣＭＯＳ装置の分野に関し、より特定的には、
集積回路のＩ／Ｏドライバの電気的パラメータを確認するための装置および方法
に関する。
【０００２】 背景技術 集積回路（ＩＣ）は、プリント回路板上に組立てられる前に十分にテストされ
ているであろうが、それでも通常はたとえば入力／出力パッドに結合されたドラ
イバ（バッファ）を破壊するおそれがある静電放電によって、ＩＣが組立の間に
損傷を受けていないかを確認することが必要である。また、Ｉ／Ｏパッドに短絡
または開路がないことを確実にするために、ボードレベルでのテストも必要であ
る。
【０００３】 典型的には、単一の電力バスがすべてのＩ／Ｏ装置に電力を供給する。したが
って、ドライバ間の配電をテストして、十分に機能することを確実にすることが
重要である。そのような判断を行なうためには、パラメトリックテストは不可欠
な項目である。パラメトリックテストにおいては、論理装置の周辺に設けられる
入力および出力バッファなどの周辺セルの電気的特性（たとえば、入力および出
力電流特性）がテストされる。
【０００４】 これらの障害に対するテストの公知の方法は、パッド上にテスト目的の所望の
状態に合致した論理を得るための複雑で時間のかかるパターンの組を提供するこ
とを必要とする。たとえば、テストのために集積回路上にシリアルスキャン経路
を設けることが公知である。注意深く設計されたデータのシーケンスが論理関数
をテストするためのシリアルスキャン経路を通して駆動される。他の方策は、装
置をテストモードにするために付加的な外部ピンを必要とする。この方策は、典
型的には製造プロセスの間のみにテストが行なわれるか、またはあまり行なわれ
ないため、ピンが無駄になる。
【０００５】 この問題に対処するために、境界スキャン技術もまた開発されてきた。境界ス
キャン可能装置は以下の構造を有する：ＩＣチップの周辺セル領域であって、テ
ストで用いるためのメモリ回路を含み、その各々が外部端子に接続される信号ラ
インに接続される。メモリ回路は互いに接続され、テスト構造に供されるシフト
レジスタをもたらす。そのようなボード上に搭載されたＩＣチップについて、上
記のテスト構造を用いることにより関数テストが行なわれる。ＩＣチップの各々
は、データ入力端子と、データ出力端子と、テスト制御端子とを有する。ＩＣチ
ップの端子は所望のテストを行なうように接続される。テストに用いられるデー
タは、制御信号によるシリアルシフト動作に従って、ＩＣチップのデータ入力端
子を通して連続的に入力され、データ出力端子を通して連続的に出力される。こ
の態様で、データはメモリ回路に書込まれ、かつ読出される。言換えると、テス
トデータの連続的シフト動作は、ＩＣチップごとの個々のテストを可能にする。
しかしながら、境界スキャン回路を組入れた装置は、装置単位コストを増大させ
、より重大なことに、そのような回路は貴重なシリコン面積を消費する。
【０００６】 必要なのは、複雑なテストパターンを要求することなく、ボードレベルでＩＣ
パッド上のＩ／Ｏドライバをテストするための方法である。テスタに数ベクトル
内でパラメトリックテストを提供する必要がある。最小限のＩＣシリコン要件で
そのようなテストを提供することが望ましい。また、チップ上に付加的な専用ピ
ンを規定しなくてもよいＩ／Ｏパッドテスト方式を提供する必要もある。
【０００７】 発明の要約 パラメトリックテスト能力を有するＩＣ装置は、コア論理と、入力および出力
ドライバと、コア論理への各入力に関連する結合回路と、コア論理からの各出力
に関連するセレクタ回路とを含む。結合回路およびセレクタ回路の各々は、第１
および第２の入力、ならびに出力を有する。コア論理への各入力は、その関連の
結合回路の第１の入力に結合される。コア論理からの各出力は、その関連のセレ
クタ回路の第１の入力に結合される。結合およびセレクタ回路は、単一のテスト
連鎖を形成するよう接続され、各結合回路の出力は、別の結合回路またはセレク
タ回路の第２の入力に与えられ、各セレクタ回路の第２の入力は、別のセレクタ
回路または結合回路の第２の入力に結合される。
【０００８】 発明を実行するためのベストモード 図１に概略的に示されるこの発明の好ましい実施例を参照すると、デジタル集
積回路（ＩＣ）装置は、複数のＩ／Ｏラインを有するコア論理１００を含む。含
まれるのは、「純」入力１７２および１７４（入力専用ライン）、「純」出力１
８２および１８４（出力専用ライン）、および双方向部（bidirectionals）であ
る。各双方向部は、たとえば入力ライン１９２、出力ライン１９４および出力イ
ネーブルライン１９３の、１組のラインからなる。図１は、双方向部１９６−１
９８の第２の組を示す。もちろん、図１は典型的なＩＣ装置の例示にすぎず、実
際の装置は通常示されるよりも多くのＩ／Ｏラインからなることに留意されたい
。また、図示されないが存在すると理解されるのは、電源ラインおよび接地ライ
ンなどのユーティリティラインである。
【０００９】 入力専用ライン１７２および１７４はそれぞれ入力ドライバ（バッファ）１３
２および１３４に結合され、これらは入力パッド１１２および１１４に結合され
る。出力専用ライン１８２および１８４はそれぞれ、マルチプレクサ（マルチプ
レクサ（ｍｕｘ）１６２および１６４の「０」入力に結合される。マルチプレク
サ（ｍｕｘ）１６２および１６４の出力は、それぞれ出力ドライバ（バッファ）
１３６および１３８に結合され、これらの出力は出力パッド１２０および１２２
に結合される。
【００１０】 双方向ライン組１９２−１９４に関しては、入力ライン１９２は入力ドライバ
１４２に結合され、１４２の入力はパッド１１６に結合される。出力ライン１９
４はマルチプレクサ（ｍｕｘ）（セレクタ）１５２の「０」入力に結合される。
マルチプレクサ（ｍｕｘ）１５２の出力は、出力ドライバ１４４に結合され、１
４４の出力もまたパッド１１６に結合される。出力イネーブルライン１９３はマ
ルチプレクサ（ｍｕｘ）１５４の「０」入力に結合され、その出力は出力バッフ
ァ１４４の出力イネーブルラインに結合される。
【００１１】 双方向ライン組１９６−１９８に関しては、入力ライン１９６は入力ドライバ
１４６に結合され、１４６の入力はパッド１１８に結合される。出力ライン１９
８はマルチプレクサ（ｍｕｘ）１５６の「０」入力に結合される。マルチプレク
サ（ｍｕｘ）１５６の出力は出力ドライバ１４８に結合され、１５６の出力もま
たパッド１１８に結合される。出力イネーブルライン１９７はマルチプレクサ（
ｍｕｘ）１５８の「０」入力に結合され、１５８の出力は出力バッファ１４８の
出力イネーブルラインに結合される。
【００１２】 複数のＮＡＮＤゲート１０２−１０８は、入力専用ライン１７２および１７４
と、双方向ライン組１９２−１９４および１９６−１９８の入力ライン１９２お
よび１９６とに関連付けられる。ＮＡＮＤゲート１０２の第１の入力は入力ライ
ン１７２に結合される。同様に、ＮＡＮＤゲート１０４の第１の入力は、入力ラ
イン１７４に結合される。ＮＡＮＤゲート１０６および１０８の第１の入力はそ
れぞれ、双方向部の入力ライン１９２および１９６に結合される。
【００１３】 各ＮＡＮＤゲートの出力は、隣接するゲートの入力に結合される。こうして、
ゲート１０２の出力はゲート１０４の第２の入力に結合され、ゲート１０４の出
力はゲート１０６の第２の入力に結合され、ゲート１０６の出力はゲート１０８
の第２の入力に結合される。ＮＡＮＤゲート１０８はマルチプレクサ（ｍｕｘ）
１６２および１６４の第２の入力に結合される。再びＮＡＮＤゲート１０４を参
照すると、その出力はまたマルチプレクサ（ｍｕｘ）１５２の第２の入力に結合
される一方、ＮＡＮＤゲート１０６の出力はまたマルチプレクサ（ｍｕｘ）１５
６の第２の入力に結合されることがわかるであろう。
【００１４】 図１の説明を終えるにあたって、マルチプレクサ（ｍｕｘ）１５２−１６４の
各々はテスト制御ラインＴ１によって制御される。さらに、マルチプレクサ（ｍ
ｕｘ）１５４および１５８の「１」入力は、第２のテスト制御ラインＴ２に接続
される。
【００１５】 次に図２を参照してテスト制御信号Ｔ１およびＴ２の信号源を説明する。ｎビ
ットレジスタ２００がコア論理１００に設けられ、コア論理１００はそのアドレ
スをアドレスライン２０６にセットアップすることにより従来の態様でアクセス
される。レジスタ２００のビット０およびビット１は、それぞれ制御ラインＴ２
およびＴ１に接続される。ビットは、単にデータライン２０８上に適切なデータ
をセットアップしかつレジスタ２００に書込むことにより、従来の態様で必要に
応じてセットおよびリセットされるが、これはチップ選択（ＣＳ）ピン２０２お
よび書込（ＷＲ）ピン２０４をアサートすることにより達成される。チップをリ
セットすると、レジスタがクリアされ、装置を通常の動作モードにする。
【００１６】 図３を参照すると、制御ラインＴ１およびＴ２をセットするための代替的な方
法が示される。ここで、入力パッド３０２および３０４の２つがラッチ３１２お
よび３１４にそれぞれ接続され、それらの出力はラインＴ１およびＴ２に接続さ
れる。第３の入力パッド３０６はラッチのクロック入力に接続される。リセット
ピン３３２および３３４によってそれぞれ示されるように、ラッチ３１２および
３１４はリセット可能である。もしパッド３０２、３０４、および３０６がプル
ダウンパッドとしてオンチップに構築されていれば、パッドはチップパッケージ
にボンディングされる必要がない。制御信号Ｔ１およびＴ２は、パッド３０２お
よび３０４で所望の論理レベルにセットし、かつパッド３０６をアサートしてデ
ータを信号ラインＴ１およびＴ２にラッチすることにより、セットされる。図３
に示される代替的な実施例は信号Ｔ１およびＴ２が他の方法によっても生成でき
ることを示すが、これは特定の半導体装置に対して規定されたＩ／Ｏ装置が直接
制御ラインＴ１およびＴ２をセットするために用いられるものである。図２の実
施例の方が好ましいが、これはレジスタアクセス機構が典型的にコア論理の機能
の一部であり、よって構造がすでに制御信号Ｔ１およびＴ２を生成するための手
段を提供するよう準備されているためである。
【００１７】 図４を参照すると、この発明に従った双方向ライン組を構成するための代替的
な実施例が示される。図４は、双方向ライン組１９２−１９４に関連する図１の
部分を示し、同じ参照符号によって共通の回路要素が識別される。図４は、付加
的なマルチプレクサ（ｍｕｘ）（セレクタ）４０２を含む。マルチプレクサ（ｍ
ｕｘ）の「０」入力はＮＡＮＤゲート１０６の出力に結合される一方、マルチプ
レクサ（ｍｕｘ）の「１」入力は先行のＮＡＮＤゲート（図示せず）の出力を受
ける。マルチプレクサ（ｍｕｘ）のセレクタ入力はＴ２信号ラインに接続される
。図４に示される実施例はこの発明に従って機能するが、消費するシリコン面積
が少ないので図１に示す実施例の方が好ましい。図４の実施例は付加的なマルチ
プレクサ（ｍｕｘ）を必要とするのに対し、図１の回路は必要としない。
【００１８】 この発明に従った図１の回路の動作について説明する。第１に、通常の装置の
動作はＴ１およびＴ２制御ラインがデアサートされたときに起こる。好ましい実
施例においては、これは適切なビット値をレジスタ２００に書込むことにより達
成される。通常の動作モードにおいては、双方向部の出力ライン１９４および１
９８はそれぞれ、マルチプレクサ（ｍｕｘ）１５２および１５６を介して出力ド
ライバ１４４および１４８に結合される。同様に、出力ドライバ１３６および１
３８はマルチプレクサ（ｍｕｘ）１６２および１６４を介して出力専用ライン１
８２および１８４に結合される。
【００１９】 パッドのトグルテストが所望である場合、Ｔ１およびＴ２制御ラインはそのよ
うにセットされる。この場合、２つのテストモードがある：テストモード１にお
いては双方向パッド１１６および１１８は入力パッドとして機能するようプログ
ラムされる。これは信号Ｔ１および信号Ｔ２をアサートすることにより達成され
る。信号Ｔ１のアサートは入力ドライバ１３２および１３４に対して何の影響も
及ぼさない。しかしながら、出力ドライバ１３６および１３８は、コア論理１０
０の出力ライン１８２および１８４から切断され、それぞれマルチプレクサ（ｍ
ｕｘ）１６２および１６４の「１」入力に結合される。双方向部の出力ドライバ
１４４および１４６は出力ライン１９４および１９８から切断され、マルチプレ
クサ（ｍｕｘ）１５２および１５６の「１」入力に結合される。同様に、ドライ
バ１４４および１４８の出力イネーブルはマルチプレクサ（ｍｕｘ）１５４およ
び１５８を介してＴ２信号ラインに結合される。しかしながら、テストモード１
においてはＴ２がデアサートされるので、出力ドライバ１４４および１４８はト
ライステートとなる。したがって双方向ラインはテストモード１において入力と
して構成される。
【００２０】 テストモード２においては、双方向パッド１１６および１１８は出力パッドと
して機能するようプログラムされる。これは信号Ｔ１をアサートし、かつ信号Ｔ
２をデアサートすることにより達成される。信号Ｔ１のアサートの影響は上で説
明した。信号Ｔ２のデアサートは、マルチプレクサ（ｍｕｘ）１５４および１５
８のそれぞれを介して双方向部の出力ドライバ１４４および１４８をイネーブル
するさらなる影響を有する。こうして、マルチプレクサ（ｍｕｘ）１５２および
１５６の「１」入力にあるものが何であっても、この場合これらはそれぞれＮＡ
ＮＤゲート１０４および１０６の出力であるが、ドライバ１４４および１４８を
介してパッド１１６および１１８に駆動される。双方向部はしたがって、テスト
モード２においては出力として構成される。
【００２１】 この発明に従ったパッドのパラメトリックトグルテストは、上述のように所望
のテストモード（テストモード１、テストモード２）を選択することにより開始
する。次に、図１に示される連鎖のトップで、入力パッドに対して単一のローパ
ルスが与えられる。こうして、（テストモード１であれば双方向部を含む）すべ
ての入力パッドがＨＩにアサートされる一方、第１の入力パッドはＬＯにアサー
トされる。パルスは連鎖を降りて伝播し、途中で各ＮＡＮＤゲートによって遅延
され、最終的に出力パッドに到達する。これが各パッドごとに繰返され、ローパ
ルスが次の入力パッドに与えられる。その結果、各入力ドライバのスイッチング
レベル（ｖilおよびｖih）がテストされ、出力ドライバのスイッチングレベル（
ｖolおよびｖoh）がトグルされる。
【００２２】 以上のことから、テスト連鎖は入力専用パッドから開始しなければならないこ
とがわかる。もちろん、連鎖の開始時に出力専用パッドを有すると、そのパッド
のパラメトリックテストが妨げられる。同様に、連鎖の開始において双方向部を
有すると、出力モード（テストモード２）における双方向パッドのテストが妨げ
られるが、そのようなパッドの入力モード（テストモード１）におけるテストは
可能である。同様の制約が連鎖の最後にも課せられ、すなわち連鎖は出力専用パ
ッドで終らなければならない。連鎖を入力専用パッドで終了させると、そのパッ
ドはテストされない。同様に、連鎖を双方向パッドで終了させると、テストモー
ド１におけるそのパッドのテストが妨げられるが、それでもテストモード２にお
けるパッドのテストは有効である。最後に、この発明の回路は連鎖の開始および
終了の間のパッドのどのような順序付けもが可能であることを留意されたい。こ
れを図５および図６の実施例に示す。
【００２３】 図５および図６は、双方向部が入力専用パッドおよび出力専用パッドの間に散
在できることを示す。また、出力専用パッドが必ずしも連鎖の最後で集合化され
る必要がないことをも示す。逆に、入力専用パッドは連鎖の開始時に必ずしも集
合化されている必要はない。この順序付けの自由度は、パラメトリックテスト要
件によって通常は課せられていた人工的制約なしに、論理のレイアウトを行なう
ことを可能にする。Ｉ／Ｏはコア論理を含む機能ブロックのレイアウトのために
便利なようにどのような順序にも配置することができる。唯一の要件は、連鎖が
入力専用パッドで開始し、出力専用パッドで終了することである。この制約さえ
も、開始の双方向部は出力としてはテストされず、かつ終了の双方向部は入力と
してはテストされないことに留意すれば、双方向部を連鎖の開始または終了に配
置することによって緩和される。
【００２４】 この発明の別の利点は、すべてのＩ／Ｏパッドのスイッチングレベルを完全に
テストするのに数ベクトルしか必要としないことである。実際、入力パッドと同
じだけのベクトルだけが必要とされる。さらに、双方向パッドのための入力およ
び出力ドライバの両方がこの方式によってテストされる。アドレス可能なデータ
レジスタを用いてテスト制御信号Ｔ１およびＴ２をセットすると、貴重なシリコ
ン面積を消費する付加的なテストモードピンの必要性がなくなる。テストモード
は、単にレジスタへの書込によって選択される。
【図面の簡単な説明】
【図１】 この発明に従った、回路の好ましい実施例を示す図である。
【図２】 テストモードをセットするためのデータレジスタの図である。
【図３】 テストモードをセットするための代替的な方式を示す図である。
【図４】 テスト連鎖における双方向部を結合するための代替的な方式を示
す図である。
【図５】 この発明の回路がどのようにＩ／Ｏパッドの順序付けから独立し
ているかを示す図である。
【図６】 この発明の回路がどのようにＩ／Ｏパッドの順序付けから独立し
ているかを示す図である。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１４年２月１日（２００２．２．１）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】 ペイテル（Patel）他の米国特許番号第５，７６４，０７９号は、埋込み内部
ノードの論理状態を観察し制御する能力を提供するプログラマブル論理装置を開
示する。ウェットセル（Whetsel）の米国特許番号第５，７０６，２９６号は、
入力／出力端子で用いるためのスキャンセルを開示するが、これはテストデータ
経路からのテストデータを記憶するためのメモリ回路と、メモリ回路に結合され
メモリ回路に記憶されたテストデータを受けて選択的にラッチするラッチ回路と
を含む。モート・ジュニア（Mote Jr.）の米国特許番号第５，６４８，９７３号
は、ＪＴＡＧを用いてＩＣチップの出力ピンをトグルするための方法を開示する
。 必要なのは、複雑なテストパターンを要求することなく、ボードレベルでＩＣ
パッド上のＩ／Ｏドライバをテストするための方法である。テスタに数ベクトル
内でパラメトリックテストを提供する必要がある。最小限のＩＣシリコン要件で
そのようなテストを提供することが望ましい。また、チップ上に付加的な専用ピ
ンを規定しなくてもよいＩ／Ｏパッドテスト方式を提供する必要もある。

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 集積回路（ＩＣ）の入力および出力回路をテストするために
    適合されたテスト回路であって、前記ＩＣは、入力専用ライン、出力専用ライン
    および双方向ライン組を含み、各双方向ライン組は、入力ライン、出力ライン、
    および出力イネーブルラインを含み、前記テスト回路は、 複数の第１の結合回路を含み、各々は前記入力専用ラインの１つに関連付けら
    れ、各第１の結合回路は第１および第２の入力ならびに出力を有し、各第１の結
    合回路の前記第１の入力はその関連の入力専用ラインに接続され、さらに 複数の第１のセレクタ回路を含み、各々は前記出力専用ラインの１つに関連付
    けられ、各第１のセレクタ回路は、第１および第２の入力と、出力と、前記出力
    を前記第１の入力または前記第２の入力に選択的に結合するよう適合された制御
    入力とを有し、各第１のセレクタ回路の前記第１の入力はその関連の出力専用ラ
    インに接続され、さらに 複数の第２の結合回路を含み、各々は前記双方向ライン組の１つに関連付けら
    れ、各第２の結合回路は第１および第２の入力ならびに出力を有し、各第２の結
    合回路の前記第１の入力は、その関連の双方向ライン組の前記入力ラインに接続
    され、さらに 複数の第２のセレクタ回路を含み、各々は前記双方向ライン組の１つに関連付
    けられ、各第２のセレクタ回路は、第１および第２の入力と、出力と、前記出力
    を前記第１の入力または前記第２の入力に選択的に結合するよう適合された制御
    入力とを有し、各第２のセレクタ回路の前記第１の入力はその関連の双方向ライ
    ン組の出力ラインに接続され、さらに 各前記第１および第２のセレクタ回路の前記制御入力に結合されたテスト選択
    信号ラインを含み、 すべての結合およびセレクタ回路は単一のテスト連鎖を形成するよう構成され
    、前記テスト連鎖の開始回路は、第１の結合回路の１つであり、前記第１および
    第２の結合回路の各前記出力は、前記結合回路の１つまたは前記セレクタ回路の
    １つの前記第２の入力に結合され、前記第１および第２のセレクタ回路の各前記
    第２の入力は、結合回路の１つまたは前記セレクタ回路の１つの前記第２の入力
    に結合され、前記テスト連鎖の終了回路は前記第１のセレクタ回路の１つである
    、テスト回路。
  2. 【請求項２】 前記テスト選択信号ライン上の論理状態をアサートおよびデ
    アサートするための手段をさらに含む、請求項１に記載のテスト回路。
  3. 【請求項３】 複数のビットを有するデータレジスタをさらに含み、前記ビ
    ットの第１のものは前記テスト選択信号ラインに結合され、それにより前記第１
    および第２のセレクタ回路は、データが前記データレジスタに書込まれて前記デ
    ータレジスタ内の前記第１のビットがセットまたはリセットされることにより動
    作する、請求項１に記載のテスト回路。
  4. 【請求項４】 複数の第３のセレクタ回路をさらに含み、各々は第１および
    第２の入力と、出力と、前記出力を前記第１の入力または前記第２の入力に選択
    的に結合するよう適合された制御入力とを有し、各第３のセレクタ回路は前記双
    方向ライン組の１つに関連付けられ、各第３のセレクタ回路の前記第１の入力は
    その関連の双方向ライン組の前記出力イネーブルラインに接続され、各第３のセ
    レクタ回路の前記制御入力は、前記テスト選択ラインに接続され、前記テスト回
    路はさらに、各前記第３のセレクタの前記第２の入力に結合された第２のテスト
    選択信号ラインを有する、請求項１に記載のテスト回路。
  5. 【請求項５】 前記テスト選択信号ライン上の論理値をアサートおよびデア
    サートするための第１の手段と、前記第２のテスト選択信号ライン上の論理値を
    アサートおよびデアサートするための第２の手段とをさらに含む、請求項４に記
    載のテスト回路。
  6. 【請求項６】 複数のビットを有するデータレジスタをさらに含み、前記ビ
    ットの第１のものは前記テスト選択信号ラインに結合され、前記ビットの第２の
    ものは前記第２のテスト選択信号ラインに結合され、それにより前記セレクタ回
    路は、データが前記データレジスタに書込まれて前記データレジスタ内の前記第
    １および第２のビットがセットまたはリセットされることにより動作する、請求
    項４に記載のテスト回路。
  7. 【請求項７】 前記開始回路の前記第２の入力は、電源ラインと結合される
    、請求項１に記載のテスト回路。
  8. 【請求項８】 Ｉ／Ｏバッファのパラメトリックテストを容易にするための
    論理を有するデジタルＩＣ装置であって、前記ＩＣ装置は、 複数の入力パッド、出力パッドおよび双方向パッドと、 複数の入力バッファとを含み、各々は前記入力パッドの１つまたは前記双方向
    パッドの１つに接続された入力端子を有し、各々はさらに出力端子を有し、さら
    に 複数の第１の出力バッファを含み、各々が前記出力パッドの１つに結合された
    出力端子を有し、各々はさらに入力端子を有し、さらに 複数の第２の出力バッファを含み、各々が前記双方向パッドの１つに結合され
    た出力端子を有し、各々はさらに出力イネーブル端子に結合された入力端子を有
    し、さらに 前記出力イネーブル端子に結合されて、前記第２の出力バッファのうちの選択
    されたもののイネーブル信号をアサートする、イネーブル手段と、 複数のコア入力およびコア出力を有するコア論理とを含み、各コア入力は前記
    入力バッファの１つの前記出力端子に接続され、さらに 複数の結合回路を含み、各々の第１の入力は前記コア入力の１つに結合され、
    各々はさらに第２の入力および出力を有し、さらに 複数のセレクタ回路を含み、各々が第１および第２の入力ならびに出力を有し
    、各々はさらに前記第１または第２の入力が前記出力に接続されているかどうか
    を制御するセレクタ入力を有し、各セレクタ回路の前記第１の入力は前記コア出
    力の１つに接続され、各前記出力は、前記第１の出力バッファの１つまたは前記
    第２の出力バッファの１つの前記入力端子に接続され、さらに セレクタ信号をアサートするための回路手段を含み、前記手段は各前記セレク
    タ回路の前記セレクタ入力に接続される出力端子を有し、 前記結合回路および前記セレクタ回路は、単一の回路連鎖を形成するよう接続
    され、前記連鎖における第１の回路は結合回路であり、前記連鎖における最後の
    回路はセレクタ回路であり、各結合回路の前記出力端子は別の結合回路または前
    記セレクタ回路の１つの前記第２の入力に結合され、各セレクタ回路の前記第２
    の入力端子は別のセレクタ回路または前記結合回路の１つの前記第２の入力に結
    合される、ＩＣ装置。
  9. 【請求項９】 前記回路手段は、各前記セレクタ回路の前記セレクタ入力に
    結合される少なくとも１ビットを有するアドレス可能なデータレジスタである、
    請求項８に記載のＩＣ装置。
  10. 【請求項１０】 前記第１の回路の前記第２の入力は、電源ラインに接続さ
    れる、請求項８に記載のＩＣ装置。
  11. 【請求項１１】 前記イネーブル手段は、前記コアから生じる複数の制御ラ
    インを含み、各制御ラインは関連の第２のセレクタ回路を有し、各第２のセレク
    タ回路は第１および第２の入力と出力とセレクタ端子とを有し、各第２のセレク
    タ回路の前記第１の入力は、前記出力イネーブルラインの１つに接続され、前記
    セレクタ端子は前記回路手段の前記出力に接続され、前記出力は前記第２の出力
    バッファの１つの前記出力イネーブル端子に接続され、前記ＩＣ装置はさらに、
    第２のセレクタ信号をアサートするための第２の回路手段を含み、前記第２の回
    路手段は、各第２のセレクタ回路の前記第２の入力に結合される出力を有する、
    請求項８に記載のＩＣ装置。
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