JP4686124B2 - 装置の構成をテストする方法および半導体装置 - Google Patents

Description

本発明は、同時両方向伝送方式を適用する半導体装置、前記半導体装置をテストするための方法及び装置に関する。

プロセッサー、コントローラ、メモリ装置などのような半導体装置は、一般的に、デジタル信号をやりとりするためのデータ送受信器を具備する。
一般的に、このような送受信器は、接続された伝送線を通じてデータをやりとりするために、その構造を変えている。最近、同時両方向（Ｓｉｍｕｌｔａｎｅｏｕｓ Ｂi-Ｄｉｒｅｃｔｉｏｎａｌ 以下、ＳＢＤ）伝送／受信能力を有する装置についての関心が高まっている。名称から分かるように、ＳＢＤ送受信器は、同じクロックサイクルの間、同じ伝送線を通じてデジタルデータをやりとりできる能力を有している。

図１は、２つの半導体装置２０、４０の間の従来の接続関係を示す。装置２０、４０はＳＢＤ送受信器２２、４２をそれぞれ含む。ＳＢＤ送受信器２２はデータドライバ２４及びデータレシーバー２６を含む。

出力される内部データ信号Ｄｏｕｔ１はデータドライバ２４の入力信号及びデータレシーバー２６の制御信号として供給される。データドライバ２４の出力端はデータレシーバー２６の入力端に接続される。

データレシーバー２６は、次に説明する比較のために使われる２つの基準電圧ＶｒｅｆＨ、ＶｒｅｆＬを受信する。データレシーバー２６の出力信号は装置２０のデータ入力信号Ｄｉｎ１である。

装置４０の送受信器４２は、装置２０の送受信器２２とマッチするのが望ましい。送受信器４２は、送受信器２２のデータドライバ２４とデータレシーバー２６との構造と同じ構造を有するデータドライバ４４及びデータレシーバー４６を具備する。データドライバ４４は内部データ信号Ｄｏｕｔ２を入力として取り、データレシーバー４６はデータ入力信号Ｄｉｎ２を発生する。

半導体装置２０、４０は、図１に示したようにデータドライバ２２、４４を伝送線３０に連結する構造で相互接続できる。このような構造で注目すべきことは、データドライバ２２、４４の駆動状態は伝送線３０のビットライン電圧ＶＢＬを決定することである。共通基準電圧発生器３２は、２つの装置２０、４０に２つの基準電圧ＶｒｅｆＨ、ＶｒｅｆＬを供給する。

図２は、伝送線３０を通じて装置２０、４０の間に同時に交換されるデータの波形を示す。Ｄｏｕｔ１は区間Ｔ１、Ｔ２及びＴ５でハイである。Ｄｏｕｔ２は、区間Ｔ１、Ｔ３及びＴ５でハイである。
したがって、区間Ｔ１の間、データドライバ２２、４４は、ビットライン電圧ＶＢＬをハイ、すなわちハイ電圧Ｖｈにする。

区間Ｔ２の間、ドライバ２４はビットライン電圧ＶＢＬをハイ電圧Ｖｈにし、ドライバ４４はビットライン電圧ＶＢＬをロー、すなわちロー電圧Ｖｌにする。マッチングされたドライバ２２、４４によって、ビットライン電圧ＶＢＬは、ハイ電圧Ｖｈとロー電圧Ｖｌとの概略的な中間電圧Ｖｍｉｄを有する。

区間Ｔ３の間、ビットライン電圧ＶＢＬは中間電圧Ｖｍｉｄを維持する。区間Ｔ４の間、２つのドライバ２２、４４は、ビットライン電圧ＶＢＬをロー電圧Ｖｌにする。
各レシーバー２６、４６は、既知の自分の駆動状態に基づいて適当な比較電圧を選択することによって、各区間の間の他の装置のドライバの駆動状態を決定する。

例えば、区間Ｔ１、Ｔ２の間、データレシーバー２６はデータドライバ２４が伝送線３０をハイにドライビングしていることが分かる。すなわち、可能なビットライン電圧ＶＢＬは、ハイ電圧（Ｖｈ：データドライバ４４が伝送線３０をハイにドライビングする場合）及び中間電圧（Ｖｍｉｄ：データドライバ４４が伝送線３０をローにドライビングする場合）である。

したがって、区間Ｔ１、Ｔ２の間、データレシーバー２６はビットライン電圧ＶＢＬと基準電圧ＶｒｅｆＨを比較する。基準電圧ＶｒｅｆＨは、ハイ電圧Ｖｈと中間電圧Ｖｍｉｄとの中間値である。
データレシーバー２６は、区間Ｔ１の間、データドライバ４４がハイ電圧を伝送し、区間Ｔ２の間、ロー電圧を伝送したと決定できる。

類似した方法で、区間Ｔ３、Ｔ４の間、データレシーバー２６は、データレシーバー２４が伝送線３０をローにドライビングすることを知って、ビットライン電圧ＶＢＬと基準電圧ＶｒｅｆＬとを比較する。データレシーバー４６は、データドライバ４４を知っている状態に基づいて、データドライバ２４の駆動状態を決定する。

１つのＳＢＤ伝送技数は、図３に示されたシステムのようなポイント対ポイントメモリシステムで使われる。このようなメモリシステムで、装置は、分離された接続を通じてアップストリーム装置とダウンストリーム装置との間で通信をする。

例えば、装置２０がメモリコントローラであり、装置４０、６０はメモリコントローラ２０に接続されたメモリ装置である場合、メモリコントローラ２０がメモリ動作を始める時、メモリコントローラ２０は装置４０のアップストリームである。装置４０が装置２０、６０の間に置かれる時、装置４０は装置６０のアップストリームである。メモリ動作を制御するために使われるアドレス及び制御信号バスは図３に図示されない。

このような構造が所定のデータバス幅を有しても図３は４ビットバス幅を示す。第１バスは、ポイント対ポイントビットライン３０−０、３０−１、３０−２、３０−３、アップストリーム装置である装置２０と、ダウンストリーム装置である装置４０とで構成される。第２バスは、ポイント対ポイントビットライン５０−０、５０−１、５０−２、５０−３、アップストリーム装置である装置４０と、ダウンストリーム装置である装置６０とで構成される。

装置４０は、４つのアップストリームＳＢＤ送受信器４２−０、４２−１、４２−２、４２−３で構成されたアップストリームポート、及び４つのダウンストリームＳＢＤ送受信器４８−０、４８−１、４８−２、４８−３で構成されたダウンストリームポートを有する。

装置４０内で、アップストリーム送受信器は、対応するダウンストリームＳＢＤ送受信器と接続される。すなわち、送受信器４２−０から出力されたデータは装置４０に対してはデータ入力信号Ｄｉｎ０であり、送受信器４８−０のダウンストリームドライバに対しては入力Ｄｄｎ０である。

そして、送受信器４８−０から出力されたデータＤｕｐ０は、送受信器４２−０のアップストリームドライバに入力されるために、出力データＤｏｕｔ０とマルチプレキサ４５−０とでマルチプレキシングされる。

装置２０、４０は、前述したように並列に動作するビットライン３０−ｎを通じてｎビットＳＢＤデータを通信する。しかし、メモリ動作と従属的に、装置４０によって受信されたデータは、装置４０のために、またはダウンストリーム装置（例えば、装置６０）のために定められるかもしれず、装置４０によって伝送されたデータは、内部データまたは装置６０から受信されたデータかも知れない。

すなわち、装置２０、６０は、各ポイント対ポイントバスを使用して装置４０とデータを通信し、装置４０は、パスモードで自分のアップストリームポートとダウンストリームポートとの間でデータを伝送する。

一般的に自動テスト装置（ａｕｔｏｍａｔｉｃ ｔｅｓｔ ｅｑｕｉｐｍｅｎｔ：以下、‘ＡＴＥ’という）は、多数のメモリ装置から不良半導体装置を選別するのに使われる。ＡＴＥステーションはテストボードを通じてテストする装置と連結される。

前記ＡＴＥステーションは、ＤＵＴ（ｄｅｖｉｃｅ ｕｎｄｅｒ ｔｅｓｔ：以下、‘ＤＵＴ’という）の入力端にテスト信号が供給できるように形成され、前記ＤＵＴの出力端から出力される信号が受信できるようにプログラム可能である。

例えば、もし、前記ＤＵＴがメモリ装置であれば、前記ＡＴＥステーションは、何れかビットパターンを前記メモリ装置に書き込むために、メモリコントローラアドレスとコントロール信号とがエミュレートでき、書き込まれたデータが成功的に貯蔵されて回復できるかを見るために、前記ビットパターンが読み取られる。

従来のＡＴＥステーションはＳＢＤ伝送が支援できない。このようなＡＴＥステーションがＳＢＤ伝送を支援する場合、前記ＡＴＥステーションは、ＤＵＴのＳＢＤ送受信器とマッチされたＳＢＤ送受信器を使用する。

したがって、ＤＵＴがＳＢＤデータポートを有しているとしても、前記ＡＴＥステーションとＤＵＴとの間の通信を一方向に残してテストするのが望ましい。そして、ＤＵＴのＳＢＤ能力は装置の動作に重要であり、必ずテストされねばならない。
前述した発明の実施例はテストする半導体装置の構造とＡＴＥステーションとの間に一方向通信を許容する周囲環境の中でＳＢＤ装置をテストする方法を提供する。

本発明はこのようなテストボード、前述した方法等とテストボードを使用してテストされる半導体装置をテストする多様な方法とを含む。本発明の概念は、テストモードで２つのデータパッドはそれぞれ１つの一方向データ信号を受信し、他の１つの一方向信号を伝送するのに使われるＳＢＤ半導体装置を形成する能力である。前記２つのデータ信号はＳＢＤパッドで動作する第３パッドに／から入出力される。

図４は、本発明の一実施例による半導体装置１００を示す。北側またはアップストリームＳＢＤデータポートは、各ＳＢＤ送受信器１０２−０、１０２−１、１０２−２及び１０２−３に接続される各パッドＮ０、Ｎ１、Ｎ２及びＮ３を具備する。

南側またはダウンストリームＳＢＤデータポートは、各ＳＢＤ送受信器１０４−０、１０４−１、１０２−４及び１０４−３に接続される各パッドＳ０、Ｓ１、Ｓ２及びＳ３を具備する。従来の半導体装置のように正常モードで半導体装置に入力されるデータ及び前記半導体装置から出力されるデータは、北側またはアップストリームポートを利用する。

パスモードは、北側ポートと南側のポートとを接続するパス−スルーパスを利用する。パス−スルーパスは、送受信器１０２−０が送受信器１０４−０と接続され、送受信器１０２−１が送受信器１０４−１と接続されるように、一対一パッド対応によって形成される。

前記パス−スルーパスは固定されていない。北側ポートパッドと南側のポートとの間に相異なる対応を可能にする交差−接続スイッチング素子を含むために、半導体装置で多重パス−スルーパスは可能である。

一方向にテスト信号を送る時、前記スイッチング素子は多様な２パッド対１パッドマッピングを通じてデータを通過させるための経路が形成できる。例えば、パッドＮ０、Ｎ１、Ｓ０及びＳ１を考慮すれば、送受信器１０２−０及び１０２−１は受信された信号をマルチプレキサ（ＭＵＸｓ）、１０８−０及び１０８−１に供給する。

テストモード信号ＴＭは、各マルチプレキサから出力されうる入力信号の形態を決定する。すなわち、Ｄｉｎ０またはＤｉｎ１は、送受信器１０４−０によって外部に伝送される信号Ｄｄｎ０に選択されうる。また、Ｄｉｎ０またはＤｉｎ１は、送受信器１０４−１によって外部に伝送される信号Ｄｄｎ１に選択されうる。

同様に、各ＭＵＸ１０６−０、１０６−１は、各送受信器１０２−０、１０２−１によって外部に出力された信号を決定する。例えば、ＭＵＸ１０６−０は、Ｄｕｐ０、Ｄｕｐ１及びＤｏｕｔ０（チップコアの外部から供給される出力データ）のうち１つを選択する。

類似したスイッチング素子配列は、北側ポートパッドＮ２、Ｎ３と南側のポートパッドＳ２、Ｓ３とを連結する。広いバス幅を有する半導体装置のために、前記スイッチング素子配列は、２つの北側パッドと２つの南側のパッドとの各セットに繰り返されうる。
たとえ、図４でＭＵＸがスイッチング素子として表現されているが、個別的なスイッチが同じ機能を行える。

大部分の装置は、示された４ビットよりはるかに広いデータポート幅を有する。示された連結パターンは、単に各ポートに４ビット幅を与えることによって繰り返されうる。装置内部の交差−接続パターン及び装置対装置のポートパッドの割当ては、変形できる。
たとえ本発明の焦点はＳＢＤテストであっても、本発明の実施例は一方向ＡＴＥ接続を使用してＤＵＴをテストするあらゆる例に適用されうる。

本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施例を例示する図面及び図面に記載された内容を参照せねばならない。
以下、図面を参照して本発明の望ましい実施例を説明することによって、本発明を詳細に説明する。各図面に提示された同じ符号は同じ部材を示す。

以下、多数の装置の構成が図示されて説明される。このような装置の構成のそれぞれは、ＤＵＴの多数の（または、あらゆる）ＳＢＤパッドが、ＳＢＤモードで外部の一方向ポートとして他のＳＢＤパッドを使用することによって、内部ＳＢＤポートとして使われることを許容する。

図５Ａ及び図５Ｂは、半導体装置１２０及び１４０で構成される第１装置の構成を示す。前記外部データポートは、装置１２０の北側ポート及び装置１４０の南側のポートで構成される。

装置１２０の偶数番号ポートパッドＮ０、Ｎ２及び装置１４０の偶数番号ポートパッドＳ０、Ｓ２は、接続されたテスタ（図示せず）から出力されるデータを受信するための受信ポートとして使われる。装置１２０の奇数番号ポートパッドＮ１、Ｎ３と装置１４０の奇数番号ポートパッドＳ１、Ｓ３は、接続されたテスタ（図示せず）にデータを送るための伝送ポートとして使われる。

２つの内部データポートのうちから第１内部データポートは、装置１２０の南側ポートパッドＳ０ないしＳ３で構成され、第２内部データポートは、装置１４０の北側ポートパッドＮ０ないしＮ３で構成される。

第１内部データポートと第２内部データポートとのポートパッドは、一対一対応によってテストボードによって接続される。例えば、装置１２０のポートパッドＳ０及び装置１４０のポートパッドＮ０は、前記テストボード上／中に形成されたビットライン１３０−０を通じて接続される。

テストモードで、２つのテスト段階が、前記内部データポートのＳＢＤテストを実行するために使われる。第１の段階で、装置１２０と装置１４０との内部データ経路は、図５Ａに示したように設定される。第２の段階で、内部データ経路は、図５Ｂに示したように設定される。以下、各段階が順に説明される。

第１の段階で、装置１２０の偶数番の南側のポートパッドＳ０、Ｓ２と、装置１４０の偶数番の北側ポートパッドＮ０、Ｎ２とがテストされる。すなわち、装置１２０で、内部データ経路は、ＮＯ及びＮ２にそれぞれ受信された書込みデータをＳ０及びＳ２にそれぞれ通過させるために、そしてＳ０及びＳ２にそれぞれ受信された書込みデータをＮ１及びＮ３にそれぞれ通過させるために構成される。

装置１４０で、内部データ経路は、ＳＯ及びＳ２にそれぞれ受信された書込みデータをＮ０及びＮ２にそれぞれ通過させるために、そしてＮ０及びＮ２にそれぞれ受信された書込みデータをＳ１及びＳ３にそれぞれ通過させるために構成される。

このような構成は、装置１２０、１４０のモードレジスタセットをテストモードフィルドに設定したＡＴＥによって遂行される。この時、スイッチング素子は図４に示したように構成される。

前記内部データ経路の構成が完了すれば、前記ＡＴＥは、指定された外部ポートの書込みパッドで、内部ポートのＳＢＤ能力をテストするために、ビットパターンを書込む。例えば、論理０は、装置１２０のポートパッドＮ０、Ｎ２に記入され、これと同時に、論理１は装置１４０のポートパッドＳ０、Ｓ２に記入される。送受信器１２４−０は論理０をビットライン１３０−０に伝送し、これと同時に、送受信器１４２−０は論理１をビットライン１３０−０に伝送する。

もし、送受信器１２４−０、１４２−０が正確に動作すれば、送受信器１２４−０は論理１を受信し、送受信器１４２−０は論理０を受信する。送受信器１２４−０、１４２−０によって受信された論理値は、内部的に送受信器１２２−１、１４４−１にそれぞれ伝送され、装置１２０のポートパッドＮ１と装置１４０のポートパッドＳ１とを通じて、ＡＴＥに駆動される。

前述したように、前記ＡＴＥが論理状態を変えながら正常的にＳＢＤ能力をテストする時、前記ＡＴＥは、他のビットパターンで上記の書込み／読取り過程を繰り返す。例えば、ＡＴＥが、装置１２０のポートパッドＮ０、Ｎ２に論理１を書込み、装置１４０のポートパッドＳ０、Ｓ２に論理０を書き込めば、送受信器１２４−０は論理１を書込んで論理１を読み取り、送受信器１４２−０は論理０を書き込んで論理０を読み取る。
このような構造で、外部ポート一方向−モードパッドの数は内部ポートＳＢＤパッドの数と同一なので、単に前記ＳＢＤパッドの半分のみが同時にテストできる。

図５Ｂに示された第２の段階は、前記内部ポートＳＢＤパッドの残りの半分をテストする。図５Ｂを参照すれば、装置１２０で、内部データ経路は、ＮＯ及びＮ２にそれぞれ受信された書込みデータをＳ１及びＳ３にそれぞれ通過させるために、そしてＳ１及びＳ３にそれぞれ受信された書込みデータをＮ１及びＮ３にそれぞれ通過させるために、再構成される。

装置１４０で、内部データ経路は、ＳＯ及びＳ２にそれぞれ受信された書込みデータをＮ１とＮ３とにそれぞれ通過させるために、そしてＮ１とＮ３とにそれぞれ受信された書込みデータをＳ１とＳ３とにそれぞれ通過させるために、再構成される。

このような構成は、装置１２０、１４０のモードレジスタセットをテストモードフィルドに設定したＡＴＥによって遂行される。この時、スイッチング素子は図５Ａの構造から図５Ｂの構造にスイッチングされる。

前記内部データ経路の構成が完了すれば、前記ＡＴＥは、装置１２０上で奇数番のＳＢＤパッドＳ１、Ｓ３、及び装置１４０上でＳＢＤパッドＮ１、Ｎ３をテストするための書込み／読取りビットパターンテストを繰り返す。
たとえ、テストの各段階で単に２つのビットパターンが説明されたが、当業者はテストをする間、ビットパターンの多様な変化をよく理解できる。

前記装置が前述したテストを通過したとすれば、装置１２０の南側のポートと装置１４０の北側ポートとは、ＳＢＤモードで動作すると確認できる。もし、２つの装置がＤＵＴである場合、装置の構成で装置１２０、１４０の位置を変えて前記テストを繰り返すことによって、他のポートがテストできる。

１つの装置は、既知の良質の装置（ＫＧＤ：ｋｎｏｗｎ ｇｏｏｄ ｄｅｖｉｃｅ）でありうる。ＫＧＤは、あらゆるポートパッドが正常的にＳＢＤ動作をする装置をいう。装置１４０がＫＧＤである場合、装置１２０は装置１４０を利用して十分にテストされ、装置１２０がＫＧＤである場合、装置１４０は装置１２０を利用してテストされる。

図６Ａ及び図６Ｂは、半導体装置２００、２２０、及び２４０で構成される第２装置の構成を示す。前記外部データポートは、装置２００の北側ポートパッドＮ０ないしＮ３及び装置２４０の南側のポートパッドＳ０ないしＳ３で構成される。

装置２００の北側偶数番のポートパッドＮ０及びＮ２と、装置２４０の南側の偶数番のポートパッドＳ０及びＳ２とは、テストボード（図示せず）に出力されるデータを受信するための受信ポートで構成される。装置２００の北側奇数番のポートパッドＮ１及びＮ３と、装置２４０の南側の奇数番のポートパッドＳ１及びＳ３とは、前記テストボードにデータを伝送する伝送ポートで構成される。

４つの内部データポートが図６Ａに示された構成に存在する。前記４つのデータポートは、装置２００の南側ポート、装置２２０の北側ポート、装置２２０の南側ポート、及び装置２４０の北側ポートである。装置２００の南側ポートパッドと装置２２０の北側ポートパッドとは、テストボードによって一対一対応で接続される。例えば、装置２００のポートパッドＳ０と装置２２０のポートパッドＮ０とは、ビットライン２１０−０を通じて接続される。

装置２２０の南側ポートパッドと装置２４０の北側ポートパッドとは、一対一対応で接続される。例えば、装置２２０のポートパッドＳ０と装置２４０のポートパッドＮ０とは、ビットライン２３０−０を通じて接続される。

以前の例でのように、２つのテストモード段階は、内部データポートのＳＢＤテストを遂行するために使われる。第１の段階で、内部データ経路は図６Ａに示したように設定される。第２の段階で、内部データ経路は図６Ｂに示したように設定される。各段階は順に説明される。

第１の段階で偶数番の内部ポートがテストされる。装置２００及び２４０は、図５Ａに示された装置１２０、１４０のように、それぞれ構成される。装置２２０は、ポートパッドＮ０のような装置２２０のポートパッドＳ０と両方向に通信する一直線のパス−スルー経路で、構成される。

このような構成は、テストモードフィールドを装置２００、２４０のモードレジスターセットに設定するＡＴＥによって行われる。装置２２０の構成は、テストされる構造ではないが、テストされうる。

前記内部データ経路の構成が完了すれば、前記ＡＴＥは、以前の例で説明したように、４つの内部データポートの偶数番のポート経路をテストするためのビットパターンテストを進行する。

前記構成についての前記ビットパターンテストが完了すれば、前記ＡＴＥは、奇数番の内部ポート経路をテストするために、図６Ｂに示したように装置２００、２４０を構成する（図５Ｂに示された装置１２０、１４０の構成と同様に）。

テストサイクルが終われば、装置２２０のＳＢＤ能力は完全にテストされる。もし、装置２００、２４０がＫＧＤである場合、装置２２０は他のテストされる装置で代替されてテストサイクルは繰り返される。

すなわち、もしあらゆる装置２００、２２０及び２４０がＤＵＴであれば、装置２２０、２４０の位置は相互に変わり、テストされる他の装置は装置２２０の位置に挿入され、テストサイクルは繰り返される。このような過程は、装置２００のＳＢＤ能力を十分にテストする。

図７は、５つの半導体装置３００、３１０、３２０、３４０及び３５０で構成される第３装置の構成を示す。内部データポートは、装置３１０、３２０の北側ポートパッドと装置３４０、３５０の南側ポートパッドとで構成される。

装置３１０、３２０の各偶数番のポートパッドＮ０、Ｎ２と装置３４０、３５０の南側ポートパッドＳ０、Ｓ２とは、テスタ（図示せず）から出力されるデータを受信するための受信ポートとして構成される。装置３１０、３２０の各奇数番のポートパッドＮ１、Ｎ３と装置３４０、３５０の南側ポートパッドＳ１、Ｓ３とは、前記テスタにデータを伝送するための伝送ポートとして構成される。

図７に示された構成には６つの内部データポートが存在する。前記６つの内部データポートは、装置３１０、３２０の南側ポート、装置３００の北側と南側ポート、装置３４０、３５０の北側ポートである。

装置３１０、３２０の南側のポートパッドの半分は、装置３００の北側ポートパッドの半分とそれぞれ接続される。例えば、装置３１０のポートパッドＳ１と装置３００のポートパッドＮ０とは、ビットライン３３０−０を通じて接続され、装置３１０のポートパッドＳ３と装置３００のポートパッドＮ１とは、ビットライン３３０−１を通じて接続され、装置３２０のポートパッドＳ０と装置３００のポートパッドＮ２とは、ビットライン３３０−２を通じて接続され、装置３２０のポートパッドＳ２と装置３００のポートパッドＮ３とは、ビットライン３３０−３を通じて接続される。

装置３４０、３５０の北側ポートパッドの半分と装置３００の南側のポートパッドの半分とは、ビットライン３６０−０、３６０−１、３６０−２及び３６０−３を通じて、それぞれ接続される。

図７に示された構成で、外部ポートパッドの数は、図６Ａ及び図６Ｂに示された構成の外部ポートパッドの数の２倍である。したがって、装置３００のあらゆるポートパッドは同時にテストできる。

装置３１０のポートパッドＮ０に入力されたデータは、装置３１０のポートパッドＳ１を通過し、装置３００のポートパッドＮ０及びポートパッドＳ０を通過して装置３４０のポートパッドＮ１に入力され、装置３４０のポートパッドＳ１を通じてＡＴＥに駆動される。

これと同時に、装置３４０のポートパッドＳ０に入力された他のデータは、ポートパッドＮ１を通過して、ビットライン３６０−０、３３０−０を通過して、装置３１０のポートパッドＳ１に入力され、ポートパッドＮ１を通じて前記ＡＴＥに駆動される。前述したように、他のＡＴＥの入／出力は、他の外部ポートパッドと内部ポートパッドとを通じて入／出力される。

図７に示された構成は、装置３００を除外したあらゆる装置がＫＧＤである場合に使われうる。この場合、あらゆるＫＧＤの内部ポートの半分が利用され、あらゆるＫＧＤの内部ポートの半分がテストソケットに接続され、装置３００をテストした方法と類似した方法で、装置３００と代替された装置をテストするのに使われる。他のＤＵＴまたはＫＧＤを使用して、ＤＵＴのＳＢＤ能力をテストするのが望ましい。

ＤＵＴのＳＢＤポートパッドは、同じＤＵＴの他のＳＢＤポートパッドと対をなすように装置構成できる。図８Ａ及び図８Ｂは、このような構成を示し、図９Ａないし図９Ｃは、他の構成を示す。

図８Ａは、図５Ａのように２つの装置をテストする構成を示す。しかし、図８Ａの構成で、唯一の外部ポートは装置４００の北側ポートである。装置４００のポートパッドＮ０、Ｎ２は、ＡＴＥから出力されるデータ信号を受信し、装置４００のポートパッドＮ１、Ｎ３は、データ信号を前記ＡＴＥに出力する。

図８Ａには３つの内部ＳＢＤポートが存在する。装置４００南側のポートは、装置４２０の北側ポートと一対一ポートパッド対応で接続される。例えば、装置４００のポートパッドＳ０と装置４２０のポートパッドＮ０とは、ビットライン４１０−０を通じて接続される。

図８Ａに示された装置４２０の南側ポートパッドＳ０とポートパッドＳ２とは、ビットライン４３０−０を通じて接続され、図８Ｂに示された装置４２０のポートパッドＳ１とポートパッドＳ３とは、ビットライン４３０−１を通じて接続される。

装置４２０のＳＢＤ能力をテストするために２つのテスト段階が使われる。第１の段階で、ＡＴＥは、第１データ信号を装置４００のポートパッドＮ０に伝送し、第２データ信号を装置４００のポートパッドＮ２に伝送する。第１データ信号は、装置４００のポートパッドＳ０、ビットライン４１０−０、装置４２０のポートパッドＮ０、装置４２０のポートパッドＳ０、ビットライン４３０−０、装置４２０のポートパッドＳ２、装置４２０のポートパッドＮ２、ビットライン４１０−２、装置４００のポートパッドＳ２、及び装置４００のポートパッドＮ３、を通じてＡＴＥに駆動される。これと同時に、第２データ信号は、装置４００のポートパッドＳ２、各ビットライン４１０−２、４３０−０、４１０−０、装置４００のポートパッドＳ０及び装置４００のポートパッドＮ１を通じて、ＡＴＥに駆動される。

第２の段階で、装置４００の内部データ経路は、図８Ｂに示したように再構成される。ここで、装置４００のパッドＳ１、Ｓ３は、装置４００の活性化されたＳＢＤパッドである。図８Ｂを参照すれば、テストビットパターンは装置４００に再び入力され、このとき、ビットライン４１０−１、４３０−１及び４１０−３に接続されたポートパッドがテストされる。
第２の段階のテストが終われば、装置４２０のあらゆるポートパッドのＳＢＤ能力がテストされたこととなる。

図９Ａないし図９Ｃは、他のテスト装置の構成セットを示す。この構成の対は、１つの装置すなわちＤＵＴを含む。図９Ａ及び図９Ｂで、装置５００の北側ポートはＡＴＥと一方向通信のために使われ、装置５００の南側ポートは内部ポートを形成するために接続される。図９Ｃで、装置５００の南側ポート及び北側ポートの機能は、図９Ａ及び図９Ｂに示されたポートの機能と反対である。

あらゆるＳＢＤポートパッドをテストするために、４つのテスト段階が必要である。図９Ａは、第１の段階を示す。第１の段階で、ＡＴＥは第１データ信号を装置５００のポートパッドＮ０に伝送し、第２データ信号を装置５００のポートパッドＮ２に伝送する。前記第１データ信号は、装置５００のポートパッドＳ０、ビットライン５１０−０、装置５００のポートパッドＳ２及び装置５００のポートパッドＮ３を通じて、ＡＴＥに駆動される。これと同時に、第２データ信号は、装置５００のポートパッドＳ２、ビットライン５１０−０、及び装置５００のポートパッドＮ１を通じて、ＡＴＥに駆動される。

２番目のテスト段階で、装置５００の内部データ経路は、図９Ｂに示したように再構成される。装置５００のパッドＳ１、Ｓ３は、装置５００の活性化されたＳＢＤパッドである。テストビットパターンは装置５００に再入力され、このときは、ビットライン５１０−１に接続されたポートパッドをテストする。

北側ポートのＳＢＤ能力をテストするために、第３及び第４のテスト段階は、図９Ａ及び図９Ｂに示された北側ポート及び南側ポートの役割を替えて作られた装置構成を使用する。図９Ｃは第３のテスト段階を示す。

第３のテスト段階を進行する間、ビットライン５２０−０は、装置５００のポートパッドＮ０、Ｎ２間のＳＢＤ能力をテストする。第４のテスト段階を進行する間、ビットライン（図示せず）は、装置５００のポートパッドＮ１、Ｎ３のＳＢＤ能力をテストする。

当業者は、他の装置の構成の多くの変形が可能であることが理解できる。例えば、２つの直列に接続されたＤＵＴは、図６Ａに示された装置２２０または図７に示された装置３００の位置に置かれてもよい。

本発明は図面に示された一実施例を参考に説明されたが、これは例示的なものに過ぎず、本技術分野の当業者であれば、これより多様な変形及び均等な他の実施例が可能である点が理解できる。したがって、本発明の真の技数的保護範囲は特許請求の範囲の技術的思想によって定められねばならない。

本発明は、半導体装置及び前記半導体装置の構成をテストする装置に使用されうる。

伝送線によって接続され、相異なる半導体装置上にある２つの従来のＳＢＤ送受信器を示す図面である。 図１に示された２つのＳＢＤ送受信器に対するデータ入力値／データ出力値を示す図面である。 ポイント対ポイントデータバスを通じて２つの半導体装置と接続されるパス−スルーデータポートを有する従来の半導体装置を示す図面である。 本発明の実施例による半導体装置を示すブロック図である。 本発明の実施例による２つの通信するＳＢＤ装置をテストする構造を示す図面である。 本発明の実施例による２つの通信するＳＢＤ装置をテストする構造を示す図面である。 本発明の実施例による３つの通信するＳＢＤ装置をテストする構造を示す図面である。 本発明の実施例による３つの通信するＳＢＤ装置をテストする構造を示す図面である。 本発明の実施例による５つの通信するＳＢＤ装置をテストする構造を示す。 本発明の実施例による２つの通信するＳＢＤ装置をテストする構造の第２セットを示す図面である。 本発明の実施例による２つの通信するＳＢＤ装置をテストする構造の第２セットを示す図面である。 本発明の実施例による１つのＳＢＤ装置をテストする構造を示す図面である。 本発明の実施例による１つのＳＢＤ装置をテストする構造を示す図面である。 本発明の実施例による１つのＳＢＤ装置をテストする構造を示す図面である。

符号の説明

１００ 半導体装置
Ｎ０、Ｎ１、Ｎ２、Ｎ３、Ｓ０、Ｓ１、Ｓ２、Ｓ３ パッド
１０２−０、１０２−１、１０２−２、１０２−３ ＳＢＤ送受信器
１０４−０、１０４−１、１０４−２、１０４−３ ＳＢＤ送受信器
１０６−０、１０６−１、１０８−０、１０８−１ ＭＵＸ
ＴＭ テストモード信号
Ｄｉｎ０、Ｄｉｎ１、Ｄｉｎ２ データ入力信号
Ｄｏｕｔ１、Ｄｏｕｔ２ 内部データ信号
Ｄｄｎ０、Ｄｄｎ１ 外部に伝送される信号
Ｄｕｐ０、Ｄｕｐ１、Ｄｏｕｔ０ 出力データ

Claims (18)

1. テスト時テスタに接続される１つの外部データポートとテスタに接続されない少なくとも１つの内部データポートとを具備し、前記各データポートは多数のパッドを具備し、前記外部データポートと前記内部データポートのパッドとは同時に両方向（Ｓｉｍｕｌｔａｎｅｏｕｓ Ｂｉ-Ｄｉｒｅｃｔｉｏｎａｌ；ＳＢＤ）にデータシグナリングする装置の構成をテストする方法において、
   前記外部データポートのパッドを一方向データシグナリングするテスタと通信できるように接続する段階と、
   少なくとも１つの第１内部データポートパッドと第２内部データポートパッドとを１対１で接続する段階と、
   前記装置の構成を有する少なくとも１つの装置に同時に、
   第１外部データポートパッドの受信器に受信された第１書込み信号を前記第１内部データポートパッドの出力ドライバに伝送し、
   第２外部データポートパッドの受信器に受信された第２書込み信号を前記第２内部データポートパッドの出力ドライバに伝送し、
   第１内部データポートパッドの受信器によって受信された信号を第１読取り信号として第３外部データポートパッドの出力ドライバに伝送し、
   第２内部データポートパッドの受信器によって受信された信号を、第２読取り信号として第４外部データポートパッドの出力ドライバに伝送できるように、交差−接続スイッチング素子（ｃｒｏｓｓ−ｃoｎｎｅｃｔｉｎｇ ｓｗｉｔｃｈｉｎｇ ｅｌｅｍｅｎｔｓ）を用いて内部データ経路を設定する段階と、を具備することを特徴とする装置の構成をテストする方法。
2. 前記装置の構成をテストする方法は、
   少なくとも１つの第３内部データポートパッドを第４内部データポートパッドに接続し、前記装置の構成を有する少なくとも１つの装置に同時に、
   前記第１外部データポートパッドに受信された第３書込み信号を前記第３内部データポートパッドの出力ドライバに伝送し、
   前記第２外部データポートパッドに受信された第４書込み信号を前記第４内部データポートパッドの出力ドライバに伝送し、
   前記第３内部データポートパッドの受信器によって受信された信号を第３読取り信号として前記第３外部データポートパッドに伝送し、
   前記第４内部データポートパッドの受信器によって受信された信号を第４読取り信号として前記第４外部データポートパッドに伝送するように内部データ経路を設定する段階を、さらに具備する、ことを特徴とする請求項１に記載の装置の構成をテストする方法。
3. 前記装置の構成をテストする方法は、
   少なくとも１つの第３内部データポートパッドを第４内部データポートパッドに接続し、前記内部データ経路を設定する一部として前記装置の構成を有する少なくとも１つの装置に同時に、
   第５外部データポートパッドに受信された第３書込み信号を前記第３内部データポートパッドの出力ドライバに伝送し、
   第６外部データポートパッドに受信された第４書込み信号を前記第４内部データポートパッドの出力ドライバに伝送し、
   前記第３内部データポートパッドの受信器によって受信された信号を第３読取り信号として第７外部データポートパッドに伝送し、
   前記第４内部データポートパッドの受信器によって受信された信号を第４読取り信号として第８外部データポートパッドに伝送するように内部データ経路を設定する段階を、さらに具備する、ことを特徴とする請求項１に記載の装置構成をテストする方法。
4. 前記装置の構成は、第１ＳＢＤポートと第２ＳＢＤポートとを具備するテストされる１つの装置を具備し、
   前記第１ＳＢＤポートは前記外部データポートに選定され、前記第２ＳＢＤポートは前記内部データポートに選定され、
   前記少なくとも１つの第１内部データポートパッドを前記第２内部データポートパッドに接続する段階は、前記第１ＳＢＤポートのようなパッドに前記装置の内部で接続可能ないずれの２つのポートパッドも外部で接続されないように前記第２ＳＢＤポートのポートパッドの半分を前記第２ＳＢＤポートのポートパッドの残りの半分とそれぞれ外部で接続し、いかなる２つのポートパッドも外部で接続された同じ第１ＳＢＤポートに内部で接続されない、ことを特徴とする請求項１に記載の装置の構成をテストする方法。
5. 前記装置の構成は第１装置及び第２装置を具備し、前記第１装置及び前記第２装置は第１ＳＢＤポートと第２ＳＢＤポートとを具備し、
   前記第１装置の第１ＳＢＤポートと前記第２装置の第２ＳＢＤポートとは前記外部データポートに選定され、前記第１装置の第２ＳＢＤポートと前記第２装置の第１ＳＢＤポートとはそれぞれ第１内部データポートと第２内部データポートとに選定され、
   前記少なくとも１つの第１内部データポートパッドを前記第２内部データポートパッドに接続する段階は前記第１内部データポートのパッドと前記第２内部データポートパッドとをそれぞれ相互接続し、
   前記装置の構成で内部データ経路を設定する段階は、前記第１外部データポートパッドと前記第３外部データポートパッドとは前記第１装置の第１ＳＢＤポートと関連し、前記第２外部データポートパッドと前記第４外部データポートパッドとは前記第２装置の第２ＳＢＤポートと関連し、前記第１内部データポートパッドは前記第１内部データポートと関連し、前記第２内部データポートパッドは前記第２内部データポートと関連するように、前記第１装置と前記第２装置とを構成する、ことを特徴とする請求項１に記載の装置の構成をテストする方法。
6. 前記装置の構成をテストする方法は、前記装置の構成で前記第１装置と第２装置との位置を変え、請求項５の段階を繰り返す段階をさらに具備する、ことを特徴とする請求項５に記載の装置の構成をテストする方法。
7. 前記装置の構成は第１装置及び第２装置を具備し、前記第１装置及び前記第２装置のそれぞれは第１ＳＢＤポートと第２ＳＢＤポートとを具備し、前記第１装置は既知の良質の装置（ＫＧＤ）であり、前記第２装置はテストされる装置（ＤＵＴ）であり、
   前記ＫＧＤの第１ＳＢＤポートは前記外部データポートに選定され、前記ＫＧＤの第２ＳＢＤポートと前記ＤＵＴの第１ＳＢＤポートと第２ＳＢＤポートとは、第１内部データポート、第２内部データポート及び第３内部データポートにそれぞれ選定され、
   前記少なくとも１つの第１内部データポートパッドを前記第２内部データポートパッドと接続する段階は、前記第１内部データポートのパッドと前記第２内部データポートパッドのそれぞれと接続し、
   同じ第２内部データポートパッドに前記ＤＵＴ（前記第２装置）の内部で接続可能ないずれの２つのポートパッドも外部で接続されないように前記第３内部データポートのパッドの半分を前記第３内部データポートのパッドの残りの半分とそれぞれ外部で接続し、いかなる２つのポートパッドも外部で接続された同じ第２内部データポートパッドに内部で接続されず、 前記装置の構成で内部データ経路を設定する段階は、前記第１書込み信号は、前記第１外部データポートパッドから前記第１内部データポートの第１パッドを通じて前記第２内部データポートの第１パッドに伝送され、前記第３内部データポートの第１パッドを通じて前記第３内部データポートの第２パッドに伝送され、前記第２内部データポートの第２パッドを通じて前記第１内部データポートの第２パッドに伝送され、前記第２読取り信号として前記第４外部データポートパッドに出力され、
   前記第２書込み信号は、前記第２外部データポートパッドから前記第１内部データポートの第２パッドを通じて前記第２内部データポートの第２パッドに伝送され、前記第３内部データポートの前記第２パッドを通じて前記第３内部データポートの第１パッドに伝送され、前記第２内部データポートの第１パッドを通じて前記第１内部データポートの前記第１パッドに伝送され、前記第１読取り信号として前記第３外部データポートパッドに出力されるように、前記第１装置及び前記第２装置を構成する、ことを特徴とする請求項１に記載の装置の構成をテストする方法。
8. 前記装置の構成は第１ＫＧＤと第２ＫＧＤ及び１つのＤＵＴを具備し、前記第１ＫＧＤと第２ＫＧＤ及び１つのＤＵＴのそれぞれは第１ＳＢＤポートと前記第２ＳＢＤポートとを具備し、
   前記第１ＫＧＤの第１ＳＢＤポートと前記第２ＫＧＤの第２ＳＢＤポートとは外部データポートに選定され、前記第１ＫＧＤの第２ＳＢＤポート、前記ＤＵＴの第１ＳＢＤポートと第２ＳＢＤポート、前記第２ＫＧＤの第１ＳＢＤポートは、それぞれ第１、第２、第３、及び第４内部データポートに選定され、
   前記少なくとも１つの第１内部データポートパッドを前記第２内部データポートパッドに接続する段階は、前記第１内部データポートのパッドと前記第２内部データポートのパッドとそれぞれ接続し、前記第３内部データポートのパッドと前記第４内部データポートのパッドとそれぞれ接続し、
   前記装置の構成で内部データ経路を設定する段階は、前記第１書込み信号は、前記第１ＫＧＤの第１外部データポートパッドから前記第１内部データポートの第１パッドを通じて前記第２内部データポートの第１パッドに伝送され、前記第３内部データポートの第１パッドを通じて前記第４内部データポートの第１パッドに伝送され、前記第２読取り信号として前記第２ＫＧＤの第４外部データポートパッドを通じて出力され、
   前記第２書込み信号は、前記第２ＫＧＤの第２外部データポートパッドから前記第４内部データポートの第１パッドを通じて前記第３内部データポートの第１パッドに伝送され、前記第２内部データポートの第１パッドを通じて前記第１内部データポートの第１パッドに伝送され、前記第１読取り信号として前記第１ＫＧＤの前記第３外部データポートパッドから出力されるように、前記第１ＫＧＤと前記第２ＫＧＤ及び前記ＤＵＴを構成する、ことを特徴とする装置の構成をテストする請求項１に記載の方法。
9. 前記装置の構成をテストする方法は、前記第２内部ポートと前記第３内部ポートのパッドの半分を同時にテストし、
   前記装置の構成をテストする方法は、前記第２内部ポートと前記第３内部ポートのパッドの他の半分を同時にテストできるように、内部的に前記第１ＫＧＤと前記第１ＫＧＤの少なくとも１つのデータ経路とを再構成する段階をさらに具備する、ことを特徴とする請求項８に記載の前記装置の構成をテストする方法。
10. テスト時テスタに接続される１つの外部データポートとテスタに接続されない少なくとも１つの内部データポートとを具備し、前記各データポートは多数のパッドを具備し、前記外部データポートと前記内部データポートのパッドとは同時に両方向（ＳＢＤ）にデータシグナリングする装置の構成をテストする方法において、
    前記外部データポートのパッドを一方向データシグナリングするテスタと通信できるように接続する段階と、
    前記内部データポートパッドを選択的に接続する段階と、
    前記装置の構成を有する少なくとも１つの装置に同時に、
    第１外部データポートパッドの受信器に受信された第１書込み信号を前記第１内部データポートパッドの出力ドライバに伝送し、
    第２外部データポートパッドの受信器に受信された第２書込み信号を前記第２内部データポートパッドの出力ドライバに伝送し、
    第１内部データポートパッドの受信器によって受信された信号を第１読取り信号として第３外部データポートパッドの出力ドライバに伝送し、
    第２内部データポートパッドの受信器によって受信された信号を、第２読取り信号として第４外部データポートパッドに伝送できるように、交差−接続スイッチング素子（ｃｒｏｓｓ−ｃoｎｎｅｃｔｉｎｇ ｓｗｉｔｃｈｉｎｇ ｅｌｅｍｅｎｔｓ）を用いて内部データ経路を設定する段階と、を具備し、
    前記装置の構成は、第１、第２、第３及び第４ＫＧＤ及び１つのＤＵＴを具備し、前記第１、第２、第３及び第４ＫＧＤ及びＤＵＴのそれぞれは、第１ＳＢＤポートと第２ＳＢＤポートとを具備し、
    前記第１ＫＧＤの第１ＳＢＤポート、前記第２ＫＧＤの第１ＳＢＤポート、第３ＫＧＤの第２ＳＢＤポート及び前記第４ＫＧＤの第２ＳＢＤポートは、外部データポートに選定され、前記第１ＫＧＤの第２ＳＢＤポート、前記第２ＫＧＤの第２ＳＢＤポート、ＤＵＴの第１及び第２ＳＢＤポート、前記第３ＫＧＤの第１ＳＢＤポート及び前記第４ＫＧＤの第１ＳＢＤは、第１、第２、第３、第４、第５及び第６内部データポートにそれぞれ選定され、
    前記内部データポートパッドを選択的に接続する段階は、前記第１内部データポートのパッドの半分は前記第３内部データポートのパッドの半分とそれぞれ接続され、前記第２内部データポートのパッドの半分は前記第３内部データポートのパッドの残りの半分とそれぞれ接続され、前記第４内部データポートのパッドの半分は前記第５内部データポートのパッドの半分とそれぞれ接続され、前記第６内部データポートのパッドの半分は前記第４内部データポートのパッドの残りの半分とそれぞれ接続され、
    前記装置の構成で内部データ経路を設定する段階は、前記ＤＵＴのあらゆるＳＢＤポートパッドは、テストされる装置のＳＢＤポートパッドの数と同じ書込み信号を使用して同時にテストされ、前記第１ないし第４ＫＧＤのそれぞれは、前記外部データポート書込み信号の１／４を受信し、前記外部データ書込み信号の１／４を伝送し、各ＫＧＤは前記ＤＵＴのＳＢＤポートパッドの１／４とＳＢＤデータを通信する、ことを特徴とする装置の構成をテストする方法。
11. 半導体装置において、
    第１データポート及び第２データポートを具備し、各データポートは少なくとも第１パッドと第２パッドとを具備し、各パッドは各パッド間で同時に両方向（Ｓｉｍｕｌｔａｎｅｏｕｓ Ｂｉ−Ｄｉｒｅｃｔｉｏｎａｌ；ＳＢＤ）にデータを伝送するための出力データドライバ及びデータレシーバを具備し、
    前記第１データポートと前記半導体装置の内部回路とを接続する通常のデータパスと、
    第１データポートのパッドと第２データポートパッドとの第１対応を通じて前記第１データポートと前記第２データポートとを接続するパス-スルーパスと、
    第１データポートパッドと第２データポートのパッドとの第２対応を通じて前記第１データポートと前記第２データポートとを接続するテストパスと、
    前記パス-スルーパスと前記テストパスのうち何れか１つのパスを選択するパス選択回路と、を具備し、
    前記パス選択回路は、多数の２パッド対１パッドマッピングによって前記第１データポートのパッドと前記第２データポートのパッドとの間でデータが伝送されるようにスイッチングする交差−接続スイッチング素子のセットを具備する、ことを特徴とする半導体装置。
12. 前記パス-スルーパスは、前記第１データポートの第１パッドに受信されたデータを前記第２データポートの第１パッドに伝送し、前記第２データポートの第１パッドに受信されたデータを前記第１データポートの第１パッドに伝送し、
    前記第１データポートの第２パッドに受信されたデータを前記第２データポートの第２パッドに伝送し、前記第２データポートの第２パッドに受信されたデータを前記第１データポートの第２パッドに伝送する、ことを特徴とする請求項１１に記載の半導体装置。
13. 前記テストパスは、前記第１データポートの第１パッドに受信されたデータを前記第２データポートの第１パッドに伝送し、前記第２データポートの第１パッドに受信されたデータを前記第１データポートの第２パッドに伝送する第１テスト接続線を具備する、ことを特徴とする請求項１２に記載の半導体装置。
14. 前記テストパスは、前記第１データポートの第１パッドに受信されたデータを前記第２データポートの第２パッドに伝送し、前記第２データポートの第２パッドに受信されたデータを前記第１データポートの第２パッドに伝送する第２テスト接続線をさらに具備する、ことを特徴とする請求項１３に記載の半導体装置。
15. 各２パッド対１パッドマッピングは、前記データポートのうちで１つのデータポートの２つのパッドを通じてそれぞれ受信されるか伝送される一方向データを、前記データポートの中で他のデータポートの１つのパッドを通じて受信されて伝送される両方向データに変換する、ことを特徴とする請求項１１に記載の半導体装置。
16. 前記交差−接続されたスイッチング素子のセットは、前記第１データポートパッドと前記第２データポートパッドとの間に少なくとも１つの１パッド対１パッドマッピングによって構成される、ことを特徴とする請求項１１に記載の半導体装置。
17. 前記各データポートパッドは対応するＳＢＤレシーバーとドライバとを具備し、各レシーバーは２つのスイッチングされたパスを経由して反対側のデータポートにある２つのデータポートパッドのドライバに接続される、ことを特徴とする請求項１１に記載の半導体装置。
18. 前記パス選択回路は、前記第１データポートと前記第２データポートとの間にパス−スイッチング素子を具備し、
    前記パス選択回路はテストモードレジスターをさらに具備し、前記テストモードレジスターは前記パス−スイッチング素子を動作させるために少なくとも１つのテストモード信号を発生する、ことを特徴とする請求項１７に記載の半導体装置。

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