JP3527814B2 - 集積回路 - Google Patents
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- G01R31/317—Testing of digital circuits
- G01R31/31712—Input or output aspects
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- Semiconductor Integrated Circuits (AREA)
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- Logic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路に関し、
特に、シュミット入力回路を有する集積回路に関する。
特に、シュミット入力回路を有する集積回路に関する。
【０００２】
【従来の技術】周知のように、シングルスレッショルド
型の入力回路を備えた集積回路に対して、ゆっくりと変
化する入力信号（たとえば、μｓｅｃオーダー）を与え
た場合、内部ロジック回路に入力される信号の内容が一
時的におかしくなる現象（ハザード）が生ずる。このた
め、大部分の集積回路は、ハザードの発生等を防止する
ために、入力回路として、シュミット入力回路を備えて
いる。
型の入力回路を備えた集積回路に対して、ゆっくりと変
化する入力信号（たとえば、μｓｅｃオーダー）を与え
た場合、内部ロジック回路に入力される信号の内容が一
時的におかしくなる現象（ハザード）が生ずる。このた
め、大部分の集積回路は、ハザードの発生等を防止する
ために、入力回路として、シュミット入力回路を備えて
いる。
【０００３】
【発明が解決しようとする課題】シュミット入力回路を
備えた集積回路を製造した場合、各シュミット入力回路
のヒステリシス幅、Ｈ（ハイ）側／Ｌ（ロー）側のスレ
ッショルド電圧が、所定の値となっているか否かのテス
トを行うことが必要となる。従来、このテストは、内部
ロジック回路を動作させる（いわゆる、機能テスト）こ
とにより行われていた。具体的には、Ｈ側のスレッショ
ルド電圧（ＶTH）を測定する際には、テスト対象である
シュミット入力回路に対して入力する信号のレベルを、
ＧＮＤレベルから、所定量（例えば、０．１Ｖ）づつ上
昇させながら、機能テストを繰り返す。そして、機能テ
スト毎に、その結果から、シュミット入力回路に入力さ
れている信号が、“Ｈ”と認識されているか“Ｌ”と認
識されているかを判定し、認識結果が“Ｌ”から“Ｈ”
に変わった時点における入力信号レベルを、ＶTHとして
いた。さらに、Ｌ側のスレッショルド電圧（ＶTL）の測
定をも行う場合には、シュミット入力回路に入力する信
号のレベルを減少させながら、機能テストを繰り返さな
ければならなかった。
備えた集積回路を製造した場合、各シュミット入力回路
のヒステリシス幅、Ｈ（ハイ）側／Ｌ（ロー）側のスレ
ッショルド電圧が、所定の値となっているか否かのテス
トを行うことが必要となる。従来、このテストは、内部
ロジック回路を動作させる（いわゆる、機能テスト）こ
とにより行われていた。具体的には、Ｈ側のスレッショ
ルド電圧（ＶTH）を測定する際には、テスト対象である
シュミット入力回路に対して入力する信号のレベルを、
ＧＮＤレベルから、所定量（例えば、０．１Ｖ）づつ上
昇させながら、機能テストを繰り返す。そして、機能テ
スト毎に、その結果から、シュミット入力回路に入力さ
れている信号が、“Ｈ”と認識されているか“Ｌ”と認
識されているかを判定し、認識結果が“Ｌ”から“Ｈ”
に変わった時点における入力信号レベルを、ＶTHとして
いた。さらに、Ｌ側のスレッショルド電圧（ＶTL）の測
定をも行う場合には、シュミット入力回路に入力する信
号のレベルを減少させながら、機能テストを繰り返さな
ければならなかった。
【０００４】このように、従来の集積回路は、機能テス
トを繰り返さなければ、シュミット入力回路のテストを
行えない構成となっており、シュミット入力回路のテス
トに長い時間がかかるといった問題があった。特に、マ
イクロプロセッサ、マイクロコントローラなどの大規格
ＬＳＩでは、“機能テスト”自体が複雑であり、時間が
かかるため、そのようなＬＳＩに搭載された全てのシュ
ミット入力回路のテストを完了させるまでには、非常に
長い時間が必要とされていた。
トを繰り返さなければ、シュミット入力回路のテストを
行えない構成となっており、シュミット入力回路のテス
トに長い時間がかかるといった問題があった。特に、マ
イクロプロセッサ、マイクロコントローラなどの大規格
ＬＳＩでは、“機能テスト”自体が複雑であり、時間が
かかるため、そのようなＬＳＩに搭載された全てのシュ
ミット入力回路のテストを完了させるまでには、非常に
長い時間が必要とされていた。
【０００５】また、上述したようなシュミット入力回路
のテストは、ＬＳＩテスタなどを用いて行われるが、そ
のテスト環境（例えば、テストボード、テストソケット
でのテスト）における電源ノイズの影響を受け、スレッ
ショルド電圧の測定精度が低下するといった問題も生じ
ていた。特に、１０〜３０ＭＨｚクラスの原振周波数の
マイクロコントローラ等では、０．１〜０．３Ｖ程度の
ＧＮＤ、ＶDDノイズが発生する。このため、このような
環境下でシュミット入力回路のＶTH、ＶTLの測定を行っ
ても、正確な値を得ることはできず、通常、ＶTHとして
は、実際の値よりも大きな値が、ＶTLとしては、実際の
値よりも小さな値が測定されてしまっていた。このよう
な測定誤差を低減するために、スレッショルド電圧測定
時の原振周波数を下げることによって、ノイズ発生量を
低減することも行われているが、原振周波数を下げた場
合には、機能テストに、より長い時間が必要とされるこ
とになってしまう。
のテストは、ＬＳＩテスタなどを用いて行われるが、そ
のテスト環境（例えば、テストボード、テストソケット
でのテスト）における電源ノイズの影響を受け、スレッ
ショルド電圧の測定精度が低下するといった問題も生じ
ていた。特に、１０〜３０ＭＨｚクラスの原振周波数の
マイクロコントローラ等では、０．１〜０．３Ｖ程度の
ＧＮＤ、ＶDDノイズが発生する。このため、このような
環境下でシュミット入力回路のＶTH、ＶTLの測定を行っ
ても、正確な値を得ることはできず、通常、ＶTHとして
は、実際の値よりも大きな値が、ＶTLとしては、実際の
値よりも小さな値が測定されてしまっていた。このよう
な測定誤差を低減するために、スレッショルド電圧測定
時の原振周波数を下げることによって、ノイズ発生量を
低減することも行われているが、原振周波数を下げた場
合には、機能テストに、より長い時間が必要とされるこ
とになってしまう。
【０００６】このように、従来の集積回路では、シュミ
ット入力回路のテストに要する時間が長いといった問題
と、テスト結果の精度が悪いといった問題があり、ま
た、これらの問題に起因して、コスト上昇も生じてい
た。
ット入力回路のテストに要する時間が長いといった問題
と、テスト結果の精度が悪いといった問題があり、ま
た、これらの問題に起因して、コスト上昇も生じてい
た。
【０００７】そこで、本発明の課題は、短時間でシュミ
ット入力回路のテストが行え、しかも、高い精度のテス
ト結果が得られる集積回路を提供することにある。
ット入力回路のテストが行え、しかも、高い精度のテス
ト結果が得られる集積回路を提供することにある。
【０００８】
【課題を解決するための手段】本発明による第１の集積
回路は、（イ）内部ロジック回路と、（ロ）内部ロジッ
ク回路に供給される入力信号が入力される、又は内部ロ
ジック回路からの出力信号を出力する第１及び第２の入
出力ポートと、（ハ）第１の入出力ポートに接続された
第１のシュミット入力回路と、（ニ）第１のシュミット
入力回路と前記内部ロジック回路とを接続する、又は前
記第１のシュミット入力回路と前記第２の入出力ポート
とを接続する第１のスイッチ回路とを有している。この
第１の集積回路内には、シュミット入力回路の出力を、
内部ロジックをバイパスした形で、出力ポートに供給す
ることができるスイッチ回路が設けられており、各スイ
ッチ回路が信号を出力する入力ポートは、対応するシュ
ミット入力回路との位置関係を考慮して配線量が少なく
なるように、かつ、重複がないように配置することがで
きる。これにより、第１の集積回路内の各スイッチ回路
を機能させた場合、複数のシュミット入力回路が互いに
異なる出力ポートと接続されることになる。このため、
第１の集積回路では、複数のシュミット入力回路のテス
トが、機能テストを用いることなく、しかも、並列的に
行えるので、短時間でシュミット入力回路のテストを完
了させることができる。また、テスト時には、内部ロジ
ック回路がバイパスされるため、電源電流が低減し、そ
の結果として、電源ノイズが小さくなる。このため、ノ
イズの影響を受けることなく、正確にスレッショルド電
圧を測定できることにもなる。
回路は、（イ）内部ロジック回路と、（ロ）内部ロジッ
ク回路に供給される入力信号が入力される、又は内部ロ
ジック回路からの出力信号を出力する第１及び第２の入
出力ポートと、（ハ）第１の入出力ポートに接続された
第１のシュミット入力回路と、（ニ）第１のシュミット
入力回路と前記内部ロジック回路とを接続する、又は前
記第１のシュミット入力回路と前記第２の入出力ポート
とを接続する第１のスイッチ回路とを有している。この
第１の集積回路内には、シュミット入力回路の出力を、
内部ロジックをバイパスした形で、出力ポートに供給す
ることができるスイッチ回路が設けられており、各スイ
ッチ回路が信号を出力する入力ポートは、対応するシュ
ミット入力回路との位置関係を考慮して配線量が少なく
なるように、かつ、重複がないように配置することがで
きる。これにより、第１の集積回路内の各スイッチ回路
を機能させた場合、複数のシュミット入力回路が互いに
異なる出力ポートと接続されることになる。このため、
第１の集積回路では、複数のシュミット入力回路のテス
トが、機能テストを用いることなく、しかも、並列的に
行えるので、短時間でシュミット入力回路のテストを完
了させることができる。また、テスト時には、内部ロジ
ック回路がバイパスされるため、電源電流が低減し、そ
の結果として、電源ノイズが小さくなる。このため、ノ
イズの影響を受けることなく、正確にスレッショルド電
圧を測定できることにもなる。
【０００９】第２の集積回路は、前記第１の集積回路に
おいて、前記第１のスイッチ回路について、（イ）第１
のシュミット入出力回路と前記内部ロジック回路との間
に接続された第１の論理積回路と、（ロ）前記第１のシ
ュミット入力回路と前記第２の入出力ポートとの間に接
続された第２の論理積回路とを有する構成とし、（ハ）
第１及び第２の論理積回路は制御信号によって制御され
るようにした。
おいて、前記第１のスイッチ回路について、（イ）第１
のシュミット入出力回路と前記内部ロジック回路との間
に接続された第１の論理積回路と、（ロ）前記第１のシ
ュミット入力回路と前記第２の入出力ポートとの間に接
続された第２の論理積回路とを有する構成とし、（ハ）
第１及び第２の論理積回路は制御信号によって制御され
るようにした。
【００１０】第３の集積回路は、前記第１又は第２の集
積回路において、（イ）第２の入出力ポートに接続され
た第２のシュミット回路と、（ロ）第２のシュミット回
路と前記内部ロジック回路とを接続する、又は前記第２
のシュミット回路と前記第１の入出力ポートとを接続す
る第２のスイッチ回路とを有する構成とした。
積回路において、（イ）第２の入出力ポートに接続され
た第２のシュミット回路と、（ロ）第２のシュミット回
路と前記内部ロジック回路とを接続する、又は前記第２
のシュミット回路と前記第１の入出力ポートとを接続す
る第２のスイッチ回路とを有する構成とした。
【００１１】なお、第４の集積回路として、前記第３の
集積回路において、第２のスイッチ回路について、
（イ）第２のシュミット入出力回路と内部ロジック回路
との間に接続された第３の論理積回路と、（ロ）前記第
２のシュミット入力回路と前記第１の入出力ポートとの
間に接続された第４の論理積回路とを有する構成とし、
（ハ）これらの第３及び第４の論理積回路を制御信号に
よって制御してもよい。
集積回路において、第２のスイッチ回路について、
（イ）第２のシュミット入出力回路と内部ロジック回路
との間に接続された第３の論理積回路と、（ロ）前記第
２のシュミット入力回路と前記第１の入出力ポートとの
間に接続された第４の論理積回路とを有する構成とし、
（ハ）これらの第３及び第４の論理積回路を制御信号に
よって制御してもよい。
【００１２】また、第５の集積回路として、前記第４の
集積回路において、前記第４の集積回路において、
（イ）第２のスイッチ回路と前記第１の入出力ポートと
の間に接続された第１の出力回路と、（ロ）第１のスイ
ッチ回路と前記第２の入出力ポートとの間に接続された
第２の出力回路とを有する構成としてもよい。
集積回路において、前記第４の集積回路において、
（イ）第２のスイッチ回路と前記第１の入出力ポートと
の間に接続された第１の出力回路と、（ロ）第１のスイ
ッチ回路と前記第２の入出力ポートとの間に接続された
第２の出力回路とを有する構成としてもよい。
【００１３】そして、第６の集積回路として、前記第５
の集積回路において、前記第１のシュミット入力回路の
テストを行う場合は、（イ）前記第１のスイッチ回路に
よって前記第１のシュミット入力回路と前記第２の入出
力ポートとを接続し、（ロ）前記第１の出力回路を非導
通状態とし、（ハ）前記第２の出力回路を導通状態と
し、一方、（ニ）前記第２のシュミット入力回路のテス
トを行う場合は、（ホ）前記第２のスイッチ回路によっ
て前記第２のシュミット入力回路と前記第１の入出力ポ
ートとを接続し、（ヘ）前記第２の出力回路を非導通状
態とし、（ト）かつ前記第１の出力回路を導通状態とす
ればよい。以上説明した第１乃至第６の集積回路のいず
れかにおいて、前記第１及び第２の入出力ポートを、互
いに隣接して配置してもよい（第７の集積回路）。
の集積回路において、前記第１のシュミット入力回路の
テストを行う場合は、（イ）前記第１のスイッチ回路に
よって前記第１のシュミット入力回路と前記第２の入出
力ポートとを接続し、（ロ）前記第１の出力回路を非導
通状態とし、（ハ）前記第２の出力回路を導通状態と
し、一方、（ニ）前記第２のシュミット入力回路のテス
トを行う場合は、（ホ）前記第２のスイッチ回路によっ
て前記第２のシュミット入力回路と前記第１の入出力ポ
ートとを接続し、（ヘ）前記第２の出力回路を非導通状
態とし、（ト）かつ前記第１の出力回路を導通状態とす
ればよい。以上説明した第１乃至第６の集積回路のいず
れかにおいて、前記第１及び第２の入出力ポートを、互
いに隣接して配置してもよい（第７の集積回路）。
【００１４】第８の集積回路は、（イ）内部ロジック回
路と、（ロ）前記内部ロジック回路に供給される入力信
号が入力される入力ポートと、（ハ）前記内部ロジック
回路に供給される入力信号が入力される、又は内部ロジ
ック回路からの出力信号を出力する第１及び第２の入出
力ポートと、（ニ）前記第１の入出力ポートに接続され
た第１のシュミット入力回路と、（ホ）前記第１のシュ
ミット入力回路と前記内部ロジック回路とを接続する、
又は前記第１のシュミット入力回路と前記第２の入出力
ポートとを接続する第１のスイッチ回路と、（ヘ）前記
第２の入出力ポートに接続された第２のシュミット回路
と、（ト）前記第２のシュミット回路と前記内部ロジッ
ク回路とを接続する、又は前記第２のシュミット回路と
前記第１の入出力ポートとを接続する第２のスイッチ回
路と、（チ）前記第１の入出力ポートと前記第２のスイ
ッチ回路との間、かつ前記第１の入出力ポートと前記入
力ポートとの間に接続された論理回路と、（リ）前記入
力ポートと前記論理回路との間に接続された第３のシュ
ミット入力回路とを有する構成とした。
路と、（ロ）前記内部ロジック回路に供給される入力信
号が入力される入力ポートと、（ハ）前記内部ロジック
回路に供給される入力信号が入力される、又は内部ロジ
ック回路からの出力信号を出力する第１及び第２の入出
力ポートと、（ニ）前記第１の入出力ポートに接続され
た第１のシュミット入力回路と、（ホ）前記第１のシュ
ミット入力回路と前記内部ロジック回路とを接続する、
又は前記第１のシュミット入力回路と前記第２の入出力
ポートとを接続する第１のスイッチ回路と、（ヘ）前記
第２の入出力ポートに接続された第２のシュミット回路
と、（ト）前記第２のシュミット回路と前記内部ロジッ
ク回路とを接続する、又は前記第２のシュミット回路と
前記第１の入出力ポートとを接続する第２のスイッチ回
路と、（チ）前記第１の入出力ポートと前記第２のスイ
ッチ回路との間、かつ前記第１の入出力ポートと前記入
力ポートとの間に接続された論理回路と、（リ）前記入
力ポートと前記論理回路との間に接続された第３のシュ
ミット入力回路とを有する構成とした。
【００１５】前記第８の集積回路において、前記入力ポ
ートは、前記第１の入出力ポートに隣接して配置しても
よい（第９の集積回路）。
ートは、前記第１の入出力ポートに隣接して配置しても
よい（第９の集積回路）。
【００１６】また、前記第８又は第９の集積回路におい
て、さらに、（イ）前記論理回路と前記第１の入出力ポ
ートとの間に接続された第１の出力回路と、（ロ）前記
第１のスイッチ回路と前記第２の入出力ポートとの間に
接続された第２の出力回路とを有する構成としてもよい
（第１０の集積回路）。
て、さらに、（イ）前記論理回路と前記第１の入出力ポ
ートとの間に接続された第１の出力回路と、（ロ）前記
第１のスイッチ回路と前記第２の入出力ポートとの間に
接続された第２の出力回路とを有する構成としてもよい
（第１０の集積回路）。
【００１７】さらに、前記第１０の集積回路において、
前記第１のシュミット入力回路のテストを行う場合は、
（イ）前記第１のスイッチ回路によって前記第１のシュ
ミット入力回路と前記第２の入出力ポートとを接続し、
前記第１の出力回路を非導通状態とし、前記第２の出力
回路を導通状態とし、（ロ）前記第２のシュミット入力
回路のテストを行う場合は、前記第２のスイッチ回路に
よって前記第２のシュミット入力回路と前記第１の入出
力ポートとを接続し、前記第２の出力回路を非導通状態
とし、（ハ）かつ前記第１の出力回路を導通状態とすれ
ばよい（第１１の集積回路）。
前記第１のシュミット入力回路のテストを行う場合は、
（イ）前記第１のスイッチ回路によって前記第１のシュ
ミット入力回路と前記第２の入出力ポートとを接続し、
前記第１の出力回路を非導通状態とし、前記第２の出力
回路を導通状態とし、（ロ）前記第２のシュミット入力
回路のテストを行う場合は、前記第２のスイッチ回路に
よって前記第２のシュミット入力回路と前記第１の入出
力ポートとを接続し、前記第２の出力回路を非導通状態
とし、（ハ）かつ前記第１の出力回路を導通状態とすれ
ばよい（第１１の集積回路）。
【００１８】
【発明の実施の形態】以下、図面を参照して、本発明の
実施形態を具体的に説明する。 ＜第１実施形態＞第１実施形態の集積回路は、シュミッ
トインバータが接続された偶数個の入出力ポートを有す
るマイクロコントローラＬＳＩに、シュミットインバー
タのテストを行うための回路を付加したものである。
実施形態を具体的に説明する。 ＜第１実施形態＞第１実施形態の集積回路は、シュミッ
トインバータが接続された偶数個の入出力ポートを有す
るマイクロコントローラＬＳＩに、シュミットインバー
タのテストを行うための回路を付加したものである。
【００１９】図１に、第１実施形態の集積回路の概略構
成を示す。図示したように、集積回路１０が備える入出
力ポートＰ００には、シュミットインバータ１１の入力
端子と、トライステート回路１２の出力端子が接続され
ている。また、入出力ポートＰ００に隣接する入出力ポ
ートＰ０１にも、同様の形態で、シュミットインバータ
１３と、トライステート回路１４が接続されている。
成を示す。図示したように、集積回路１０が備える入出
力ポートＰ００には、シュミットインバータ１１の入力
端子と、トライステート回路１２の出力端子が接続され
ている。また、入出力ポートＰ００に隣接する入出力ポ
ートＰ０１にも、同様の形態で、シュミットインバータ
１３と、トライステート回路１４が接続されている。
【００２０】シュミットインバータ１１、１３の出力端
子は、それぞれ、スイッチ１５、１７のコモン端子と接
続されており、トライステート回路１２、１４の入力端
子は、それぞれ、スイッチ１６、１８のコモン端子と接
続されている。トライステート回路１２、１４の制御信
号入力端子は、内部ロジック回路（図示せず）のノード
Ｃ０、Ｃ１と接続されており、通常動作時、出力ポート
として使用されることになった入出力ポートに接続され
たトライステート回路には、内部ロジック回路から、ト
ライステート回路をオン状態に制御するための制御信号
が入力される。周知のように、このようなトライステー
ト回路の制御（入力／出力指定）は、マイクロコントロ
ーラＬＳＩでは、プログラマブルになっており、後述す
るように、本集積回路において、各シュミットインバー
タのテストを行う際には、この機能を利用する。
子は、それぞれ、スイッチ１５、１７のコモン端子と接
続されており、トライステート回路１２、１４の入力端
子は、それぞれ、スイッチ１６、１８のコモン端子と接
続されている。トライステート回路１２、１４の制御信
号入力端子は、内部ロジック回路（図示せず）のノード
Ｃ０、Ｃ１と接続されており、通常動作時、出力ポート
として使用されることになった入出力ポートに接続され
たトライステート回路には、内部ロジック回路から、ト
ライステート回路をオン状態に制御するための制御信号
が入力される。周知のように、このようなトライステー
ト回路の制御（入力／出力指定）は、マイクロコントロ
ーラＬＳＩでは、プログラマブルになっており、後述す
るように、本集積回路において、各シュミットインバー
タのテストを行う際には、この機能を利用する。
【００２１】スイッチ１５〜１８は、制御信号入力端子
とコモン端子と第１端子と第２端子を有する回路であ
り、制御信号入力端子に入力される制御信号のレベルに
応じて、コモン端子と、第１端子及び第２端子のいずれ
か一方とを接続する。第１端子は、“Ｈ”レベルの制御
信号contが入力されていないとき（通常動作時）に、コ
モン端子と接続される端子であり、スイッチ１５〜１８
の第１端子は、それぞれ、内部ロジック回路のノードＡ
０、Ｂ０、Ａ１、Ｂ１と接続されている。また、スイッ
チ１５の第２端子（“Ｈ”レベルの制御信号contが入力
されているときに、コモン端子と接続される端子）は、
スイッチ１８の第２端子に接続されており、スイッチ１
７の第２端子は、スイッチ１６の第２端子に接続されて
いる。
とコモン端子と第１端子と第２端子を有する回路であ
り、制御信号入力端子に入力される制御信号のレベルに
応じて、コモン端子と、第１端子及び第２端子のいずれ
か一方とを接続する。第１端子は、“Ｈ”レベルの制御
信号contが入力されていないとき（通常動作時）に、コ
モン端子と接続される端子であり、スイッチ１５〜１８
の第１端子は、それぞれ、内部ロジック回路のノードＡ
０、Ｂ０、Ａ１、Ｂ１と接続されている。また、スイッ
チ１５の第２端子（“Ｈ”レベルの制御信号contが入力
されているときに、コモン端子と接続される端子）は、
スイッチ１８の第２端子に接続されており、スイッチ１
７の第２端子は、スイッチ１６の第２端子に接続されて
いる。
【００２２】図示してあるように、第１実施形態の集積
回路は、このような回路が、隣接する２つの入出力ポー
ト毎に設けられた構成を有している。ここで、図２を用
いて、第１実施形態の集積回路においてシュミットイン
バータの後段に用いたスイッチの構成を説明しておく。
図示したように、スイッチ１５、１７は、２つの２入力
アンド回路３１、３２とインバータ３３とで構成されて
いる。シュミットインバータに接続されるコモン端子４
１は、２入力アンド回路３１、３２の一方の入力端子と
接続されている。２入力アンド回路３１の他方の入力端
子には、制御信号入力端子４４が接続されており、２入
力アンド回路３１の出力端子が、内部ロジック回路と接
続される第１端子４２に接続されている。また、２入力
アンド回路３２の他方の入力端子には、インバータ３３
を介して、制御信号入力端子４４からの信号が入力され
ており、２入力アンド回路３２の出力が、第２端子４３
を介して、他のスイッチに供給されるようになってい
る。
回路は、このような回路が、隣接する２つの入出力ポー
ト毎に設けられた構成を有している。ここで、図２を用
いて、第１実施形態の集積回路においてシュミットイン
バータの後段に用いたスイッチの構成を説明しておく。
図示したように、スイッチ１５、１７は、２つの２入力
アンド回路３１、３２とインバータ３３とで構成されて
いる。シュミットインバータに接続されるコモン端子４
１は、２入力アンド回路３１、３２の一方の入力端子と
接続されている。２入力アンド回路３１の他方の入力端
子には、制御信号入力端子４４が接続されており、２入
力アンド回路３１の出力端子が、内部ロジック回路と接
続される第１端子４２に接続されている。また、２入力
アンド回路３２の他方の入力端子には、インバータ３３
を介して、制御信号入力端子４４からの信号が入力され
ており、２入力アンド回路３２の出力が、第２端子４３
を介して、他のスイッチに供給されるようになってい
る。
【００２３】各トライステート回路に接続されているス
イッチの構成も同様のものであるので、その説明は省略
する。以下、第１実施形態の集積回路の動作（シュミッ
トインバータのテスト手順）を説明する。
イッチの構成も同様のものであるので、その説明は省略
する。以下、第１実施形態の集積回路の動作（シュミッ
トインバータのテスト手順）を説明する。
【００２４】“Ｈ”レベルの制御信号contが入力されて
いない場合、各スイッチは、コモン端子と第１端子とを
接続する。このため、この場合には、スイッチ間で信号
が授受されることはなく、集積回路は、通常の動作を行
うことになる。
いない場合、各スイッチは、コモン端子と第１端子とを
接続する。このため、この場合には、スイッチ間で信号
が授受されることはなく、集積回路は、通常の動作を行
うことになる。
【００２５】シュミットインバータのテスト時には、テ
ストを行うシュミットインバータと同じ入出力ポートに
接続されたトライステート回路がオフ状態（インヒビッ
ト状態）となり、当該入出力ポートとペアを構成してい
る入出力ポートに接続されたトライステート回路がオン
状態となるようにしておく。
ストを行うシュミットインバータと同じ入出力ポートに
接続されたトライステート回路がオフ状態（インヒビッ
ト状態）となり、当該入出力ポートとペアを構成してい
る入出力ポートに接続されたトライステート回路がオン
状態となるようにしておく。
【００２６】例えば、偶数番号の入出力ポート（Ｐ０
０、Ｐ０２等）に接続されたシュミットインバータのテ
ストを行う場合には、偶数番号の入出力ポートに接続さ
れた各トライステート回路をオフ状態とし、奇数番号の
入出力ポートに接続された各トライステート回路をアク
ティブ状態としておく。そして、制御信号contを各スイ
ッチに供給することによって、全てのスイッチのコモン
端子と第２端子とを接続する。
０、Ｐ０２等）に接続されたシュミットインバータのテ
ストを行う場合には、偶数番号の入出力ポートに接続さ
れた各トライステート回路をオフ状態とし、奇数番号の
入出力ポートに接続された各トライステート回路をアク
ティブ状態としておく。そして、制御信号contを各スイ
ッチに供給することによって、全てのスイッチのコモン
端子と第２端子とを接続する。
【００２７】このような状態に各部が制御された場合、
シュミットインバータ１１からの信号は、スイッチ１
５、スイッチ１８、トライステート回路１４を経由し
て、入出力ポートＰ０１に出力されることになる。同様
に、他の偶数番号の入出力ポートに接続されたシュミッ
トインバータからの信号と同レベルの信号が、その入出
力ポートとペアを構成している隣の入出力ポートから出
力されることになる。
シュミットインバータ１１からの信号は、スイッチ１
５、スイッチ１８、トライステート回路１４を経由し
て、入出力ポートＰ０１に出力されることになる。同様
に、他の偶数番号の入出力ポートに接続されたシュミッ
トインバータからの信号と同レベルの信号が、その入出
力ポートとペアを構成している隣の入出力ポートから出
力されることになる。
【００２８】従って、信号のレベルがステップ状に変化
するテスト信号波形を、偶数番号の入出力ポートに入力
しながら、奇数番号の入出力ポートから出力される信号
の大きさを測定するだけで、偶数番号の入出力ポートに
接続されたシュミットインバータのスレッショルド電圧
を測定できることになる。
するテスト信号波形を、偶数番号の入出力ポートに入力
しながら、奇数番号の入出力ポートから出力される信号
の大きさを測定するだけで、偶数番号の入出力ポートに
接続されたシュミットインバータのスレッショルド電圧
を測定できることになる。
【００２９】例えば、各シュミットインバータのＨ側の
スレッショルド電圧ＶTHが、１／２ＶDDより上にあり、
Ｌ側のスレッショルド電圧ＶTLが、１／２ＶDDより下に
あることが確実である場合には、図３に模式的に示した
ような形態の、テスト信号波形５０を全ての偶数番号の
入出力ポートに供給しつつ、各奇数番号の入出力ポート
から出力される、例えば、信号波形５１のような形で時
間変化する信号を個別に測定することによって、各シュ
ミットインバータのスレッショルド電圧を測定すること
ができる。
スレッショルド電圧ＶTHが、１／２ＶDDより上にあり、
Ｌ側のスレッショルド電圧ＶTLが、１／２ＶDDより下に
あることが確実である場合には、図３に模式的に示した
ような形態の、テスト信号波形５０を全ての偶数番号の
入出力ポートに供給しつつ、各奇数番号の入出力ポート
から出力される、例えば、信号波形５１のような形で時
間変化する信号を個別に測定することによって、各シュ
ミットインバータのスレッショルド電圧を測定すること
ができる。
【００３０】すなわち、各偶数番号の入出力ポートに、
まず、ＧＮＤレベルの入力電圧を与え、次いで、１／２
ＶDDレベルまで、入力電圧を上昇させる。この間、各奇
数番号の入出力ポートからは、“Ｌ”レベルの信号が出
力されることになる。その後、所定の電圧ステップ（例
えば、０．１Ｖ）で、入力電圧を上昇させつつ、各奇数
番号の入出力ポートから出力される信号のレベルを監視
する。そして、信号レベルが反転した（“Ｈ”レベルの
信号が出力された）入出力ポートが現れた場合には、そ
の時点における入力電圧を特定し、特定した入力電圧
を、その入出力ポートとペアを構成している偶数番号入
出力ポートに接続されているシュミットインバータの
“Ｈ”側のスレッショルド電圧ＶTHとする。
まず、ＧＮＤレベルの入力電圧を与え、次いで、１／２
ＶDDレベルまで、入力電圧を上昇させる。この間、各奇
数番号の入出力ポートからは、“Ｌ”レベルの信号が出
力されることになる。その後、所定の電圧ステップ（例
えば、０．１Ｖ）で、入力電圧を上昇させつつ、各奇数
番号の入出力ポートから出力される信号のレベルを監視
する。そして、信号レベルが反転した（“Ｈ”レベルの
信号が出力された）入出力ポートが現れた場合には、そ
の時点における入力電圧を特定し、特定した入力電圧
を、その入出力ポートとペアを構成している偶数番号入
出力ポートに接続されているシュミットインバータの
“Ｈ”側のスレッショルド電圧ＶTHとする。
【００３１】その後、全ての奇数番号の入出力ポートか
らの信号が“Ｈ”レベルとなったときに、すなわち、偶
数番号の入出力ポートに接続されている全てのシュミッ
トインバータのスレッショルド電圧ＶTHの測定が完了し
たときに、各偶数番号の入出力ポートへの入力電圧を１
／２ＶDDに低下させ、さらに、所定の電圧ステップで入
力電圧を低下させつつ、各奇数番号の入出力ポートから
の信号レベルの監視を行う。そして、信号レベルが反転
した（“Ｌ”レベルの信号が出力された）入出力ポート
が現れた場合には、その時点における入力電圧を特定
し、特定した入力電圧を、その入出力ポートとペアを構
成している偶数番号入出力ポートに接続されているシュ
ミットインバータの“Ｌ”側のスレッショルド電圧ＶTL
とする。
らの信号が“Ｈ”レベルとなったときに、すなわち、偶
数番号の入出力ポートに接続されている全てのシュミッ
トインバータのスレッショルド電圧ＶTHの測定が完了し
たときに、各偶数番号の入出力ポートへの入力電圧を１
／２ＶDDに低下させ、さらに、所定の電圧ステップで入
力電圧を低下させつつ、各奇数番号の入出力ポートから
の信号レベルの監視を行う。そして、信号レベルが反転
した（“Ｌ”レベルの信号が出力された）入出力ポート
が現れた場合には、その時点における入力電圧を特定
し、特定した入力電圧を、その入出力ポートとペアを構
成している偶数番号入出力ポートに接続されているシュ
ミットインバータの“Ｌ”側のスレッショルド電圧ＶTL
とする。
【００３２】そして、偶数番号の入出力ポートに接続さ
れている全てのシュミットインバータのスレッショルド
電圧ＶTLの測定を完了させた後に、残りのシュミットイ
ンバータのテストを行うために、各トライステート回路
の状態を切り換える。すなわち、奇数番号の入出力ポー
トに接続された各トライステート回路をオフ状態とし、
偶数番号の入出力ポートに接続された各トライステート
回路をアクティブ状態とする。そして、テスト信号波形
を、各奇数番号の入出力ポートに入力し、各偶数番号の
入出力ポートからの信号レベルを監視することによっ
て、各奇数番号の入出力ポートに接続されたシュミット
インバータのスレッショルド電圧ＶTH、Ｖ TLを測定す
る。
れている全てのシュミットインバータのスレッショルド
電圧ＶTLの測定を完了させた後に、残りのシュミットイ
ンバータのテストを行うために、各トライステート回路
の状態を切り換える。すなわち、奇数番号の入出力ポー
トに接続された各トライステート回路をオフ状態とし、
偶数番号の入出力ポートに接続された各トライステート
回路をアクティブ状態とする。そして、テスト信号波形
を、各奇数番号の入出力ポートに入力し、各偶数番号の
入出力ポートからの信号レベルを監視することによっ
て、各奇数番号の入出力ポートに接続されたシュミット
インバータのスレッショルド電圧ＶTH、Ｖ TLを測定す
る。
【００３３】なお、テスト信号波形として用いることが
できる波形は、図３に示した波形に限られるものではな
く、例えば、図４に示したように、ＧＮＤレベルからス
テップ状に大きさが変化するテスト信号波形を用いるこ
ともできる。また、入力ポートして使用される全ての入
出力ポートに、同じ、テスト信号波形を入力する必要も
なく、例えば、対象とするシュミットインバータが、Ｔ
ＴＬレベルシュミットであるかＣＭＯＳシュミットであ
るかに応じて、入力するテスト信号波形を変えても良い
ことは当然である。
できる波形は、図３に示した波形に限られるものではな
く、例えば、図４に示したように、ＧＮＤレベルからス
テップ状に大きさが変化するテスト信号波形を用いるこ
ともできる。また、入力ポートして使用される全ての入
出力ポートに、同じ、テスト信号波形を入力する必要も
なく、例えば、対象とするシュミットインバータが、Ｔ
ＴＬレベルシュミットであるかＣＭＯＳシュミットであ
るかに応じて、入力するテスト信号波形を変えても良い
ことは当然である。
【００３４】このように、第１実施形態の集積回路によ
れば、機能テストを実行することなく、集積回路内に設
けられている複数のシュミットインバータのテストを並
列的に実施することができる。このため、極めて短い時
間で、シュミットインバータのテストが完了することに
なる。また、隣接する入出力ポートに接続されたシュミ
ットインバータとトライステート回路、すなわち、元
々、近い位置に配置される回路同士を、スイッチによっ
て接続しているだけであるので、配線領域が拡大すると
いったレイアウト上の問題が生ずることもない。
れば、機能テストを実行することなく、集積回路内に設
けられている複数のシュミットインバータのテストを並
列的に実施することができる。このため、極めて短い時
間で、シュミットインバータのテストが完了することに
なる。また、隣接する入出力ポートに接続されたシュミ
ットインバータとトライステート回路、すなわち、元
々、近い位置に配置される回路同士を、スイッチによっ
て接続しているだけであるので、配線領域が拡大すると
いったレイアウト上の問題が生ずることもない。
【００３５】また、テスト時には、内部ロジック回路が
完全にバイパスされるよう構成されているので、機能テ
ストによってスレッショルド電圧を測定する場合に比し
て、電源電流が低減することになる。さらに、電源ノイ
ズが小さくなるので、ノイズの影響を受けることなく、
正確にスレッショルド電圧を測定できることにもなる。
完全にバイパスされるよう構成されているので、機能テ
ストによってスレッショルド電圧を測定する場合に比し
て、電源電流が低減することになる。さらに、電源ノイ
ズが小さくなるので、ノイズの影響を受けることなく、
正確にスレッショルド電圧を測定できることにもなる。
【００３６】＜第２実施形態＞以下、図５を用いて、第
２実施形態の集積回路の構成を説明する。図示したよう
に、第２実施形態の集積回路１０2は、入出力ポートＰ
０１、Ｐ０２に加えて、入力のためだけに用いられる入
力ポートＩＮ０を有している。入力ポートＩＮ０には、
シュミットインバータ１９が接続されており、シュミッ
トインバータ１９の出力は、スイッチ２０のコモン端子
に入力されている。そして、スイッチ２０の第１端子
は、内部ロジック回路のノードＡ２に接続されている。
２実施形態の集積回路の構成を説明する。図示したよう
に、第２実施形態の集積回路１０2は、入出力ポートＰ
０１、Ｐ０２に加えて、入力のためだけに用いられる入
力ポートＩＮ０を有している。入力ポートＩＮ０には、
シュミットインバータ１９が接続されており、シュミッ
トインバータ１９の出力は、スイッチ２０のコモン端子
に入力されている。そして、スイッチ２０の第１端子
は、内部ロジック回路のノードＡ２に接続されている。
【００３７】入出力ポートＰ０１、Ｐ０２には、第１実
施形態で説明した回路と、ほぼ、同構成の回路が接続さ
れている。ただし、スイッチ１６の第２端子とスイッチ
１７の第２端子の間には、２入力アンド回路２５が設け
られており、スイッチ１６の第２端子には、スイッチ１
９の第２端子からの信号と、スイッチ１７の第２端子か
らの信号の論理積（２入力アンド回路２５の演算結果）
が入力されるようになっている。
施形態で説明した回路と、ほぼ、同構成の回路が接続さ
れている。ただし、スイッチ１６の第２端子とスイッチ
１７の第２端子の間には、２入力アンド回路２５が設け
られており、スイッチ１６の第２端子には、スイッチ１
９の第２端子からの信号と、スイッチ１７の第２端子か
らの信号の論理積（２入力アンド回路２５の演算結果）
が入力されるようになっている。
【００３８】本集積回路では、以下に記す手順によっ
て、各シュミットインバータのテストを行う。２入力ア
ンド回路２５が関係していないシュミットインバータ１
１に関するテストは、第１実施形態の集積回路と全く同
じ手順で実施する。これに対して、２入力アンド回路２
５が関係しているシュミットインバータ１３、１９のテ
スト時には、例えば、入力ポートＩＮ０に、“Ｌ”レベ
ルの信号を供給することによって、２入力アンド回路２
５の一方の入力を“Ｈ”に固定しておく。そして、入出
力ポートＰ０１への入力電圧を変化させることによっ
て、シュミットインバータ１３のテストを行う。その
後、これとは逆に、入出力ポートＰ０１に、“Ｌ”レベ
ルの信号を供給しつつ、入力ポートＩＮ０への入力電圧
を変化させることによって、シュミットインバータ１９
のテストを行う。
て、各シュミットインバータのテストを行う。２入力ア
ンド回路２５が関係していないシュミットインバータ１
１に関するテストは、第１実施形態の集積回路と全く同
じ手順で実施する。これに対して、２入力アンド回路２
５が関係しているシュミットインバータ１３、１９のテ
スト時には、例えば、入力ポートＩＮ０に、“Ｌ”レベ
ルの信号を供給することによって、２入力アンド回路２
５の一方の入力を“Ｈ”に固定しておく。そして、入出
力ポートＰ０１への入力電圧を変化させることによっ
て、シュミットインバータ１３のテストを行う。その
後、これとは逆に、入出力ポートＰ０１に、“Ｌ”レベ
ルの信号を供給しつつ、入力ポートＩＮ０への入力電圧
を変化させることによって、シュミットインバータ１９
のテストを行う。
【００３９】なお、シュミットインバータ１３、１９の
スレッショルド電圧レベルが、同一に設計されている場
合には、両者に同一のテスト信号波形を供給し、入出力
ポートＰ００からの信号レベルが反転したときの入力電
圧を、シュミットインバータ１３並びにスイッチ１９の
スレッショルド電圧とすることも出来る。
スレッショルド電圧レベルが、同一に設計されている場
合には、両者に同一のテスト信号波形を供給し、入出力
ポートＰ００からの信号レベルが反転したときの入力電
圧を、シュミットインバータ１３並びにスイッチ１９の
スレッショルド電圧とすることも出来る。
【００４０】＜変形例＞第１および第２実施形態で説明
した集積回路は、シュミットインバータと、反転タイプ
のトライステート回路を用いた集積回路であったが、各
実施形態で説明した回路構成は、シュミットインバータ
ではなく、シュミットバッファを用いた集積回路にも適
用することができる。また、非反転タイプのトライステ
ート回路を用いた集積回路にも適用することができる。
ただし、各実施形態で説明した回路構成の適用方法によ
っては、テスト信号波形の入力に対する出力波形形状が
変化する（論理が反転する）ことがあることを留意して
おく必要がある。
した集積回路は、シュミットインバータと、反転タイプ
のトライステート回路を用いた集積回路であったが、各
実施形態で説明した回路構成は、シュミットインバータ
ではなく、シュミットバッファを用いた集積回路にも適
用することができる。また、非反転タイプのトライステ
ート回路を用いた集積回路にも適用することができる。
ただし、各実施形態で説明した回路構成の適用方法によ
っては、テスト信号波形の入力に対する出力波形形状が
変化する（論理が反転する）ことがあることを留意して
おく必要がある。
【００４１】さらに、第２実施形態の集積回路では、２
入力アンド回路を用いているが、その代わりに２入力オ
ア回路を用いることも出来る。なお、２入力オア回路を
用いた場合、一方のポートに“Ｈ”レベルの信号を入力
することによって、他方のポートに接続されたシュミッ
トインバータのテストを行うことになる。また、入力ポ
ートはないが、奇数個の入出力ポートを有する集積回路
を形成する場合に、２入力アンド回路相当の回路を用い
ることもできる。すなわち、この場合、１個の入出力ポ
ートを入力ポートとして取り扱うことによって、第２実
施形態相当の集積回路を構成できることになる。
入力アンド回路を用いているが、その代わりに２入力オ
ア回路を用いることも出来る。なお、２入力オア回路を
用いた場合、一方のポートに“Ｈ”レベルの信号を入力
することによって、他方のポートに接続されたシュミッ
トインバータのテストを行うことになる。また、入力ポ
ートはないが、奇数個の入出力ポートを有する集積回路
を形成する場合に、２入力アンド回路相当の回路を用い
ることもできる。すなわち、この場合、１個の入出力ポ
ートを入力ポートとして取り扱うことによって、第２実
施形態相当の集積回路を構成できることになる。
【００４２】また、図２に示したスイッチの代わりに、
図６に示したように、アナログスイッチ（トランスファ
ーゲート）３４、３５とインバータ３３とからなるスイ
ッチを用いることも出来る。
図６に示したように、アナログスイッチ（トランスファ
ーゲート）３４、３５とインバータ３３とからなるスイ
ッチを用いることも出来る。
【００４３】また、各実施形態の集積回路は、いわゆ
る、マイクロコントローラＬＳＩであったが、シュミッ
ト入力回路を有する一般的なＬＳＩに、本技術を適用し
ても良いことは当然である。
る、マイクロコントローラＬＳＩであったが、シュミッ
ト入力回路を有する一般的なＬＳＩに、本技術を適用し
ても良いことは当然である。
【００４４】
【発明の効果】以上詳細に説明したように、本発明の集
積回路は、集積回路内に備えられている複数のシュミッ
ト入力回路のテストが並列的に、かつ、内部ロジック回
路をバイパスした形で行われるよう構成されているの
で、各シュミット入力回路の評価を、高速に、しかも、
正確に行うことができる。
積回路は、集積回路内に備えられている複数のシュミッ
ト入力回路のテストが並列的に、かつ、内部ロジック回
路をバイパスした形で行われるよう構成されているの
で、各シュミット入力回路の評価を、高速に、しかも、
正確に行うことができる。
【図１】本発明の第１実施形態による集積回路の概要を
示す回路図である。
示す回路図である。
【図２】第１実施形態の集積回路で用いたスイッチの回
路図である。
路図である。
【図３】第１実施形態の集積回路におけるシュミットイ
ンバータの特性評価手順を説明するための、テスト信号
波形と出力波形との対応関係を示した図である。
ンバータの特性評価手順を説明するための、テスト信号
波形と出力波形との対応関係を示した図である。
【図４】第１実施形態の集積回路におけるシュミットイ
ンバータの特性評価手順を説明するための、テスト信号
波形と出力波形との対応関係を示した図である。
ンバータの特性評価手順を説明するための、テスト信号
波形と出力波形との対応関係を示した図である。
【図５】本発明の第２実施形態による集積回路の概要を
示す回路図である。
示す回路図である。
【図６】各実施形態の集積回路で用いることができるス
イッチの回路図である。
イッチの回路図である。
１０ 集積回路
１１、１３、１９ シュミットインバータ
１２、１４ トライステート回路
１５〜１８、２０ スイッチ
２５、３１、３２ ２入力アンド回路
３３ インバータ
３４、３５ アナログスイッチ
４１ コモン端子
４２ 第１端子
４３ 第２端子
４４ 制御信号入力端子
５０ テスト信号波形
５１ 出力波形
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平４−154206（ＪＰ，Ａ)
特開 平５−196699（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G01R 31/28 - 31/3193
Claims (8)
- 【請求項１】内部ロジック回路と、 前記内部ロジック回路に供給される入力信号が入力され
る、又は内部ロジック回路からの出力信号を出力する第
１及び第２の入出力ポートと、 前記第１及び第２の入出力ポートにそれぞれ接続された
第１及び第２のシュミット入力回路と、前記第１及び第２の入出力ボートにそれぞれ接続された
第１及び第２のトライステート出力回路と、 前記第１のシュミット入力回路と前記内部ロジック回路
とを接続する、又は前記第１のシュミット入力回路と前
記第２のトライステート出力回路とを接続する第１のス
イッチ回路と、 前記第２のシュミット入力回路と前記内部ロジック回路
とを接続する、又は前記第２のシュミット入力回路と前
記第１のトライステート出力回路とを接続する第２のス
イッチ回路 とを有することを特徴とする集積回路。 - 【請求項２】 請求項１記載の集積回路において、前記
第１のスイッチ回路は、前記第１のシュミット入出力回
路と前記内部ロジック回路との間に接続された第１の論
理積回路と、前記第１のシュミット入力回路と前記第２
の入出力ポートとの間に接続された第２の論理積回路と
を有しており、 前記第１及び第２の論理積回路は制御信号によって制御
されることを特徴とする集積回路。 - 【請求項３】 請求項１記載の集積回路において、 前記第２のスイッチ回路は、前記第２のシュミット入出
力回路と前記内部ロジック回路との間に接続された第３
の論理積回路と、前記第２のシュミット入力回路と前記
第１の入出力ポートとの間に接続された第４の論理積回
路とを有しており、 前記第３及び第４の論理積回路は前記制御信号によって
制御されることを特徴とする集積回路。 - 【請求項４】 請求項１記載の集積回路において、 前記第１のシュミット入力回路のテストを行う場合は、
前記第１のスイッチ回路によって前記第１のシュミット
入力回路と前記第２の入出力ポートとを接続し、前記第
１の出力回路を非導通状態とし、前記第２の出力回路を
導通状態とし、 前記第２のシュミット入力回路のテストを行う場合は、
前記第２のスイッチ回路によって前記第２のシュミット
入力回路と前記第１の入出力ポートとを接続し、前記第
２の出力回路を非導通状態とし、かつ前記第１の出力回
路を導通状態とすることを特徴とする集積回路。 - 【請求項５】 請求項１〜４のいずれか一項に記載され
た集積回路において、 前記第１及び第２の入出力ポートは、互いに隣接して配
置されていることを特徴とする集積回路。 - 【請求項６】内部ロジック回路と、 前記内部ロジック回路に供給される入力信号が入力され
る入力ポートと、 前記内部ロジック回路に供給される入力信号が入力され
る、又は内部ロジック回路からの出力信号を出力する第
１及び第２の入出力ポートと、 前記第１及び第２の入出力ポートにそれぞれ接続された
第１及び第２のシュミット入力回路と、前記第１及び第２の入出力ボートにそれぞれ接続された
第１及び第２のトライステート出力回路と、 前記入力ポートに接続された第３のシュミット入力回路
と、 前記第１のシュミット入力回路と前記内部ロジック回路
とを接続する、又は前記第１のシュミット入力回路と前
記第２のトライステート出力回路とを接続する第１のス
イッチ回路と、前紀第２のシュミット入力回路と前記内部ロジック回路
とを接続する、又は前記第２のシュミット入力回路及び
前記第３のシュミット入力回路と前記第１のトライステ
ート出力回路とを接続する第２のスイッチ回路と、 前記第３のシュミット入力回路を前記内部ロジック回路
に接続する、又は前記第２のスイッチ回路に接続する第
３のスイッチ回路 とを有することを特徴とする集積回
路。 - 【請求項７】 請求項６記載の集積回路において、 前記入力ポートは、前記第１の入出力ポートに隣接して
配置されていることを特徴とする集積回路。 - 【請求項８】 請求項６記載の集積回路において、 前記第１のシュミット入力回路のテストを行う場合は、
前記第１のスイッチ回路によって前記第１のシュミット
入力回路と前記第２の入出力ポートとを接続し、前記第
１の出力回路を非導通状態とし、前記第２の出力回路を
導通状態とし、 前記第２のシュミット入力回路のテストを行う場合は、
前記第２のスイッチ回路によって前記第２のシュミット
入力回路と前記第１の入出力ポートとを接続し、前記第
２の出力回路を非導通状態とし、かつ前記第１の出力回
路を導通状態とすることを特徴とする集積回路。
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