JPS61223671A - シユミツトトリガ入力バツフア回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の技術９野〕 本発明は半導体装置に係り、特にシュミットトリガ入力
バッファ回路を改良した半導体装置に関する。

〔発明の技術的背景〕

一般にシュミットトリガ入力バッファ回路は第１の電源
電位から第２の電源電位に遷移する第１のしきい値と、
第２の電源電位から第１の電源電位に遷移する第２のし
きい値とが異なる値となるヒステリシス特性を有してい
る。

第４図および第５図にそれぞれ従来のシュミットトリガ
入力バッフ７回路の回路図を承り。第４図において、入
力ビン１はＰチ１１ンネルＭＯ８型ＦＥＴから成るＮＡ
ＮＤゲート４およびＮチャンネルＭＯ８型Ｆ、ＥＴから
成るＮＡＮＤゲート５の入力に接続されているが、ゲー
ト４のスイッチングのしきい値電圧ＶＰはゲート５のス
イッチングのしきい値電圧ＶＮより高くしである。ゲー
ト４゜５の出力は共にＮＡＮＤゲート６に入力され、ゲ
ート６の出力はゲート５にフィードバックされると共に
バッファ７に入力され、バッファ７の出力は出力ノード
１０に接続されている。

いま、入力ビン１の入力が第１の電源電位（Ｈ）から第
２の電源電位（Ｌ）に変化するとき、ゲート６の出力の
初期状態はＨであり、ゲート５はＯＮ状態で出力ノード
１０はＨである。この状態で入力ビン１の入力レベルを
下げていくと、まず電圧Ｖ、においてゲート４の出力が
Ｈに反転するが、まだゲート５の出力が反転せずＬを保
っているためゲート６の出力には変化がなく、従ってバ
ッファ７の出力に影響はない。

ざらに入力ビン１の入力レベルを下げると、電圧ＶＮに
おいてゲート５の出力もＨに反転するため、ゲート６の
出力が反転し、バッファ７の出力も反転する。従って、
出力ノード１０の電位がＬからＨに遷移する第２のしき
い値は電圧ｖＨとなる。

次に、入力ビン１の入力がＬからＨに変化するとき、ゲ
ート６の出力の初期状態はしであり、従ってゲート５は
ＯＦＦ状態で出力ノード１０はト（である。この状態で
入力ビン１の入力レベルを上げていくと、電圧■８を越
えてもゲート５の出力が反転せずＨを保っているため、
ゲート６の出力には変化がなく、従ってバッフ？７の出
力にも影響はない。

さらに入力ビン１の入力レベルを上げると、電圧ＶＰに
おいてゲート４の出力がしに反転するためゲート６の出
力が反転し、従ってバッファ７の出力も反転する。その
結果、出力ノード１０の電位がＨからＬに遷移する第１
のしきい値は電圧Ｖ、となる。

こうして、ゲート６の出力をゲート５にフィードバック
することにより、シュミットトリガ入力バッファ回路が
第１の電源電位（Ｈ）から第２の電源電位（Ｌ）に遷移
する場合と第２の電源電位（Ｌ）から第１の？ｌ！ｌ電
源（Ｈ）に遷移する場合とでそれぞれ遷移動作を行なう
ＭＯ５型ＦＥＴを変え、これによって第１のしきい値と
第２のしきい値とが互いに異なる値となるヒステリシス
特性を備えるようにできる。

第５図は従来装置の他の例の回路図である。第５図にお
いて、入力ビン１は電源■００と接地■Ｓ８との間に直
列に挿入されたＰチャンネルＭＯ８型ＦＥＴＱ、１．Ｑ
、２およびＮチャンネルＭＯ８型ＦＥＴＱＮ１．ＱＮ２
の各ゲートに接続されている。また、ＰチャンネルＭＯ
８型ＦＥＴＱｐ３がＦＥＴＱＰｌ、ＱＰ２の接続点と接
地ＶＳＳとの間に挿入され、ＮチャンネルＭＯ８型ＦＥ
ＴＱ　　が電源Ｖ、。とＦＥＴＱＮｌ、ＱＮ２の接続点
との間に挿入されている。

ＦＥＴＱ、３のゲートおよびＦＥＴＱＨ３のゲートは共
にＦＥＴＱｐ２．ＱＮｌの接続点に接続されている。

そしてＦＥＴＱｐ２．ＱＨｌの接続点は出力ノード１０
に接続されている。

いま入力ビン１の入力が第１の電源電位（Ｈ）から第２
の電源電位（Ｌ）に変化するとき、初期状態はＦＥＴＱ
Ｎｌ、ＱＮ□、Ｑ、３がＯＮ状態であり、出力ノード１
０のしである。この状態で入力ビン１の入力レベルを下
げていくとＦＥＴＱ、１．Ｑ、２がＯＮ状態になりＦＥ
ＴＱＨｌ、ＱＨ２がＯＦＦ状態になっていくわけである
が、ＦＥＴＱｐｌ、Ｑ、２の接続点の電位がＦＥＴＱｐ
３のＯＮ抵抗を介して接地ＶＳＳに引かれて低くなって
いるために、出力ノード１０がＬからＨに遷移する第２
のしきい値はＦＥＴＱＰｌ、ＱＰ２．ＱＨｌ、ＱＮ２の
みから構成されている場合のしきい値より小さいものに
なる。

次に、入力ビン１の入力がＬからＨに変化するトキ、初
ｍ状１はＦＥＴＱｐｌ、Ｑｐ２．Ｑ、４３がＯＮ状態で
、出力ノード１０はＨである。この状態で入力ビン１の
入力レベルを上げていくと、ＦＥＴＱＮｌ、ＱＮ□がＯ
Ｎ状態になりＦＥＴＱｐｌ、Ｑｐ２がＯＦＦ状態になっ
ていくわけであるが、ＦＥＴＱＨｌ、ＱＮ２ノ接続点（
７）ｌｉ位がＦＥＴＱＮ３のＯＮ抵抗を介して電？ＩＩ
Ｖｏ、に引かれて高くなっているために、出力ノード１
０がＨからＬに遷移するｍｌのしきい値はＦＥＴＱＰｌ
、ＱＰ２．ＱＮｌ、ＱＮ２のみから構成されている場合
のしきい値より大きいものになる。

こうしてシュミットトリガ入力バッファ回路は第１の電
源電位（＋−１）と第２の電源電位（Ｌ）との間の遷移
動作において、互いに異なる第１のしきい値と第２のし
きい値とを右するヒステリシス特性を備えるようになる
。

〔背景技術の問題点〕

ところで、通常の入力バッフ７回路をテストする場合に
は、規定の第１のしきい値以上の入力レベルで第１の電
源電位（Ｈ）から第２の電源電位（Ｌ）への遷移動作が
正常に行なわれ、また規定の第２のしきい値以下の入力
レベルでＬからＨへの遷移動作が正常に行なわれること
が確認されなければならない。また０ＭＯ８の場合には
、ある値の第１のしきい値で正常に動作ずればこの第１
のしきい値以上の入力レベルでも正常に動作し、ある値
の第２のしきい値で正常動作すればこの第２のしきい値
以下の入力レベルでも正常に動作するため、規定の第１
のしきい値および第２のしきい値における動作を確認す
るだけでよい。

しかしシュミットトリガ入力バッファ回路においては、
その使用目的上、規定の第１のしきい値の最小値以下の
入力レベルおよび規定の第２のしきい値の最大値以上の
入力レベルでは、動作しないことを保障しなければなら
ない。従ってシュミットトリガ入力バッファ回路のテス
トでは、規定の第１のしきい値および第２のしきい値に
おいて正常に動作し、かつ規定の第１のしきい値の最小
値以下の入力レベルおよび規定の第２のしきい値の最大
値以上の入力レベルで正常に動作しないことを確認する
必要がある。ところが、高集積化された半導体装置にお
いては、シュミットトリガ入力バッファ回路の出力を直
接測定することは実際上不可能であるため、従来は、シ
ュミットトリガ入力バッファ回路を備えた半導体装置に
対し、入力を複数の入力レベルにわたって変化させ、所
定の入力レベルにおいて半導体装置の期待値が出力され
ないことをもって、シュミットトリガ入力バッファ回路
が所望の仕様を満たしていると推定していた。

半導体装置が所定の入力レベルで正常な動作を行なわな
い原因は、所定の入力レベルによる場合以外に数多くあ
り、その数は今後、半導体装置の高集積化にともない増
加していく。このため従来のテスト方法は、シュミット
トリガ入力バッファ回路を正確にテストするためには十
分でないという問題があった。

〔発明の目的〕　　・ 本発明は上記事情を考慮してなされたもので、シュミッ
トトリガ入力バッファの動作を行なうと共に、この動作
が正常であるかどうかを正確にかつ容易に検査できるよ
うにしたシュミットトリガ入力バッファ回路を提供する
ことを目的どする。

〔発明の概要〕

上記目的を達成するために本発明は、第１の電源電位（
例えばＨ）から第２の電源電位（例えばＬ）への遷移動
作が行なわれる第１のしきい値と、ＬからＨへの遷移動
作が行なわれる第２のしきい値とが互いに異なるヒステ
リシス特性を有すると共に、第１のテストモード設定信
号によりＨからＬへの遷移動作およびＬからＨへの遷移
動作が共に固定された第１のしきい値において行なわれ
る第１のテスト手段と、第２のテストモード設定信号に
よりＨからＬへの遷移動作およびＬから日への遷移動作
が共に固定された第２のしきい値において行なわれる第
２のテスト手段とを備えたシュミットトリガ入力バッフ
ァ回路を提供するものである。

（発明の実施例〕 以下、添付図面の第１図乃至第３図を参照して、本発明
のいくつかの実ｔＩＭ−を説明する。本発明の一実施例
によるシュミットトリガ入力バッファ回路の回路図を第
１図に示す。

入力ビン１はＰチャンネルＭＯ８ｆｆｕＦＥＴからなる
ＮＡＮＤゲート４と、ＮチャンネルＭＯ８型ＦＥＴから
なるＮＡＮＤゲート５の入力に接続されている。ゲート
４のＰチャンネルＭＯ８型ＦＥＴのゲート幅とゲート長
との比Ｗ／Ｌは、ゲート５のＮチＶンネルＭＯ３型ＦＥ
Ｔのゲート幅とゲート長との比Ｗ／Ｌより大きく、この
ためゲート４のスイッチングのしきい値電圧■Ｐはグー
ｊ〜５のスイッチングのしきい値電圧ψＮより大きい。

テストモード設定ビン２はゲート４およびインバータ８
の入力に接続され、テストモード設定ビン３はゲート５
の入力に接続されている。ゲート４．５の出力は共にＮ
ＡＮＤゲート６に入力され、ゲート６の出力はバッファ
７およびＯＲゲート９に入力されている。インバータ８
の出力はＯＲゲート９に入力され、ゲート６の出力とイ
ンバータ８の出力とを入力するゲート９の出力は、ゲー
ト５にフィードバックされる。バッファ７の出力は出力
ノード１０に接続されている。

次に第３図を参照して、第１図に示す回路の動作を説明
する。テストモード設定ビン２，３に共に第１の電源電
位（Ｈ）が入力された通常の動作モードの場合（通常動
作モード）において、入力ビン１の入力がＨから第２の
電源電位（Ｌ）に変化するとき、ゲート６の出力の初期
状態はＨでゲート５はＯＮ状態であり、従って出力ノー
ド１０はしてある。

この状態で入力ビン１の入力レベルを下げていくと、ま
ず電圧Ｖ、においてゲート４の出力がＨに反転するが、
まだゲート５の出力が反転せずＬを保っているため、ゲ
ート６の出力に変化はなく、従ってバッファ７の出力に
影響はない。さらに入力ビン１の入力レベルを下げると
、電圧■８においてゲート５の出力もＨに反転づるため
、ゲート６の出力が反転して第３図（ａ）に示すように
バッフ？７の出力も反転する。従って出力ノード１０の
電位がＬからＨに遷移する第２のしきい値は電圧ＶＮ　
（＜Ｖ、）となる。

次に、入力ビン１の入力がＬからＨに変化するとき、ゲ
ート６の出力の初期状態はＬでゲート５はＯＦＦ状態で
あり、従って出力ノード１０はＨである。この状態で入
力ビン１の入力レベルを上げていくと、電圧ｖＮを越え
てもゲート５の出力が反転せずＨを保っているため、ゲ
ート６の出力には変化がなく、従ってバッフ？７の出力
にも影菅はない。ざらに入力ビン１の入力レベルを上げ
ると、電圧ＶＰにおいてゲート４の出力がＬに反転する
ためゲート６の出力が反転し、従って第３図（ａ）に示
すように出力ノード１０がＨからしに遷移する第１のし
きい値は電圧ＶＰ　（＞Ｖ、）となる。

こうしてゲート６の出力をゲート９を介してグーｈ　５
にフィードバックすることにより、出力ノード１０がＨ
からＬに遷移する場合とＬからＨに遷移する場・合とで
それぞれ遷移動作を行なうＭＯ８’！ＦＥＴを変え、こ
れによって互いに異なる第１のしきい値電圧Ｖｐと第２
のしぎい値電圧ｖＮ（＜Ｖ、）を有するヒステリシス特
性を備えたシュミットトリガ入力バッファ回路の通声動
作が行なわれる。

またテストモード設定ビン２にＨが入力され、テストモ
ード設定ビン３にＬが入力された第１のテストモードの
場合（テストモード１）には、ゲート５は常にＯＦＦ状
態となり、シュミットトリガ入力バッファ回路の動作は
ゲート４によって支配される。そのため第３図（ｂ）に
示すように入力ビン１の入力がＨからＬに変化するとき
もＬからＨに変化するときも、共にゲート４のスイッチ
ングのしきい値電圧Ｖ、において遷移動作が行なわれる
。こうして出力ノード１０の電位がト（がらＬに遷移す
る場合も、ＬからＨに遷移される場合も、共に固定され
たしきい値Ｖ、においてなされるシュミットトリガ入力
バッフ７回路の第１のテスト動作となる。

さらに、テストモード設定ビン２にＬが入力され、テス
トモード設定ビン３にＨが入力された第２のテストモー
ドの場合（テストモード２）にも、ゲート４およびゲー
ト９が常にＯＦＦ状態となり、シュミットトリガ入力バ
ッファ回路の動作はゲート５によって支配される。その
ため、第３図（Ｃ）に示すように入力ビン１の入力がＨ
からＬに変化するときもＬから１−１に変化するときも
、共にゲート５のスイッチングのしきい値電圧■Ｎにお
いて遷移動作が行なわれる。こうして出力ノード１０の
電位がト１からＬに遷移する場合もＬからＨに遷移する
場合も、共に固定されたしきい値電圧ＶＮにおいてなさ
れるシュミットトリガ入力バッファ回路の第２のテスト
動作となる。

第２図は本発明の他の実施例によるシュミットトリガ入
力バッファ回路の回路図である。入力ビン１は電源ＶＤ
Ｄと接地ＶＳＳとの間に直列に挿入されたＰチャンネ／
Ｌ、　Ｍ　ＯＳ型ＦＥＴＱ　　、Ｑ　　、！＝ＮＰ１　
　　　Ｐ２ チャンネルＭＯ８型ＦＥＴＱＮ１．ＱＮ２の各ゲートに
接続されている。、ＰチャンネルＭＯ８型ＦＥＴＱＰ３
はソースがＦＥＴＱ、１．Ｑｐ２の接続点に、ドレイン
が接地Ｖ、８にそれぞれ接続され、ＮチャンネルＭｏＳ
型Ｆ　Ｅ　ＴＱＨ３ハ’／、−スがＦＥＴＱＮｌ。

ＱＮ２の接続点に、ドレインが電源ＶＤＤにそれぞれ接
続されている。ＦＥＴＱ、３のゲートと接地Ｖ８８との
間にトランスファゲート　１２が挿入され、Ｆ’Ｅ’Ｔ
ＱＮ３のゲートと電源ＶＤ［ｌとの間にはトランスファ
ゲート１４が挿入されている。

電源ｖ口。と接地ＶＳＳとの間にプルアップ抵抗１９、
トランスファゲート１１．１３およびプルダウン抵抗２
０が直列に挿入されている。抵抗１つとゲート１１との
接続点はＦＥＴＱ、３のゲートとゲート１２との接続点
に接続され、抵抗１９はゲート１１．１２が共にＯＦＦ
状態となったときのＦＥＴＱ、のゲートへの入力用とな
っている。

抵抗２０とゲート１３との接続点はＦＥＴＱＮ３のゲー
トとゲート１４との接続点に接続され、抵抗２０はゲー
ト１３．１４が共にＯＦＦ状態となったときのＦＥＴＱ
Ｎ３のゲートへの入力用となっている。ゲート１１．１
３の接続点はＦＥＴＱｐ２゜ＱＮＩの接続点に接続され
ている。

テストモード設定ビン２はゲート１２のＰチャンネルＭ
Ｏ８型ＦＥＴＱＰのゲート、インバータ１５の入力およ
びＮＡＮＤゲート１７の入力に接続され、インバータ１
５の出力はゲート１２のＮチャンネルＭＯ８型ＦＥＴＱ
Ｎのゲートに入力されている。テストモード設定ビン３
はゲート１４のＦＥＴＱ、のゲート、インバータ１６の
入力およびゲート１７の入力に接続され、インバータ１
６の出力はゲート１４のＦＥＴＱＮのグー１−に入力さ
れている。ゲート１７の出力はゲート１１のＦＥＴＱｐ
のゲート、ゲート１３のＦＥＴＱ。

のゲートおよびインバータ１８に入力され、インバータ
１８の出力はグー１〜１１のＦＥＴＱ、のゲートおよび
ゲート１３のＦＥＴＱＮのゲートに入力されている。そ
してＦＥＴＱ、２．Ｑ、１の接続点は出力ノード１０に
接続されている。

次に第３図を参照して、第２図に示す回路の動作を説明
する。テストモード設定ビン２，３に共にＨが入力され
た通常動作モードの場合には、ゲート１２．１３が共に
ＯＦＦ状態になりゲート１１．１３が共にＯＮ状態にな
ることにより、ＦＥＴＱｐ２．０１４１の交点がＦＥＴ
Ｑｐ３．ＱＮ３のそれぞれのゲートに接続される。

そして入力ビン１の入力がＨからＬに変化するとき、初
期状態はＦＥＴＱＮｌ、ＱＮ２．Ｑ、３がＯＮ状態であ
り、出力ノード１ｏはＬである。この状態で入力ビン１
の入力レベルを下げていくと、ＦＥＴＱｐｌ、ＱＰ２が
ＯＮ状態となりＦＥ、ＴＱＮｌ。

ＱＮ２がＯＦＦ状態になっていくわけであるが、ＦＥＴ
Ｑ、１．Ｑ、の接続点の電位がＦＥＴＱｐ３のＯＮ抵抗
を介して接地ＶＳＳに引かれて低くなっている。このた
めに、出力ノード１０の電位が１からＨに遷移する第２
のしきい値は、ＦＥＴＱ、１．’ＱＰ２．ＱＮ１．ＱＮ
２のみから構成されている場合のしきい値より小さいも
のになる。

次に、入力ビン１の入力がＬからト１に変化するトキ、
初ｍ状ＱｌｓｔＦＥＴＱ、１．　Ｑｐ２．ＱＮ３がＯＮ
状態であり、出力ノード１０の電位はＨである。

この状態で入力ビン１の入力レベルを上げていくと、Ｆ
ＥＴＱＮ４．ＱＮ２がＯＮ状態になりＦＥＴＱＰｌ、Ｑ
Ｐ２がＯＦＦ状態になっていくわけであるが、ＦＥＴＱ
　　、Ｑ　　の接続点の電位がＦＥＴＱＮ３の８１　　
　　　Ｎ２ ０Ｎ抵抗を介して電源ＶＤＤに引かれて高くなっている
。このために、出力ノード１０がＨからしに遷移する第
１のしきい値は、ＦＥＴＱ、１．Ｑ、２゜ＱＮＩ”　Ｎ
２のみから構成される場合のしきい値より大きいものに
なる。こうして、Ｈと１−どの間の遷移動作において、
第３図（ａ）に示すように互いに異なる第１のしきい値
とＮ２のしきい値とを有するヒステリシス特性を備えた
シュミットトリガ入力バッファ回路の通常動作が行なわ
れる。

またテストモード設定ビン２にト１が入力され、テスト
モード設定ビン３にＬが入力された第１のテストモード
の場合には、ゲート１１．１２゜１３がＯＦＦ状態なり
ゲート１４がＯＮ状態になることにより、ＦＥＴＱ　　
のゲートが電源■。０に接続される。これによりＦＥＴ
ＱＮｌ、ＱＮ２の接続点の電位がＦＥＴＱＮ３のＯＮ抵
抗を介して電源ＶＤＤに引かれて高（なっている。

このために、入力ビン１の入力がＨからＬに変化すると
きにおける出力ノード１０の電位がＬからＨに遷移する
第２のしきい値は、ＦＥＴＱ、１゜ＱＰ２−　ＱＮｌ、
ｏＮ□のみから構成される場合のしきい値より大きいも
のになり、また入力ビン１の入力がＬからＨに変化する
ときにおける出力ノード１０の電位がＨからしに遷移す
る第１のしきい値も、ＦＥＴＱＰｌ、ＱＰ２．ＱＮｌ−
ＱＮ２のみから構成される場合のしきい値よりも大きい
ものとなる。

こうして、第３図（ｂ）に示すように出力がＨからＬに
遷移される場合もＬからＨに遷移される場合も、共にＦ
ＥＴＱＰｌ、ＱＰ２．ＱＮ１＝　ＱＮ２のみから構成さ
れる場合のしぎい値より大きいしきい値においてなされ
るシュミットトリガ入力バッファ回路の第１のテスト動
作となる。

さらにテストモード設定ビン２にＬが入力され、テスト
モード設定ビン３にＨが入力された第２のテストモード
の場合には、ゲート１１．１３゜１４がＯＦＦ状態にな
りゲート１２がＯＮ状態となることにより、ＦＥＴＱ、
のゲートが接地ＶＳＳに接続される。これにより、ＦＥ
ＴＱ、、、Ｑ、２の接続点の電位がＦＥＴＱｐ３のＯＮ
抵抗を介して接地ｖｓｓに引かれて低くなっている。こ
のために、上記の第１のテストモードの場合とは逆に第
３図（Ｃ）に示すように、出力がＨからＬに遷移する第
１のしきい値もＬからＦｌに遷移する第２のしきい値も
、共に”ＱＰｌ、ＱＰ２”　Ｍｌ”　Ｎ２のみから構成
される場合のしきい値よりも小さいものとなり、シュミ
ットトリガ入力バッファ回路の第２のテスト動作となる
。

次に、第３図を参照して上記２つの実施例によるシュミ
ットトリガ入力バッファ回路のテスト方法を説明する。

まず、テストモード設定ビン２にＨを入力し、テストモ
ード設定ビン３にＬを入力して第１のテストモードの設
定を行なう。そして第３図（ｂ）に示すように、入力ビ
ン１のＬの値を規定の第１のしきい値の最小値に等しく
して、シュミットトリガ入力バッファ回路を備えた半導
体装置を動作させる。この状態で半導体装置が正常に動
作するならば、シュミットトリガ入力バッファ回路は規
定の第１のしきい値において正常に動作すると共に、規
定の第１のしきい値の最小値以下の入力レベルでは動作
しないといえる。

また同様にして、テストモード設定１ン２のＬを入りし
、テストモード設定ビン３に１」を入力して第２のテス
トモードの設定を行ない、第３図（Ｃ）に示すように入
力ビン１のト１の値を規定の第２のしぎい値の最大値と
等しくして、シュミットトリガ入力バッファ回路を備え
た半導体装置を動作させる。この状態で半導体装置が正
常に動作するならば、シュミットトリガ入力バッファ回
路は規定の第２のしきい値において正常に動作すると共
に、規定の第２のしきい値の最大値以上の入力レベルで
は動作しないといえる。

こうして、従来のように、所定の入力レベルで半導体装
置が正常に動作しないことによりシュミットトリガ入力
バッファ回路が所望の仕様を満たしていると推定するの
ではなく、前記の２種のテストモードを設定したそれぞ
れの状態において半導体装置が正常に動作することによ
り、第３図（ａ）に示すようにシュミットトリガ入力バ
ラフッ回路が第１のしきい値の最小値と第２のしきい値
の最大値との差から成る規定のヒステリシス電圧を保っ
て正常に動作することを保証することができる。

〔発明の効果〕

以上の如く本発明によれば、シュミットトリガ入カバソ
ファの動作を行なうと共に、この動作が正常であるかど
うかを正確にかつ容易に検査することができ、従ってこ
の回路を有する半導体装置の検査の信頼性を格段に向上
させることができるシュミットトリガ入カパツファ回路
が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例に係るシュミットトリガ入力
バッファ回路の回路図、第２図は本発明の他の実施例に
係るシュミットトリガ入力バッファ回路の回路図、第３
図は本発明の上記実施例によるシュミットトリガ入力バ
ッファ回路の動作を説明するグラフ、第４図は従来装置
の一例の回路図、第５図は従来装置の他の例の回路図で
ある。 １・・・入力ビン、２．３・・・テストモード設定ビン
、４．５．６．１７・・・ＮＡＮＤゲート、７・・・バ
ッファ、８．１５．１６．１８・・・インバータ、９・
・・ＯＲゲート、１０・・・出力ノード、１１．１２．
１３゜１４・・・トランスファゲート、１９・・・プル
アップ抵抗、２０・・・プルダウン抵抗。 出願人代理人　　猪　　股　　　　清 図面の浄書（内容に変更なし） 第１図 第２図 第４図 第５図 召々炉１）　　　　　　　　　　　　　±収ψ頃＋ｌ々
シ田 手続ネ＃１１正書（方式） ％式％ 事件の表示 ＩＩｒ（和６０年　特許願　第６５４３５号発明の名称 シュミットトリガ入力バッファ回路 補正をする者 事件との関係　　特許出願人 （３０７）　　株式会社東芝

Claims (1)

1. 【特許請求の範囲】 第１の電源電位から第２の電源電位への遷移動作が行な
   われる第１のしきい値と、前記第２の電源電位から前記
   第１の電源電位への遷移動作が行なわれる第２のしきい
   値とが互いに異なるシュミットトリガ入力バッファ回路
   において、 第１のテストモード設定信号が与えられたときは前記第
   １の電源電位から前記第２の電源電位への遷移動作およ
   び前記第２の電源電位から前記第１の電源電位への遷移
   動作が共に前記第１のしきい値において行なわれる第１
   のテスト手段と、第２のテストモード設定信号が与えら
   れたときは前記第１の電源電位から前記第２の電源電位
   への遷移動作および前記第２の電源電位から前記第１の
   電源電位への遷移動作が共に前記第２のしきい値におい
   て行なわれる第２のテスト手段とを備えたことを特徴と
   するシュミットトリガ入力バッファ回路。