JPH08172348A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JPH08172348A JPH08172348A JP6316725A JP31672594A JPH08172348A JP H08172348 A JPH08172348 A JP H08172348A JP 6316725 A JP6316725 A JP 6316725A JP 31672594 A JP31672594 A JP 31672594A JP H08172348 A JPH08172348 A JP H08172348A
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- mos transistor
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- signal
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
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- Physics & Mathematics (AREA)
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- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】出力信号の立上り遅れをなくして立上り時間を
短縮する。 【構成】直列接続されたＮ型ＭＯＳトランジスタ１１，
１２の各ゲートに、インバータ４を介して正論理の信号
Ｓａおよび負論理の信号Ｓｂをそれぞれ供給する。信号
Ｓａが「Ｌ」レベルのとき、信号Ｓｂは「Ｈ」レベルと
なり、Ｎ型ＭＯＳトランジスタ１１は遮断状態、Ｎ型Ｍ
ＯＳトランジスタ１２は導通状態となり、出力信号Ｓｃ
は「Ｌ」レベルとなる。Ｎ型ＭＯＳトランジスタ１１が
遮断状態のとき、定電流源１３を介してＮ型ＭＯＳトラ
ンジスタ１１に所定の微少電流が流れる。出力信号Ｓｃ
が「Ｌ」レベルから「Ｈ」レベルに変化するとき、Ｎ型
ＭＯＳトランジスタ１１は遮断状態から導通状態に急速
に推移できるので、出力信号Ｓｃの立上り遅れは生じな
い。
短縮する。 【構成】直列接続されたＮ型ＭＯＳトランジスタ１１，
１２の各ゲートに、インバータ４を介して正論理の信号
Ｓａおよび負論理の信号Ｓｂをそれぞれ供給する。信号
Ｓａが「Ｌ」レベルのとき、信号Ｓｂは「Ｈ」レベルと
なり、Ｎ型ＭＯＳトランジスタ１１は遮断状態、Ｎ型Ｍ
ＯＳトランジスタ１２は導通状態となり、出力信号Ｓｃ
は「Ｌ」レベルとなる。Ｎ型ＭＯＳトランジスタ１１が
遮断状態のとき、定電流源１３を介してＮ型ＭＯＳトラ
ンジスタ１１に所定の微少電流が流れる。出力信号Ｓｃ
が「Ｌ」レベルから「Ｈ」レベルに変化するとき、Ｎ型
ＭＯＳトランジスタ１１は遮断状態から導通状態に急速
に推移できるので、出力信号Ｓｃの立上り遅れは生じな
い。
Description
【０００１】
【産業上の利用分野】本発明は出力バッファ回路に関
し、特に半導体集積回路として形成する高速データ信号
用の出力バッファ回路に関する。
し、特に半導体集積回路として形成する高速データ信号
用の出力バッファ回路に関する。
【０００２】
【従来の技術】従来の出力バッファ回路は図４に示すよ
うに、Ｎ型ＭＯＳトランジスタ１１，１２が正電源端１
４と負電源端１５との間に直列接続されており、Ｎ型Ｍ
ＯＳトランジスタ１１，１２の各ゲートには、インバー
タ４を介して正論理の信号Ｓａおよび負論理の信号Ｓｂ
がそれぞれ供給され、出力信号Ｓｃは出力端１６から出
力される。なお、正電源端１４には正電源Ｖｄｄが供給
され、負電源端１５には負電源Ｖｓｓが供給される。ま
た、出力端１６には高インピーダンス負荷が接続されて
いる。
うに、Ｎ型ＭＯＳトランジスタ１１，１２が正電源端１
４と負電源端１５との間に直列接続されており、Ｎ型Ｍ
ＯＳトランジスタ１１，１２の各ゲートには、インバー
タ４を介して正論理の信号Ｓａおよび負論理の信号Ｓｂ
がそれぞれ供給され、出力信号Ｓｃは出力端１６から出
力される。なお、正電源端１４には正電源Ｖｄｄが供給
され、負電源端１５には負電源Ｖｓｓが供給される。ま
た、出力端１６には高インピーダンス負荷が接続されて
いる。
【０００３】いま、信号Ｓａが「Ｈ」レベルであれば、
信号Ｓｂは「Ｌ」レベルであり、このとき、Ｎ型ＭＯＳ
トランジスタ１１は導通状態となり、Ｎ型ＭＯＳトラン
ジスタ１２は遮断状態となり、出力信号Ｓｃは「Ｈ」レ
ベルとなる。逆に、信号Ｓａが「Ｌ」レベル、信号Ｓｂ
が「Ｈ」レベルのときは、Ｎ型ＭＯＳトランジスタ１１
は遮断状態となり、Ｎ型ＭＯＳトランジスタ１２は導通
状態となり、出力信号Ｓｃは「Ｌ」レベルとなる。
信号Ｓｂは「Ｌ」レベルであり、このとき、Ｎ型ＭＯＳ
トランジスタ１１は導通状態となり、Ｎ型ＭＯＳトラン
ジスタ１２は遮断状態となり、出力信号Ｓｃは「Ｈ」レ
ベルとなる。逆に、信号Ｓａが「Ｌ」レベル、信号Ｓｂ
が「Ｈ」レベルのときは、Ｎ型ＭＯＳトランジスタ１１
は遮断状態となり、Ｎ型ＭＯＳトランジスタ１２は導通
状態となり、出力信号Ｓｃは「Ｌ」レベルとなる。
【０００４】このように、直列接続されたＮ型ＭＯＳト
ランジスタ１１，１２の内、一方が導通状態であると
き、他方は遮断状態となり同時に導通しないので、いわ
ゆる貫通電流の無い低消費電力の出力バッファ回路を実
現している。
ランジスタ１１，１２の内、一方が導通状態であると
き、他方は遮断状態となり同時に導通しないので、いわ
ゆる貫通電流の無い低消費電力の出力バッファ回路を実
現している。
【０００５】
【発明が解決しようとする課題】しかし、上述した従来
の出力バッファ回路では、出力信号Ｓｃが「Ｌ」レベル
から「Ｈ」レベルに変化するとき、すなわち、Ｎ型ＭＯ
Ｓトランジスタ１１の入力信号Ｓａが「Ｌ」レベルから
「Ｈ」レベルに変化するとき、Ｎ型ＭＯＳトランジスタ
１１は遮断状態から導通状態に急速に推移できず、この
ため、出力信号Ｓｃの立上りが遅れて高速データ信号に
対応できないという問題点がある。これは、Ｎ型ＭＯＳ
トランジスタが導通状態になるためには、ゲート・ソー
ス間電圧ＶGSがトランジスタのしきい値電圧ＶTHよりも
高くなることが必要であり、ＶGSがＶTHに達するまでの
時間だけ立上りが遅れるためである。
の出力バッファ回路では、出力信号Ｓｃが「Ｌ」レベル
から「Ｈ」レベルに変化するとき、すなわち、Ｎ型ＭＯ
Ｓトランジスタ１１の入力信号Ｓａが「Ｌ」レベルから
「Ｈ」レベルに変化するとき、Ｎ型ＭＯＳトランジスタ
１１は遮断状態から導通状態に急速に推移できず、この
ため、出力信号Ｓｃの立上りが遅れて高速データ信号に
対応できないという問題点がある。これは、Ｎ型ＭＯＳ
トランジスタが導通状態になるためには、ゲート・ソー
ス間電圧ＶGSがトランジスタのしきい値電圧ＶTHよりも
高くなることが必要であり、ＶGSがＶTHに達するまでの
時間だけ立上りが遅れるためである。
【０００６】本発明の目的は、出力信号の立上り遅れを
なくして立上り時間を短縮できる出力バッファ回路を提
供することにある。
なくして立上り時間を短縮できる出力バッファ回路を提
供することにある。
【０００７】
【課題を解決するための手段】本発明の出力バッファ回
路は、第１のＭＯＳトランジスタのソースと第２のＭＯ
Ｓトランジスタのドレインとが接続され、前記第１のＭ
ＯＳトランジスタのドレインには第１の電源が接続さ
れ、前記第２のＭＯＳトランジスタのソースには前記第
１の電源の極性とは逆極性の第２の電源が接続され、前
記第１のＭＯＳトランジスタおよび前記第２のＭＯＳト
ランジスタの各ゲートには互いに逆論理の入力信号がそ
れぞれ供給され、前記第１のＭＯＳトランジスタのソー
スから出力信号が出力される出力バッファ回路におい
て、前記第１のＭＯＳトランジスタのソースと前記第２
の電源との間には所定の微少電流を流す定電流源が接続
されている。
路は、第１のＭＯＳトランジスタのソースと第２のＭＯ
Ｓトランジスタのドレインとが接続され、前記第１のＭ
ＯＳトランジスタのドレインには第１の電源が接続さ
れ、前記第２のＭＯＳトランジスタのソースには前記第
１の電源の極性とは逆極性の第２の電源が接続され、前
記第１のＭＯＳトランジスタおよび前記第２のＭＯＳト
ランジスタの各ゲートには互いに逆論理の入力信号がそ
れぞれ供給され、前記第１のＭＯＳトランジスタのソー
スから出力信号が出力される出力バッファ回路におい
て、前記第１のＭＯＳトランジスタのソースと前記第２
の電源との間には所定の微少電流を流す定電流源が接続
されている。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００９】図１は本発明の一実施例を示すブロック図
である。ここで、正電源端１４と負電源端１５との間に
Ｎ型ＭＯＳトランジスタ１１，１２が直列接続されてお
り、また、Ｎ型ＭＯＳトランジスタ１１のソースと負電
源端１５との間には定電流源１３が接続されている。す
なわち、Ｎ型ＭＯＳトランジスタ１１のドレインは正電
源端１４に接続され、Ｎ型ＭＯＳトランジスタ１２のソ
ースは負電源端１５に接続され、Ｎ型ＭＯＳトランジス
タ１１のソースとＮ型ＭＯＳトランジスタ１２のドレイ
ンとが接続され、ここに出力端１６が接続されている。
なお、正電源端１４には正電源Ｖｄｄが供給され、負電
源端１５には負電源Ｖｓｓが供給される。
である。ここで、正電源端１４と負電源端１５との間に
Ｎ型ＭＯＳトランジスタ１１，１２が直列接続されてお
り、また、Ｎ型ＭＯＳトランジスタ１１のソースと負電
源端１５との間には定電流源１３が接続されている。す
なわち、Ｎ型ＭＯＳトランジスタ１１のドレインは正電
源端１４に接続され、Ｎ型ＭＯＳトランジスタ１２のソ
ースは負電源端１５に接続され、Ｎ型ＭＯＳトランジス
タ１１のソースとＮ型ＭＯＳトランジスタ１２のドレイ
ンとが接続され、ここに出力端１６が接続されている。
なお、正電源端１４には正電源Ｖｄｄが供給され、負電
源端１５には負電源Ｖｓｓが供給される。
【００１０】また、Ｎ型ＭＯＳトランジスタ１１および
Ｎ型ＭＯＳトランジスタ１２の各ゲートには、インバー
タ４を介して正論理の信号Ｓａおよび負論理の信号Ｓｂ
がそれぞれ供給され、出力端１６から出力信号Ｓｃが出
力される。
Ｎ型ＭＯＳトランジスタ１２の各ゲートには、インバー
タ４を介して正論理の信号Ｓａおよび負論理の信号Ｓｂ
がそれぞれ供給され、出力端１６から出力信号Ｓｃが出
力される。
【００１１】さて、信号Ｓａが「Ｈ」レベルであれば、
信号Ｓｂは「Ｌ」レベルである。このとき、Ｎ型ＭＯＳ
トランジスタ１１は導通状態となり、Ｎ型ＭＯＳトラン
ジスタ１２は遮断状態となり、出力信号Ｓｃは「Ｈ」レ
ベルとなる。逆に、信号Ｓａが「Ｌ」レベル、信号Ｓｂ
が「Ｈ」レベルのときは、Ｎ型ＭＯＳトランジスタ１１
は遮断状態となり、Ｎ型ＭＯＳトランジスタ１２は導通
状態となり、出力信号Ｓｃは「Ｌ」レベルとなる。
信号Ｓｂは「Ｌ」レベルである。このとき、Ｎ型ＭＯＳ
トランジスタ１１は導通状態となり、Ｎ型ＭＯＳトラン
ジスタ１２は遮断状態となり、出力信号Ｓｃは「Ｈ」レ
ベルとなる。逆に、信号Ｓａが「Ｌ」レベル、信号Ｓｂ
が「Ｈ」レベルのときは、Ｎ型ＭＯＳトランジスタ１１
は遮断状態となり、Ｎ型ＭＯＳトランジスタ１２は導通
状態となり、出力信号Ｓｃは「Ｌ」レベルとなる。
【００１２】いま、入力信号Ｓａが、図２（ａ）に示す
ように、時点ｔ０において「Ｌ」レベルから「Ｈ」レベ
ルへの変化を開始したとすれば、従来例では、トランジ
スタのしきい値電圧ＶTHに達する時点ｔ１まで、Ｎ型Ｍ
ＯＳトランジスタ１１は導通状態とならないので、出力
信号Ｓｃは、図２（ｃ）に示すように、立上りが遅れ
る。
ように、時点ｔ０において「Ｌ」レベルから「Ｈ」レベ
ルへの変化を開始したとすれば、従来例では、トランジ
スタのしきい値電圧ＶTHに達する時点ｔ１まで、Ｎ型Ｍ
ＯＳトランジスタ１１は導通状態とならないので、出力
信号Ｓｃは、図２（ｃ）に示すように、立上りが遅れ
る。
【００１３】ところで、Ｎ型ＭＯＳトランジスタ１１の
ソースと負電源端Ｖｓｓとの間に定電流源１３を接続
し、Ｎ型ＭＯＳトランジスタ１１が遮断状態のときに定
電流源１３を介して所定の微少電流が流れるようにして
おけば、Ｎ型ＭＯＳトランジスタ１１はトランジスタの
しきい値電圧ＶTHに関係なく、遮断状態から導通状態に
急速に推移でき、図２（ｂ）に示すように、出力信号Ｓ
ｃは遅れることなく立上る。例えば、トランジスタのチ
ャンネル幅（Ｗ）が２００μｍとした場合のシミュレー
ション結果によれば、遮断状態のＮ型ＭＯＳトランジス
タ１１に５０μＡの微少電流を流しておくことにより、
従来例では立上り時間が２５ｎｓ以上であったものが、
１．９ｎｓに大幅に短縮できる。
ソースと負電源端Ｖｓｓとの間に定電流源１３を接続
し、Ｎ型ＭＯＳトランジスタ１１が遮断状態のときに定
電流源１３を介して所定の微少電流が流れるようにして
おけば、Ｎ型ＭＯＳトランジスタ１１はトランジスタの
しきい値電圧ＶTHに関係なく、遮断状態から導通状態に
急速に推移でき、図２（ｂ）に示すように、出力信号Ｓ
ｃは遅れることなく立上る。例えば、トランジスタのチ
ャンネル幅（Ｗ）が２００μｍとした場合のシミュレー
ション結果によれば、遮断状態のＮ型ＭＯＳトランジス
タ１１に５０μＡの微少電流を流しておくことにより、
従来例では立上り時間が２５ｎｓ以上であったものが、
１．９ｎｓに大幅に短縮できる。
【００１４】また、遮断状態のＮ型ＭＯＳトランジスタ
１１に微少電流を流すことにより、電流を流さないとき
に比較してＮ型ＭＯＳトランジスタ１１のゲート・ソー
ス間電圧ＶGSが高くなるので、出力信号Ｓｃのレベルが
低下し、出力信号に対する出力リミット機能が生じる。
１１に微少電流を流すことにより、電流を流さないとき
に比較してＮ型ＭＯＳトランジスタ１１のゲート・ソー
ス間電圧ＶGSが高くなるので、出力信号Ｓｃのレベルが
低下し、出力信号に対する出力リミット機能が生じる。
【００１５】図３は本発明の他の実施例を示すブロック
図であり、図１に示した第１の実施例の定電流源１３に
代えて、Ｎ型ＭＯＳトランジスタ２１および電圧源２２
を設けている。
図であり、図１に示した第１の実施例の定電流源１３に
代えて、Ｎ型ＭＯＳトランジスタ２１および電圧源２２
を設けている。
【００１６】ここで、Ｎ型ＭＯＳトランジスタ２１は、
Ｎ型ＭＯＳトランジスタ１２に並列に接続されており、
Ｎ型ＭＯＳトランジスタ２１のゲートには、電圧源２２
から一定の電圧か供出されている。この電圧源２２の電
圧を調整することにより、遮断状態のＮ型ＭＯＳトラン
ジスタ１１に所定の微少電流が流れるように設定する。
このようにしても、第１の実施例と同様な効果が得られ
る。
Ｎ型ＭＯＳトランジスタ１２に並列に接続されており、
Ｎ型ＭＯＳトランジスタ２１のゲートには、電圧源２２
から一定の電圧か供出されている。この電圧源２２の電
圧を調整することにより、遮断状態のＮ型ＭＯＳトラン
ジスタ１１に所定の微少電流が流れるように設定する。
このようにしても、第１の実施例と同様な効果が得られ
る。
【００１７】なお、本実施例では、Ｎ型ＭＯＳトランジ
スタを使用した場合について説明したが、Ｐ型ＭＯＳト
ランジスタを使用しても同様な効果が得られるとは明ら
かである。
スタを使用した場合について説明したが、Ｐ型ＭＯＳト
ランジスタを使用しても同様な効果が得られるとは明ら
かである。
【００１８】
【発明の効果】以上説明したように本発明によれば、遮
断状態のＭＯＳトランジスタに微少電流を流す定電流源
を設けることにより、出力信号の立上り遅れをなくして
立上り時間を短縮でき、高速データ信号に対応できる出
力バッファ回路を実現できる。また同時に、出力信号の
振幅制限機能も付加することができる。
断状態のＭＯＳトランジスタに微少電流を流す定電流源
を設けることにより、出力信号の立上り遅れをなくして
立上り時間を短縮でき、高速データ信号に対応できる出
力バッファ回路を実現できる。また同時に、出力信号の
振幅制限機能も付加することができる。
【図１】本発明の一実施例を示す回路図である。
【図２】図１に示した入力信号Ｓａおよび出力信号Ｓｃ
の波形図である。
の波形図である。
【図３】本発明の他の実施例を示す回路図である。
【図４】従来の出力バッファ回路を示す回路図である。
１１，１２，２１ Ｎ型ＭＯＳトランジスタ １３ 定電流源 １４ 正電源端 １５ 負電源端 １６ 出力端 ２２ 電圧源 Ｓａ，Ｓｂ 入力信号 Ｓｃ 出力信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0175
Claims (2)
- 【請求項１】 第１のＭＯＳトランジスタのソースと第
２のＭＯＳトランジスタのドレインとが接続され、前記
第１のＭＯＳトランジスタのドレインには第１の電源が
接続され、前記第２のＭＯＳトランジスタのソースには
前記第１の電源の極性とは逆極性の第２の電源が接続さ
れ、前記第１のＭＯＳトランジスタおよび前記第２のＭ
ＯＳトランジスタの各ゲートには互いに逆論理の入力信
号がそれぞれ供給され、前記第１のＭＯＳトランジスタ
のソースから出力信号が出力される出力バッファ回路に
おいて、前記第１のＭＯＳトランジスタのソースと前記
第２の電源との間には所定の微少電流を流す定電流源が
接続されていることを特徴とする出力バッファ回路。 - 【請求項２】 前記定電流源は、ゲートに一定電圧が印
加された第３のＭＯＳトランジスタを有していることを
特徴とする請求項１記載の出力バッファ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6316725A JP2872058B2 (ja) | 1994-12-20 | 1994-12-20 | 出力バッファ回路 |
| CA002165596A CA2165596C (en) | 1994-12-20 | 1995-12-19 | Output buffer circuit for high-speed logic operation |
| US08/575,118 US5587667A (en) | 1994-12-20 | 1995-12-19 | Output buffer circuit for high-speed logic operation |
| EP95309321A EP0718976A3 (en) | 1994-12-20 | 1995-12-20 | Output buffer circuit for high speed logic operation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6316725A JP2872058B2 (ja) | 1994-12-20 | 1994-12-20 | 出力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08172348A true JPH08172348A (ja) | 1996-07-02 |
| JP2872058B2 JP2872058B2 (ja) | 1999-03-17 |
Family
ID=18080215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6316725A Expired - Lifetime JP2872058B2 (ja) | 1994-12-20 | 1994-12-20 | 出力バッファ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5587667A (ja) |
| EP (1) | EP0718976A3 (ja) |
| JP (1) | JP2872058B2 (ja) |
| CA (1) | CA2165596C (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009290592A (ja) * | 2008-05-29 | 2009-12-10 | Fujitsu Ltd | 駆動回路および光スイッチ |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10163842A (ja) * | 1996-11-25 | 1998-06-19 | Fujitsu Ltd | 半導体集積回路 |
| US6294959B1 (en) | 1999-11-12 | 2001-09-25 | Macmillan Bruce E. | Circuit that operates in a manner substantially complementary to an amplifying device included therein and apparatus incorporating same |
| US6831498B2 (en) * | 2002-12-09 | 2004-12-14 | Douglas G Marsh | High speed integrated circuit current switch |
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| US8207784B2 (en) * | 2008-02-12 | 2012-06-26 | Semi Solutions, Llc | Method and apparatus for MOSFET drain-source leakage reduction |
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| JPH0376419A (ja) * | 1989-08-10 | 1991-04-02 | Siemens Ag | 集積可能なトランジスタスイツチング段 |
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1994
- 1994-12-20 JP JP6316725A patent/JP2872058B2/ja not_active Expired - Lifetime
-
1995
- 1995-12-19 US US08/575,118 patent/US5587667A/en not_active Expired - Fee Related
- 1995-12-19 CA CA002165596A patent/CA2165596C/en not_active Expired - Fee Related
- 1995-12-20 EP EP95309321A patent/EP0718976A3/en not_active Withdrawn
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0718976A2 (en) | 1996-06-26 |
| CA2165596C (en) | 2000-02-22 |
| EP0718976A3 (en) | 1997-08-06 |
| JP2872058B2 (ja) | 1999-03-17 |
| CA2165596A1 (en) | 1996-06-21 |
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| Date | Code | Title | Description |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970506 |