JPH0376419A - 集積可能なトランジスタスイツチング段 - Google Patents
集積可能なトランジスタスイツチング段Info
- Publication number
- JPH0376419A JPH0376419A JP2210140A JP21014090A JPH0376419A JP H0376419 A JPH0376419 A JP H0376419A JP 2210140 A JP2210140 A JP 2210140A JP 21014090 A JP21014090 A JP 21014090A JP H0376419 A JPH0376419 A JP H0376419A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- field effect
- load current
- switching stage
- effect transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005669 field effect Effects 0.000 claims description 39
- 230000000295 complement effect Effects 0.000 claims description 6
- 238000006243 chemical reaction Methods 0.000 claims description 3
- 230000001105 regulatory effect Effects 0.000 abstract description 4
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 238000004513 sizing Methods 0.000 description 1
- 230000002459 sustained effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0021—Modifications of threshold
- H03K19/0027—Modifications of threshold in field effect transistor circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電界効果トランジスタを用いて信号レベルを
変換するための集積可能なトランジスタスイッチ段に関
する。
変換するための集積可能なトランジスタスイッチ段に関
する。
ドレイン・ソース間に一方の供給電位が接続された負荷
電流用電界効果トランジスタと、２個の互いに相補形に
形成されＣＭＯＳインバータ回路内に接続された制御用
電界効果トランジスタとから成る電流路によって構成さ
れ、負荷電流用電界効果トランジスタに対して相補形に
形成された制御用電界効果トランジスタのドレイン・ソ
ース間は電流路を他方の供給電位に接続するために用い
られ、制御用電界効果トランジスタのゲート電極はスイ
ッチング段入力端として共通に形成され、制御用電界効
果トランジスタのドレイン・ソース間の接続線はスイッ
チング段出力端を形成する信号レベル変換用の集積可能
なトランジスタスイッチング段は提案されている。
電流用電界効果トランジスタと、２個の互いに相補形に
形成されＣＭＯＳインバータ回路内に接続された制御用
電界効果トランジスタとから成る電流路によって構成さ
れ、負荷電流用電界効果トランジスタに対して相補形に
形成された制御用電界効果トランジスタのドレイン・ソ
ース間は電流路を他方の供給電位に接続するために用い
られ、制御用電界効果トランジスタのゲート電極はスイ
ッチング段入力端として共通に形成され、制御用電界効
果トランジスタのドレイン・ソース間の接続線はスイッ
チング段出力端を形成する信号レベル変換用の集積可能
なトランジスタスイッチング段は提案されている。
ディジタル技術においてトランジスタスイッチング段は
しばしば信号レベル変換器としても使用され、特に入力
信号レベルによって表わされる二値を同定しかつこの二
値を表わすために設けられた出力信号レベルを発生する
ために使われる。多くの場合、信号レベル変換器は同定
した二値を反転し、レベル変換の他にさらに論理的なＮ
ＯＴ回路機能を実行する。
しばしば信号レベル変換器としても使用され、特に入力
信号レベルによって表わされる二値を同定しかつこの二
値を表わすために設けられた出力信号レベルを発生する
ために使われる。多くの場合、信号レベル変換器は同定
した二値を反転し、レベル変換の他にさらに論理的なＮ
ＯＴ回路機能を実行する。
それぞれの入力信号レベルが出来る限り大きな信頼度で
もって正確に同定され得るために、信号レベル変換器の
スイッチング閾値は入力信号の論理的Ｏ値に所属する信
号レベルを表す電圧値と入力信号の論理的１僅に所属す
る信号レベルを表す電圧値との間の中間に正確に位置し
なければならない。
もって正確に同定され得るために、信号レベル変換器の
スイッチング閾値は入力信号の論理的Ｏ値に所属する信
号レベルを表す電圧値と入力信号の論理的１僅に所属す
る信号レベルを表す電圧値との間の中間に正確に位置し
なければならない。
その都度の入力信号に整合させるためにスイッチング閾
値を調整可能である信号レベル変換器を実現するために
、スイッチング出力端として使われる中間タップを備え
たＮＭＯＳ電界効果トランジスタとＰＭＯ３電界効果ト
ランジスタとの直列接続から構成されたスイッチング段
は公知である。
値を調整可能である信号レベル変換器を実現するために
、スイッチング出力端として使われる中間タップを備え
たＮＭＯＳ電界効果トランジスタとＰＭＯ３電界効果ト
ランジスタとの直列接続から構成されたスイッチング段
は公知である。
両電界効果トランジスタの一方はゲート電極がスイッチ
ング入力端として形成されて制御トランジスタと称され
、他方はそのゲート電極に事前設定可能な基準電圧が接
続されて負荷電位トランジスタと称される。
ング入力端として形成されて制御トランジスタと称され
、他方はそのゲート電極に事前設定可能な基準電圧が接
続されて負荷電位トランジスタと称される。
負荷電流トランジスタは基準電圧値に応じて変化するオ
ーム抵抗となる。従って、制御トランジスタを流れる電
流強度は調整された基準電圧に依存し、それゆえ、スイ
ッチング段の切換えを生ぜしめる入力信号電圧値はスイ
ッチング闇値と称され、調整された基準電圧値に応じて
正または負電圧値へ移動する。
ーム抵抗となる。従って、制御トランジスタを流れる電
流強度は調整された基準電圧に依存し、それゆえ、スイ
ッチング段の切換えを生ぜしめる入力信号電圧値はスイ
ッチング闇値と称され、調整された基準電圧値に応じて
正または負電圧値へ移動する。
しかしながら、制御トランジスタを流れる大電流は、そ
の際にドレイン・ソース電圧が変化するために、スイッ
チング段の伝達特性線の勾配が緩やかになる、即ちスイ
ッチング段出力端におけるレベル変化が跳躍的に生ぜず
緩慢に生じるという欠点をもたらす。
の際にドレイン・ソース電圧が変化するために、スイッ
チング段の伝達特性線の勾配が緩やかになる、即ちスイ
ッチング段出力端におけるレベル変化が跳躍的に生ぜず
緩慢に生じるという欠点をもたらす。
特に微少なＳ／Ｎ比つまり０値とＩＭとに所属する信号
レベル間の微少な電圧差を有する入力信号において大き
な問題を投げ掛けるこの事実は明らかに公知のスイッチ
ング段の難点である。
レベル間の微少な電圧差を有する入力信号において大き
な問題を投げ掛けるこの事実は明らかに公知のスイッチ
ング段の難点である。
そこで、本発明は、最適な伝達特性を維持すると共に、
スイッチング閾値を少なくとも事前設定された範囲内で
変更可能であるように、冒頭で述べた種類のトランジス
タスイッチング段を形成することを課題とする。
スイッチング閾値を少なくとも事前設定された範囲内で
変更可能であるように、冒頭で述べた種類のトランジス
タスイッチング段を形成することを課題とする。
〔課題を解決するための手段〕
このようなｉ！！題を解決するために〜本発明において
は、トランジスタスイッチング段のスイッチング閾値は
負荷電流用電界効果トランジスタのゲート端子に事前設
定可能な基準電圧を与えることによって調整可能である
ようにしたものである。
は、トランジスタスイッチング段のスイッチング閾値は
負荷電流用電界効果トランジスタのゲート端子に事前設
定可能な基準電圧を与えることによって調整可能である
ようにしたものである。
本発明によって構成されたスイッチング段は、両相補形
制御用電界効果トランジスタの“プッシュプル”駆動様
式を考慮すると、一方では理想的と見做すことができ、
他方では公知のスイッチング段において不所望な伝達特
性を背負い込むことを余儀なくされるが調整可能である
スイッチング閾値上に再制御用電界効果トランジスタの
寸法比の設定によって位置し得るような伝達特性を有す
るＣＭＯＳインバータを基本としている。
制御用電界効果トランジスタの“プッシュプル”駆動様
式を考慮すると、一方では理想的と見做すことができ、
他方では公知のスイッチング段において不所望な伝達特
性を背負い込むことを余儀なくされるが調整可能である
スイッチング閾値上に再制御用電界効果トランジスタの
寸法比の設定によって位置し得るような伝達特性を有す
るＣＭＯＳインバータを基本としている。
本発明により形成されたスイッチング段の付加的な利点
は、公知のスイッチング段に比べて損失パワーを少なく
し得るＣＭＯＳインバータによって生ぜしめられる。
は、公知のスイッチング段に比べて損失パワーを少なく
し得るＣＭＯＳインバータによって生ぜしめられる。
他の利点は、寸法設定に関して他のトランジスタを用い
ることによってスイッチング段の集積を行う際に付加的
な自由度がもたらされる点である。
ることによってスイッチング段の集積を行う際に付加的
な自由度がもたらされる点である。
本発明の他の構成は請求項２以下に記載さている。
それぞれ他の供給電位に接続される他の負荷電流用電界
効果トランジスタを用いることによって、ＣＭＯＳイン
バータのスイッチング閾値は両方向へ移動され得る。
効果トランジスタを用いることによって、ＣＭＯＳイン
バータのスイッチング閾値は両方向へ移動され得る。
このようなスイッチング段はトランジスタの寸法設定の
際に３つの自由度を提供する。１つは、理想的な伝達特
性におけるスイッチング閾値が予め調整される両制御用
電界効果トランジスタ間の寸法比である。１つは、スイ
ッチング閾値が基準電圧の範囲に関して対称化され得る
両負荷電流用電界効果トランジスタ間の寸法比である。
際に３つの自由度を提供する。１つは、理想的な伝達特
性におけるスイッチング閾値が予め調整される両制御用
電界効果トランジスタ間の寸法比である。１つは、スイ
ッチング閾値が基準電圧の範囲に関して対称化され得る
両負荷電流用電界効果トランジスタ間の寸法比である。
さらにもう１つは、基準電圧の変更によって達成可能な
作用の大きさを決定し得る負荷電流用電界効果トランジ
スタ・制御用電界効果トランジスタ間の寸法比である。
作用の大きさを決定し得る負荷電流用電界効果トランジ
スタ・制御用電界効果トランジスタ間の寸法比である。
〔実施例］
次に、本発明の実施例を図面に基づいて詳細に説明する
。
。
第４図には公知のスイッチング段の両極性変更のための
２つの回路が図示されている。スイッチング段の第１回
路例Ｎ（第４図ａ）においては、ＰＭＯ３電界効果トラ
ンジスタ、略称してＰ−ＭＯＳＦＥＴとして形成された
負荷電流トランジスタＱ１がＮＭＯＳ１ｆ界効果トラン
ジスタ、略称してＮ−ＭＯＳＦＥＴとして形成された制
御トランジスタＳ１に直列に接続されている０両トラン
ジスタＱ１、Ｓｌはそのドレイン電極りが相互に接続さ
れ、その接続点はスイッチング段出力端Ａとして使われ
る。
２つの回路が図示されている。スイッチング段の第１回
路例Ｎ（第４図ａ）においては、ＰＭＯ３電界効果トラ
ンジスタ、略称してＰ−ＭＯＳＦＥＴとして形成された
負荷電流トランジスタＱ１がＮＭＯＳ１ｆ界効果トラン
ジスタ、略称してＮ−ＭＯＳＦＥＴとして形成された制
御トランジスタＳ１に直列に接続されている０両トラン
ジスタＱ１、Ｓｌはそのドレイン電極りが相互に接続さ
れ、その接続点はスイッチング段出力端Ａとして使われ
る。
負荷電流トランジスタＱ１はそのソース電極Ｓに一方の
電位ＶＣＣ（例えば＋５ボルト）が接続され、制御トラ
ンジスタＳ１はそのソース電極Ｓに電位ｖＣＣに対して
負の他方の電位ＶＥＲ（例えばＯボルト）が接続される
。制御トランジスタＳ１のゲート電極Ｇはスイッチング
段入力端Ｅとして形成され、負荷電流トランジスタＱｌ
のゲート電極Ｇには基準電圧ＶＲＥＦが印加される。
電位ＶＣＣ（例えば＋５ボルト）が接続され、制御トラ
ンジスタＳ１はそのソース電極Ｓに電位ｖＣＣに対して
負の他方の電位ＶＥＲ（例えばＯボルト）が接続される
。制御トランジスタＳ１のゲート電極Ｇはスイッチング
段入力端Ｅとして形成され、負荷電流トランジスタＱｌ
のゲート電極Ｇには基準電圧ＶＲＥＦが印加される。
公知のスイッチング段の第２回路例Ｐ（第４図ｂ）は、
第１回路例Ｎとは、制御トランジスタＳ１がＰ−ＭＯＳ
ＦＥＴとして形成され、負荷電流トランジスタＱ１がＮ
−ＭＯＳＦＥＴとして形成され、一方の電位ＶＣＣ，他
方の電位ＶＥＨに接続されている点で異なっているだけ
である。
第１回路例Ｎとは、制御トランジスタＳ１がＰ−ＭＯＳ
ＦＥＴとして形成され、負荷電流トランジスタＱ１がＮ
−ＭＯＳＦＥＴとして形成され、一方の電位ＶＣＣ，他
方の電位ＶＥＨに接続されている点で異なっているだけ
である。
第５図には公知のスイッチング段の第１回路例Ｎおよび
第２回路例Ｐの伝達特性線図が示されている。この伝達
特性線図から、出力電圧ＵＡＯ値のそれぞれ２つの曲線
はそれぞれの入力電圧ＵＥに依存することがわかる。
第２回路例Ｐの伝達特性線図が示されている。この伝達
特性線図から、出力電圧ＵＡＯ値のそれぞれ２つの曲線
はそれぞれの入力電圧ＵＥに依存することがわかる。
第１回路例Ｎにおいては、スイッチング閾値は第１入力
端子値ＳＮＩと第２入力端子値ＳＮ２との間で移動させ
ることができる。負荷電流トランジスタＱ１のゲート・
ソース電圧が僅少である場合には、スイッチング閾値は
第１入力端子値ＳＮ１となる。所属の伝達特性線は比較
的急勾配となる。ソース・ゲート電圧が増大すると、ス
イッチング闇値は第２入力端子値ＳＮ２に移動する。そ
の際、所属の伝達特性線は傾斜が比較的緩やかになる。
端子値ＳＮＩと第２入力端子値ＳＮ２との間で移動させ
ることができる。負荷電流トランジスタＱ１のゲート・
ソース電圧が僅少である場合には、スイッチング閾値は
第１入力端子値ＳＮ１となる。所属の伝達特性線は比較
的急勾配となる。ソース・ゲート電圧が増大すると、ス
イッチング闇値は第２入力端子値ＳＮ２に移動する。そ
の際、所属の伝達特性線は傾斜が比較的緩やかになる。
類似の振る舞いは公知の第２回路例Ｐに対しても当ては
まる。つまり、負荷電流トランジスタＱ１のゲート・ソ
ース電圧が増大すると、スイッチング闇値は第１入力端
子値ＳＰＩから第２入力端子値ＳＰ２へ移動する。
まる。つまり、負荷電流トランジスタＱ１のゲート・ソ
ース電圧が増大すると、スイッチング闇値は第１入力端
子値ＳＰＩから第２入力端子値ＳＰ２へ移動する。
第１図には本発明により形成されたスイッチング段の回
路図が図示されており、このスイッチング段においては
制御トランジスタＳ１、Ｓ２から構成されたＣＭＯＳイ
ンバータが２個の負荷電流トランジスタＱ１、９２間に
直列に接続されている。ＣＭＯＳインバータはＮ−ＭＯ
ＳＦＥＴとして形成された制御トランジスタＳ１とＰ−
ＭＯＳＦＥＴとして形成された他の制御トランジスタＳ
２とから構成されており、再制御トランジスタＳ１、Ｓ
２はそれらのドレイン電極りおよびゲート電極Ｇが相互
に接続されている。ゲート電極はスイッチング段入力端
Ｅを形成し、ドレイン電極はスイッチング段出力端Ａを
形成する。
路図が図示されており、このスイッチング段においては
制御トランジスタＳ１、Ｓ２から構成されたＣＭＯＳイ
ンバータが２個の負荷電流トランジスタＱ１、９２間に
直列に接続されている。ＣＭＯＳインバータはＮ−ＭＯ
ＳＦＥＴとして形成された制御トランジスタＳ１とＰ−
ＭＯＳＦＥＴとして形成された他の制御トランジスタＳ
２とから構成されており、再制御トランジスタＳ１、Ｓ
２はそれらのドレイン電極りおよびゲート電極Ｇが相互
に接続されている。ゲート電極はスイッチング段入力端
Ｅを形成し、ドレイン電極はスイッチング段出力端Ａを
形成する。
他の制御トランジスタＳ２はそのシース電極ＳがＰ−Ｍ
ＯＳＦＥＴとして形成された負荷電流トランジスタＱ１
のドレイン・ソース間を介して一方の電位ＶＣＣ＜例え
ば＋５ボルト）に接続され、制御トランジスタＳ１はＮ
−ＭＯＳＦＥＴとして形成された他の負荷電流トランジ
スタＱ２を介して電位ｖＣＣに対して負の他方の電位Ｖ
ＥＲ（例えばＯボルト）に接続されている。負荷電流ト
ランジスタＱ１、Ｑ２のゲート電極は相互に接続され、
１＆準電位’１／ＲＥＦが与えられている。
ＯＳＦＥＴとして形成された負荷電流トランジスタＱ１
のドレイン・ソース間を介して一方の電位ＶＣＣ＜例え
ば＋５ボルト）に接続され、制御トランジスタＳ１はＮ
−ＭＯＳＦＥＴとして形成された他の負荷電流トランジ
スタＱ２を介して電位ｖＣＣに対して負の他方の電位Ｖ
ＥＲ（例えばＯボルト）に接続されている。負荷電流ト
ランジスタＱ１、Ｑ２のゲート電極は相互に接続され、
１＆準電位’１／ＲＥＦが与えられている。
両負荷電流トランジスタＱ１、Ｑ２は修正素子と見做す
ことができ、互いに逆位相で基準電圧ＶＲＥＦによって
調整可能な抵抗体として動作する。
ことができ、互いに逆位相で基準電圧ＶＲＥＦによって
調整可能な抵抗体として動作する。
例えば基準電圧ＶＲＥＦが正になればなる程、負荷電流
トランジスタＱ１の抵抗は大きくなり、他の負荷電流ト
ランジスタＱ２の抵抗は小さくなる。
トランジスタＱ１の抵抗は大きくなり、他の負荷電流ト
ランジスタＱ２の抵抗は小さくなる。
このことによって、スイッチング閾値は負方向へ、即ち
他方の電位ＶＥＲへ移動する。
他方の電位ＶＥＲへ移動する。
制御用電界効果トランジスタＳＬ、Ｓ２および負荷電流
用電界効果トランジスタＱ１、Ｑ２の適当な寸法設定に
よって、スイッチング閾値は種々の応用例に対して最適
な条件を提供するように調整され得る。トランジスタの
寸法設定がどのようにスイッチング段のスイッチング闇
値および伝達特性に影響するかを、第２図を参照して以
下に詳細に説明する。
用電界効果トランジスタＱ１、Ｑ２の適当な寸法設定に
よって、スイッチング閾値は種々の応用例に対して最適
な条件を提供するように調整され得る。トランジスタの
寸法設定がどのようにスイッチング段のスイッチング闇
値および伝達特性に影響するかを、第２図を参照して以
下に詳細に説明する。
第２図には種々異なった入力電圧値ＳＯ，Ｓ１１．３１
２、Ｓ２１、Ｓ２２上に位置するスイッチング闇値に対
する伝達特性線が図示されている。
２、Ｓ２１、Ｓ２２上に位置するスイッチング闇値に対
する伝達特性線が図示されている。
入力電圧値ＳＯに対する所謂標準のスイッチング＠［は
、本発明により形成されたスイッチング段においては再
制御トランジスタＳ１．３２間の寸法比によって調整さ
れる。標準スイッチング閾値に所属する伝達特性線は、
両負荷電流トランジスタが短絡接続されていると想定さ
れる場合には、最適な傾斜変化を有する。
、本発明により形成されたスイッチング段においては再
制御トランジスタＳ１．３２間の寸法比によって調整さ
れる。標準スイッチング閾値に所属する伝達特性線は、
両負荷電流トランジスタが短絡接続されていると想定さ
れる場合には、最適な傾斜変化を有する。
制御トランジスタと負荷電流トランジスタとの間の寸法
比は基準電圧ＶＲＥＦの変化によって可能であるスイッ
チング闇値の移動範囲を決定する、制御トランジスタＳ
１、Ｓ２に比べて大きく形成された（即ち、小さな内部
抵抗を゛備えた）負荷電流トランジスタＱ１、Ｑ２を用
いると、基準電圧ＶＲＥＦの変化はスイッチング闇値の
移動に僅かしか影響しないが、しかしながら伝達特性線
は急勾配を保持し続ける。このケースは第２図には入力
電圧値Ｓｌ１、Ｓ１２に所属する伝達特性線によって示
されている。
比は基準電圧ＶＲＥＦの変化によって可能であるスイッ
チング闇値の移動範囲を決定する、制御トランジスタＳ
１、Ｓ２に比べて大きく形成された（即ち、小さな内部
抵抗を゛備えた）負荷電流トランジスタＱ１、Ｑ２を用
いると、基準電圧ＶＲＥＦの変化はスイッチング闇値の
移動に僅かしか影響しないが、しかしながら伝達特性線
は急勾配を保持し続ける。このケースは第２図には入力
電圧値Ｓｌ１、Ｓ１２に所属する伝達特性線によって示
されている。
負荷電流トランジスタＱ１、Ｑ２が小形に形成されると
、基準電圧の変化はスイッチング闇値の移動に大きく影
響するが、しかしながら伝達特性線は傾斜が緩やかにな
る。このケースは入力電圧（［５２１、Ｓ２２に所属す
る伝達特性線によって示されている。
、基準電圧の変化はスイッチング闇値の移動に大きく影
響するが、しかしながら伝達特性線は傾斜が緩やかにな
る。このケースは入力電圧（［５２１、Ｓ２２に所属す
る伝達特性線によって示されている。
両負荷電流トランジスタＱ１、Ｑ２間の寸法比は基準電
圧ＶＲＥＦのために制限される電圧範囲の場合には対称
に変えることができ、それゆえ標準のスイッチング闇値
は基準電圧値が基準電圧の形成のために用いられる電圧
範囲の中心に位置する場合には正確に調整される。
圧ＶＲＥＦのために制限される電圧範囲の場合には対称
に変えることができ、それゆえ標準のスイッチング闇値
は基準電圧値が基準電圧の形成のために用いられる電圧
範囲の中心に位置する場合には正確に調整される。
第３図には、ＣＭＯＳインバータの制御トランジスタに
並列接続された負荷電流トランジスタを備えた本発明に
より形成されたスイッチング段の回路図が示されている
。
並列接続された負荷電流トランジスタを備えた本発明に
より形成されたスイッチング段の回路図が示されている
。
Ｎ−ＭＯＳＦＥＴとして形成された制御トランジスタＳ
１と、Ｐ−ＭＯＳＦＥＴとして形成された他の制御トラ
ンジスタＳ２とは、ＣＭＯＳインバータの形成のために
それらのドレイン電極りおよびゲート電極Ｇが相互に接
続されている。制御トランジスタＳ１のソース電極Ｓは
他方の電位■ＥＥ（例えばＯボルト）に接続され、他の
制？Ｂ トランジスタＳ２のソース電極は正電位ＶＣＣ
（例えば５ボルト）に接続されている。さらに、Ｐ−Ｍ
ＯＳ Ｆ ＥＴとして形成された負荷電流トランジスタ
Ｑ１とＮ−ＭＯＳＦＥＴとして形成された他の負荷電流
トランジスタＱ２とはそれらのドレイン電極りおよびゲ
ート電極Ｇが相互に接続されており、それらのソース電
極Ｓが電位ｖＣＣまたは電位ＶＥＲに接続されている。
１と、Ｐ−ＭＯＳＦＥＴとして形成された他の制御トラ
ンジスタＳ２とは、ＣＭＯＳインバータの形成のために
それらのドレイン電極りおよびゲート電極Ｇが相互に接
続されている。制御トランジスタＳ１のソース電極Ｓは
他方の電位■ＥＥ（例えばＯボルト）に接続され、他の
制？Ｂ トランジスタＳ２のソース電極は正電位ＶＣＣ
（例えば５ボルト）に接続されている。さらに、Ｐ−Ｍ
ＯＳ Ｆ ＥＴとして形成された負荷電流トランジスタ
Ｑ１とＮ−ＭＯＳＦＥＴとして形成された他の負荷電流
トランジスタＱ２とはそれらのドレイン電極りおよびゲ
ート電極Ｇが相互に接続されており、それらのソース電
極Ｓが電位ｖＣＣまたは電位ＶＥＲに接続されている。
制御トランジスタＳ１、Ｓ２のゲート電極Ｇはスイッチ
ング段入力＃ｉＥを形成し、負荷電流トランジスタＱ１
、Ｑ２のゲート電極Ｇには基準電圧ＶＲＥＦが導かれて
いる。制御トランジスタＳ１、Ｓ２と負荷電流トランジ
スタＱ１、Ｑｌとの間のドレイン電極りの接続によって
、スイッチング段出力端Ａが形成される。
ング段入力＃ｉＥを形成し、負荷電流トランジスタＱ１
、Ｑ２のゲート電極Ｇには基準電圧ＶＲＥＦが導かれて
いる。制御トランジスタＳ１、Ｓ２と負荷電流トランジ
スタＱ１、Ｑｌとの間のドレイン電極りの接続によって
、スイッチング段出力端Ａが形成される。
このスイッチング段においては、再負荷電流トランジス
タＱ１、Ｑｌは電流源と見做され得る。
タＱ１、Ｑｌは電流源と見做され得る。
再負荷電流トランジスタＱ１、Ｑｌを流れる電流が高ま
るように基準電圧ＶＲＥＦが調整される場合には、ＣＭ
ＯＳインバータは影響を受けず、標準スイッチング闇値
は再制御トランジスタＳ１．３２間の寸法比によって決
められる。所属の伝達特性線はＣＭＯＳインバータの伝
達特性線に応じて理想的と見做される。
るように基準電圧ＶＲＥＦが調整される場合には、ＣＭ
ＯＳインバータは影響を受けず、標準スイッチング闇値
は再制御トランジスタＳ１．３２間の寸法比によって決
められる。所属の伝達特性線はＣＭＯＳインバータの伝
達特性線に応じて理想的と見做される。
基準電圧ＶＲＥＦが正方向へ変化する場合には、他の負
荷電流トランジスタＱ２は負荷電流トランジスタＱｌよ
りも大きな電流を生じる。このことを補償するために、
他の制御トランジスタＳ２は制御トランジスタＳ１に比
べて同様に大きな電流を発信する。それによってスイッ
チング閾値は負の値へ移動する。
荷電流トランジスタＱ２は負荷電流トランジスタＱｌよ
りも大きな電流を生じる。このことを補償するために、
他の制御トランジスタＳ２は制御トランジスタＳ１に比
べて同様に大きな電流を発信する。それによってスイッ
チング閾値は負の値へ移動する。
基準電圧ＶＲＥＦが他方の電位ＶＥＨの値へ接近する場
合、スイッチング閾値は正方向へ移動する。伝達特性線
の形状は両スイッチング段においては変化せず、全ての
可能なスイッチング閾値に対して理想的に保持され続け
る。
合、スイッチング閾値は正方向へ移動する。伝達特性線
の形状は両スイッチング段においては変化せず、全ての
可能なスイッチング閾値に対して理想的に保持され続け
る。
負荷電流トランジスタと制御トランジスタとの間の寸法
比によって、スイッチング閾値の移動に対する基準電圧
ＶＲＥＦの影響が決められる。負荷電流トランジスタが
比較的小形に形成される場合には、スイッチング閾値は
基準電圧の変化によって微少範囲内でしか移動され得な
い、それに対して負荷電流トランジスタが比較的大形に
形成される場合には、スイッチング閾値は大きな範囲内
で移動可能となるが、この場合には再負荷電流トランジ
スタＱ１、Ｑｌを流れるかなり大きな持続電流のために
スイッチング段のかなり大きな損失パワーが発生するこ
とを考慮しなければならない。
比によって、スイッチング閾値の移動に対する基準電圧
ＶＲＥＦの影響が決められる。負荷電流トランジスタが
比較的小形に形成される場合には、スイッチング閾値は
基準電圧の変化によって微少範囲内でしか移動され得な
い、それに対して負荷電流トランジスタが比較的大形に
形成される場合には、スイッチング閾値は大きな範囲内
で移動可能となるが、この場合には再負荷電流トランジ
スタＱ１、Ｑｌを流れるかなり大きな持続電流のために
スイッチング段のかなり大きな損失パワーが発生するこ
とを考慮しなければならない。
第１図は本発明により直列接続として形成されたスイッ
チング段を示す回路図、第２ｒｆＡは第１図に示したス
イッチング段の伝達特性線図、第３図は本発明により並
列接続として形成されたスイッチング段を示す回路図、
第４図は極性変更を施された公知のスイッチング段を示
す回路図、第５図は極性変更を施された公知のスイッチ
ング段の伝達特性線図である。 Ｑ１、Ｑｌ・・・負荷電流用電界効果トランジスタＳ１
、Ｓ２・・・制御用電界効果トランジスタＥ・・・スイ
ッチング段入力端 Ａ・・・スイッチング段出力端 ＶＲＥＦ・・・基準電圧 （１判Ｅ！＋、士 ＦＩＧ ２ ＦＩＧ４ ＦＩＧ Ｓ
チング段を示す回路図、第２ｒｆＡは第１図に示したス
イッチング段の伝達特性線図、第３図は本発明により並
列接続として形成されたスイッチング段を示す回路図、
第４図は極性変更を施された公知のスイッチング段を示
す回路図、第５図は極性変更を施された公知のスイッチ
ング段の伝達特性線図である。 Ｑ１、Ｑｌ・・・負荷電流用電界効果トランジスタＳ１
、Ｓ２・・・制御用電界効果トランジスタＥ・・・スイ
ッチング段入力端 Ａ・・・スイッチング段出力端 ＶＲＥＦ・・・基準電圧 （１判Ｅ！＋、士 ＦＩＧ ２ ＦＩＧ４ ＦＩＧ Ｓ
Claims (1)
- 【特許請求の範囲】 １）ドレイン・ソース間に一方の供給電位が接続された
負荷電流用電界効果トランジスタ（Ｑ１）と、２個の互
いに相補形に形成されＣＭＯＳインバータ回路内に接続
された制御用電界効果トランジスタ（Ｓ１、Ｓ２）とか
ら成る電流路によって構成され、前記負荷電流用電界効
果トランジスタ（Ｑ１）に対して相補形に形成された制
御用電界効果トランジスタ（Ｓ１）のドレイン・ソース
間は前記電流路を他方の供給電位に接続するために用い
られ、前記制御用電界効果トランジスタ（Ｓ１、Ｓ２）
のゲート電極はスイッチング段入力端（Ｅ）として共通
に形成され、前記制御用電界効果トランジスタ（Ｓ１、
Ｓ２）のドレイン・ソース間の接続線はスイッチング段
出力端（Ａ）を形成する信号レベル変換用の集積可能な
トランジスタスイッチング段において、前記トランジス
タスイッチング段のスイッチング閾値は前記負荷電流用
電界効果トランジスタ（Ｑ１）のゲート端子に事前設定
可能な基準電圧（ＶＲＥＦ）を与えることによって調整
可能であることを特徴とする集積可能なトランジスタス
イッチング段。 ２）前記負荷電流用電界効果トランジスタ（Ｑ１）に対
して相補形に形成された他の負荷電流用電界効果トラン
ジスタ（Ｑ２）が設けられ、そのゲート電極（Ｇ）は前
記負荷電流用電界効果トランジスタ（Ｑ１）のゲート電
極に接続され、そのドレイン・ソース間は前記他方の供
給電位に接続されることを特徴とする請求項１記載のト
ランジスタスイッチング段。 ３）前記ＣＭＯＳインバータは前記負荷電流用電界効果
トランジスタ（Ｑ１、Ｑ２）のそれぞれ１つを介して前
記供給電位に接続されることを特徴とする請求項２記載
のトランジスタスイッチング段。 ４）前記負荷電流用電界効果トランジスタ（Ｑ１）のド
レイン・ソース間は前記他の制御用電界効果トランジス
タ（Ｓ２）のドレイン・ソース間に並列接続され、前記
制御用電界効果トランジスタ（Ｓ１）のドレイン・ソー
ス間は前記他の負荷電流用電界効果トランジスタ（Ｑ２
）のドレイン・ソース間に並列接続されることを特徴と
する請求項２記載のトランジスタスイッチング段。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3926521 | 1989-08-10 | ||
| DE3926521.8 | 1989-08-10 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0376419A true JPH0376419A (ja) | 1991-04-02 |
Family
ID=6386911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2210140A Pending JPH0376419A (ja) | 1989-08-10 | 1990-08-07 | 集積可能なトランジスタスイツチング段 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0412567A2 (ja) |
| JP (1) | JPH0376419A (ja) |
| IE (1) | IE902893A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0613878A (ja) * | 1992-06-26 | 1994-01-21 | Toshiba Corp | レベル変換回路 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992016999A1 (en) * | 1991-03-13 | 1992-10-01 | Vlsi Vision Limited | Apparatus for compensating manufacturing process variation |
| NL9100947A (nl) * | 1991-05-31 | 1992-12-16 | Sierra Semiconductor Bv | Inrichting voor superhogesnelheid-cmos-circuits. |
| FR2691307A1 (fr) * | 1992-05-18 | 1993-11-19 | Lausanne Ecole Polytechnique F | Circuit intermédiaire entre un circuit logique à basse tension et un étage de sortie à haute tension réalisés dans une technologie CMOS standard. |
| JP2872058B2 (ja) * | 1994-12-20 | 1999-03-17 | 宮城日本電気株式会社 | 出力バッファ回路 |
| US5953060A (en) * | 1995-10-31 | 1999-09-14 | Imec Vzw | Method for reducing fixed pattern noise in solid state imaging devices |
| US6169424B1 (en) * | 1998-11-03 | 2001-01-02 | Intel Corporation | Self-biasing sense amplifier |
| EP1071215A1 (en) * | 1999-07-19 | 2001-01-24 | STMicroelectronics S.r.l. | Input stage with dynamic hysteresis |
-
1990
- 1990-08-07 JP JP2210140A patent/JPH0376419A/ja active Pending
- 1990-08-09 IE IE289390A patent/IE902893A1/en unknown
- 1990-08-10 EP EP19900115416 patent/EP0412567A2/de not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0613878A (ja) * | 1992-06-26 | 1994-01-21 | Toshiba Corp | レベル変換回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| IE902893A1 (en) | 1991-02-27 |
| EP0412567A2 (de) | 1991-02-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4752703A (en) | Current source polarity switching circuit | |
| JP2993395B2 (ja) | レベルシフト回路 | |
| US5378932A (en) | Level shifting circuit | |
| US6879198B2 (en) | Differential input receiver with hysteresis | |
| JPH0376419A (ja) | 集積可能なトランジスタスイツチング段 | |
| KR960010390B1 (ko) | 스위칭 정전류원회로 | |
| EP0810732B1 (en) | Differential signal generating circuit having current spike suppressing circuit | |
| JPS63300623A (ja) | 半導体バツフア回路 | |
| US5406142A (en) | Level shifting low to high supply voltage interface circuit | |
| US5805005A (en) | Voltage level converter with independently adjustable rise and fall delays | |
| US5517152A (en) | Current source circuit and operating method thereof | |
| JP3262915B2 (ja) | 電位比較回路 | |
| US6278322B1 (en) | Transconductance amplifier and automatic gain control device using it | |
| JP2620265B2 (ja) | 電流スイッチ | |
| JP2988430B2 (ja) | レベル変換回路 | |
| JPH05249148A (ja) | 集積コンパレータ回路 | |
| US5162673A (en) | Bi-CMOS logic circuit | |
| JPH0430765B2 (ja) | ||
| US6239623B1 (en) | Direct coupling field effect transistor logic (DCFL) circuit | |
| JPH0735458Y2 (ja) | Ｄ／ａ変換回路 | |
| JPS60217709A (ja) | 演算増幅回路 | |
| JP2725329B2 (ja) | 電流電圧変換回路 | |
| JP2944337B2 (ja) | レベル変換回路 | |
| JPH0625063Y2 (ja) | 電流切換形論理回路 | |
| JP2000165214A (ja) | クロックドコンパレータ |