JPH0529910A - 論理回路 - Google Patents
論理回路Info
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- JPH0529910A JPH0529910A JP3153641A JP15364191A JPH0529910A JP H0529910 A JPH0529910 A JP H0529910A JP 3153641 A JP3153641 A JP 3153641A JP 15364191 A JP15364191 A JP 15364191A JP H0529910 A JPH0529910 A JP H0529910A
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- Japan
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- mos transistor
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Abstract
(57)【要約】 (修正有)
【目的】 論理回路の入力部における電源変動に起因す
る誤動作を防止する。 【構成】 入力信号Vi として、論理回路のしきい値電
圧VTHよりも高いレベルの信号が入力されると、Nチャ
ネル型MOSトランジスタ2が導通状態となり、節点A
の出力信号VA は“L”レベルとなる。この時に、低電
位側の電源電圧VGND が上昇すると、それに比例して論
理回路のしきい値電圧VTHも上昇し、入力信号Vi のレ
ベルを上回る状態になると、出力信号VA のレベルは
“L”レベルから“H”レベルに転移する。次いで、出
力信号VA のレベルが電源電圧VGND より高くなると、
Nチャネル型MOSトランジスタ3および4が導通状態
となり、並列接続されているNチャネル型MOSトラン
ジスタ2の出力インピーダンスが下がって、しきい値電
圧VTHも低下し、入力信号Vi のレベレを下回るように
なると、インバータ5に対しては、“L”レベルの論理
信号が入力される。
る誤動作を防止する。 【構成】 入力信号Vi として、論理回路のしきい値電
圧VTHよりも高いレベルの信号が入力されると、Nチャ
ネル型MOSトランジスタ2が導通状態となり、節点A
の出力信号VA は“L”レベルとなる。この時に、低電
位側の電源電圧VGND が上昇すると、それに比例して論
理回路のしきい値電圧VTHも上昇し、入力信号Vi のレ
ベルを上回る状態になると、出力信号VA のレベルは
“L”レベルから“H”レベルに転移する。次いで、出
力信号VA のレベルが電源電圧VGND より高くなると、
Nチャネル型MOSトランジスタ3および4が導通状態
となり、並列接続されているNチャネル型MOSトラン
ジスタ2の出力インピーダンスが下がって、しきい値電
圧VTHも低下し、入力信号Vi のレベレを下回るように
なると、インバータ5に対しては、“L”レベルの論理
信号が入力される。
Description
【0001】
【産業上の利用分野】本発明は論理回路に関し、特にC
MOS論理回路の入力バッファとして構成される論理回
路に関する。
MOS論理回路の入力バッファとして構成される論理回
路に関する。
【0002】
【従来の技術】従来の、この種の論理回路は、図3に示
されるように、入力端子57、出力端子58および電源
端子59に対応して、Pチャネル型MOSトランジスタ
11と、Nチャネル型MOSトランジスタ12と、イン
バータ13とを備えて構成されており、Pチャネル型M
OSトランジスタ11と、Nチャネル型MOSトランジ
スタ12のゲートは共通接続されて入力端子57に接続
されており、またPチャネル型MOSトランジスタ11
と、Nチャネル型MOSトランジスタ12のソースまた
はドレインは共通接続され、インバータ13を介して出
力端子58に接続されている。
されるように、入力端子57、出力端子58および電源
端子59に対応して、Pチャネル型MOSトランジスタ
11と、Nチャネル型MOSトランジスタ12と、イン
バータ13とを備えて構成されており、Pチャネル型M
OSトランジスタ11と、Nチャネル型MOSトランジ
スタ12のゲートは共通接続されて入力端子57に接続
されており、またPチャネル型MOSトランジスタ11
と、Nチャネル型MOSトランジスタ12のソースまた
はドレインは共通接続され、インバータ13を介して出
力端子58に接続されている。
【0003】図3に示される従来の論理回路における論
理しきい値電圧は、設計時におけるPチャネル型MOS
トランジスタ11およびNチャネル型MOSトランジス
タ12のトランジスタサイズの比率により決定されてお
り、電源電圧の変動に比例して変動する。
理しきい値電圧は、設計時におけるPチャネル型MOS
トランジスタ11およびNチャネル型MOSトランジス
タ12のトランジスタサイズの比率により決定されてお
り、電源電圧の変動に比例して変動する。
【0004】
【発明が解決しようとする課題】上述した従来の論理回
路においては、論理しきい値電圧が、設計時におけるP
チャネル型MOSトランジスタおよびNチャネル型MO
Sトランジスタのトランジスタサイズにより決定されて
おり、電源電圧の変動に比例して変動するために、当該
論理回路の論理しきい値電圧近傍の一定レベルの入力信
号が入力された状態において、電源電圧が雑音などによ
り変動した場合には、その電源電圧の変動に比例して論
理回路の論理しきい値電圧が変動し、入力信号に対して
誤動作が生起するという欠点がある。
路においては、論理しきい値電圧が、設計時におけるP
チャネル型MOSトランジスタおよびNチャネル型MO
Sトランジスタのトランジスタサイズにより決定されて
おり、電源電圧の変動に比例して変動するために、当該
論理回路の論理しきい値電圧近傍の一定レベルの入力信
号が入力された状態において、電源電圧が雑音などによ
り変動した場合には、その電源電圧の変動に比例して論
理回路の論理しきい値電圧が変動し、入力信号に対して
誤動作が生起するという欠点がある。
【0005】
【課題を解決するための手段】第1の発明の論理回路
は、ソースが高電位側の電源に接続され、ゲートが論理
信号の入力端子に接続されて、ドレインを前記入力端子
の論理信号入力に対応する出力点とする第1のPチャネ
ル型MOSトランジスタと、ドレインが前記第1のPチ
ャネル型MOSトランジスタのドレインに接続され、ゲ
ートが前記入力端子に接続されるとともに、ソースが低
電位側の電源に接続される第1のNチャネル型MOSト
ランジスタと、ドレインおよびゲートが前記第1のNチ
ャネル型MOSトランジスタのドレインに接続される第
2のNチャネル型MOSトランジスタと、ドレインが前
記第2のNチャネル型MOSトランジスタのソースに接
続され、ゲートが前記入力端子に接続されるとともに、
ソースが前記第1のNチャネル型MOSトランジスタの
ソースに接続される第3のNチャネル型MOSトランジ
スタと、を備えて構成される。
は、ソースが高電位側の電源に接続され、ゲートが論理
信号の入力端子に接続されて、ドレインを前記入力端子
の論理信号入力に対応する出力点とする第1のPチャネ
ル型MOSトランジスタと、ドレインが前記第1のPチ
ャネル型MOSトランジスタのドレインに接続され、ゲ
ートが前記入力端子に接続されるとともに、ソースが低
電位側の電源に接続される第1のNチャネル型MOSト
ランジスタと、ドレインおよびゲートが前記第1のNチ
ャネル型MOSトランジスタのドレインに接続される第
2のNチャネル型MOSトランジスタと、ドレインが前
記第2のNチャネル型MOSトランジスタのソースに接
続され、ゲートが前記入力端子に接続されるとともに、
ソースが前記第1のNチャネル型MOSトランジスタの
ソースに接続される第3のNチャネル型MOSトランジ
スタと、を備えて構成される。
【0006】また、第2の発明の論理回路は、ソースが
高電位側の電源に接続され、ゲートが論理信号の入力端
子に接続されて、ドレインを前記入力端子の論理信号入
力に対応する出力点とする第1のPチャネル型MOSト
ランジスタと、ドレインが前記第1のPチャネル型MO
Sトランジスタのソースに接続され、ゲートが前記入力
端子に接続されるとともに、ソースが低電位側の電源に
接続される第1のNチャネル型MOSトランジスタと、
ソースが前記第1のPチャネル型MOSトランジスタの
ソースに接続され、ゲートが前記入力端子に接続される
第2のPチャネル型MOSトランジスタと、ソースが前
記第2のPチャネル型MOSトランジスタのドレインに
接続され、ゲートおよびドレインが前記前記第1のドレ
インに接続される第3のPチャネル型MOSトランジス
タと、を備えて構成される。
高電位側の電源に接続され、ゲートが論理信号の入力端
子に接続されて、ドレインを前記入力端子の論理信号入
力に対応する出力点とする第1のPチャネル型MOSト
ランジスタと、ドレインが前記第1のPチャネル型MO
Sトランジスタのソースに接続され、ゲートが前記入力
端子に接続されるとともに、ソースが低電位側の電源に
接続される第1のNチャネル型MOSトランジスタと、
ソースが前記第1のPチャネル型MOSトランジスタの
ソースに接続され、ゲートが前記入力端子に接続される
第2のPチャネル型MOSトランジスタと、ソースが前
記第2のPチャネル型MOSトランジスタのドレインに
接続され、ゲートおよびドレインが前記前記第1のドレ
インに接続される第3のPチャネル型MOSトランジス
タと、を備えて構成される。
【0007】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【0008】図1は本発明の第1の実施例を示すブロッ
ク図である。図1に示されるように、本実施例は、入力
端子51、出力端子52および電源端子53に対応し
て、Pチャネル型MOSトランジスタ1と、Nチャネル
型MOSトランジスタ2〜4と、インバータ5とを備え
て構成される。また、図2に示されるのは、本実施例に
おける各信号の動作波形図である。
ク図である。図1に示されるように、本実施例は、入力
端子51、出力端子52および電源端子53に対応し
て、Pチャネル型MOSトランジスタ1と、Nチャネル
型MOSトランジスタ2〜4と、インバータ5とを備え
て構成される。また、図2に示されるのは、本実施例に
おける各信号の動作波形図である。
【0009】図1および図2において、Pチャネル型M
OSトランジスタ1のソースには、電源端子53より所
定の電源電圧が供給されており、Pチャネル型MOSト
ランジスタ1のドレインは、Nチャネル型MOSトラン
ジスタ2のドレインに接続され、これらのPチャネル型
MOSトランジスタ1およびNチャネル型MOSトラン
ジスタ2のゲートは、共通接続されて入力端子51に接
続されている。また、Nチャネル型MOSトランジスタ
2のソースは接地電位に接続されており、Pチャネル型
MOSトランジスタ1のドレインとNチャネル型MOS
トランジスタ2のドレインの接続点は、論理信号出力の
節点Aとして出力バッファとして機能するインバータ5
に接続されている。
OSトランジスタ1のソースには、電源端子53より所
定の電源電圧が供給されており、Pチャネル型MOSト
ランジスタ1のドレインは、Nチャネル型MOSトラン
ジスタ2のドレインに接続され、これらのPチャネル型
MOSトランジスタ1およびNチャネル型MOSトラン
ジスタ2のゲートは、共通接続されて入力端子51に接
続されている。また、Nチャネル型MOSトランジスタ
2のソースは接地電位に接続されており、Pチャネル型
MOSトランジスタ1のドレインとNチャネル型MOS
トランジスタ2のドレインの接続点は、論理信号出力の
節点Aとして出力バッファとして機能するインバータ5
に接続されている。
【0010】また、Nチャネル型MOSトランジスタ2
には、対応するソースとドレインとが共通接続されると
ともに、ドレインおよびゲートがNチャネル型MOSト
ランジスタ2のドレインに接続されるNチャネル型MO
Sトランジスタ3と、ソースがNチャネル型MOSトラ
ンジスタ2のドレインに接続され、ゲートが入力端子5
1に接続されるNチャネル型MOSトランジスタ4と、
を含むNチャネル型MOSトランジスタのペアが並列に
接続されている。
には、対応するソースとドレインとが共通接続されると
ともに、ドレインおよびゲートがNチャネル型MOSト
ランジスタ2のドレインに接続されるNチャネル型MO
Sトランジスタ3と、ソースがNチャネル型MOSトラ
ンジスタ2のドレインに接続され、ゲートが入力端子5
1に接続されるNチャネル型MOSトランジスタ4と、
を含むNチャネル型MOSトランジスタのペアが並列に
接続されている。
【0011】入力信号Vi として、入力端子51におけ
る論理回路の論理しきい値電圧VTHよりも高いレベル
(“H”レベル)の信号が入力される場合には、Nチャ
ネル型MOSトランジスタ2が導通状態となり、節点A
における出力信号VA は“L”レベルとなる。この時
に、図2に示されるように、時刻t1 において低電位側
の電源電圧VGND が上昇すると、それに比例して論理回
路の論理しきい値電圧VTHも上昇し、入力信号Vi の電
圧レベルを上回る状態になると、節点Aにおける出力信
号VA の電圧レベルは“L”レベルから“H”レベルに
転移する。
る論理回路の論理しきい値電圧VTHよりも高いレベル
(“H”レベル)の信号が入力される場合には、Nチャ
ネル型MOSトランジスタ2が導通状態となり、節点A
における出力信号VA は“L”レベルとなる。この時
に、図2に示されるように、時刻t1 において低電位側
の電源電圧VGND が上昇すると、それに比例して論理回
路の論理しきい値電圧VTHも上昇し、入力信号Vi の電
圧レベルを上回る状態になると、節点Aにおける出力信
号VA の電圧レベルは“L”レベルから“H”レベルに
転移する。
【0012】次いで、時刻t2 において、節点Aにおけ
る出力信号VA の電圧レベルが電源電圧VGND より電位
差ΔVだけ高くなると、Nチャネル型MOSトランジス
タ3および4が導通状態となり、並列接続されているN
チャネル型MOSトランジスタ2の出力インピーダンス
が下って、論理回路のしきい値電圧VTHも低下し、当該
しきい値電圧VTHが入力信号Vi の電圧レベレを下回る
ようになると、節点Aにおける出力信号VA の電圧レベ
ルは“H”レベルから“L”レベルに転移し、これによ
り、出力信号VA は、電源電圧VGND よりも電位差ΔV
だけ高い電圧レベルにて安定した論理信号として出力さ
れて、インバータ5に対しては、“L”レベルの論理信
号として入力される。従って、出力端子52からは
“H”レベルの安定した論理信号Vo が出力される。
る出力信号VA の電圧レベルが電源電圧VGND より電位
差ΔVだけ高くなると、Nチャネル型MOSトランジス
タ3および4が導通状態となり、並列接続されているN
チャネル型MOSトランジスタ2の出力インピーダンス
が下って、論理回路のしきい値電圧VTHも低下し、当該
しきい値電圧VTHが入力信号Vi の電圧レベレを下回る
ようになると、節点Aにおける出力信号VA の電圧レベ
ルは“H”レベルから“L”レベルに転移し、これによ
り、出力信号VA は、電源電圧VGND よりも電位差ΔV
だけ高い電圧レベルにて安定した論理信号として出力さ
れて、インバータ5に対しては、“L”レベルの論理信
号として入力される。従って、出力端子52からは
“H”レベルの安定した論理信号Vo が出力される。
【0013】上述のように、入力信号Vi として、論理
回路のしきい値電圧VTHよりも高レベルの信号が入力さ
れた状態において、低電位側の電源電圧VGND が上昇し
た場合には、節点Aにおける出力信号VA の電圧レベル
が電源電圧VGND に対して電位差ΔVだけ高くなると、
電源電圧VGND に比例して上昇する論理回路のしきい値
電圧VTHの上昇が抑制されるために、入力信号Vi に対
する誤動作が防止される。
回路のしきい値電圧VTHよりも高レベルの信号が入力さ
れた状態において、低電位側の電源電圧VGND が上昇し
た場合には、節点Aにおける出力信号VA の電圧レベル
が電源電圧VGND に対して電位差ΔVだけ高くなると、
電源電圧VGND に比例して上昇する論理回路のしきい値
電圧VTHの上昇が抑制されるために、入力信号Vi に対
する誤動作が防止される。
【0014】図3は本発明の第2の実施例を示すブロッ
ク図である。図3に示されるように、本実施例は、入力
端子54、出力端子55および電源端子56に対応し
て、Pチャネル型MOSトランジスタ6、8および9
と、Nチャネル型MOSトランジスタ7と、インバータ
10とを備えて構成される。
ク図である。図3に示されるように、本実施例は、入力
端子54、出力端子55および電源端子56に対応し
て、Pチャネル型MOSトランジスタ6、8および9
と、Nチャネル型MOSトランジスタ7と、インバータ
10とを備えて構成される。
【0015】図3において、Pチャネル型MOSトラン
ジスタ6のソースには、電源端子56より所定の電源電
圧が供給されており、Pチャネル型MOSトランジスタ
6のドレインは、Nチャネル型MOSトランジスタ7の
ドレインに接続され、これらのPチャネル型MOSトラ
ンジスタ6およびNチャネル型MOSトランジスタ7の
ゲートは、共通接続されて入力端子54に接続されてい
る。また、Nチャネル型MOSトランジスタ7のソース
は接地電位に接続されており、Pチャネル型MOSトラ
ンジスタ6のドレインとNチャネル型MOSトランジス
タ7のドレインの接続点は、論理信号出力の節点Aとし
て、出力バッファとして機能するインバータ10に接続
されている。
ジスタ6のソースには、電源端子56より所定の電源電
圧が供給されており、Pチャネル型MOSトランジスタ
6のドレインは、Nチャネル型MOSトランジスタ7の
ドレインに接続され、これらのPチャネル型MOSトラ
ンジスタ6およびNチャネル型MOSトランジスタ7の
ゲートは、共通接続されて入力端子54に接続されてい
る。また、Nチャネル型MOSトランジスタ7のソース
は接地電位に接続されており、Pチャネル型MOSトラ
ンジスタ6のドレインとNチャネル型MOSトランジス
タ7のドレインの接続点は、論理信号出力の節点Aとし
て、出力バッファとして機能するインバータ10に接続
されている。
【0016】また、Pチャネル型MOSトランジスタ6
には、対応するドレインとソースとが共通接続されると
ともに、ソースがPチャネル型MOSトランジスタ6の
ソースに接続され、ゲートが入力端子54に接続される
Pチャネル型MOSトランジスタ8と、ソースがPチャ
ネル型MOSトランジスタ8のドレインに接続され、ゲ
ートおよびドレインが共通接続されて、Pチャネル型M
OSトランジスタ6のドレインに接続されるPチャネル
型MOSトランジスタ9と、を含むNチャネル型MOS
トランジスタのペアが並列に接続されている。
には、対応するドレインとソースとが共通接続されると
ともに、ソースがPチャネル型MOSトランジスタ6の
ソースに接続され、ゲートが入力端子54に接続される
Pチャネル型MOSトランジスタ8と、ソースがPチャ
ネル型MOSトランジスタ8のドレインに接続され、ゲ
ートおよびドレインが共通接続されて、Pチャネル型M
OSトランジスタ6のドレインに接続されるPチャネル
型MOSトランジスタ9と、を含むNチャネル型MOS
トランジスタのペアが並列に接続されている。
【0017】この第2の実施例は、入力信号Vi とし
て、入力端子54における論理回路の論理しきい値電圧
VTHよりも低いレベル(“L”レベル)の信号が入力さ
れる場合において、電源端子56より供給される高電位
側の電源電圧Vccの低下に伴ない、これに比例して論理
回路の論理しきい値電圧VTHが低下することに起因する
誤動作を防止するための回路であり、高電位側の電源電
圧の変動による誤動作に対して、第1の実施例同様の防
止効果が得られる。
て、入力端子54における論理回路の論理しきい値電圧
VTHよりも低いレベル(“L”レベル)の信号が入力さ
れる場合において、電源端子56より供給される高電位
側の電源電圧Vccの低下に伴ない、これに比例して論理
回路の論理しきい値電圧VTHが低下することに起因する
誤動作を防止するための回路であり、高電位側の電源電
圧の変動による誤動作に対して、第1の実施例同様の防
止効果が得られる。
【0018】
【発明の効果】以上説明したように、本発明は、当該論
理回路のしきい値電圧より高いレベルの論理信号入力に
対応して、低電位側の電源電圧の上昇に伴ない上昇する
しきい値電圧の上昇を抑制し、また、当該論理回路のし
きい値電圧より低いレベルの論理信号入力に対応して、
高電位側の電源電圧の低下に伴ない低下するしきい値電
圧の低下を抑制することにより、入力論理信号に対応す
る誤動作を防止することができるという効果がある。
理回路のしきい値電圧より高いレベルの論理信号入力に
対応して、低電位側の電源電圧の上昇に伴ない上昇する
しきい値電圧の上昇を抑制し、また、当該論理回路のし
きい値電圧より低いレベルの論理信号入力に対応して、
高電位側の電源電圧の低下に伴ない低下するしきい値電
圧の低下を抑制することにより、入力論理信号に対応す
る誤動作を防止することができるという効果がある。
【図1】本発明の第1の実施例を示す回路図である。
【図2】第1の実施例における動作例を示す信号波形図
である。
である。
【図3】本発明の第2の実施例を示す回路図である。
【図4】従来例を示す回路図である。
1、6、8、9、11 Pチャネル型MOSトランジ
スタ 2〜4、7、12 Nチャネル型MOSトランジスタ 5、10、13 インバータ
スタ 2〜4、7、12 Nチャネル型MOSトランジスタ 5、10、13 インバータ
Claims (2)
- 【請求項1】 ソースが高電位側の電源に接続され、ゲ
ートが論理信号の入力端子に接続されて、ドレインを前
記入力端子の論理信号入力に対応する出力点とする第1
のPチャネル型MOSトランジスタと、 ドレインが前記第1のPチャネル型MOSトランジスタ
のドレインに接続され、ゲートが前記入力端子に接続さ
れるとともに、ソースが低電位側の電源に接続される第
1のNチャネル型MOSトランジスタと、 ドレインおよびゲートが前記第1のNチャネル型MOS
トランジスタのドレインに接続される第2のNチャネル
型MOSトランジスタと、 ドレインが前記第2のNチャネル型MOSトランジスタ
のソースに接続され、ゲートが前記入力端子に接続され
るとともに、ソースが前記第1のNチャネル型MOSト
ランジスタのソースに接続される第3のNチャネル型M
OSトランジスタと、 を備えることを特徴とする論理回路。 - 【請求項2】 ソースが高電位側の電源に接続され、ゲ
ートが論理信号の入力端子に接続されて、ドレインを前
記入力端子の論理信号入力に対応する出力点とする第1
のPチャネル型MOSトランジスタと、 ドレインが前記第1のPチャネル型MOSトランジスタ
のソースに接続され、ゲートが前記入力端子に接続され
るとともに、ソースが低電位側の電源に接続される第1
のNチャネル型MOSトランジスタと、 ソースが前記第1のPチャネル型MOSトランジスタの
ソースに接続され、ゲートが前記入力端子に接続される
第2のPチャネル型MOSトランジスタと、 ソースが前記第2のPチャネル型MOSトランジスタの
ドレインに接続され、ゲートおよびドレインが前記前記
第1のドレインに接続される第3のPチャネル型MOS
トランジスタと、 を備えることを特徴とする論理回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3153641A JP2758735B2 (ja) | 1991-06-26 | 1991-06-26 | 論理回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3153641A JP2758735B2 (ja) | 1991-06-26 | 1991-06-26 | 論理回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0529910A true JPH0529910A (ja) | 1993-02-05 |
JP2758735B2 JP2758735B2 (ja) | 1998-05-28 |
Family
ID=15566965
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3153641A Expired - Lifetime JP2758735B2 (ja) | 1991-06-26 | 1991-06-26 | 論理回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2758735B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5495187A (en) * | 1994-03-25 | 1996-02-27 | Philips Electronics North America Corporation | CMOS input with Vcc compensated dynamic threshold |
US5532617A (en) * | 1994-03-25 | 1996-07-02 | Philips Electronics North America Corporation | CMOS input with temperature and VCC compensated threshold |
US5589783A (en) * | 1994-07-29 | 1996-12-31 | Sgs-Thomson Microelectronics, Inc. | Variable input threshold adjustment |
-
1991
- 1991-06-26 JP JP3153641A patent/JP2758735B2/ja not_active Expired - Lifetime
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5495187A (en) * | 1994-03-25 | 1996-02-27 | Philips Electronics North America Corporation | CMOS input with Vcc compensated dynamic threshold |
US5532617A (en) * | 1994-03-25 | 1996-07-02 | Philips Electronics North America Corporation | CMOS input with temperature and VCC compensated threshold |
US5589783A (en) * | 1994-07-29 | 1996-12-31 | Sgs-Thomson Microelectronics, Inc. | Variable input threshold adjustment |
Also Published As
Publication number | Publication date |
---|---|
JP2758735B2 (ja) | 1998-05-28 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980210 |