JPH05198755A - 半導体論理回路 - Google Patents

Abstract

(57)【要約】 【構成】 半導体論理回路の入力段１０を構成するＣＭ
ＯＳゲート回路は、第１の電源電位Ｖｄｄから電流を供
給されて出力信号線１２を高電位に充電するｐチャネル
ＭＯＳトランジスタ１と、ＭＯＳトランジスタ１と出力
信号線１２の間のダイオード１３と、入力信号転位Ｖｉ
ｎに応答して第２の電源電位Ｖｓｓから電流を供給さ
れ、出力信号線１２の電位を放電するｎチャネルＭＯＳ
トランジスタ２と、ＭＯＳトランジスタ２と出力信号線
１２との間のダイオード１４を含む。この入力段１０へ
与えられる入力信号電位Ｖｉｎは論理振幅がＶｄｄ−Ｖ
ｆないしＶｆに設定される。ここでＶｆはダイオード１
３および１４の順方向電圧であり、また第２の電源電位
Ｖｓｓは接地電位ＧＮＤとする。定常状態においてもダ
イオード１３および１４に電流が流れ、出力信号線１２
の信号電位Ｖｏｕｔの論理振幅は安定にＶｄｄ−Ｖｆな
いしＶｆとなる。 【効果】 論理振幅が安定に縮小される半導体論理回路
が得られる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体論理回路に関
し、特にバイポーラトランジスタと相補型電界効果トラ
ンジスタとを備える半導体論理回路に関する。より特定
的には、この発明は出力信号の論理振幅を安定に縮小す
ることのできる半導体論理回路に関する。

【０００２】

【従来の技術】半導体論理回路を構成するにあたって、
従来は、相補型電界効果トランジスタ（以下、単にＣＭ
ＯＳトランジスタと称す）のみを用いて論理回路を構成
することが多い。ＣＭＯＳトランジスタにおいては動作
時以外には定常電流が流れず、バイポーラトランジスタ
を構成要素とする半導体論理回路と比べて消費電流が少
なくなるためである。加えて、バイポーラトランジスタ
に比べてＭＯＳトランジスタ（絶縁ゲート型電界効果ト
ランジスタ）はその面積が小さくてすむこともあり、半
導体論理回路は年々高集積化されてきている。

【０００３】しかしながら、高集積化に伴って、特定の
論理回路においては、それが駆動する必要がある負荷が
増大する。たとえばクロックドライバのように多数の論
理回路にクロック信号を供給する必要のある回路におい
ては、負荷が大きくなりすぎると出力波形がなまるた
め、結果として信号伝達時間が増大するという問題が発
生する。この大きな出力負荷を高速で駆動することによ
り信号伝達時間を低減するために、負荷（出力負荷）の
大きな論理回路の出力段には、電流駆動能力の高いバイ
ポーラトランジスタを設ける複合回路が近年になって用
いられるようになってきた。以下、このような複合回路
の構成について順に説明する。

【０００４】図１８は、従来の半導体論理回路の一例を
示す図であり、入力信号を反転するインバータゲートを
示す。図１８において、インバータゲートは、第１の電
源電位Ｖｄｄと第２の電源電位Ｖｓｓとの間に相補的に
接続されたｐチャネルＭＯＳトランジスタ１およびｎチ
ャネルＭＯＳトランジスタ２を含む。ＭＯＳトランジス
タ１および２のゲートは、入力信号線１１に接続され
る。ＭＯＳトランジスタ１および２のドレインは出力信
号線１２に接続される。この図１８に示すインバータゲ
ートはＣＭＯＳインバータ回路であり、バイポーラトラ
ンジスタを含んではいないものの、他の複合回路との比
較のために示される。次に動作について簡単に説明す
る。

【０００５】入力信号線１１上に与えられる入力電位Ｖ
ｉｎが低電位のとき（通常は、低い電源電位Ｖｓｓのレ
ベルであり、接地電位ＧＮＤのレベルにとられることが
多い）、ｐチャネルＭＯＳトランジスタ１が導通状態と
なり、ｎチャネルＭＯＳトランジスタ２が非導通状態と
なる。出力信号線１２がｐチャネルＭＯＳトランジスタ
１を介して第１の電源電位Ｖｄｄから充電され、出力信
号線１２の出力電位Ｖｏｕｔが上昇して高電位になる。
この出力電位Ｖｏｕｔの電位は通常、第１の電源電位Ｖ
ｄｄのレベルになる。

【０００６】入力電位Ｖｉｎが高電位の場合には、ｐチ
ャネルＭＯＳトランジスタが非導通状態、ｎチャネルＭ
ＯＳトランジスタ２が導通状態となり、出力信号線１２
は、導通状態のｎチャネルＭＯＳトランジスタを介して
第２の電源電位Ｖｓｓへと放電される。これにより、出
力電位Ｖｏｕｔが低下し、低電位（電位Ｖｓｓレベル）
となる。すなわち、出力電位Ｖｏｕｔは、入力電位Ｖｉ
ｎと論理を反転した電位となる。

【０００７】図１９はＢｉＮＭＯＳゲートと呼ばれる従
来の半導体論理回路の構成を示す図である。図１９にお
いて、ＢｉＮＭＯＳゲートは、第１の電源電位Ｖｄｄと
第２の電源電位Ｖｓｓとの間に相補的に接続されるｐチ
ャネルＭＯＳトランジスタ１およびｎチャネルＭＯＳト
ランジスタ２と、ｐチャネルＭＯＳトランジスタ１の一
方導通端子（ドレイン）と出力信号線１２との間に接続
される抵抗４と、そのコレクタが第１の電源電位Ｖｄｄ
に接続され、そのエミッタが出力信号線１２に接続さ
れ、そのベースがｐチャネルＭＯＳトランジスタ１の一
方導通端子（ドレイン）に接続されるｎｐｎバイポーラ
トランジスタ３を含む。このＢｉＮＭＯＳゲートは、出
力信号線１２の充電をバイポーラトランジスタ３により
行ない、出力信号線１２の放電をｎチャネルＭＯＳトラ
ンジスタ２で行なう。次に動作について説明する。

【０００８】入力信号線１１上の入力電位Ｖｉｎが低電
位の場合、ｐチャネルＭＯＳトランジスタ１が導通状
態、かつｎチャネルＭＯＳトランジスタ２が非導通状態
となる。ｎｐｎバイポーラトランジスタ３のベースへは
導通状態のｐチャネルＭＯＳトランジスタ１を介してベ
ース電流が供給される。このときまたｐチャネルＭＯＳ
トランジスタ１を介して抵抗４に電流が流れ、この抵抗
４による電位差がｎｐｎバイポーラトランジスタ３が導
通するために必要なベース−エミッタ間電圧（約０．８
Ｖ）を与える。この抵抗４における電位差によりバイポ
ーラトランジスタ３のベース−エミッタ間が順方向にバ
イアスされると、バイポーラトランジスタ３が導通状態
となる。ｎｐｎバイポーラトランジスタ３は、そのベー
ス電流の電流増幅率（通常１００程度）倍のエミッタ電
流を出力信号線１２へ供給する。これにより、図１８に
示すＣＭＯＳインバータゲートの構成に比べて高速で出
力電位Ｖｏｕｔが立上がる。

【０００９】出力電位Ｖｏｕｔの高電位は、最終的に、
ｐチャネルＭＯＳトランジスタ１および抵抗４を介して
電源電位Ｖｄｄのレベルにまで充電される。

【００１０】入力電位Ｖｉｎが高電位の場合には、ｐチ
ャネルＭＯＳトランジスタ１が非導通状態となり、バイ
ポーラトランジスタ３も非導通状態となり、一方ｎチャ
ネルＭＯＳトランジスタ２が導通状態となる。出力信号
線１２は、図１１に示すＣＭＯＳインバータゲートの場
合と同様、ｎチャネルＭＯＳトランジスタ２により第２
の電源電位Ｖｓｓレベルにまで放電される。

【００１１】図２０は、従来の半導体論理回路のさらに
他の構成を示す図である。図２０に示す半導体論理回路
は、図１９に示す構成に加えて、ｎｐｎバイポーラトラ
ンジスタ３のベースと第２の電源電位Ｖｓｓとの間に接
続されるｎチャネルＭＯＳトランジスタ５と、ｎチャネ
ルＭＯＳトランジスタ２と第２の電源電位Ｖｓｓとの間
に接続される抵抗６と、出力信号線１２と第２の電源電
位Ｖｓｓとの間に接続されるｎｐｎバイポーラトランジ
スタ７を含む。ｎチャネルＭＯＳトランジスタ５のゲー
トへは入力電位Ｖｉｎが与えられる。ｎｐｎバイポーラ
トランジスタ７は、そのコレクタが出力信号線１２に接
続され、そのエミッタが第２の電源電位Ｖｓｓに接続さ
れ、そのベースがＭＯＳトランジスタ２と抵抗６との接
続ノードに接続される。抵抗６は、ｎｐｎバイポーラト
ランジスタ７のベース−エミッタ間電圧を与えるために
設けられる。

【００１２】この図２０に示す半導体論理回路は、出力
信号線１２の充放電をｎｐｎバイポーラトランジスタ３
および７で行なうものであり、一般に、ＢｉＣＭＯＳゲ
ートと呼ばれる。次に動作について説明する。

【００１３】入力電位Ｖｉｎが低電位の場合には、ｐチ
ャネルＭＯＳトランジスタ１が導通状態、ｎチャネルＭ
ＯＳトランジスタ２および５が非導通状態となる。この
場合、図１９に示すＢｉＮＭＯＳゲートの場合と同様、
ｎｐｎバイポーラトランジスタ３のベースへＭＯＳトラ
ンジスタ１を介してベース電流が供給されるとともに、
抵抗４により、バイポーラトランジスタ３がベース−エ
ミッタ間を順方向にバイアスされ、導通状態となる。こ
れにより、出力信号線１２がバイポーラトランジスタ３
を介して高速で充電される。

【００１４】入力電位Ｖｉｎが高電位の場合、ｎチャネ
ルＭＯＳトランジスタ２および５が導通状態、ｐチャネ
ルＭＯＳトランジスタ１が非導通状態となる。この場
合、ｎｐｎバイポーラトランジスタ７のベースへは出力
信号線１２を介してベース電流が供給され、バイポーラ
トランジスタ７が抵抗６によりそのベース−エミッタ間
が順方向にバイアスされ、導通状態となる。これによ
り、出力信号線１２はバイポーラトランジスタ７のコレ
クタ電流により高速で放電される。したがってこの図２
０に示すＢｉＣＭＯＳゲートの場合、図１９に示すＢｉ
ＮＭＯＳゲートに比べて出力電位Ｖｏｕｔが高速で立下
がる。

【００１５】出力電位Ｖｏｕｔを立下げる場合、ｎｐｎ
バイポーラトランジスタ３を高速で非導通状態にする必
要がある。ｎｐｎバイポーラトランジスタ３による出力
信号線１２の充電を遮断するためである。このため、ｎ
チャネルＭＯＳトランジスタ５が設けられる。すなわ
ち、ｎチャネルＭＯＳトランジスタ５は、入力電位Ｖｉ
ｎが低電位から高電位に変化するときに導通状態とな
り、ｎｐｎバイポーラトランジスタ３のベース電荷を引
抜き、ｎｐｎバイポーラトランジスタ３を高速で非導通
状態とする。

【００１６】図２１は従来の半導体論理回路のさらに他
の構成を示す図である。図２１において、従来の半導体
論理回路は、第１の電源電位Ｖｄｄと第２の電源電位Ｖ
ｓｓとの間に相補的に接続されるｐチャネルＭＯＳトラ
ンジスタ１およびｎチャネルＭＯＳトランジスタ２と、
ｐチャネルＭＯＳトランジスタ１と出力信号線１２との
間に設けられる抵抗４と、出力信号線１２とｎチャネル
ＭＯＳトランジスタ２との間に接続される抵抗８と、第
１の電源電位Ｖｄｄと出力信号線１２との間に設けられ
るｎｐｎバイポーラトランジスタ３と、出力信号線１２
と第２の電源電位Ｖｓｓとの間に接続されるｐｎｐバイ
ポーラトランジスタ９を含む。

【００１７】ｐチャネルＭＯＳトランジスタ１およびｎ
チャネルＭＯＳトランジスタ２のゲートへは入力電位Ｖ
ｉｎが与えられる。ｎｐｎバイポーラトランジスタ３
は、そのコレクタが第１の電源電位Ｖｄｄに接続され、
そのエミッタが出力信号線１２に接続され、そのベース
がトランジスタ１と抵抗４の共通接続ノードに接続され
る。ｐｎｐバイポーラトランジスタ９は、そのエミッタ
が出力信号線１２に接続され、そのコレクタが第２の電
源電位Ｖｓｓに接続され、そのベースが抵抗８とトラン
ジスタ２の共通接続ノードに接続される。

【００１８】この図２１に示す半導体論理回路は、出力
信号線１２の充電をｎｐｎバイポーラトランジスタ３で
行ないかつ出力信号線１２の放電をｐｎｐバイポーラト
ランジスタ９で行なう形式を備え、一般にＣＢｉＣＭＯ
Ｓゲートと呼ばれる。次に動作について説明する。

【００１９】入力電位Ｖｉｎが高電位から低電位へ立下
がると、ｐチャネルＭＯＳトランジスタ１が導通状態、
ｎチャネルＭＯＳトランジスタ２が非導通状態となる。
これにより、ｎｐｎバイポーラトランジスタ３へｐチャ
ネルＭＯＳトランジスタ１を介してベース電流が供給さ
れ、出力信号線１２はこのｎｐｎバイポーラトランジス
タのエミッタ電流により高速で充電され、出力電位Ｖｏ
ｕｔが高速で立上がる。

【００２０】入力電位Ｖｉｎが低電位から高電位へ立上
がると、ｐチャネルＭＯＳトランジスタ１が非導通状
態、ｎチャネルＭＯＳトランジスタ２が導通状態とな
る。これによりｐｎｐバイポーラトランジスタ９へは、
抵抗８により、そのベース−エミッタ間が順方向にバイ
アスされるとともに、そのベース電流がｎチャネルＭＯ
Ｓトランジスタ２を介して高速で引抜かれる。これによ
り、ｐｎｐバイポーラトランジスタ９が高速で導通状態
となり、そのエミッタ電流により出力信号線１２の電位
Ｖｏｕｔを高速で立下げる。

【００２１】この図２１に示すＣＢｉＣＭＯＳゲートの
構成は、図２０に示すＢｉＣＭＯＳゲートの構成と比べ
て、ｎチャネルＭＯＳトランジスタ５が不要となり、構
成素子の削減が可能となる。

【００２２】

【発明が解決しようとする課題】上述のように出力信号
線１２を電流駆動力の大きなバイポーラトランジスタを
用いて充電または充放電を行なうことにより、大きな負
荷であっても高速で駆動することができる。しかしなが
ら、上述の図１９ないし図２１に示す複合回路（バイポ
ーラトランジスタとＭＯＳトランジスタとを備える回
路）の構成を用いて出力信号線を充電または放電しよう
とするとき次のような問題が生じる。

【００２３】バイポーラトランジスタにより出力信号線
１２を充電しようとするとき、第１の電源電位Ｖｄｄと
出力電位Ｖｏｕｔとの差が、このバイポーラトランジス
タ３の導通に必要とされるベース−エミッタ間電圧（Ｖ
ｂｅ：通常約０．８Ｖ）よりも小さくなるとバイポーラ
トランジスタは非導通状態となる。したがって、出力電
位Ｖｏｕｔが、Ｖｄｄ−Ｖｂｅよりも高くなると、出力
信号線充電用のバイポーラトランジスタ３は非導通状態
となり、出力信号線１２は抵抗（図１９ないし図２１に
おいて抵抗４）を介してｐチャネルＭＯＳトランジスタ
１により充電される。ｐチャネルＭＯＳトランジスタ１
の電流駆動能力はバイポーラトランジスタ３のそれに比
べて小さい。このため、出力電位Ｖｏｕｔの立上がりが
急激に遅くなる。

【００２４】特に、図２０および図２１に示す半導体論
理回路において、出力信号線１２の振幅のうち、上側Ｖ
ｂｅの領域（第１の電源電位ＶｄｄからＶｄｄ−Ｖｂｅ
までの領域）と下側Ｖｂｅ（第２の電源電位Ｖｓｓから
Ｖｓｓ＋Ｖｂｅまでの領域）においては、バイポーラト
ランジスタが導通しない。この状態を図２２に示す。

【００２５】図２２において横軸に時間を示し、縦軸に
電位を示す。図２２において、領域Ｉは、上側Ｖｂｅの
領域を示し、出力信号線１２を充電するためのバイポー
ラトランジスタが非導通状態となる領域を示す。領域Ｉ
Ｉは、下側Ｖｂｅの領域を示し、出力信号線１２の放電
するためのバイポーラトランジスタが非導通状態となる
領域を示す。この図１５に示すように、上側および下側
それぞれに範囲Ｖｂｅの、バイポーラトランジスタが非
導通状態となる領域が存在することは、電源電圧Ｖｄｄ
が小さくなるにつれて深刻な問題となる。

【００２６】ＭＯＳトランジスタは、その微細化に従っ
て、その耐圧が低下するため、ソース／ドレイン間に印
加される電圧を小さくする必要がある。このため、電源
電圧Ｖｄｄを小さくする必要が出てくる。この場合、バ
イポーラトランジスタのベース−エミッタ間電圧Ｖｂｅ
は、スケーリングされない一定値であるため、電源電圧
に対する上述の２・Ｖｂｅ（上側Ｖｂｅと下側Ｖｂｅの
和）の大きさが相対的に大きくなる。この領域ではバイ
ポーラトランジスタが非導通状態となるため、ＣＭＯＳ
ゲートに対するＢｉＣＭＯＳゲートまたはＣＢｉＣＭＯ
Ｓゲートの優位性（高速動作性能）が失われる。すなわ
ち、ＢｉＣＭＯＳ回路またはＣＢｉＣＭＯＳ回路は、低
電圧電源においては、速度性能が著しく劣化することが
大きな問題となる。

【００２７】このような低電源電圧下における速度性能
の劣化という問題に関し、以下に示す２種類の解決法が
提案されている。

【００２８】図２３には、Ｃ・Ｌ・チェン（Ｃ・Ｌ・Ｃ
ｈｅｎ）により、１９９０年ＩＳＳＣＣ（Ｉｎｔｅｒｎ
ａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕ
ｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ）学会において発表され
た回路構成を示す（テクニカルダイジェスト・オブ・１
９９０ＩＳＳＣＣ、第２３６頁ないし第２３７頁参
照）。

【００２９】この図２３に示す回路は、入力信号Ｖｉｎ
を受け、その論理振幅を制限して出力する入力段２０
と、入力段２０からの信号に対し所定の論理演算処理を
実行するＢｉＣＭＯＳドライバ２１と、ＢｉＣＭＯＳド
ライバ２１からの出力を受け、所定の論理処理を施して
出力電位Ｖｏｕｔを出力する出力段２２を含む。

【００３０】入力段２０は、入力電位Ｖｉｎをそのゲー
トに受ける、相補接続されたｐチャネルＭＯＳトランジ
スタ２２およびｎチャネルＭＯＳトランジスタ２３と、
ｐチャネルＭＯＳトランジスタ２２と第１の電源電位Ｖ
ｄｄとの間に接続されるダイオード２１と、ｎチャネル
ＭＯＳトランジスタ２３と第２の電源電位Ｖｓｓとの間
に接続されるダイオード２４を含む。ダイオード２１
は、第１の電源電位ＶｄｄとｐチャネルＭＯＳトランジ
スタ２２との間に順方向に接続される。ダイオード２４
は、ｎチャネルＭＯＳトランジスタ２３と、第２の電源
電位Ｖｓｓとの間に順方向に接続される。

【００３１】ｐチャネルＭＯＳトランジスタ２２の基板
は第１の電源電位Ｖｄｄに接続され、ｎチャネルＭＯＳ
トランジスタ２３の基板は第２の電源電位Ｖｓｓに接続
される。この入力段２０はＣＭＯＳインバータゲートで
あり、ノードＮ１へは、入力電位Ｖｉｎの論理反転信号
が出力される。ノードＮ１に現われる高電位ＶｈはＶｄ
ｄ−Ｖｆで与えられ、ノードＮ１の低電位Ｖｌは、Ｖｓ
ｓ＋Ｖｆで与えられる。ただし、Ｖｆはダイオード２１
および２４の順方向電圧であり、これは、ダイオード２
１および２４としてＰＮダイオードを使用する場合、バ
イポーラトランジスタのベース−エミッタ間電圧Ｖｂｅ
に等しい。

【００３２】中間段のドライバ２１は、その動作電源電
位は第１の電源電位ＶｄｄおよびＶｓｓで与えられ、入
力段２０のノードＮ１からの出力信号を処理し、出力段
２２のノードＮ２へ与える。ＢｉＣＭＯＳドライバ２１
は、バイポーラトランジスタとＣＭＯＳトランジスタと
を含んでおり、その入力信号の論理振幅はＶｄｄ−Ｖｆ
−Ｖｆ＝Ｖｄｄ−２・Ｖｆである。この場合、ＢｉＣＭ
ＯＳドライバ２１においては、その入力信号が高電位Ｖ
ｄｄ−Ｖｂｅ、低電位がＶｂｅ（第２の電源電位Ｖｓｓ
を接地電位ＧＮＤとする）で与えられるため、その出力
電位も高電位がＶｄｄ−Ｖｂｅ、低電位がＶｂｅとな
る。この場合、図２２に示す、領域ＩおよびＩＩが論理
振幅から省かれるため、ＢｉＣＭＯＳドライバ２１の出
力部に設けられているバイポーラトランジスタは論理振
幅全領域で導通状態となり、その出力が高速で充放電さ
れる。

【００３３】出力段２２は、入力段２０と同様の構成を
有しており、ダイオード３１、ｐチャネルＭＯＳトラン
ジスタ３２、ｎチャネルＭＯＳトランジスタ３３および
ダイオード３４を含む。この出力段２２の構成では、ダ
イオード３１および３４により、論理振幅が電源電圧Ｖ
ｄｄよりも２・Ｖｆだけ小さくされる。

【００３４】すなわちこの図２３に示す構成によれば、
ＢｉＣＭＯＳ回路の出力信号の論理振幅は、出力段２２
のＣＭＯＳ電源電圧レベルに整合がとられることにな
る。この図２３に示す回路構成においてはＢｉＣＭＯＳ
ドライバ２１の入力部および出力部にレベルシフト用回
路を設け、その論理振幅を低減して、バイポーラトラン
ジスタを常時駆動することにより、その高速動作を実現
している。

【００３５】しかしながら、この図２３に示すレベルシ
フトの回路構成においては、入力段２０および出力段２
２のＣＭＯＳゲートにおいて各ＭＯＳトランジスタのソ
ースにダイオードが接続されているため、バックゲート
効果が作用する。たとえばｐチャネルＭＯＳトランジス
タ２２および３２においては、そのソース電位はダイオ
ード２１および３１を介してそれぞれＶｄｄ−Ｖｆとな
り、一方その基板電位はＶｄｄとなる。したがって、ｐ
チャネルＭＯＳトランジスタ２２および３２の基板電位
はソースに対してＶｆだけ相対的にバイアスされたこと
になり、しきい値電圧が低下する。同様にｎチャネルＭ
ＯＳトランジスタ２４および３４においても、そのシス
テム電位と基板電位との差がダイオード２４および３４
の順方向電圧Ｖｆだけ異なり同様にしきい値電圧が上昇
する。このためＭＯＳトランジスタを流れる電流が減少
し、ノードＮ１およびＮ３の充放電に長時間を要するた
め、信号遅延時間が大幅に増大する。

【００３６】また、ＣＭＯＳゲート（出力段２２および
入力段２０）においては、定常状態においてはｐチャネ
ルＭＯＳトランジスタ（２２または３２）とｎチャネル
ＭＯＳトランジスタ（２３または３３）のいずれかが非
導通状態となるため、第１の電源電位Ｖｄｄから第２の
電源電位Ｖｓｓへ電流が流れる経路は存在しない。その
ため、ダイオード２１、２４またはダイオード３１およ
び３４では定常状態においては電流が流れなくなるた
め、その順方向電圧Ｖｆの電圧シフトを確実に与えるこ
とができなくなる。

【００３７】特に、出力段２２においては、定常状態に
おいては、ｐチャネルＭＯＳトランジスタ３２またはｎ
チャネルＭＯＳトランジスタ３３のゲート−ソース間電
圧は０Ｖとなり、ダイオード３１および３４へは電流は
流れない。このため、ダイオードの順方向電圧降下機能
を十分に生かすことができず、その論理振幅を安定して
Ｖｄｄ−２・Ｖｆとするのは困難である。

【００３８】図２４は図２３に示す回路構成と同時に提
案されたＢｉＣＭＯＳ回路の構成を示す図である。ただ
し、上述の文献においては、２入力ＮＡＮＤゲートの構
成が一例として示されているが、ここでは単純化のため
にインバータゲートの構成を示す。

【００３９】ＢｉＣＭＯＳゲートはさらに、その一方導
通端子（ドレイン）が出力信号線１２に接続され、その
ゲートが入力信号線１１に接続され、そのソースがｎｐ
ｎバイポーラトランジスタ４９のベースに接続されるｎ
チャネルＭＯＳトランジスタ４７と、その一方導通端子
（ドレイン）がｎチャネルＭＯＳトランジスタ４７の他
方導通端子（ソース）およびｎｐｎバイポーラトランジ
スタ４９のベースに接続され、その他方導通端子（ソー
ス）がノードＮ１１に接続され、そのゲートがｐチャネ
ルＭＯＳトランジスタ４１の一方導通端子（ドレイン）
に接続されるｎチャネルＭＯＳトランジスタ４８と、そ
のコレクタが出力信号線１２に接続され、そのエミッタ
が第２の電源電位Ｖｓｓに接続され、そのベースがｎチ
ャネルＭＯＳトランジスタ４７の他方導通端子（ソー
ス）に接続されるｎｐｎバイポーラトランジスタ４９
と、そのコレクタがノードＮ１０に接続され、そのエミ
ッタが出力信号線１２に接続され、そのベースがｐチャ
ネルＭＯＳトランジスタ４１の一方導通端子（ドレイ
ン）およびｎチャネルＭＯＳトランジスタ４８のゲート
に接続されるｎｐｎバイポーラトランジスタ４３と、そ
の一方導通端子がノードＮ１０に接続され、そのゲート
が入力信号線１１に接続され、その他方導通端子が出力
信号線１２に接続されるｐチャネルＭＯＳトランジスタ
４４を含む。

【００４０】次にこの図２４に示すＢｉＣＭＯＳゲート
の動作について説明する。入力電位Ｖｉｎが高電位の場
合、ｐチャネルＭＯＳトランジスタ４１，４４が非導通
状態、ｎチャネルＭＯＳトランジスタ４２および４７が
導通状態となる。バイポーラトランジスタ４３は、その
ベース電流がトランジスタ４２を介して引抜かれ、高速
でオフ状態となる。一方、バイポーラトランジスタ４９
は、ＭＯＳトランジスタ４７が導通状態となり、信号線
１２からベース電流を供給され、かつそのベース−エミ
ッタ間がダイオード４６によりバイアスされ、高速でオ
ン状態となり、出力信号線１２の出力電位Ｖｏｕｔを高
速で低下させる。

【００４１】入力電位Ｖｉｎが低電位の場合ＭＯＳトラ
ンジスタ４２および４７が非導通状態、ｐチャネルＭＯ
Ｓトランジスタ４１および４４が導通状態となる。これ
により、バイポーラトランジスタ４３のベースへベース
電流が供給され、バイポーラトランジスタ４３がオン状
態となり、信号線１２を高速で充電する。

【００４２】このときまたＭＯＳトランジスタ４８が導
通状態となり、バイポーラトランジスタ４９のベース電
荷を高速で引抜き、バイポーラトランジスタ４９は非導
通状態となる。これにより、出力信号線１２の出力電位
Ｖｏｕｔは高速で充電される。バイポーラトランジスタ
４３のベース電位は最大Ｖｄｄ−Ｖｆまでしか上昇しな
いので、そのエミッタフォロア動作のため、バイポーラ
トランジスタ４３のみでは出力信号線１２上の出力電位
ＶｏｕｔはＶｄｄ−Ｖｆ−Ｖｂｅ＝Ｖｄｄ−２・Ｖｆ＝
Ｖｄｄ−２・Ｖｂｅとなる。

【００４３】このため、ｐチャネルＭＯＳトランジスタ
４４が設けられ、出力信号線１２上の出力電位Ｖｏｕｔ
をノードＮ１０の電位Ｖｄｄ−Ｖｆ（＝Ｖｄｄ−Ｖｂ
ｅ）まで駆動する。

【００４４】この図２４に示す構成の場合、バイポーラ
トランジスタ４３は、出力信号線１２上の電位がＶｄｄ
−２・Ｖｂｅとなるとそれ以上は出力信号線１２の電位
を上昇させないため、この電位Ｖｄｄ−２・Ｖｂｅから
Ｖｄｄ−Ｖｂｅまで出力電位Ｖｏｕｔを駆動するために
ｐチャネルＭＯＳトランジスタ４４を用いている。した
がって、この場合、バイポーラトランジスタが動作しな
い領域が存在することになり、高速動作性が失われるこ
とになる。

【００４５】図２５は、図２２および図２３に示す文献
に同時に発表されたＣＢｉＣＭＯＳゲートの構成を示
す。この上述の文献においても２入力ゲート回路の構成
が示されているが、図２５においては簡単化のために、
インバータゲートの構成を示す。図２５において、ＣＢ
ｉＣＭＯＳゲート回路は、ノードＮ２１とノードＮ２２
との間に相補的に接続されるｐチャネルＭＯＳトランジ
スタ５１およびｎチャネルＭＯＳトランジスタ５２と、
ノードＮ２３とノードＮ２１との間に設けられるｐチャ
ネルＭＯＳトランジスタ５３と、第１の電源電位Ｖｄｄ
とノードＮ２３との間に設けられるダイオード５５と、
ノードＮ２２とノードＮ２４との間に設けられるｎチャ
ネルＭＯＳトランジスタ５４と、ノードＮ２４と第２の
電源電位Ｖｓｓとの間に設けられるダイオード５６を含
む。

【００４６】ｐチャネルＭＯＳトランジスタ５１および
ｎチャネルＭＯＳトランジスタ５２のゲートへは入力電
位Ｖｉｎが与えられる。ｐチャネルＭＯＳトランジスタ
５３およびｎチャネルＭＯＳトランジスタ５４はそのゲ
ートが出力信号線１２に接続される。ダイオード５５は
ノードＮ２３へ電位Ｖｄｄ−Ｖｆを与える。ダイオード
５６はノードＮ２４へ電位Ｖｓｓ＋Ｖｆ（＝Ｖｆ）を与
える。

【００４７】ＣＢｉＣＭＯＳゲート回路はさらに、その
エミッタが第１の電源電位Ｖｄｄに接続され、そのコレ
クタが出力信号線１２に接続され、そのベースがノード
Ｎ２１に接続されるｐｎｐバイポーラトランジスタ５７
と、そのコレクタが出力信号線１２に接続され、そのエ
ミッタが第１の電源電位Ｖｓｓに接続され、そのベース
がノードＮ２２に接続されるｎｐｎバイポーラトランジ
スタ５８を含む。次に動作について簡単に説明する。

【００４８】入力電位Ｖｉｎが低電位の場合、ｐチャネ
ルＭＯＳトランジスタ５１が導通状態となり、ｎチャネ
ルＭＯＳトランジスタ５２が非導通状態となる。これに
より、ｐｎｐバイポーラトランジスタ５２のベースから
ベース電荷が引抜かれ、出力信号線１２がｐｎｐバイポ
ーラトランジスタ５２を介して高速で充電され、出力電
位Ｖｏｕｔが上昇する。この上昇電位は、ｎチャネルＭ
ＯＳトランジスタ５４およびｐチャネルＭＯＳトランジ
スタ５３のゲートへ与えられ、ｐチャネルＭＯＳトラン
ジスタ５３が非導通状態、ｎチャネルＭＯＳトランジス
タ５４が導通状態となる。これにより、バイポーラトラ
ンジスタ５８はそのベース電荷がトランジスタ５４を介
して引抜かれ、高速でオフ状態と非導通状態となり、出
力信号線１２がバイポーラトランジスタ５７を介して充
電される。

【００４９】入力電位Ｖｉｎが高電位の場合、ｐチャネ
ルＭＯＳトランジスタ５１が非導通状態、ｎチャネルＭ
ＯＳトランジスタ５２が導通状態となる。これにより、
バイポーラトランジスタ５８のベースへベース電流が供
給され、バイポーラトランジスタ５８が導通となり、出
力信号線１２から高速で電荷を引抜き、出力電位Ｖｏｕ
ｔを低下させる。この出力信号線１２の電位Ｖｏｕｔの
低下に伴って、ｐチャネルＭＯＳトランジスタ５３が導
通状態となり、バイポーラトランジスタ５７へベース電
流が供給され、バイポーラトランジスタ５７は高速で非
導通状態となる。これにより、バイポーラトランジスタ
５８を介して出力信号線１２が高速で放電され、その出
力電位Ｖｏｕｔが低下する。

【００５０】この図２５に示すＣＢｉＣＭＯＳゲート回
路の構成においては、ｐｎｐバイポーラトランジスタ５
７のエミッタ電位はＶｂｅ＋ノードＮ２３の電位だけオ
フセットされており、またｎｐｎバイポーラトランジス
タ５８のエミッタ電位は、ＶｂｅとノードＮ２４の電位
の和だけオフセットされている。この図２５に示す回路
構成においては、バイポーラトランジスタ５７および５
８による電位Ｖｂｅの降下により、出力電位Ｖｏｕｔの
電位がノードＮ２３またはノードＮ２４の電位に設定さ
れる。

【００５１】しかしながら、この図２５に示すＣＢｉＣ
ＭＯＳゲート回路の構成の場合、出力用バイポーラトラ
ンジスタ５７および５８はエミッタ接地で使用されてい
る。バイポーラトランジスタのコレクタ−ベース間には
ベース−エミッタ間と異なり、電位クランプ能力はな
い。このため、定常状態（出力電位Ｖｏｕｔが安定した
状態）において出力電位Ｖｏｕｔが電源電位Ｖｄｄおよ
びＶｓｓからそれぞれベース−エミッタ間電圧Ｖｂｅだ
けオフセットされた値に設定されるとは限らない。

【００５２】また図２４および２５に示す回路構成にお
いては、図２３に示す回路構成と同様ＭＯＳトランジス
タのソースにダイオードが接続され、このダイオードが
電源電位ＶｄｄまたはＶｓｓに接続されているため、バ
ックゲート効果が作用し、ＭＯＳトランジスタを流れる
電流量が減少し、信号遅延時間が大幅に増大する。

【００５３】また、定常状態においては、ｐチャネルＭ
ＯＳトランジスタ５３またはｎチャネルＭＯＳトランジ
スタ５４のゲート−ソース間に印加される電圧は０Ｖと
なるため、ダイオード５５またはダイオード５６に電圧
が流れないため、その出力信号の論理振幅を安定してＶ
ｄｄ−２・Ｖｂｅに設定するのは困難である。

【００５４】図２６は、従来のＢｉＣＭＯＳゲート回路
の低電圧速度性能を改善するための回路構成を示す図で
ある。この図２６に示す回路構成は、１９９０年電子情
報通信学会春期全国大会予稿集第５−１８９頁において
平木等により示されている。この図２６に示すＢｉＣＭ
ＯＳゲート回路は、その一方導通端子（ソース）が第１
の電源電位Ｖｄｄに接続され、そのゲートが入力信号線
１１に接続され、その他方導通端子（ドレイン）がノー
ドＮ３１に接続されるｐチャネルＭＯＳトランジスタ
と、ノードＮ３１とノードＮ３３との間に順方向に接続
されるダイオード６３と、その一方導通端子（ドレイ
ン）がノードＮ３３に接続され、その他方導通端子（ソ
ース）が基準電位Ｖｒに接続され、そのゲートが入力信
号線１１に接続されるｎチャネルＭＯＳトランジスタ６
２と、ノードＮ３３と出力信号線１２との間に接続され
る抵抗６４と、そのコレクタが第１の電源電位Ｖｄｄに
接続され、そのエミッタが出力信号線１２に接続され、
そのベースがノードＮ３１に接続されるｎｐｎバイポー
ラトランジスタ６５を含む。ダイオード６３の順方向電
圧Ｖｆはバイポーラトランジスタ６５のベース−エミッ
タ間電圧Ｖｂｅよりも小さな値（０．５Ｖ程度）に設定
される。また、基準電圧Ｖｒは、入力信号電位Ｖｉｎの
論理振幅をＶｈとしたとき、Ｖｒ≒ＶｆかつＶｄｄ＝Ｖ
ｈ＋２・Ｖｒの関係を満足する値に設定される。

【００５５】図２６に示すＢｉＣＭＯＳゲート回路はさ
らに、その一方導通端子（ドレイン）が出力信号線１２
に接続され、そのゲートが入力信号線１１に接続され、
その他方導通端子（ソース）が抵抗６７を介して基準電
位Ｖｒに接続されるｎチャネルＭＯＳトランジスタ６６
と、そのコレクタが出力信号線１２に接続され、そのベ
ースがノードＮ３２に接続され、そのエミッタが第２の
電源電位Ｖｓｓに接続されるｎｐｎバイポーラトランジ
スタ６８を含む。ここで、第２の電源電位Ｖｓｓは通常
接地電位ＶＧＮＤに設定される。次に動作について簡単
に説明する。

【００５６】入力信号電位Ｖｉｎが高電位の場合、ｎチ
ャネルＭＯＳトランジスタ６２および６６が導通状態と
なり、バイポーラトランジスタ６５のベース電荷が引抜
かれ、バイポーラトランジスタ６５は非導通状態とな
る。一方、バイポーラトランジスタ６８はＭＯＳトラン
ジスタ６６を介して信号線１２からベース電流を供給さ
れ、導通状態となり、出力信号線１２の電位を高速で低
下させる。このバイポーラトランジスタ６８のベース電
位は基準電位Ｖｒによりバイアスがかけられている。こ
のため、最終的に出力信号線１２の電位はＶｓｓ＋Ｖｂ
ｅのレベルにまで低下する。

【００５７】入力信号電位Ｖｉｎが低電位の場合、ｐチ
ャネルＭＯＳトランジスタ６１が導通状態、ｎチャネル
ＭＯＳトランジスタ６２および６６が非導通状態とな
る。この場合、ｎｐｎバイポーラトランジスタ６５が導
通状態となり、バイポーラトランジスタ６８が非導通状
態となり、出力信号線１２はこのｎｐｎバイポーラトラ
ンジスタ６５を介して充電される。この出力信号線１２
の充電電位は最終的にＶｄｄ−Ｖｂｅにまで到達する。

【００５８】この図２６に示す回路構成の場合、電源電
圧ＶｄｄおよびＶｓｓに加えて、ある一定の基準電位Ｖ
ｒをこの回路の外部から供給する必要がある。この場
合、ダイオード接続されたＭＯＳトランジスタを用いて
基準電位Ｖｒを供給することも可能であるが、回路構成
素子数が増大するという問題が生じる。

【００５９】また、ＢｉＣＭＯＳ論理回路は、ＣＭＯＳ
トランジスタ回路のみで構成される論理回路とともに使
用されるのが通常である。この場合、ＣＭＯＳトランジ
スタのみからなる論理回路はこのＢｉＣＭＯＳ論理回路
の次段に設けられる。しかしながら、この図２６に示す
回路構成においては次段に設けられるＣＭＯＳ論理回路
における論理振幅を縮小する方法は何ら考慮していな
い。すなわちこの先行技術においては、単に入力信号Ｖ
ｉｎおよび出力信号電位Ｖｏｕｔの論理振幅がともにＶ
ｃｃ（論理回路の動作電源電位）の場合に、このＢｉＣ
ＭＯＳゲート回路の第１の電源電位ＶｄｄをＶｃｃ＋２
・Ｖｆにまで上昇させ、基準電位Ｖｒをその場合ほぼダ
イオードの順方向電圧Ｖｆに設定することが述べられて
いるだけである。この場合基準電位Ｖｒに加えてさらに
このＢｉＣＭＯＳゲート回路の動作電源電位として別の
電源電位を用いる必要が生じてくる。

【００６０】それゆえ、この発明の目的は上述の従来の
半導体論理回路の有する欠点を除去し、低電源電圧駆動
時においても速度性能が低下することのない半導体論理
回路を提供することである。

【００６１】この発明の他の目的は、ＣＭＯＳトランジ
スタのみで構成される半導体論理回路における信号遅延
時間の増大を伴うことなく縮小した論理振幅で高速に動
作させることのできる半導体論理回路を提供することで
ある。

【００６２】この発明のさらに他の目的は、出力段にバ
イポーラトランジスタを含む複合論理回路が電源電位以
外の電位を必要とすることなく高速で動作することので
きる半導体論理回路を提供することである。

【００６３】この発明のさらに他の目的は論理振幅のす
べての領域を出力段に含まれるバイポーラトランジスタ
で駆動することができ、かつまたその出力論理振幅を一
定に確実に設定することのできる半導体論理回路を提供
することである。

【００６４】この発明のさらに他の目的は、ＣＭＯＳ、
ＢｉＮＭＯＳ、ＢｉＣＭＯＳおよびＣＢｉＣＭＯＳ構成
の論理回路のいずれに対してもその出力振幅を等しくす
ることのできる半導体論理回路を提供することである。

【００６５】

【課題を解決するための手段】この発明に係る半導体論
理回路は、出力ノードに対し、出力ノードを充電するた
めの第１のダイオードと、出力ノードを放電するための
ダイオードとを直列に接続し、このダイオードに定常状
態においても微小電流を流すことによりその入力信号お
よび出力信号の論理振幅をＶｄｄ−２・Ｖｆとするよう
にしたものである。

【００６６】すなわち、この請求項１に係る半導体論理
回路は、振幅制限された論理信号を入力し、該入力され
た論理信号に予め定められた論理演算処理を施して所定
のノードに出力する入力段を含む。

【００６７】この入力段は、第１の電源電位から電流を
供給され、上記入力信号に応答して上記所定のノードを
第１の電位に充電するための第１導電型の電界効果トラ
ンジスタと、上記第１導電型の電界効果トランジスタと
上記所定のノードとの間に接続される第１のダイオード
素子とを含む。この第１のダイオード素子は第１の順方
向電圧を有しており、所定のノードの第１の電位を第１
の電源電位よりもその第１の順方向電圧だけ低下させ
る。

【００６８】この入力段はさらに、第２の電源電位から
電流を供給され、上記入力信号に応答して上記所定のノ
ードを第２の電位へ放電するための第２導電型の電界効
果トランジスタと、上記所定のノードと上記第２導電型
の電界効果トランジスタとの間に接続される第２のダイ
オード素子を含む。この第２のダイオード素子は第２の
順方向電圧を有しており、上記第２の電位を第２の電源
電位よりも上記第２の順方向電圧だけ高い値に設定す
る。

【００６９】請求項２に係る半導体論理回路は、相補型
電界効果トランジスタにより構成される入力段と、バイ
ポーラトランジスタを含む出力段を含む。この入力段
は、第１の電源電位から電流を供給され、入力信号に応
答して第１のノードを第１の電位に充電するための第１
導電型の電界効果トランジスタと、この第１導電型の電
界効果トランジスタと第１のノードとの間に接続される
第１のダイオード素子と、第２の電源電位から電流を供
給され、上記入力信号に応答して上記第１のノードを第
２の電位に放電するための第２導電型の電界効果トラン
ジスタと、上記第１のノードと上記第２導電型の電界効
果トランジスタとの間に接続される第２のダイオード素
子を含む。

【００７０】第１および第２のダイオード素子は、それ
ぞれ、第１および第２の順方向電圧を有する。第１導電
型の電界効果トランジスタおよび第２導電型の電界効果
トランジスタへ与えられる入力信号は、定常状態におい
ても第１および第２の電界効果トランジスタに電流が流
れるようにその論理振幅が第１の電源電位と第２の電源
電位との差よりも小さくされている。

【００７１】出力段は、この入力段の出力信号により駆
動され、出力ノードを充放電する。この出力段は、上記
第１の電源電位と上記出力ノードとの間に設けられ、上
記第１の電界効果トランジスタの出力信号に応答してこ
の出力ノードを充電するバイポーラトランジスタを含
む。

【００７２】

【作用】請求項１の発明では、第１および第２の電界効
果トランジスタのソース−ゲート間電圧は従来回路のそ
れよりも高くなり、ドレイン電流をより多く供給するこ
とができ、高速動作が可能となる。このとき、また、第
１および第２の電界効果トランジスタは定常状態におい
ても微小電流を供給するため、第１および第２のダイオ
ード素子により、安定して出力信号の論理振幅が低減さ
れる。

【００７３】請求項２の発明では、入力段からは安定か
つ確実に論理振幅が低減された信号が出力されるため、
出力段のバイポーラトランジスタが信号振幅領域のすべ
てにわたって動作可能となり、出力信号の高速駆動が可
能となる。

【００７４】

【実施例】図１はこの発明の一実施例である半導体論理
回路の構成を示す図である。この図１に示す半導体論理
回路は、ＣＭＯＳインバータゲートを備える。この半導
体論理回路１０の入力信号線１１上へ与えられる入力信
号Ｖｉｎの振幅は制限される。この入力信号Ｖｉｎはた
とえばＥＣＬレベルの信号であり、この半導体論理回路
１０によりＣＭＯＳレベルへ変換される構成が用いられ
てもよい。

【００７５】また、図１に示すように入力信号ＶＩが振
幅制限回路１００により振幅制限されて入力信号Ｖｉｎ
が導出される構成が用いられてもよい。この振幅制限回
路１００の構成の一例としては、たとえばその論理振幅
低減が少し不安定になるという欠点が生じるものの図２
４および図２５に示す回路構成が用いられてもよい。他
のクリッパ回路が用いられてもよい。

【００７６】図１を参照して、半導体論理回路１０は、
入力信号線１１上に与えられた入力信号電位Ｖｉｎに応
答して出力信号線１２を高電位に充電するためのｐチャ
ネルＭＯＳトランジスタ１と、このｐチャネルＭＯＳト
ランジスタ１と出力信号線１２との間に順方向に設けら
れるダイオード１３と、入力信号線１１上の入力信号電
位Ｖｉｎに応答して出力信号線１２を放電するためのｎ
チャネルＭＯＳトランジスタ２と、出力信号線１２とｎ
チャネルＭＯＳトランジスタ２との間に順方向に接続さ
れるダイオード１４とを含む。

【００７７】ｐチャネルＭＯＳトランジスタ１は第１の
電源電位Ｖｄｄから電流を供給され、入力信号電位Ｖｉ
ｎが低電位のときに出力信号線１２を高電位へ充電す
る。ｎチャネルＭＯＳトランジスタ２は、第２の電源電
位Ｖｓｓ（通常接地電位ＧＮＤであり、以下の説明にお
いては単に０Ｖとして説明する）から電流を供給され、
入力信号電位Ｖｉｎが高電位のときに出力信号線１２を
放電する。

【００７８】入力信号電位Ｖｉｎはその高電位側がＶｄ
ｄ−Ｖｆ、低電位側がＶｆに振幅制限される。ここでＶ
ｆはダイオード１３および１４の順方向電圧である。順
方向電圧Ｖｆは、ダイオード３および４がｐｎダイオー
ドの場合、バイポーラトランジスタのベース−エミッタ
間電圧Ｖｂｅに等しく約０．８Ｖである。次に動作につ
いて説明する。

【００７９】入力信号電位Ｖｉｎが低電位から高電位に
なると、ｎチャネルＭＯＳトランジスタ２が従来のＣＭ
ＯＳゲートと同様にして導通する。出力信号線１２はこ
のｎチャネルＭＯＳトランジスタ２のドレイン電流によ
り放電されその電位が低下する。ここで、以下の説明に
おいては、ＭＯＳトランジスタのソース端子は電源電位
ＶｄｄまたはＶｓｓに接続されている導通端子として説
明する。

【００８０】ｐチャネルＭＯＳトランジスタ１のゲート
へは電位Ｖｄｄ−Ｖｆの入力信号電位Ｖｉｎが与えられ
ており、そのソースへは第１の電源電位Ｖｄｄが与えら
れている。したがって、このｐチャネルＭＯＳトランジ
スタ１のソース−ゲート間には電圧Ｖｆが印加される。
ＭＯＳトランジスタは周知のように、そのゲート−ソー
ス間に電圧（この電圧をＶｇｓとして示す）が印加され
るとドレイン電流が流れる。ＭＯＳトランジスタのしき
い値電圧（ＭＯＳトランジスタのチャネル領域に反転層
が形成される電圧）をＶｔｈとすると、｜Ｖｇｓ｜＞｜
Ｖｔｈ｜の場合には、（Ｖｇｓ−Ｖｔｈ）Ｖｄｓに比例
した線形領域（三極管領域）電流が流れる。

【００８１】０＜｜Ｖｇｓ｜＜｜Ｖｔｈ｜の場合にはサ
ブスレッショルド電流が流れる。ここで、ＶｄｓはＭＯ
Ｓトランジスタのソース−ドレイン間に印加される電圧
である。

【００８２】サブスレッショルド電流は線形領域（三極
管領域）電流に比べて小さい。電圧Ｖｇｓとしきい値電
圧Ｖｔｈの大小関係にかかわりなく、ｐチャネルＭＯＳ
トランジスタ１には電流が流れる。

【００８３】このｐチャネルＭＯＳトランジスタ１を流
れる電流は直列に接続されたダイオード１３および１４
を介してｎチャネルＭＯＳトランジスタ２へ流れ込む。
したがって、ダイオード１３および１４には常に電流が
流れるため、出力信号線１２にはｎチャネルＭＯＳトラ
ンジスタ２のドレイン電位よりもダイオード４の順方向
電圧Ｖｆだけ高い電位が安定に出力される。

【００８４】ｎチャネルＭＯＳトランジスタ２のドレイ
ン電位は最終的には、第２の電源電位Ｖｓｓすなわち接
地電位まで低下するため、出力信号線１２の最低電位は
安定して０．８Ｖ（＝Ｖｆ）となる。

【００８５】入力信号電位Ｖｉｎが高電位から低電位に
なる場合にはｐチャネルＭＯＳトランジスタが導通状態
となり、出力信号線１２はこのｐチャネルＭＯＳトラン
ジスタ１のドレイン電流により充電され、その電位が上
昇する。入力信号電位Ｖｉｎの低電位はＶｆである。ｎ
チャネルＭＯＳトランジスタ２のゲート−ソース間には
最低でもＶｆの電位が印加されるため、ｎチャネルＭＯ
Ｓトランジスタ２は非導通状態とならず電流を流す。こ
のため、２個の直列接続されたダイオード１３および１
４に電流が流れる。出力信号線１２の出力信号電位Ｖｏ
ｕｔはｐチャネルＭＯＳトランジスタ１のドレイン電位
からダイオード１３の順方向電圧Ｖｆだけ低下した値に
なる。したがって、出力信号電位Ｖｏｕｔは最終的に第
１の電源電位Ｖｄｄからダイオード１３の順方向電圧Ｖ
ｆ（約０．８Ｖ）低いところまでしか上昇しない。

【００８６】上述のようにこのダイオード１３および１
４に定常的に電流を流す構成とすることにより、図２に
示すように、出力信号電位Ｖｏｕｔの高電位がＶｄｄ−
Ｖｆ（Ｖｄｄ−０．８Ｖ）、また低電位がＶｆ（０．８
Ｖ）となる。

【００８７】ここで図２は図１に示す半導体論理回路１
０の入力信号電位Ｖｉｎと出力信号電位Ｖｏｕｔの関係
を示す図であり、その横軸は時間を示し、縦軸は電位を
示す。この図１に示す構成を用いれば、ｐチャネルＭＯ
Ｓトランジスタ１およびｎチャネルＭＯＳトランジスタ
２のソース−ドレイン間に印加される電圧は最大でＶｄ
ｄ−２・Ｖｆとなる。なぜならば、ＭＯＳトランジスタ
１および２のドレイン電位はそれぞれ出力信号電位Ｖｏ
ｕｔよりもダイオード１３および１４の順方向電圧Ｖｆ
だけシフトされているためである。したがって、１世代
先の微細化されたＭＯＳトランジスタを高信頼度で使用
することができる。またこのとき、ダイオードを用いず
に電源電圧自体をＶｄｄ−２・Ｖｆに低下させる構成と
比べて以下の利点が得られる。

【００８８】すなわち、電源電圧自体を低減する構成の
場合、入力信号電位Ｖｉｎの論理振幅はこの電源電圧Ｖ
ｄｄ−２・Ｖｆで与えられるため、ＭＯＳトランジスタ
のゲート−ソース間に印加される最大電圧はＶｄｄ−２
・Ｖｆで与えられる。一方、この図１に示す半導体論理
回路１０の構成においてはＭＯＳトランジスタ１および
２のゲート−ソース間に印加される最大電圧はＶｄｄ−
Ｖｆとなる。したがってこの本発明の構成に従えばＭＯ
Ｓトランジスタを流れるドレイン電流を大きくすること
ができ、出力信号線１２を高速で充放電することがで
き、より高速な動作が可能となる。

【００８９】図３はこの発明の他の実施例である半導体
論理回路の構成を示す図である。図３に示す構成は、Ｂ
ｉＮＭＯＳインバータゲート回路を与える。図３を参照
して、半導体論理回路は、その入力段に図１に示す半導
体論理回路（ＣＭＯＳインバータゲート回路）１０を備
え、その出力段にｎｐｎバイポーラトランジスタ１６を
含む。この出力段は、出力信号線１２と第２の電源電位
（接地電位）Ｖｓｓとの間に接続されるダイオード１５
およびｎチャネルＭＯＳトランジスタ１７を含む。

【００９０】バイポーラトランジスタ１６はそのコレク
タが第１の電源電位Ｖｄｄに接続され、そのエミッタが
出力信号線１２に接続され、そのベースがｎチャネルＭ
ＯＳトランジスタ１のドレインに接続される。ｎチャネ
ルＭＯＳトランジスタ１７は、そのゲートへ入力信号電
位Ｖｉｎが与えられ、そのソースが第２の電源電位Ｖｓ
ｓに接続される。ダイオード１５は出力信号線１２とｎ
チャネルＭＯＳトランジスタ１７との間に順方向に設け
られる。

【００９１】この図３に示す半導体論理回路はさらに、
バイポーラトランジスタ１６のエミッタおよびダイオー
ド１５のアノード（出力ノード）とダイオード１３およ
び１４の共通接続ノード（第１のノード）との間に設け
られる抵抗１８を含む。次に動作について説明する。

【００９２】入力段を構成する半導体論理回路１０の動
作は図１に示すものと同様であり、その説明は省略す
る。ダイオード１３および１４には定常的に電流が流れ
ており、バイポーラトランジスタ１６のベース−エミッ
タ間電圧Ｖｂｅを供給する。したがって、バイポーラト
ランジスタ１６にも定常的に電流が流れるため、出力信
号線１２の出力信号電位Ｖｏｕｔは最高でもＶｄｄ−Ｖ
ｆにまでしか上昇しない。ここでＶｆ＝Ｖｂｅである。

【００９３】出力信号線１２上の出力信号電位Ｖｏｕｔ
が低下する場合には、ｎチャネルＭＯＳトランジスタ１
７を介して出力信号線１２の放電が行なわれる。この場
合、バイポーラトランジスタ１６からダイオード１５へ
電流が流れるため、出力信号線１２の出力電位Ｖｏｕｔ
の最低電位はＶｆに設定される。

【００９４】抵抗１８は出力信号線１２の充電を行なう
場合、バイポーラトランジスタ１６のみならずｐチャネ
ルＭＯＳトランジスタ１を介して行ないかつ出力信号線
１２の放電時においてはｎチャネルＭＯトランジスタ２
および１７を介して行なうことにより、出力信号線１２
の充放電時間を短縮するために設けられている。この抵
抗１８は設けられていなくても基本動作に変わりはな
い。また、ダイオード１４およびｎチャネルＭＯＳトラ
ンジスタ２を削除しても所望の動作特性を備える半導体
論理回路が得られる。

【００９５】図４はこの発明のさらに他の実施例である
半導体論理回路の構成を示す図である。図４に示す半導
体論理回路は、ＢｉＣＭＯＳインバータゲート回路を与
える。図４を参照して、半導体論理回路はその入力段に
図１および図２に示す半導体論理回路（ＣＭＯＳインバ
ータゲート回路）１０の構成を備える。図４に示す半導
体論理回路はさらに、その出力段に、第１の電源電位Ｖ
ｄｄから電流を供給され、出力信号線１２を充電するた
めのｎｐｎバイポーラトランジスタ１６と、第１の電源
電位Ｖｓｓから電流を供給され、出力信号線１２を放電
するためのｎｐｎバイポーラトランジスタ７７を含む。
ｎｐｎバイポーラトランジスタ１６はそのコレクタが第
１の電源電位Ｖｄｄに接続され、そのエミッタが出力信
号線１２に接続され、そのベースがｐチャネルＭＯＳト
ランジスタ１のドレインに接続される。ｎｐｎバイポー
ラトランジスタ７７は、そのコレクタが出力信号線１２
に接続され、そのエミッタが第２の電源電位Ｖｓｓに接
続され、そのベースがｎチャネルＭＯＳトランジスタ７
３の一方導通端子（ソース）に接続される。ｎチャネル
ＭＯＳトランジスタ７３はその他方導通端子が出力信号
線１２に接続され、そのゲートが入力信号線１１に接続
される。

【００９６】この図４に示す半導体論理回路はさらに、
ｎチャネルＭＯＳトランジスタ７３と第２の電源電位Ｖ
ｓｓとの間に設けられるダイオード７５およびｎチャネ
ルＭＯＳトランジスタ７９を含む。ｎチャネルＭＯＳト
ランジスタ７９はそのゲートがｎｐｎバイポーラトラン
ジスタ１６のベースに接続され、その一方導通端子（ソ
ース）が第２の電源電位Ｖｓｓに接続され、その他方導
通端子（ドレイン）がダイオード７５のカソードに接続
される。ダイオード７５はそのアノードがＭＯＳトラン
ジスタ７３の一方導通端子およびｎｐｎバイポーラトラ
ンジスタ７７のベースに接続される。このダイオード７
５は出力信号線１２に現われる出力信号電位Ｖｏｕｔの
低電位をＶｂｅ（＝Ｖｆ）に設定するために設けられ
る。また抵抗１８が出力信号線１２の充放電を高速で行
なうために入力段を構成する半導体論理回路１０の出力
ノード（ダイオード１３および１４の共通接続ノード）
と出力信号線１２との間に設けられる。この抵抗１８は
特に設けられなくてもよい。次に動作について説明す
る。

【００９７】入力段を構成する半導体論理回路１０の動
作は先に図１および図３を参照して説明したものと同一
でありその説明を省略する。出力信号電位Ｖｏｕｔが高
電位になる場合には、バイポーラトランジスタ１６を介
して出力信号線１２が充電される。この場合、図３に示
す場合と同様、出力電位Ｖｏｕｔの最高電位はＶｄｄ−
Ｖｂｅとなる。出力信号電位Ｖｏｕｔが低電位に立下が
る場合について次に説明する。

【００９８】入力信号電位Ｖｉｎが高電位となると、ｎ
チャネルＭＯＳトランジスタ７３が導通する。ｎｐｎバ
イポーラトランジスタ７７のベースへは出力信号線１２
および抵抗１８を介してＭＯＳトランジスタ７３からベ
ース電流が供給される。ダイオード７５はｎｐｎバイポ
ーラトランジスタ７７のベース−エミッタ間電圧を与え
るために設けられている。ｎチャネルＭＯＳトランジス
タ７９は、出力信号電位Ｖｏｕｔが高電位のときそのオ
ン抵抗によりバイポーラトランジスタ７７のベース−エ
ミッタ間電圧をダイオード７５の与える順方向電圧Ｖｆ
よりも大きくすることで、ｎｐｎバイポーラトランジス
タ７７をより深いオン状態とし、より高速で出力信号電
位Ｖｏｕｔの立下げを行なうために設けられる。

【００９９】このｎチャネルＭＯＳトランジスタ７９の
ゲート電位は、入力部の半導体論理回路１０の出力信号
すなわちｐチャネルＭＯＳトランジスタ１の出力信号
（ドレイン電位）により与えられる。この場合において
も、ｎチャネルＭＯＳトランジスタ７９のゲート電位は
ダイオード１３により最低到達電位は２・Ｖｆとなり、
ｎチャネルＭＯＳトランジスタ７９は定常状態でもダイ
オード７５へ電流を供給する。

【０１００】したがってこの構成の場合、出力信号電位
Ｖｏｕｔの最低電位はダイオード７５のアノード電位に
より決定され、Ｖｆとなる。このとき、ダイオード７５
へは定常的に電流が流れているため、出力信号電位Ｖｏ
ｕｔの最低電位を安定かつ確実にＶｆに設定することが
できる。バイポーラトランジスタ７７はそのベース電位
がＶｆ（＝Ｖｂｅ）となり、定常状態でも微小電流を供
給する。

【０１０１】また、ｎチャネルＭＯＳトランジスタ７９
を設けることにより、ｎｐｎバイポーラトランジスタ７
７へベース電流をより多く供給することができ高速でバ
イポーラトランジスタ７７を介して出力信号線１２の放
電を行なうことができる。

【０１０２】図５は、この発明のさらに他の実施例であ
る半導体論理回路の構成を示す図である。図５に示す半
導体論理回路はＣＢｉＣＭＯＳインバータゲート回路を
与える。この回路構成自体は、１９９０年シンポジウム
・オン・ＶＬＳＩサーキッツ学会、テクニカル・ダイジ
ェスト・オブ・シンポジウム・オン・ＶＬＳＩサーキッ
ツの第９１頁ないし第９２頁において藤島等により開示
されている。

【０１０３】図５を参照して、半導体論理回路は、入力
段に図１に示す半導体論理回路と同様の構成のＣＭＯＳ
インバータゲート回路１０を備える。図５の半導体論理
回路はさらに、出力段に、出力信号線１２を入力段の半
導体論理回路１０の出力信号に応答して充電するための
ｎｐｎバイポーラトランジスタ１６と、この入力段の半
導体論理回路１０の出力信号に応答して出力信号線１２
を放電するためのｐｎｐバイポーラトランジスタ７８を
含む。ｎｐｎバイポーラトランジスタ１６は、そのコレ
クタが第１の電源電位Ｖｄｄに接続され、そのベースが
ｐチャネルＭＯＳトランジスタ１のドレインに接続さ
れ、そのエミッタが出力信号線１０に接続される。ｐｎ
ｐバイポーラトランジスタ７７は、そのエミッタが出力
信号線１２に接続され、そのベースがｎチャネルＭＯＳ
トランジスタ２のドレインに接続され、そのコレクタが
第２の電源電位Ｖｓｓに接続される。

【０１０４】入力段の半導体論理回路１０のノードＮ３
０と出力信号線１２との間には、出力信号線１２の充放
電を高速で行なうための抵抗１８が設けられる。この抵
抗１８は削除してノードＮ３０と出力信号線１２とを切
離しても所望の動作が得られる。

【０１０５】この図５に示す構成においては、藤島等
は、電源をＣＭＯＳトランジスタとバイポーラトランジ
スタとで共有する構成の場合、出力ノード（出力信号線
１２）をＶｄｄ−ＶｂｅからＶｄｄまで充電するときお
よびＶｂｅから０Ｖ（Ｖｓｓ）へ放電する場合にはフル
スィング動作時においてバイポーラトランジスタが不活
性状態となることを述べるとともに、低電源電圧駆動の
構成の場合には、ＣＭＯＳ部分とバイポーラ部分と別々
の電源構成とする必要があることを述べている。

【０１０６】この入力信号をフルスィング（論理振幅が
電源電圧に等しい：ただしＶｓｓ＝０Ｖの場合）させた
場合には、バイポーラトランジスタ１６および７７のベ
ース−エミッタ間電圧のシフトが生じるため（ダイオー
ド１３および１４のクランプ動作もまた機能してい
る）、出力信号線１２の出力信号電位Ｖｏｕｔの論理振
幅は、Ｖｄｄ−ＶｂｅからＶｂｅの範囲となる。そのた
め従来においては次段に設けられたフルスィングＣＭＯ
Ｓ論理回路との相性が悪く、これまでは積極的には使用
されていない。

【０１０７】しかしながら、図５に示す回路構成を、図
１、図３、および図４に示す回路構成と組合わせて用い
ることにより、効果的に利用することができる。すなわ
ち、この図５に示す回路構成においては、入力信号電位
Ｖｉｎの論理振幅は電源電圧Ｖｄｄよりも小さい状態で
用いる。ｐチャネルＭＯＳトランジスタ１、ダイオード
１３および１４ならびにｎチャネルＭＯＳトランジスタ
２に定常的に微小電流を流すことができる。このダイオ
ード１３および１４に定常的に微小電流を流す構成が従
来の構成と異なっている。この定常的に微小電流を流す
ことにより、ダイオード１３および１４の電圧シフト機
能が十分に機能し、この出力信号線１２に現われる出力
信号電位Ｖｏｕｔの論理振幅を安定してＶｄｄ−２・Ｖ
ｆとすることができる。

【０１０８】なお上述の図１、図３ないし図５に示す回
路構成において各回路は、ＥＣＬレベルの信号をＣＭＯ
Ｓレベルの信号に変換する回路またはレベル制限回路１
００を介してレベル制限された信号を受ける回路である
ように説明している。しかしながら、これらの回路は、
パーシャルスィング（論理振幅が電源電圧よりも小さく
Ｖｄｄ−Ｖｂｅ〜Ｖｂｅ）の信号を受ける回路部分であ
れば任意の部分に適用することができる。

【０１０９】上述のように、図１、図３ないし図５に示
す回路構成はその入力段に設けられたＣＭＯＳ回路の構
成を共通とすることにより、各論理回路の出力の論理振
幅をすべて安定かつ確実に等しくすることができる。

【０１１０】また、上述の説明においてはダイオード１
３、１４、１５および７５はＰＮダイオードであるとし
ている。しかしながら、これらのダイオードとしてはシ
ョットキダイオードを用いてもよい。ショットキダイオ
ードは、ＰＮダイオードに比べてその順方向電圧Ｖｆが
小さいため、各インバータ回路に流れる定常電流を減少
させることができる。入力部の半導体論理回路１０のＭ
ＯＳトランジスタ１および２のゲート−ソース間に印加
される電圧がより小さくなるためである。

【０１１１】さらに、入力段の半導体論理回路のインバ
ータゲート回路に流れる定常電流を低減する他の方法と
して、ＭＯＳトランジスタのしきい値電圧｜Ｖｔｈ｜を
大きくする方法を用いることもできる。前述のように、
ＭＯＳトランジスタのゲート−ソース間に印加される電
圧｜Ｖｇｓ｜がこのＭＯＳトランジスタのしきい値電圧
｜Ｖｔｈ｜よりも小さくなるほどそのドレイン電流が小
さくなるからである。ＭＯＳトランジスタのしきい値電
圧Ｖｔｈとダイオードの順方向電圧Ｖｆとの関係を｜Ｖ
ｔｈ｜＞Ｖｆと設定することにより、定常状態時に流れ
るドレイン電流をサブスレッショルド電流とすることが
できる。サブスレッショルド電流は、ゲート−ソース間
電圧Ｖｇｓに対し指数関数的に変化するドレイン電流で
ある。このサブスレッショルド電流は、ＭＯＳトランジ
スタの弱反転領域を流れる。

【０１１２】上述の実施例においては、インバータゲー
ト回路が説明されている。しかしながら、本発明の半導
体論理回路はインバータゲート回路に限定されるもので
はなく、２入力論理回路、３入力論理回路等の多入力論
理回路へも適用することができる。

【０１１３】図６はこの発明のさらに他の実施例である
半導体論理回路の構成を示す図である。この図６に示す
回路はＣＭＯＳ２入力ＮＡＮＤゲート回路である。図６
において、ダイオード１３と第１の電源電位Ｖｄｄとの
間に並列にｐチャネルＭＯＳトランジスタ８１ａおよび
８１ｂが接続され、ダイオード１４と第２の電源電位Ｖ
ｓｓの間にｎチャネルＭＯＳトランジスタ８２ａおよび
８２ｂが直列に接続される。ＭＯＳトランジスタ８１ａ
および８２ａのゲートは入力信号線１１Ａに接続され、
ＭＯＳトランジスタ８１ｂおよび８２ｂのゲートは入力
信号線１１Ｂに接続される。次に動作について簡単に説
明する。

【０１１４】入力信号ＶＡおよびＶＢの少なくとも一方
が低電位の場合、ｐチャネルＭＯＳトランジスタ８１ａ
および８１ｂの少なくとも一方が導通状態となる。この
出力信号線１２の出力信号Ｖｃが高電位へ充電される。
この場合においても、入力信号ＶＡおよびＶＢの論理振
幅がＶｄｄ−ＶｆないしＶｆと設定されていれば、この
出力信号Ｖｃの高電位はＶｄｄ−Ｖｆとなる。

【０１１５】入力信号ＶＡおよびＶＢがともに高電位の
場合ＭＯＳトランジスタ８２ａおよび８２ｂがともに導
通状態となり、出力信号線１２の電位を低下させる。こ
のとき、前述の場合と同様ダイオード１３および１４に
は定常的に電流が流れるため、この出力信号線１２上の
出力信号Ｖｃの低電位はＶｆとなる。

【０１１６】図７は、この発明のさらに他の実施例であ
る半導体論理回路の構成を示す図である。この図７に示
す半導体論理回路はＢｉＮＭＯＳ２入力ＮＡＮＤゲート
回路を与える。この図７に示す半導体論理回路は、入力
段に図６に示す半導体論理回路２００を備える。この半
導体論理回路はさらに出力段として、入力段２００の出
力信号に応答して出力信号線１２を高電位に充電するた
めのｎｐｎバイポーラトランジスタ１６と、出力信号線
１２の低電位をその順方向電圧だけシフトさせるための
ダイオード８４と、ダイオード８４と第２の電源電位Ｖ
ｓｓとの間に直列に接続されるｎチャネルＭＯＳトラン
ジスタ８３ａおよび８３ｂを含む。

【０１１７】ｎチャネルＭＯＳトランジスタ８３ａおよ
び８３ｂのゲートはそれぞれ入力信号線１１Ａおよび１
１Ｂに接続される。入力段２００の出力ノード（ダイオ
ード１３および１４の接続ノード）と出力信号線１２と
の間に抵抗１８が設けられる。この図７に示す回路の動
作は先に図３において示したＢｉＭＯＳインバータゲー
ト回路のそれと同様であり、ｐチャネルＭＯＳトランジ
スタ８１ａおよび８１ｂの少なくとも一方が導通状態と
なったとき、出力信号線１２はバイポーラトランジスタ
１６によりＶｄｄ−Ｖｆにまで充電される。

【０１１８】ｎチャネルＭＯＳトランジスタ８３ａおよ
び８３ｂがともに導通状態となった場合には、出力信号
線１２の電位はダイオード８４により、Ｖｆにクランプ
される。

【０１１９】この回路構成において、ダイオード１４、
ｎチャネルＭＯＳトランジスタ８２ａおよび８２ｂ、ま
たは抵抗１８は削除されても同様の動作特性が実現され
る。

【０１２０】図８はこの発明のさらに他の実施例である
半導体論理回路の構成を示す図である。この図８に示す
半導体論理回路はＢｉＣＭＯＳ２入力ＮＡＮＤゲート回
路を与える。図８を参照して、半導体論理回路は、その
入力段２００に、図６に示すＣＭＯＳ２入力ＮＡＮＤゲ
ート回路を備える。この半導体論理回路はさらに、出力
信号線１２を高電位に充電するためのｎｐｎバイポーラ
トランジスタ１６と、出力信号線１２を低電位へ放電す
るためのｎｐｎバイポーラトランジスタ８６と、入力信
号線１１Ａおよび１１Ｂ上の信号電位に応答してｎｐｎ
バイポーラトランジスタ８６の導通を制御するためのｎ
チャネルＭＯＳトランジスタ８７ａおよび８７ｂと、ｎ
ｐｎバイポーラトランジスタ８６のベース−エミッタ間
電圧を与えるためのダイオード８８と、このバイポーラ
トランジスタ８６を高速動作させるためのｎチャネルＭ
ＯＳトランジスタ８９を含む。この出力段の構成は図４
に示すインバータゲート回路と同様であり、ただｎチャ
ネルＭＯＳトランジスタ８７ａおよび８７ｂが出力信号
線１２とダイオード８８との間に直列に設けられている
点が異なっているだけである。このためその動作説明は
繰り返さない。この図８に示す構成においても出力信号
線１２上の出力信号電位は、その高電位がＶｄｄ−Ｖ
ｆ、その低電位がＶｆとなり、入力信号線１１Ａおよび
１１Ｂに与えられる入力信号と同じ論理振幅を持つ出力
信号が得られる。

【０１２１】図９はこの発明のさらに他の実施例である
半導体論理回路の構成を示す図である。この図９に示す
半導体論理回路はＣＢｉＣＭＯＳ２入力ＮＡＮＤゲート
回路を与える。この図９に示す半導体論理回路の入力段
２００は、図６に示すＣＭＯＳ２入力ＮＡＮＤゲート回
路と同様の構成を備える。出力段には、出力信号線１２
を充電するためのｎｐｎバイポーラトランジスタ１６
と、出力信号線１２を放電するためのｐｎｐバイポーラ
トランジスタ７８が設けられる。この図９に示す回路の
入力段２００の動作は図６に示すものと同様であり、そ
の出力段の動作は図５に示すＣＢｉＣＭＯＳインバータ
ゲート回路のそれと同様であり、その動作説明は繰り返
さない。抵抗１８は、また、削除されてもよい。

【０１２２】この発明の半導体論理回路は、さらに２入
力ＮＯＲゲート回路にも適用することができる。図１０
はこの発明のさらに他の実施例である半導体論理回路の
構成を示す図である。この図１０に示す半導体論理回路
はＣＭＯＳ２入力ＮＯＲゲートを与える。図１０を参照
して、半導体論理回路は、第１の電源電位Ｖｄｄとダイ
オード１３との間に直列に接続されるｐチャネルＭＯＳ
トランジスタ９１ａおよび９１ｂと、ダイオード１４と
第２の電源電位Ｖｓｓとの間に並列に接続されるｎチャ
ネルＭＯＳトランジスタ９２ａおよび９２ｂを含む。Ｍ
ＯＳトランジスタ９１ａおよび９２ａのゲートは入力信
号線１１Ａに接続される。ＭＯＳトランジスタ９１ｂお
よび９２ｂのゲートは入力信号線１１Ｂに接続される。
この図１０においても入力信号線１１Ａおよび１１Ｂに
与えられる入力信号の論理振幅はＶｄｄ−２Ｖｆに縮小
される。次に動作について簡単に説明する。

【０１２３】入力信号線１１Ａおよび１１Ｂに与えられ
る入力信号の少なくとも一方が高電位の場合、ｎチャネ
ルＭＯＳトランジスタ９２ａおよび９２ｂの少なくとも
一方が導通状態となる。これにより出力信号線１２の出
力電位が放電され、この出力信号線１２の出力信号電位
はＶｆの低電位となる。

【０１２４】入力信号線１１Ａおよび１１Ｂに与えられ
る入力信号の電位がともに低電位の場合、ｐチャネルＭ
ＯＳトランジスタ９１ａおよび９１ｂが導通状態とな
る。これにより、出力信号線１２の出力信号電位はＶｄ
ｄ−Ｖｆにまで上昇する。この図１０に示すＯＲゲート
回路を入力段として、図７ないし図９に示す回路の出力
部の構成を追加することにより、各種のＢｉＮＭＯＳ２
入力ＮＯＲゲート回路、ＢｉＣＭＯＳ２入力ＮＯＲゲー
ト、およびＣＢｉＣＭＯＳ２入力ＮＯＲゲート回路の構
成を得ることができる。

【０１２５】上述のように、入力段のＣＭＯＳゲート回
路の構成を共通に各半導体論理回路に利用することが可
能となるため、たとえばセルベース設計に対してもこの
入力段のゲート回路の構成を基本セルとして容易に所望
の半導体論理回路を設計することができる。

【０１２６】先に、従来の振幅制限回路を振幅制限回路
１００として利用してもよいと説明した。この場合動作
性能に対し或るペナルティを支払う必要がある。そこ
で、次に本発明による改良された振幅制限回路の構成に
ついて説明する。

【０１２７】図１１はこの発明において利用される振幅
制限回路１００の具体的構成を示す図である。図１１に
おいて、振幅制限回路１００は、相補接続されたｐチャ
ネルＭＯＳトランジスタ１０１とｎチャネルＭＯＳトラ
ンジスタ１０２を含む。このトランジスタ１０１および
１０２のゲートは信号入力線１１１に接続される。振幅
制限回路１００はさらに、電源電位ＶｄｄとＭＯＳトラ
ンジスタ１０１との間に電源電位Ｖｄｄから順方向に接
続されるダイオード１０３と、ＭＯＳトランジスタ１０
２と接地電位Ｖｓｓとの間にＭＯＳトランジスタ１０２
から順方向に接続されるダイオード１０４を含む。ＭＯ
Ｓトランジスタ１０１および１０２はそのドレインが共
通に信号出力線１１２に接続される。

【０１２８】振幅制限回路１００はさらに、そのゲート
が接地電位Ｖｓｓに接続され、ダイオード１０４へ常時
電流を供給するｐチャネルＭＯＳトランジスタ１０５
と、そのゲートが電源電位Ｖｃｃに接続され、常時ダイ
オード１０３から電流を引き抜くためのｎチャネルＭＯ
Ｓトランジスタ１０４を含む。ＭＯＳトランジスタ１０
５および１０６は抵抗として機能する。次に、この振幅
制限回路１００の動作について説明する。

【０１２９】信号入力線１１１上の信号ＩＮが接地電位
Ｖｓｓレベルの低レベルから電源電位Ｖｃｃレベルの高
レベルへ立上がると、トランジスタ１０１がオフ状態と
なり、トランジスタ１０２がオン状態となる。出力信号
線１１２はトランジスタ１０２およびダイオード１０４
を介して放電される。ダイオード１０４は、信号出力線
１１２の信号ＯＵＴを電位Ｖｆの電位にクランプする。
ここでＶｆはダイオード１０４の順方向降下電圧であ
る。

【０１３０】たとえ信号ＯＵＴが電位Ｖｆであってもダ
イオード１０４はトランジスタ１０５を介して電流の供
給を受け（トランジスタ１０５は大きなオン抵抗を有し
ている）、ダイオード１０４は正確にこの信号ＯＵＴの
電位を電位Ｖｆにクランプする。

【０１３１】入力信号ＩＮが電源電位Ｖｃｃの高レベル
から接地電位Ｖｓｓレベルの低レベルへ立下がると、ト
ランジスタ１０１がオン状態となり、トランジスタ１０
２がオフ状態となる。信号出力線１１２はトランジスタ
１０１およびダイオード１０３を介して電源電位Ｖｄｄ
から充電され、出力信号ＯＵＴは（Ｖｃｃ−Ｖｆ）レベ
ルの高レベルとなる。ここでＶｆはまたダイオード１０
３の順方向降下電圧である。この状態においては、ダイ
オード１０３は大きなオン抵抗を有するトランジスタ１
０６により電流を引き抜かれておりダイオード１０３を
確実にこの信号ＯＵＴの電位（Ｖｃｃ−Ｖｆ）のレベル
にクランプする。

【０１３２】図１１に示す構成においては、ダイオード
１０３および１０４がトランジスタ１０１および１０２
とそれぞれ直列に接続されている。したがって図２３に
示す構成と異なりトランジスタ１０１および１０２にお
ける接合容量の問題は生じず、高速動作性能は損なわれ
ることはない。

【０１３３】前述の実施例においては出力の論理振幅の
制限はダイオードのクランプ機能を利用することにより
実現されている。ＢｉＮＭＯＳ回路、ＢｉＣＭＯＳ回路
およびＣＢｉＣＭＯＳ回路においては、バイポーラトラ
ンジスタのベース−エミッタ間電圧とダイオードの順方
向降下電圧Ｖｆを等しくするのが好ましい。したがっ
て、ダイオードはこのような回路に対してはバイポーラ
トランジスタを用いて形成される。

【０１３４】図１２（Ａ）はバイポーラトランジスタを
用いて形成されるダイオードの概略断面構造を示す図で
ある。図１２（Ａ）においてバイポーラトランジスタ
は、高不純物濃度のＰ型トレンチ分離領域１２２ａおよ
び１２２ｂにより他の素子と分離された素子形成領域１
２６内に形成される。素子形成領域１２６はｎ型半導体
領域であり、通常素子分離領域１２２ａおよび１２２ｂ
はこの素子形成領域１２６と逆バイアス状態とされる。
半導体基板１２０はｐ型半導体基板である。

【０１３５】このバイポーラトランジスタは、素子形成
領域１２６の底部に形成される高不純物濃度のｎ型埋込
み層１２４と、この素子形成領域であるｎ型領域１２６
の表面に形成される高不純物濃度ｎ型ベース電極層１３
２と、ｎ型領域１２６の表面に同時に互いに分離して形
成される高不純物濃度のｐ型領域１２８および１３０を
含む。

【０１３６】図１２（Ａ）に示す構成においては、ｐ型
領域１２８はコレクタ電極Ｃに接続されてコレクタとし
て機能し、ｐ型領域１３０はエミッタ電極Ｅに接続され
エミッタとして機能し、ｎ型領域１３２はベース電極Ｂ
に接続される。この場合素子形成領域１２６（ｎ型領域
１２６）はベースとして機能する。埋込み層１２４はこ
のベース層の抵抗を低減する機能を備える。

【０１３７】この図１２（Ａ）に示すバイポーラトラン
ジスタの等価回路は図１２（Ｂ）に示されるようにｐｎ
ｐバイポーラトランジスタの構造を備える。コレクタ電
極Ｃとベース電極Ｂとを短絡することによりｐｎダイオ
ードが実現される。この図１２（Ａ）に示すＰＮＰバイ
ポーラトランジスタはラテラル構造を備え、ｐ型領域１
２８および１３０は、図示しないＮＰＮバイポーラトラ
ンジスタのベース領域形成と同一プロセスで形成され
る。

【０１３８】この図１２（Ａ）および図１２（Ｂ）に示
すｐｎダイオードは、ｐｎｐトランジスタがＣＢｉＣＭ
ＯＳ回路において利用されており、したがってＣＢｉＣ
ＭＯＳ回路に対して利用することができる。ラテラルｐ
ｎｐトランジスタ構造と異なり別の構造のｐｎｐトラン
ジスタが用いられてもよい。

【０１３９】図１３（Ａ）は縦型（プラナー型）ｎｐｎ
バイポーラトランジスタの概略断面構造を示す図であ
る。図１３（Ａ）において、バイポーラトランジスタ
は、ｐ型半導体基板１４０上に形成され、高不純物濃度
ｎ型埋込み層１４２と、高不純物濃度のｐ型素子分離領
域１４４ａおよび１４４ｂに囲まれたｎ型層１４６と、
ｎ型層１４６の表面に形成されるｐ型層１５０と、ｐ型
層１５０の表面に形成されるｎ型層１５２と、ｐ型層１
５０と別の領域のｎ型層１４６の表面に形成される高不
純物濃度ｎ型層１４８を含む。ｎ型層１５２はエミッタ
電極Ｅに接続され、ｐ型層１５０がベース電極Ｂに接続
され、ｎ型層１４８がコレクタ電極Ｃに接続される。ｎ
型層１４６はコレクタとして機能し、ｎ型埋込み層１４
２はこのコレクタ抵抗を低減する機能を備える。図１３
（Ａ）に示す構成においては、ｐ型層１５０が高不純物
濃度領域を有するように示される。通常、ベース領域は
比較的不純物濃度の低い活性ベース領域と高不純物濃度
のベース電極取出領域を含む。図においては図面を簡単
化するためにｐ型層１５０は高不純物濃度領域のみを含
むように示される。

【０１４０】この図１３（Ａ）に示すバイポーラトラン
ジスタは、ｎｐｎバイポーラトランジスタである。した
がって、コレクタ電極Ｃとベース電極Ｂを接続すると、
図１３（Ｂ）に示す等価回路図に示す、ｐｎダイオード
が得られる。ｎｐｎバイポーラトランジスタはＢｉＮＭ
ＯＳ回路、ＢｉＣＭＯＳ回路およびＣＢｉＣＭＯＳ回路
に用いられている。したがって、図１３（Ａ）および図
１３（Ｂ）に示すｐｎダイオードはＣＭＯＳ回路以外の
任意の回路において利用することができる。

【０１４１】図１２（Ａ）ないし図１３（Ｂ）に示すよ
うに、バイポーラトランジスタのコレクタとベースとを
相互接続することによりダイオードを形成しており、こ
の構成の場合、ダイオードの順方向降下電圧Ｖｆをバイ
ポーラトランジスタのベース−エミッタ間バイアス電圧
と等しくすることができる。したがって、すべての論理
振幅領域において回路の高速動作性能が保証される。

【０１４２】様々なトランジスタ回路の構成について議
論してきたが、一般に各回路はその動作性能は出力負荷
に依存して変化する。

【０１４３】図１４は、ゲート遅延時間と出力負荷との
関係をシミュレーションにより求めた結果を示す図であ
る。図１４において、横軸は出力負荷（単位ｆＦ（フェ
ムトファラッド））を示し、縦軸はピコ秒単位でのゲー
ト遅延時間を示す。図１４から明らかなように、ゲート
遅延時間ｔｐｄは、出力負荷ＣＬが増加するに従って増
加する。ＣＭＯＳ回路は出力負荷ＣＬが１００ｆＦより
も小さい領域においては最少のゲート遅延時間を与え
る。出力負荷ＣＬが４００ｆＦ以上の場合には、ＣＭＯ
Ｓ回路のゲート遅延時間ｔｐｄが最も大きくなる。ＣＢ
ｉＣＭＯＳ回路は、出力負荷ＣＬが１００ｆＦ以上とな
ると最少のゲート遅延時間を与える。

【０１４４】したがって、高速の回路を実現するために
は、その駆動されるべき出力負荷に従って適切な回路構
造を選択すべきである。次に本発明の具体的な用途につ
いて説明する。

【０１４５】図１５は一般的なスタティック・ランダム
・アクセス・メモリの全体の構成を概略的に示す図であ
る。図１５において、スタティック・ランダム・アクセ
ス・メモリ（ＳＲＡＭ）２００は、行および列のマトリ
ックス状に配列された複数のスタティック型メモリセル
を有するメモリセルアレイ２０２と、外部からの行アド
レスビットＲＡ０ないしＲＡ９を受けて内部行アドレス
信号を発生する行アドレスバッファ２０４と、この内部
行アドレス信号をデコードし、行選択信号を発生するロ
ウデコーダ２０６と、行選択信号に応答して、メモリセ
ルアレイ２０２内の対応の行（ワード線）を選択状態へ
駆動するワード線ドライバ２０８を含む。

【０１４６】ＳＲＡＭ２００はさらに、外部からのコラ
ムアドレスビットＣＡ０ないしＣＡ９を受け内部列アド
レス信号を発生するコラム列アドレスバッファ２１０
と、内部列アドレス信号をデコードし、メモリセル２０
２内の列（１対のビット線）を選択するための列選択信
号を発生するコラムデコーダ２１２を含む。図１５にお
いては、メモリセルアレイ２０２は、実際には、メモリ
セルアレイ２０２の各列に対応して設けられるとともに
この列選択信号に応答して導通状態となる列選択ゲート
を含む。しかしながらこの列選択ゲートは図面を簡略化
するために示していない。

【０１４７】ＳＲＡＭ２００はさらに、データ読出時に
おいて、ロウデコーダ２０６およびコラムデコーダ２１
２により指定されたメモリセルの保持データを検知増幅
するためのセンスアンプ２１４と、センスアンプ２１４
の出力を増幅しかつ波形整形して読出データを生成する
出力バッファ２１６と、データ書込時に書込データを受
けて内部書込データを発生しこの内部書込データを選択
されたメモリセルへ伝達するデータ入力バッファ２１８
を含む。このデータ入力バッファ２１８は、通常外部書
込データから内部書込データを生成するバッファ回路
と、このバッファ回路の出力に従って実際に選択された
メモリセルへデータを書込む書込バッファを備える。図
においては両者を１つにしてデータ入力バッファとして
示す。

【０１４８】図１５において、読出データと書込データ
は共通のデータピンＤＱ０ないしＤＱ７を介して入出力
される。すなわちこのＳＲＡＭ２００は８ビット単位で
データの入出力を行なう。

【０１４９】ＳＲＡＭ２００はさらに、書込イネーブル
信号／ＷＥ、チップセレクト信号／ＣＳおよび出力イネ
ーブル信号／ＯＥに応答して内部制御信号を発生するコ
ントローラ２２０と、この内部クロック信号と内部行お
よび列アドレス信号とに応答して内部クロック信号を発
生するクロック発生器２２２を含む。クロック発生器２
２２はロウデコーダ２０６のデコードタイミングを決定
する。

【０１５０】コントローラ２２０は、チップセレクト信
号／ＣＳを反転するインバータ回路２２５と、書込イネ
ーブル信号／ＷＥを偽入力に受けかつ真入力にインバー
タ回路２２５の出力を受けるゲート回路２２６と、出力
イネーブル信号／ＯＥを偽入力に受けかつ書込イネーブ
ル信号／ＷＥおよびインバータ回路２２５の出力を真入
力に受けるゲート回路２２７を含む。インバータ回路２
２５およびゲート回路２２６の出力は、データ入力バッ
ファ２１８の活性化を制御するためにデータ入出力バッ
ファ２１８へ与えられる。ゲート回路２２７の出力は出
力バッファ２１６へ与えられる。

【０１５１】データ入力バッファ２１８は、チップセレ
クト信号／ＣＳに応答して活性化され、かつ書込イネー
ブル信号／ＷＥに応答して内部書込データ選択メモリセ
ルへ伝達する。出力バッファ２１６は出力イネーブル信
号／ＯＥに応答して活性化されて外部読出データを生成
する。

【０１５２】クロック発生器２２２は、内部行および列
アドレス信号を受け、アドレス変化時点を検出し、アド
レス変化検出信号ＡＴＤを発生し、ロウデコーダ２０６
を活性化する。クロック発生器２２２は、また、インバ
ータ回路２２５およびゲート回路２２６の出力に応答し
て、または書込イネーブル信号／ＷＥおよびチップセレ
クト信号／ＣＳに応答してセンスアンプ２１４の活性化
を制御する。

【０１５３】ＳＲＡＭ２００は内部同期型メモリであ
り、内部動作タイミングはアドレス変化検出信号ＡＴＤ
により決定されており、このような内部同期型ＳＲＡＭ
の動作は一般に知られている。

【０１５４】最近の傾向として、ＳＲＡＭはその記憶容
量を増大させるとともにできるだけ高速で動作すること
が要求されている。本発明によれば、ＣＭＯＳ回路は比
較的小さな出力負荷を駆動するために利用され、一方Ｂ
ｉＮＭＯＳ回路、ＢｉＣＭＯＳおよびＣＢｉＣＭＯＳ回
路は比較的大きな出力負荷を駆動するために用いられ
る。駆動すべき出力負荷に従って回路構成を変更するこ
とにより高速動作性を確保するためである。

【０１５５】図１６はこの発明によるＳＲＡＭの要部の
構成を示す図である。図１６において、メモリセルアレ
イ２０２は、１行のスタティック型メモリセル３０３、
…、３０３が接続されるワード線ＷＬと２対のビット線
ＢＬ，／ＢＬを含むように示される。１対のビット線Ｂ
Ｌ，／ＢＬにはメモリセルアレイ２０２の１列のメモリ
セルが接続される。このメモリセルアレイ２０２は、ま
た、コラムデコーダ２１２からの列選択信号に応答して
対応の列（ビット線対）をＩ／Ｏバス３０６へ接続する
列選択ゲート３０５を含むように示される。

【０１５６】ロウデコーダ２０６は、ＮＡＮＤ型デコー
ド回路３０１を含む。このＮＡＮＤ型デコード回路３０
１は各ワード線に対応して設けられる。ＮＡＮＤ型デコ
ード回路３０１は所定の組の内部アドレス信号ビットを
受け、選択時に低レベルの信号を発生する。

【０１５７】ワード線ドライバ２０８は、各ＮＡＮＤ型
デコード回路３０１と対応のワード線ＷＬとの間に設け
られるドライブ回路３０２を含む。ドライブ回路３０２
は対応のＮＡＮＤ型デコード回路３０１の出力に応答し
て対応のワード線を高電位レベルへ駆動する。このドラ
イブ回路３０２は、インバータ回路の構成を備える。

【０１５８】ＳＲＡＭの記憶容量が増大すると、１本の
ワード線に接続されるメモリセルの数も増大する。すな
わちワード線に付随する負荷ＣＬは大きくなる。一方、
ＮＡＮＤ型デコード回路３０１は単に関連のワード線ド
ライブ回路３０２を駆動することが要求されるだけであ
り、この構成は一般にＳＲＡＭの記憶容量が増大しても
変わらない。

【０１５９】したがって、本発明においては、ワード線
ドライブ回路３０２をＢｉＮＭＯＳ回路、ＢｉＣＭＯＳ
回路およびＣＢｉＣＭＯＳ回路のようなバイポーラトラ
ンジスタとＭＯＳトランジスタの複合回路で構成し、メ
モリセルゲート容量およびワード線の寄生容量などに起
因する大きな負荷ＣＬを有するワード線を高速で駆動す
る。

【０１６０】ワード線ドライブ回路３０２は、図３ない
し図５に示す回路のいずれの構成を有していてもよく、
振幅制限されたワード線駆動信号を発生し、高速で選択
ワード線電位を立上げる。

【０１６１】デコード回路３０１は、ドライブ回路３０
２の入力インピーダンスによる比較的小さな負荷を駆動
することが必要とされるだけであり、本発明においては
ＣＭＯＳ回路を用いて構成される。このようなＣＭＯＳ
デコード回路としては、図１０に示すような回路構成を
用いることができる。振幅制限はこのロウデコーダの前
段において行なわれてもよく、またロウデコーダとワー
ド線ドライブとの間に行なわれてもよい。ワード線電位
の正確なクランプが必要とされない場合には、このよう
な振幅制限器は特に設ける必要はない。各々その構成要
素であるダイオードに定常的電流が流れておればよい。

【０１６２】上述の構成においては、メモリセルの具体
的構成については述べていない。このようなスタティッ
ク型メモリセルは一般によく知られており、交差結合さ
れたインバータを有しており、その構成要素としてバイ
ポーラトランジスタが用いられてもよく、またＭＯＳト
ランジスタが用いられてもよい。

【０１６３】集積回路にはデータに対し論理処理を行な
う論理ＬＳＩ（大規模集積回路）がある。論理ＬＳＩは
その処理用途に応じて内部構成は異なる。

【０１６４】図１７は一般的な論理ＬＳＩの全体の構成
を概略的に示すブロック図である。図１７を参照して、
論理ＬＳＩ４００は、プロセサ機能を有しており、与え
られたデータＤＩＮに対しコントローラ３５４の制御の
下に論理処理を実行する論理処理ユニット３５３と、コ
ントローラ３５４の制御の下に与えられたデータに対し
所望の処理を実行するランダム論理ユニット３５５と、
処理中のデータを格納するための作業領域を与えるメモ
リ３５７を含む。論理処理ユニット３５３は、ゲートア
レイで構成されてもよく、またプログラム可能な論理ゲ
ート（ＰＬＤ）で構成されてもよい。ランダム論理ユニ
ット３５５は、フリップフロップなどを含み、できるだ
け構成素子数を低減するように処理内容に応じて最適化
された構成を備える。

【０１６５】論理処理ユニット３５３は、与えられたデ
ータに対し、遅延、加算／減算および乗算のような比較
的簡単な処理を実行する。ランダム論理ユニット３５５
は比較的複雑な処理を実行する。

【０１６６】コントローラ３５４はこのユニット３５３
および３５４の動作タイミングおよび動作内容を制御す
る。このコントローラ３５４はまたメモリ３５７のデー
タの書込および読出をも制御する。このコントローラ３
５４はＣＰＵコアのような回路であってもよい。

【０１６７】論理ＬＳＩ４００はまた、外部からのクロ
ック信号ＣＬＫに応答してクロック線３５２上へ内部ク
ロック信号を発生するクロックバッファ３５０を含む。
クロック線３５２上の内部クロック信号はユニット３５
３、３５４および３５５それぞれの動作タイミングを決
定する。論理ＬＳＩ４００はさらに、論理処理ユニット
３５３の出力に応答して内部データバス３６６を高速で
駆動するバスドライバ３６４と、ランダム論理ユニット
３５５と内部データバス３６６との間でのデータの入出
力を行なうための相補バッファ３５６と、ランダム論理
ユニット３５５の出力に応答して外部出力データＤＯＵ
Ｔを発生する出力バッファ３５８を含む。

【０１６８】論理ＬＳＩは本質的には低消費電力性およ
び高集積化のためにＣＭＯＳ回路で構成される。すなわ
ち、論理処理ユニット３５３およびランダム論理ユニッ
ト３５５、コントローラ３５４およびメモリ３５７はｐ
チャネルＭＯＳトランジスタおよびｎチャネルＭＯＳト
ランジスタを利用するＣＭＯＳ構成を備える。

【０１６９】クロックバッファ３５０は、クロック線３
５２を介して、波形整形された内部クロック信号をユニ
ット３５３、３５４および３５５へ高速で与え、各ユニ
ットを駆動する必要がある。クロック線３５２には数多
くのユニットが接続される。したがって、クロックバッ
ファ３５０は、このクロック線３５２に付随する大きな
負荷を高速で駆動するために本発明によるバイポーラト
ランジスタとＭＯＳトランジスタを共に含む複合回路構
成を備える。この複合回路の構成としては図３、４およ
び５に示すような回路構成が用いられ、これにより大き
な駆動能力によりクロック線３５２を高速で駆動する。

【０１７０】また内部データバス３６６も同様に数多く
のユニットが接続されるため、それに付随する負荷も大
きくなる。内部データバス３６６においては、データは
歪みなく高速で伝達されることが必要とされる。したが
って、この内部データバス３６６を駆動するバスドライ
バ３６４および双方向バッファ３５６（バッファ３６０
および３６２を含む）は同様、本発明によるバイポーラ
トランジスタとＭＯＳトランジスタを含む複合回路構成
で作成される。

【０１７１】また出力バッファ３５８が生成する読出デ
ータＤＯＵＴは高速で次段回路へ伝達する必要がある。
一般に、論理ＬＳＩのチップ外部の出力信号線には大き
な負荷が付随し、大きな駆動能力を有することが要求さ
れる。このため出力バッファ３５８も同様に本発明によ
るバイポーラトランジスタとＭＯＳトランジスタを構成
要素とする複合回路で構成される。

【０１７２】図１７に示す論理ＬＳＩはプロセサに類似
する機能を実現する。しかしながら論理ＬＳＩとしては
専用の用途にのみ用いられるものであってもよく、また
パイプライン構造を備えるものであってもよい。重要な
点は、大きな負荷はバイポーラトランジスタとＭＯＳト
ランジスタ両者を含む複合回路で駆動し、比較的小さな
負荷はｐチャネルＭＯＳトランジスタおよびｎチャネル
ＭＯＳトランジスタを含むＣＭＯＳ回路で駆動するとい
うことである。論理ＬＳＩにおける振幅制限器として
は、このような振幅制限器をＬＳＩのデータ入力段に設
けられていてもよく、また論理処理ユニット３５３の前
段に設けられていてもよい。またこれに加えて各ユニッ
ト３５３、３５４および３５５がその入力段に振幅制限
器を備えていてもよい。また、本発明による回路は、本
質的に振幅制限機能を有しているため、その用途によっ
ては振幅制限器を特に設けなくてもよい。

【０１７３】

【発明の効果】請求項１における半導体論理回路におい
ては、２個のダイオードがＭＯＳトランジスタと信号出
力ノードとの間に設けられるため、ＭＯＳトランジスタ
のソース−ゲート間電圧をＶｄｄ−Ｖｆに設定すること
ができ、そこを流れるドレイン電流を従来回路の構成に
比べて大きくすることができ、高速で信号出力ノード
（第１のノード）の充放電を行なうことができ、高速動
作する半導体論理回路を得ることができる。

【０１７４】また入力段の回路において、ＭＯＳトラン
ジスタのソース−ドレイン間に印加される電圧の最大値
はＶｄｄ−２・Ｖｆとなるため、電源電圧を低減するこ
となくさらに微細化されたＭＯＳトランジスタを高信頼
度で使用することが可能となる。このとき、ＭＯＳトラ
ンジスタのゲート−ソース間に印加される最大電圧を、
そのソース−ドレイン間に印加される最大電圧よりも大
きくすることが可能となるので、ドレイン電流を大きく
することが可能となり、高速動作をする半導体論理回路
を得ることができる。

【０１７５】また請求項２の発明に従えば、出力段にバ
イポーラトランジスタを含む半導体論理回路において、
出力論理振幅のすべての領域をバイポーラトランジスタ
で駆動するために必要とされる出力論理振幅の縮小を、
第１および第２の電源電位以外の外部からの電位の供給
を行なうことなく安定して実現することができる。

【０１７６】請求項１および請求項２の発明において、
入力信号の論理振幅と出力信号の論理振幅とを安定かつ
確実に余分の外部電源電位を用いることなく実現するこ
とが可能となり、この半導体論理回路を複数個組合わせ
て用いることにより高速で安定に動作する大規模な半導
体論理回路を実現することができる。

【０１７７】また請求項２の発明において、バイポーラ
トランジスタとＣＭＯＳトランジスタとを含む複合論理
回路の入力段を構成するＣＭＯＳ回路の構成をすべての
複合論理回路に対し共通とすることにより、これらの複
合論理回路の出力の論理振幅をＣＭＯＳ回路のみを備え
る論理回路のそれと等しくすることが可能となり、ＣＭ
ＯＳ回路とＢｉＣＭＯＳ回路との整合を容易にとること
のできる半導体論理回路を得ることができる。

【図面の簡単な説明】

【図１】この発明の一実施例である半導体論理回路の構
成を示す図である。

【図２】この発明による半導体論理回路の入出力信号の
論理振幅を示す図である。

【図３】この発明の他の実施例である半導体論理回路の
構成を示す図である。

【図４】この発明の他の実施例である半導体論理回路の
構成を示す図である。

【図５】この発明のさらに他の実施例である半導体論理
回路の構成を示す図である。

【図６】この発明のさらに他の実施例である半導体論理
回路の構成を示す図である。

【図７】この発明のさらに他の実施例である半導体論理
回路の構成を示す図である。

【図８】この発明のさらに他の実施例である半導体論理
回路の構成を示す図である。

【図９】この発明のさらに他の実施例である半導体論理
回路の構成を示す図である。

【図１０】この発明のさらに他の実施例である半導体論
理回路の構成を示す図である。

【図１１】この発明において用いられる振幅制限回路の
改良例の構成を示す図である。

【図１２】この発明における論理回路において用いられ
るｐｎダイオードの断面構造および等価回路を示す図で
ある。

【図１３】この発明における論理回路において用いられ
るｐｎダイオードの他の断面構造および等価回路を示す
図である。

【図１４】論理回路の出力負荷とゲート遅延時間との関
係を示す図である。

【図１５】一般的なスタティック・ランダム・アクセス
・メモリの全体の構成を示す図である。

【図１６】この発明に従うスタティック・ランダム・ア
クセス・メモリの要部の構成を示す図である。

【図１７】一般的な論理ＬＳＩの構成およびこの発明に
従って作成されるユニットの構成要素を示す図である。

【図１８】従来の半導体論理回路の構成を示す図であ
る。

【図１９】従来の半導体論理回路の他の構成を示す図で
ある。

【図２０】従来の半導体論理回路のさらに他の構成を示
す図である。

【図２１】従来の半導体論理回路のさらに他の構成を示
す図である。

【図２２】従来の半導体論理回路における入出力信号の
論理振幅を示す図である。

【図２３】従来の論理振幅を低減する半導体論理回路の
構成を示す図である。

【図２４】従来の論理振幅を低減する半導体論理回路の
他の構成を示す図である。

【図２５】従来の論理振幅を低減する半導体論理回路の
さらに他の構成を示す図である。

【図２６】従来の論理振幅を低減する半導体論理回路の
さらに他の構成を示す図である。

【符号の説明】

１ ｐチャネルＭＯＳトランジスタ ２ ｎチャネルＭＯＳトランジスタ １０ 複合論理回路の入力段 １１ 入力信号線 １２ 出力信号線 １３ ダイオード １４ ダイオード １６ ｎｐｎバイポーラトランジスタ １７ ｎチャネルＭＯＳトランジスタ ７３ ｎチャネルＭＯＳトランジスタ ７５ ダイオード ７７ ｎｐｎバイポーラトランジスタ ７８ ｐｎｐバイポーラトランジスタ ８１ａ ｐチャネルＭＯＳトランジスタ ８１ｂ ｐチャネルＭＯＳトランジスタ ８２ａ ｎチャネルＭＯＳトランジスタ ８２ｂ ｎチャネルＭＯＳトランジスタ ８６ ｎｐｎバイポーラトランジスタ ８７ａ ｎチャネルＭＯＳトランジスタ ８７ｂ ｎチャネルＭＯＳトランジスタ ８８ ダイオード ８９ ｎチャネルＭＯＳトランジスタ ９１ａ ｐチャネルＭＯＳトランジスタ ９１ｂ ｐチャネルＭＯＳトランジスタ ９２ａ ｎチャネルＭＯＳトランジスタ ９２ｂ ｎチャネルＭＯＳトランジスタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 振幅制限された論理信号を入力し、該入
   力された論理信号に予め定められた論理演算処理を施
   し、該処理結果を示す論理信号を所定のノードに出力す
   る入力段を含み、 前記入力段は、 第１の電源電位から電流を供給され、前記入力された論
   理信号に応答して前記所定のノードを第１の電位に充電
   するための第１導電型の電界効果トランジスタ、 前記第１導電型の電界効果トランジスタと前記所定のノ
   ードとの間に接続される第１のダイオード素子、前記第
   １のダイオード素子は第１の順方向電圧を有し、前記第
   １の電位は前記第１の電源電位よりも前記第１の順方向
   電圧だけ低下され、 前記第１の電源電位と異なる第２の電源電位から電流を
   供給され、前記入力された論理信号に応答して前記所定
   のノードを第２の電位へ放電するための第２導電型の電
   界効果トランジスタ、 前記所定のノードと前記第２導電型の電界効果トランジ
   スタとの間に接続される第２のダイオード素子、前記第
   ２のダイオード素子は第２の順方向電圧を有し、かつ前
   記第２の電位は前記第２の電源電位よりも前記第２の順
   方向電圧だけ高い値に設定される、半導体論理回路。
2. 【請求項２】 振幅制限された論理信号を入力し、該入
   力された論理信号に予め定められた論理演算処理を施
   し、該処理結果を示す論理信号を第１のノードに出力す
   る入力段を含み、 前記入力段は、（ａ）第１の電源電位から電流を供給さ
   れ前記入力された論理信号に応答して前記所定のノード
   を第１の電位に充電するための第１導電型の電界効果ト
   ランジスタ、（ｂ）前記第１導電型の電界効果トランジ
   スタと前記第１のノードとの間に順方向に接続される第
   １のダイオード素子、（Ｃ）前記第１の電源電位と異な
   る第２の電源電位から電流を供給され、前記入力された
   論理信号に応答して前記第１のノードを第２の電位へ放
   電するための第２導電型の電界効果トランジスタおよび
   （ｄ）前記第１のノードと前記第２の導電型の電界効果
   トランジスタとの間に順方向に接続される第２のダイオ
   ード素子を備え、 前記振幅制限された論理信号は前記第１および第２のダ
   イオード素子に定常電流を流す論理振幅を有するように
   振幅制限され、 出力ノード、 前記入力段の電界効果トランジスタの出力により駆動さ
   れ、前記出力ノードを充放電するための出力段、前記出
   力段は前記第１の電源電位と前記出力ノードとの間に結
   合され、前記第１の電界効果トランジスタの出力により
   駆動されるバイポーラトランジスタを含む、半導体論理
   回路。