JPH03121618A - 出力回路 - Google Patents

出力回路

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JPH03121618A
JPH03121618A JP1259662A JP25966289A JPH03121618A JP H03121618 A JPH03121618 A JP H03121618A JP 1259662 A JP1259662 A JP 1259662A JP 25966289 A JP25966289 A JP 25966289A JP H03121618 A JPH03121618 A JP H03121618A
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JP
Japan
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transistor
output
current
voltage
channel mos
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Pending
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JP1259662A
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English (en)
Inventor
Yoshinori Nitta
新田　芳憲
Takeshi Sugao
毅 菅生
Hiroyuki Hara
浩幸 原
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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    • H03K19/001—Arrangements for reducing power consumption in bipolar transistor circuits
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、Ｂｊ−ＣＭＯ３出力回路に係わり、特に、
大電流の出力回路に関する。
（従来の技術） 第２図は、従来の出力回路の一例を示すものである。
入力端子１にはＰチャネル、ＮチャネルＭＯＳトランジ
スタＭｌ、Ｍ２によって構成された第１のインバータ回
路！１の入力端が接続されるとともに、Ｐチャネル、Ｎ
チャネルＭＯＳ）ランジスタＭ３、Ｍ４によって構成さ
れた第２のインバータ回路■２の入力端が接続されてい
る。これら第１、第２のインバータ回路■１、工２を構
成するＰチャネルＭＯ３）ランジスタＭ１、Ｍ３のソー
スは電源■ＤＤに接続され、ＮチャネルＭＯＳ）ランジ
スタＭ２、Ｍ４のソースは接地されている。
第２のインバータ回路！２の出力端にはＮＰＮ　トラン
ジスタＱ１のベースが接続され、このトランジスタＱ１
のコレクタは抵抗Ｒ１を介して電源ＶＤＤに接続されて
いる。さらに、このトランジスタＱ１のエミッタはダイ
オードＤ２を介して出力端子２に接続されている。
また、前記第１のインバータ回路１１の出力端にはＰチ
ャネルＭＯＳトランジスタＭ５、ＮチャネルＭＯＳトラ
ンジスタＭ６、Ｍ７のゲートがそれぞれ接続されている
。これらＮチャネルＭＯＳトランジスタＭ６、Ｍ７のソ
ースは接地され、ＰチャネルＭＯＳトランジスタＭ５の
ドレインとＮチャネルＭＯＳ）ランジスタＭ６のドレイ
ンの相互間には抵抗Ｒ２、ダイオードＤ１が直列接続さ
れている。このダイオードＤ１とＮチャネルＭＯＳトラ
ンジスタＭ６のドレインの接続点にはＮＰＮトランジス
タＱ２のベースが接続され、このベースは抵抗Ｒ３を介
して接地されている。このトランジスタＱ２のコレクタ
は電源ＶＤＤおよびトランジスタＭ５のソースに接続さ
れ、エミッタは前記ＮチャネルＭＯ３）ランジスタＭ７
のドレインに接続されるとともに、ＮＰＮトランジスタ
Ｑ３のベースに接続されている。このトランジスタＱ３
のエミッタは接地され、コレクタは前記出力端子１２に
接続されている。したがって、トランジスタＱ１、Ｑ２
はトーテムポール接続されている。
上記構成において、入力端子１が高レベルの場合、Ｐチ
ャネルＭＯＳトランジスタＭ５がオンするとともに、Ｎ
チャネルＭＯＳトランジスタＭ６がオフし、トランジス
タＱ２にベース電流が流れる。このため、トランジスタ
Ｑ２がオンし、このトランジスタＱ２のオンに伴ってト
ランジスタＱ３がオンする。このとき、トランジスタＱ
２はエミッタフォロワになっているため、トランジスタ
Ｑ３には大電流が流れる。
（発明が解決しようとする課題） ところで、第３図に示す出力電流１０１は、前記トラン
ジスタＱ３がローレベルの場合に流れる電流を示すもの
である。同図より明らかなように、出力電圧Ｖ、、−０
，５Ｖの場合、ＡＩＡｌ−４Ｏ〜６０ｍＡの出力電流を
保証することができる。
一方、出力電圧Ｖ。１−５ｖの場合、トランジスタＱ３
には、Ａ　２　＝　７００〜８００　ｍ　Ａの大電流が
流れる。このため、トランジスタＱ３をオン、オフする
際、この大電流に起因して電源電圧ＶＤＤに変動が生じ
、他の回路に誤動作が生ずる問題をＨしていた。
この発明は、上記出力回路が有する課題を解決するもの
であり、その目的とするところは、出力電圧が低い場合
の出力電流値を保証することができ、しかも、出力電圧
が高い場合に大電流が流れることを防止でき、電源電圧
の揺らぎを抑えることが可能な出力回路を提供しようと
するものである。
［発明の構成］ （課題を解決するための手段） この発明は、上記課題を解決するため、出力端が直列接
続され、入力信号に応じて交互に導通される第１、第２
のバイポーラトランジスタと、前記入力信号に応じて、
前記第２のバイポーラトランジスタの制御信号入力端に
動作電流を供給するＭＯＳ）ランジスタと、このＭＯＳ
トランジスタの出力端と前記第２のバイポーラトランジ
スタの制御信号入力端の相互間に介在された抵抗とを設
けている。
（作用） すなわち、この発明は、第２のバイポーラトランジスタ
の制御信号入力端に抵抗を介在して、人力信号に応じて
導通ずるＭＯＳトランジスタの出力端を接続している。
したがって、第２のバイポーラトランジスタは通常のバ
イポーラトランジスタに比べてドライブ能力の低いＭＯ
Ｓ）ランジスタによってドライブされるため、出力電圧
が低い場合は、所定の電流を保証することができ、出力
電圧が高い場合は、大電流が流れることを防止すること
ができる。
（実施例） 以下、この発明の一実施例について図面を参照して説明
する。
第１図において、入力端子１１にはインバータ回路１１
１の入力端が接続されている。このインバータ回路１１
１の出力端にはインバータ回路１１２．１１３の入力端
が接続されている。このうちインバータ回路１１２の出
力端には、第１のバイポーラトランジスタとしての、Ｎ
ＰＮトランジスタＱｌｌのベースが接続されている。こ
のＮＰＮ　トランジスタＱｌｌのコレクタは抵抗Ｒ１１
を介して電源ｖＤＤに接続され、エミッタはダイオード
Ｄ１２を介して出力端子１２に接続されるとともに、第
２のバイポーラトランジスタとしてのＮＰＮ　Ｉ−ラン
ジスタＱ１２のコレクタに接続されている。
一方、前記インバータ回路１１３の出力端には、Ｐチャ
ネルＭＯＳトランジスタＭ１１、ＮチャネルＭＯＳトラ
ンジスタＭ１２のゲートが接続されている。Ｐチャネル
ＭＯＳｌ−ランジスタＭｌｌのソースは電源に接続され
、ドレインは抵抗Ｒ１２、ダイオードＤｌｌを介して前
記トランジスタＱ１２のベースに接続されるとともに、
ＮチャネルＭＯ３）ランジスタＭ１２のドレインに接続
されている。このＮチャネルＭＯＳトランジスタＭ１２
のソースは接地されている。また、前記ＮＰＮ　）ラン
ジスタＱ１２のベースは抵抗Ｒ１３を介して接地され、
エミッタは接地されている。
上記構成において、動作について説明する。
入力端子１１がハイレベルの場合、インバータ回路１１
１．１１２を介して、ＮＰＮトランジスタＱｌｌがオン
される。このとき、インバータ回路１１３を介してＮチ
ャネルＭＯＳトランジスタＭ１２がオンされるため、Ｎ
ＰＮＩ−ランジスタＱ１２はオフとされる。
一方、入力端子１１がローレベルの場合、インバータ回
路１１１．１１２を介してＮＰＮ　）ランジスタＱ１１
がオフとされる。このとき、インバータ回路１１３を介
してＰチャネルＭＯ５）ランジスタＭｌｌがオンとなり
、このＭＯ５Ｉ−ランジスタＭ１１、抵抗Ｒ１２、ダイ
オードＤｌｌを介してＮＰＮ　トランジスタＱ１２のベ
ースにドライブ電流が供給されるため、このＮＰＮＩ−
ランジスタＱ１２がオンとなる。
第３図に示す１０２は、上記ＮＰＮ　トランジスタＱ１
２がオンの場合における出力電流を示すものである。
ここで、出力電圧Ｖ　ｏ　ｖ　＋が小さい場合は、ＮＰ
Ｎ　トランジスタＱ１２のベースには、ＰチャネルＭＯ
Ｓｌ−ランジスタＮ！１１より電流が流れ、同図にＡ１
で示すごとく、仕様に合った電流値が保証される。
また、出力電圧Ｖ０．１が大きい場合は、トランジスタ
Ｑ１２のベースに供給される電流が大きくなるため、抵
抗Ｒ１２の電圧効果が大きくなり、ＰチャネルＭＯＳト
ランジスタＮ１１１にかかる電圧が減少する。したがっ
て、ＰチャネルＭＯＳトランジスタＭｌｌを流れる電流
が減少し、ＮＰＮトランジスタＱ１２のベース電流が制
限され、同図にＡ３で示すごとく、出力電流が２００〜
３００ｍＡ程度に制限される。
上記実施例によれば、出力段のトランジスタＱ１２をバ
イポーラトランジスタに比べてドライブ能力が低いＭＯ
Ｓ）ランジスタＭ１１、および抵抗Ｒ１２を介してドラ
イブしている。したがって、トランジスタＱ１２の出力
電圧が低い場合は、所要の電流値を得ることができ、出
力電圧が高い場合は、従来に比べて出力電流を減少する
ことができるため、電源電圧の変動を抑えることができ
、他の回路の誤動作を防止することができる。
なお、この発明は上記実施例に限定されるものではなく
、発明の要旨を変えない範囲において種々変形実施可能
なことは勿論である。
［発明の効果］ 以上、詳述したようにこの発明によれば、出力電圧が低
い場合は所要の電流値を保証することができ、出力電圧
が高い場合は大電流が流れることを防止でき、Ｔ４源電
圧の変動を抑え、他の回路への影響を抑制することが可
能な出力回路を提供できる。
【図面の簡単な説明】
第１図はこの発明の一実施例を示す回路図、第２図は従
来の出力回路の一例を示す回路、第３図は第１図と第２
図に示す回路の出力電圧に対する出力電流を比較して示
す特性図である。 １１・・・入力端子、Ｑｌｌ、Ｑ１２・・・第１、第２
のバイポーラトランジスタ、Ｍｌｌ・・・ＰチャネルＭ
ＯＳトランジスタ、Ｒ１２・・・抵抗。

Claims (1)

  1. 【特許請求の範囲】 出力端が直列に接続され、入力信号に応じて交互に導通
    される第１、第２のバイポーラトランジスタと、 前記入力信号に応じて、前記第２のバイポーラトランジ
    スタの制御信号入力端に動作電流を供給するＭＯＳトラ
    ンジスタと、 このＭＯＳトランジスタの出力端と前記第２のバイポー
    ラトランジスタの制御信号入力端の相互間に介在された
    抵抗と、 を具備したことを特徴とする出力回路。
JP1259662A 1989-10-04 1989-10-04 出力回路 Pending JPH03121618A (ja)

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JP1259662A JPH03121618A (ja) 1989-10-04 1989-10-04 出力回路
KR1019900015373A KR910008978A (ko) 1989-10-04 1990-09-27 출력회로
PCT/JP1990/001277 WO1993017499A1 (en) 1989-10-04 1990-10-03 Bi-cmos output circuit
US07/688,511 US5198704A (en) 1989-10-04 1990-10-03 Bi-CMOS output circuit with limited output voltage

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WO1993017499A1 (en) 1993-09-02
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