JPH02295314A - エミッタ結合型論理回路 - Google Patents

エミッタ結合型論理回路

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JPH02295314A
JPH02295314A JP11772089A JP11772089A JPH02295314A JP H02295314 A JPH02295314 A JP H02295314A JP 11772089 A JP11772089 A JP 11772089A JP 11772089 A JP11772089 A JP 11772089A JP H02295314 A JPH02295314 A JP H02295314A
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JP
Japan
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terminal
transistor
electrode
mos transistor
type mos
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Yasushi Wakayama
康司 若山
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はエミッタ結合論理回路に関する。
〔従来の技術〕
従来のエミッタ結合論理回路は、第２図に示すごとく、
第一の信号入力端子１を第一のＮＰＮ型トランジスタＱ
１のベース電極に接続し、第二の信号入力端子２を第二
のＮＰＮ型トランジスタＱ２のベース電極に接続し、第
一の抵抗素子Ｒ１の一方の端子を正電源（Ｇ）にまた他
方の端子をトランジスタＱ１のコレクタ電極及び第一の
信号出力端子５に接続し、第二の抵抗素子Ｒ２の一方の
端子を正電源（Ｇ）にまた他方の端子をトランジスタＱ
２の一方の端子を正電源（Ｇ）にまた他方の端子をトラ
ンジスタＱ２のコレクタ電源および第二の信号出力端子
８に接続し、定電流源１０の電流入力端子をトランジス
タＱｌ及びＱ２のエミッタ電極に接続し、定電流源１０
の電流出力端子を負電源（−Ｅ）に接続した構成を有す
る．〔発明が解決しようとする課題〕 上述した従来のエミッタ結合論理回路では、信号出力端
子５あるいは８の出力が論理値“１″から“０”に変化
する時には、トランジスタＱ１（あるいはＱ２）によっ
て電流を駆動するためその変化が速いが、′０”から“
１”に変化する時には、抵抗素子Ｒｓ　　（あるいはＲ
２　）によって駆動するため、容量性負荷が接続されて
いる場合、その変化に時間がかかるという問題点がある
．〔課題を解決するための手段〕 本発明のエミッタ結合論理回路は、第一の信号入力端子
を第一のＮＰＮ型トランジスタのベース電極と第一のＰ
チャンネル型ＭＯＳトランジスタのゲート電極とに接続
し、第二の信号入力端子を第二のＮＰＮ型トランジスタ
のベース電極と第二のＰチャンネル型ＭＯＳトランジス
タのゲート電極とに接続し、第一の抵抗素子の一方の端
子を正電源と前記第一のＰチャンネル型ＭＯＳトランジ
スタのソース電極とに接続し、該第一の抵抗素子の他方
の端子を前記第一のＰチャンネル型ＭＯＳトランジスタ
のドレイン電極と前記第一のＮＰＮ型トランジスタのコ
レクタ電極と第一の信号出力端子とに接続し、第二の抵
抗素子の一方の端子を正電源と前記第二のＰチャンネル
型ＭＯＳトランジスタのソース電極とに接続し、該第二
の抵抗素子の他方の端子を前記第二のＰチャンネル型Ｍ
ＯＳトランジスタのドレイン電極と第二のＮＰＮ型トラ
ンジスタのコレクタ電極と第二の信号出力端子とに接続
し、定電流源の電流入力端子を前記第一及び第二のＮＰ
Ｎ型トランジスタのエミッタ電極に接続し、該定電流源
の電流出力端子を負電源に接続した構成を有する。
〔実施例〕
次に本発明について図面を参照して説明する．第１図は
本発明の一実施例の回路図である。同図において、第２
図と同じ構成をもつ回路の抵抗素子Ｒ１及びＲ２の両端
にはそれぞれＰチャンネル型のＭＯＳトランジスタＱ，
及びＱ４のトレイン電極及びソース電極を接続してあり
、ＭＯＳトランジスタＱ３及びＱ４のゲート電極はそれ
ぞれ信号入力端子１及び２に接続してある．本実施例の
回路では、信号出力端子５（あるいは８）の出力が論理
値“０”から“１”に変化する時には、ＭＯＳトランジ
スタＱ３あるいはＱ４がオン状態となるので、容量性負
荷が接続されている場合でも、立ち上がり時間を速める
ことが出来る． 〔発明の効果〕 以上説明したように本発明によれば、出力信号が論理値
“０”から″１゜′に変化する時間を従来回路よりも速
めることが出来る．
【図面の簡単な説明】
第１図は本発明の実施例の回路図、第２図は従来のエミ
ッタ結合論理回路を示す回路図である。 １．２・・・信号入力端子、５．８・・・信号出カ端子
、Ｑ１〜Ｑ４・・・トランジスタ、Ｒ１，Ｒ２・・・抵
抗素子。

Claims (1)

    【特許請求の範囲】
  1. 第一の信号入力端子を第一のＮＰＮ型トランジスタのベ
    ース電極と第一のＰチャンネル型ＭＯＳトランジスタの
    ゲート電極とに接続し、第二の信号入力端子を第二のＮ
    ＰＮ型トランジスタのベース電極と第二のＰチャンネル
    型ＭＯＳトランジスタのゲート電極とに接続し、第一の
    抵抗素子の一方の端子を正電源と前記第一のＰチャンネ
    ル型ＭＯＳトランジスタのソース電極とに接続し、該第
    一の抵抗素子の他方の端子を前記第一のＰチャンネル型
    ＭＯＳトランジスタのドレイン電極と前記第一のＮＰＮ
    型トランジスタのコレクタ電極と第一の信号出力端子と
    に接続し、第二の抵抗素子の一方の端子を正電源と前記
    第二のＰチャンネル型ＭＯＳトランジスタのソース電極
    とに接続し、該第二の抵抗素子の他方の端子を前記第二
    のＰチャンネル型ＭＯＳトランジスタのドレイン電極と
    第二のＮＰＮ型トランジスタのコレクタ電極と第二の信
    号出力端子とに接続し、定電流源の電流入力端子を前記
    第一及び第二のＮＰＮ型トランジスタのエミッタ電極に
    接続し、該定電流源の電流出力端子を負電源に接続した
    構成を有することを特徴とするエミッタ結合型論理回路
    。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008160304A (ja) * 2006-12-21 2008-07-10 Nec Electronics Corp Ｃｍｌ回路
WO2013054474A1 (ja) * 2011-10-14 2013-04-18 旭化成エレクトロニクス株式会社 出力バッファ回路

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008160304A (ja) * 2006-12-21 2008-07-10 Nec Electronics Corp Ｃｍｌ回路
WO2013054474A1 (ja) * 2011-10-14 2013-04-18 旭化成エレクトロニクス株式会社 出力バッファ回路
JP5374650B2 (ja) * 2011-10-14 2013-12-25 旭化成エレクトロニクス株式会社 出力バッファ回路

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JP2760047B2 (ja) 1998-05-28

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