JPH0263317A - 電界効果トランジスタのゲート駆動回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は電界効果トランジスタ、特にＭＯ３形パワー電
界効果トランジスタのゲート駆動回路に関する。

Ｂ１発明の概要 本発明は、電界効果トランジスタのゲート駆動回路にお
いて、 直流制御電源電圧が印加されるコンプリメンタリトラン
ジスタの構成をコレクタ側共通接続とし、該共通接続点
に電界効果トランジスタのゲートを接続することにより
、 前記コンプリメンタリトランジスタのうちオン制御され
た側のトランジスタのベース電流が電界効果トランジス
タの入力容量（ゲート・ソース間）に流れないようにし
、これによって電界効果トランジスタのゲートオン電流
が時間とともに減少することを防止してスイッチング損
失の低減を図ったものである。

Ｃ従来の技術 近年、電界効果トランジスタ（以下、ＦＥＴと称する）
は高速スイッチング素子として多用されている。ここで
ＭＯ３形パワーＦＥＴのゲート駆動回路の一例を第７図
に示す。第７図においてＥ、はフォトカプラ駆動用の直
流電源であり、この直流電源Ｅ１の正負極端間には抵抗
Ｒ＋＋　フォトカブラＰＣの発光ダイオードおよびトラ
ンジスタＱ、のコレクタ、エミッタが順次直列に接続さ
れている。Ｅ、は制御用の直流電源である。この直流電
源Ｅ、の正負極端間には、抵抗Ｒ，，Ｒ，，フォトカブ
ラＰＣのフォトトランジスタから１戊る直列回路と、ト
ランジスタＱ　２＋　抵抗Ｒ４から成る直列回路と、抵
抗Ｒ５，トランジスタＱ、、Ｑ、がら成る直列回路とが
並列に接続されている。前記トランジスタＱ、のベース
は抵抗Ｒ７と抵抗Ｒ３の共通接続点に接続されている。

トランジスタＱ３゜Ｑ４のベースは抵抗Ｒ，ＩＯを介し
てトランジスタＱ。

と抵抗Ｒ４の共通接続点に接続されている。前記トラン
ジスタＱ３．Ｑ４のエミッタどうしは共通接続されてお
り、これによってエミッタ共通のコンプリメンタリトラ
ンジスタを構成している。Ｑ。

はＮチャンネルパワーＭＯ３ＦＥＴであり、このＦ　Ｅ
　Ｔ　Ｑ　、のゲートＧは抵抗Ｒ，を介してトランジス
タＱ３．Ｑ、のエミッタ側共通接続点に接続されており
、ソースＳは前記直流電源Ｅ、の負極端に接続されてい
る。

Ｌ記のように構成された回路においてトランジスタＱ１
のベースにオン制御信号が供給されると、フォトカブラ
ＰＣのフォトトランジスタのコレクタがロー電位となる
のでトランジスタＱ、が導通し、直流電源Ｅ、の電圧が
抵抗ＲＩＧを介してトランジスタＱ３．Ｑ、のベースに
印加される。するとトランジスタＱ４はＰＮＰ形である
ためオフ状態となりトランジスタＱ３はＮＰＮ形である
ためオン状態となる。これによってトランジスタＱ３の
コレクタ電流が抵抗Ｒ１１を介してＦＥＴＱ、のゲート
Ｇ・ソースＳ間に流れ、Ｇ　”　Ｓ間型圧■。８がゲー
トしきい値電圧を越えたらＦ　Ｅ　′ｒＱ　ｓがオン状
態となる。

Ｄ５発明が解決しようとする課題 前記のようなＦＥＴのターンオン動作において、トラン
ジスタＱ３のベース電流は抵抗Ｒ，を介してＦ　ＥＴＱ
、の入力容量（ゲートＧ・ソーＸ８間容１）Ｃｉに流れ
、該入力容量Ｃ１を充電せしめる。

この充電によってＦＥＴＱ、のゲートＧ・ソース８間電
圧が上昇してくると、トランジスタＱ３のベース電流は
、 の関係から徐々に減少する。このためトランジスタＱ３
のコレクタ電流、すなわちＦＥＴＱ５のゲ−トオン電流
も時間の経過とともに減少し、ＦＥＴの入力容量Ｃｉの
充電に時間がかかりターンオン時間が増大してしまう。

したがって第７図のような回路では高速スイッチング素
子であるＦＥＴの利点を満足に生かすことができず、ス
イッチング損失を増大させるものであった。

本発明は上記の点に鑑みてなされたものでその目的は、
ＦＥＴのゲートオン電流が時間とともに減少することを
防止し、これによってスイッチング損失の低減を図った
ＦＥＴのゲート駆動回路を提供することにある。

Ｅ１課題を解決するための手段 本発明は、直流制御電源の正負出力端間に、電界効果ト
ランジスタ駆動用の制御信号によってオン、オフ制御さ
れるとともに第１および第２トランジスタのコレクタど
うしを共通接続して成るコンプリメンタリトランジスタ
を接続し、前記コンプリメンタリトランジスタのベース
と直流制御電源を結ぶ電路にベース電流通流回路を介挿
し、前記コンプリメンタリトランジスタのコレクタ側共
通接続点に電界効果トランジスタのゲートを接続し、前
記電界効果トランジスタのソースを前記直流制御電源の
一方の出力端に接続して構成したことを特徴としている
。

■？、作用 １”　Ｅ　Ｔ駆動用の制御信号によってコンプリメンタ
リトランジスタの第１トランジスタがオン制御されると
、コレクタがＦ　Ｅ　Ｔのゲートに接続されているので
第１トランジスタのベース電流はベース電流通流回路を
介して流れ、ＦＥＴのゲートに流れることはない。この
ため第１トランジスタの電流増幅率で決まる一定のコレ
クタ電流がＦＥＴのゲートに流れる。したがってＦＥＴ
のゲート・ソース間は前記コレクタ電流により充電され
、その充電電圧がゲートしきい値電圧を超えるとＦＥＴ
はターンオンする。この場合前記コレクタ電流が一定で
あるので充電速度は従来の方式に比較して大幅に速くな
り、ターンオン時間は著しく短縮される。

Ｇ、実施例 以下、図面を参照しながら本発明の一実施例を説明する
。第１図において第７図と同一部分は同一符号をもって
示１．ている。第１図において第７図と異なる点は、エ
ミッタ共通のコンプリメンタリトランジスタ（Ｑ、、Ｑ
、）を除去してその替わりにトランジスタＱ９．Ｑ、。

のコレクタどうしを共通接続して成るコレクタ共通のコ
ンプリメンタリトランジスタを接続したことと、抵抗Ｉ
く。、Ｒ４゜Ｒ１ＧおよびトランジスタＱ、を除去し、
その替わりに非反転ロジックゲ−１−Ｑ、、の一端をフ
ォトカブラＩ）　Ｃの２次側コレクタに接続し、該ゲー
トＱ　１０の他端を抵抗Ｒ７，Ｒ，を介してトランジス
タＱ　９　＋　Ｑ　ＩＩ＋のベースに各々接続してベー
ス電流通流回路を構成したことにあり、その他の部分は
第７図と同一に構成されている。

−１−記のように構成された回路においてトランジスタ
Ｑ１のベースにオン制御信号が供給されると、フォトカ
ブラＰＣのフォトトランジスタのコレクタがロー電位と
なって非反転ロジックゲートＱの他端はロー電位となる
。このためトランジスタＱ、はオン状態となり、トラン
ジスタＱ　ＩＧはオフ状態となる。するとトランジスタ
Ｑ、には抵抗Ｒ５゜Ｒ７を介してベース電流が流れ、抵
抗Ｒ，，Ｒ，を介してコレクタ電流が流れる。このコレ
クタ電流はＦＥＴＱ５の入力容量（ゲートＧ・ソースＳ
間容ｆｉ）Ｃｉに流れ、該入力容＠Ｃｉを充電せしめる
。この場合トランジスタＱ９のベース電流通流路にコン
デンサが存在しないので、ベース電流は指数関数的に減
少することもなく一定電流となる。

このためトランジスタＱ８のコレクタ電流もベース電流
のｈ□倍で一定となる。ＦＥＴＱ、Ｓのゲート・ソース
間充電電圧ＶＣＳは 、ｆｉｄｔ で表わされるが前記のように電流が一定であるため ｔ Ｖ・・　Ｃｉ となり前記Ｃｉの充電はＶ。ＳζＥ、で完了する。

そしてＣ４の充電電圧がゲートしきい値電圧を超えると
Ｆ　Ｅ　Ｔ　Ｑ　ｓはターンオンする。このように一定
電流でＦ　Ｅ　Ｔ　Ｑ　ｓのゲートＧ・ソースＳ間が充
電されるので充電速度は大幅に速くなり、ターンオン時
間は著しく短縮される。

次にトランジスタＱ、のベースにオフ制御信号が供給さ
れると、フォトカブラＰＣのフォトトランジスタのコレ
クタがハイ電位となって非反転ロジックゲートＱｌｓの
他端はハイ電位となる。このためトランジスタＱ、のベ
ース電流は遮断されオフとなり、これに代わって抵抗Ｒ
２，非反転ロジック’ｌ’−４Ｑ、、、抵抗Ｒ，を介し
てトランジスタＱ、。にベース電流が流れオン状態とな
る。するとＦＥＴＱ５の入力容量Ｃｉ（ゲートＧ・ソー
スＳ間）に蓄えられていた電荷が抵抗Ｒ６およびトラン
ジスタ０１Ｇを介して放電し、Ｆ　Ｅ　Ｔ　Ｑ　ｓはタ
ーンオフする。

尚、本発明のベース電流通流回路は第２図、第３図、第
４図のように構成しても良い。すなわち第２図は前記非
反転ロジックゲートＱＩｌｌの替わりに２個の非反転ロ
ジックゲートＱｚ＋　Ｑ＋ｔを接続した実施例である。

また第３図は前記非反転ロジックゲートＱＩ１１の替わ
りに３個の反転ロジックゲートＱ＠、Ｑ？、Ｑ８を接続
した実施例である。また第４図は前記非反転ロジックゲ
ートＱＩ８の替わりに２個の反転ロジックゲートＱ、３
．Ｑ＋４を接続した実施例である。第２図〜第３図のい
ずれの回路も第１図と同一部分は同一符号をもって示し
ており、第１図と同様に動作する。

次に本発明をＰチャンネルパワーＭＯ３ＦＥＴに適用し
た実施例を説明する。第５図において第１図と同一部分
は同一符号をもって示している。

第５図において第１図と異なる点は、Ｎチャンネルパワ
ーＭＯ３ＦＥＴＱ５の替わりにＰチャンネルパワーＭＯ
３ＦＥＴＱ、、を用い、そのソースＳを直流電源Ｅ、の
正極端に接続したことと、抵抗Ｒ２を除去するとともに
トランジスタ０１０のエミッタと直流電源Ｅ、の負極端
を結ぶ電路に抵抗Ｒ３を介挿したことと、非反転ロジッ
クゲートＱ１９の替わりに反転ロジックゲートＱ　＋ｓ
を接続したことにあり、その他の部分は第１図と同一に
構成されている。上記のように構成された回路も第１図
の回路の場合と同様にＦＥＴの入力容量Ｃｉが一定電流
で充電されるものである。すなわちトランジスタＱ、に
オン制御信号が供給されると反転ロジックゲートＱ　１
８の出力側がハイ電位となってトランジスタＱ、。に一
定のベース電流が流れる。このためトランジスタＱ　１
０のコレクタ電流はベース電流のり４倍で定電流となっ
て、ＦＥＴＱ、、のソースＳ１ゲートＧ１抵抗Ｒ［１１
トランジスタＱ　１０および抵抗Ｒ９を介して直流電源
Ｅ、の負極端へ流れる。これによってＦＥＴＱ、、の入
力容量Ｃ１が一定電流で充電され、その充電電圧がゲー
トしきい値電圧を超えるとＦＥＴＱ、、はターンオンす
る。

したがって前記充電速度は従来に比べて大幅に速くなり
、ターンオン時間は著しく短縮される。次にトランジス
タＱ１にオフ制御信号が供給されると反転ロジックゲー
トＱ１８の出力側がロー電位となってトランジスタＱ　
Ｉ　Ｏがオフ、トランジスタＱ、がオンとなる。このた
め前記充電電荷がトランジスタＱ９および抵抗Ｒ８を介
して放出されＦＥＴＱ、、はターンオフする。

尚、第５図の反転ロジックゲートＱ１８の替わりに第６
図のように２個の反転ロジックゲートＱ＋ｅ。

Ｑ　＋７を用いて構成しても良い。この場合の動作は第
５図と全く同様となる。

Ｈ１発明の効果 以上のように本発明によれば、ＦＥＴのゲート・ソース
間に定電流を流すことができるのでゲート・ソース間電
圧の立上がり速度を速めることができ、これによってタ
ーンオン時間を短縮してスイッチング損失を低減するこ
とができる。しかも回路の部品点数は従来回路とほぼ同
一であるため簡単な回路構成となる。

【図面の簡単な説明】

第１図は本発明をＮチャンネルパワーＭＯ３ＦＥＴに適
用した実施例を示す回路図、第２図、第３図および第４
図は各々本発明をＮチャンネルパワーＭＯ３ＦＥＴに適
用した他の実施例を示す回路図、第５図および第６図は
各々本発明をＰチャンネルパワーＭＯ３ＦＥＴに適用し
た実施例を示す回路図、第７図は従来のＦＥＴのゲート
駆動回路の一例を示す回路図である。 Ｅ、、Ｅ、・・・直流電源、ＰＣ・・・フォトカブラ、
Ｑ。 〜Ｑ４＋Ｑ９ｒＱＩＧ・・・トランジスタ、Ｑ、・・・
ＮチャンネルパワーＭＯ６ＦＥＴ、Ｑ、〜Ｑ　８＋　Ｑ
　＋　３＋　Ｑ　＋　４＋Ｑ　＋ｅ〜Ｑ　＋８・・・反
転ロジックゲート、Ｑ　Ｉ　Ｉ＋　Ｑ　ｌｌ＋Ｑ　＋　
９・・・非反転ロジックゲート、Ｑ　１５・・・Ｐチャ
ンネルパワー　Ｍ　ＯＳ　Ｐ　ＩＣ”ｌ’　、　Ｒ、〜
ＲＤ　　抵抗。 実施例の回路図 Ｅ、、Ｅ。 Ｃ Ｑ１〜Ｑ、、Ｑ、、Ｑ、。 Ｑ。 Ｑ＠〜Ｑ、、Ｑ、３．Ｑ、、、Ｑ、、〜Ｑ　＋　ｓＱ＋
＋＋Ｑ＋ｔ　　Ｑ＋ｓ Ｉ５ Ｒ，−Ｒ。 直流電源 フォトカプラ トランジスタ ＮチャンネルパワーＭＯ５ＦＥＴ 反転ロジックゲート 非反転ロジックゲート ＰチャンネルパワーＭＯ５ＦＥＴ 抵抗 第４図 他の実施例の回路図 第５図 他の実施例の回路図 ？ 第２図 他の実施例の回路図 他の実施例の回路図 第６図 他の実施例の回路図 第７図 従来例の回路図 手続補正書（、え。 昭和６胛１１月１１日

Claims (1)

【特許請求の範囲】
1. （１）直流制御電源の正負出力端間に、電界効果トラン
   ジスタ駆動用の制御信号によってオン・オフ制御される
   とともに第１および第２トランジスタのコレクタどうし
   を共通接続して成るコンプリメンタリトランジスタを接
   続し、 前記コンプリメンタリトランジスタのベースと直流制御
   電源を結ぶ電路にベース電流通流回路を介挿し、 前記コンプリメンタリトランジスタのコレクタ側共通接
   続点に電界効果トランジスタのゲートを接続し、 前記電界効果トランジスタのソースを前記直流制御電源
   の一方の出力端に接続して構成したことを特徴とする電
   界効果トランジスタのゲート駆動回路。