JPH0534026Y2 - - Google Patents
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- JPH0534026Y2 JPH0534026Y2 JP15644487U JP15644487U JPH0534026Y2 JP H0534026 Y2 JPH0534026 Y2 JP H0534026Y2 JP 15644487 U JP15644487 U JP 15644487U JP 15644487 U JP15644487 U JP 15644487U JP H0534026 Y2 JPH0534026 Y2 JP H0534026Y2
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- JP
- Japan
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- fet
- operational amplifier
- voltage
- output
- control signal
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- Expired - Lifetime
Links
- 239000003990 capacitor Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- 229920006395 saturated elastomer Polymers 0.000 description 5
- 238000009499 grossing Methods 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Measurement Of Resistance Or Impedance (AREA)
- Control Of Voltage And Current In General (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
Description
【考案の詳細な説明】
「産業上の利用分野」
この考案は定電流回路に関し、特に出力電圧リ
ミツタ回路を付加し、コネクタなどの接触抵抗の
抵抗値を測定する場合、測定端子を接触させた時
に該接触抵抗の両端に高電圧が発生して酸化皮膜
を破壊することなく測定できるようにするもので
ある。
ミツタ回路を付加し、コネクタなどの接触抵抗の
抵抗値を測定する場合、測定端子を接触させた時
に該接触抵抗の両端に高電圧が発生して酸化皮膜
を破壊することなく測定できるようにするもので
ある。
「従来技術の説明」
第４図に従来の定電流回路の回路図を示す。第
一演算増幅器１１の非反転入力側は出力電圧が
V1の基準電圧源１４に接続され、反転入力側は
抵抗値R1の基準抵抗１２を通じて接地されてい
る。第一演算増幅器１１の出力側と反転入力側と
の間には、抵抗値R2の第一帰還抵抗１３が接続
されている。第一演算増幅器１１の反転入力側は
第二演算増幅器１５の非反転入力側に接続され、
出力側は抵抗値がそれぞれR3，R4，R5の直列接
続された分圧抵抗１６1，１６2，１６3を通じて
第二演算増幅器１５の反転入力側に接続されてい
る。各分圧抵抗１６1，１６2，１６3の第二演算
増幅器１５側は、それぞれFET１８1，１８2，１
８3のソースに接続され、各FET１８1，１８2，
１８3のドレインは共通接続されて、出力端子２
０に接続されている。第二演算増幅器１５の出力
端子は、それぞれ第二帰還抵抗１７1，１７2，１
７3を通じてFET１８1，１８2，１８3のゲートに
接続され、各FET１８1，１８2，１８3のゲート
はそれぞれ制御信号入力端子１９1，１９2，１９
３に接続されている。
一演算増幅器１１の非反転入力側は出力電圧が
V1の基準電圧源１４に接続され、反転入力側は
抵抗値R1の基準抵抗１２を通じて接地されてい
る。第一演算増幅器１１の出力側と反転入力側と
の間には、抵抗値R2の第一帰還抵抗１３が接続
されている。第一演算増幅器１１の反転入力側は
第二演算増幅器１５の非反転入力側に接続され、
出力側は抵抗値がそれぞれR3，R4，R5の直列接
続された分圧抵抗１６1，１６2，１６3を通じて
第二演算増幅器１５の反転入力側に接続されてい
る。各分圧抵抗１６1，１６2，１６3の第二演算
増幅器１５側は、それぞれFET１８1，１８2，１
８3のソースに接続され、各FET１８1，１８2，
１８3のドレインは共通接続されて、出力端子２
０に接続されている。第二演算増幅器１５の出力
端子は、それぞれ第二帰還抵抗１７1，１７2，１
７3を通じてFET１８1，１８2，１８3のゲートに
接続され、各FET１８1，１８2，１８3のゲート
はそれぞれ制御信号入力端子１９1，１９2，１９
３に接続されている。
今、出力端子２０に被測定抵抗２１が接続され
ている場合について考える。第一演算増幅器１１
の反転入力側の電圧はV1、出力側の電圧はV1・
R1＋R2／R1である。制御信号入力端子１９1にＨ論 理の信号を供給し、他の制御信号入力端子１９2，
１９3にＬ論理の信号を供給して、FET１８1のみ
をオンにした時、出力端子２０から被測定抵抗２
１に電流値 ｛V1・（R1＋R2／R1−１）｝／R3 の電流が流れる。同様に制御信号入力端子１９2
にのみＨ論理の信号を供給してFET１８2のみを
オンにした時、電流値 ｛V1・（R1＋R2／R1−１）｝／（R3＋R4） の電流が流れ、制御端子１９3にのみＨ論理の信
号を供給してFET１８3のみをオンにした時、電
流値｛V1・（R1＋R2／R1−１）｝／（R3＋R4＋R5） の電流が流れる。
ている場合について考える。第一演算増幅器１１
の反転入力側の電圧はV1、出力側の電圧はV1・
R1＋R2／R1である。制御信号入力端子１９1にＨ論 理の信号を供給し、他の制御信号入力端子１９2，
１９3にＬ論理の信号を供給して、FET１８1のみ
をオンにした時、出力端子２０から被測定抵抗２
１に電流値 ｛V1・（R1＋R2／R1−１）｝／R3 の電流が流れる。同様に制御信号入力端子１９2
にのみＨ論理の信号を供給してFET１８2のみを
オンにした時、電流値 ｛V1・（R1＋R2／R1−１）｝／（R3＋R4） の電流が流れ、制御端子１９3にのみＨ論理の信
号を供給してFET１８3のみをオンにした時、電
流値｛V1・（R1＋R2／R1−１）｝／（R3＋R4＋R5） の電流が流れる。
出力端子２０に被測定抵抗２１が接続されてい
ない場合、分圧抵抗１６1，１６2，１６3にも電
流が流れない。従つて第一演算増幅器１１の出力
電圧V1・R1＋R2／R1がそのまま出力端子２０にあら われる。そのため、例えばコネクタなどの接触抵
抗の抵抗値を測定するために出力端子２０を接触
させた瞬間、該接触抵抗の両端の電位差が大きく
なつて酸化皮膜を破壊してしまうという問題があ
る。
ない場合、分圧抵抗１６1，１６2，１６3にも電
流が流れない。従つて第一演算増幅器１１の出力
電圧V1・R1＋R2／R1がそのまま出力端子２０にあら われる。そのため、例えばコネクタなどの接触抵
抗の抵抗値を測定するために出力端子２０を接触
させた瞬間、該接触抵抗の両端の電位差が大きく
なつて酸化皮膜を破壊してしまうという問題があ
る。
「問題点を解決するための手段」
この考案による定電流回路は、第４図に示した
回路に出力電圧リミツタ回路を設ける。そして出
力端子２０が例えば開放されて所定値以上の電圧
を発生した時、この出力端子２０を接地する。こ
のように構成することにより、出力端子２０での
電圧は低くなり、接触抵抗の酸化皮膜に接触させ
た瞬間に該酸化皮膜を破壊するという問題は解決
される。
回路に出力電圧リミツタ回路を設ける。そして出
力端子２０が例えば開放されて所定値以上の電圧
を発生した時、この出力端子２０を接地する。こ
のように構成することにより、出力端子２０での
電圧は低くなり、接触抵抗の酸化皮膜に接触させ
た瞬間に該酸化皮膜を破壊するという問題は解決
される。
また各FETのゲートと制御信号入力端子との
間にゲート回路を挿入する。このゲート回路は、
コレクタが上記FETのゲートに接続された第一
トランジスタと、ベースが上記制御信号入力端子
に接続された第二トランジスタと、第一トランジ
スタのベースと第二トランジスタのコレクタとの
間に接続された入力抵抗と、一端が入力抵抗と第
二トランジスタのコレクタとの接続艇に接続さ
れ、他端が接地された接地抵抗と、第一トランジ
スタのエミツタとベースとの間に接続されたコン
デンサ及び平滑抵抗とにより構成される。また第
一トランジスタ及び第二トランジスタしのエミツ
タは共通接続されて負の電圧源に接続されてい
る。上記制御信号入力端子から供給されている信
号をＬ論理からＨ論理に切り換えた時、第二トラ
ンジスタはオンとなる。この時、第一トランジス
タのベースとエミツタとの間に接続されているコ
ンデンサに蓄積されている電荷は該コンデンサ及
び入力抵抗で定まる時定数で放電され、第一トラ
ンジスタはベース・エミツタ間電圧が0Vとなつ
てオフとなる。この時、このゲート回路に接続さ
れているFETはオンとなる。また制御信号入力
端子から供給されている信号をＨ論理からＬ論理
に切り換えた時、第二トランジスタはオフとな
る。この時上記コンデンサには、該コンデンサ
と、直列接続された入力抵抗と接地抵抗とにより
定まる時定数で充電され、第一トランジスタのベ
ースは0Vとなる。この時、このゲート回路に接
続されているFETはオフとなる。このように
FETがオフとなる場合、オンとなるときよりや
や遅れる。即ち、出力電流を切り換えるために選
択するFETを換える場合、選択されたFETがオ
ンとなつてから、やや遅れてそれまでオンとなつ
ていたFETがオフとなる。従つて第二演算増幅
器のフイード・バツク・ループが切れることがな
いので、該第二演算増幅器が飽和して応答が遅れ
るということはない。
間にゲート回路を挿入する。このゲート回路は、
コレクタが上記FETのゲートに接続された第一
トランジスタと、ベースが上記制御信号入力端子
に接続された第二トランジスタと、第一トランジ
スタのベースと第二トランジスタのコレクタとの
間に接続された入力抵抗と、一端が入力抵抗と第
二トランジスタのコレクタとの接続艇に接続さ
れ、他端が接地された接地抵抗と、第一トランジ
スタのエミツタとベースとの間に接続されたコン
デンサ及び平滑抵抗とにより構成される。また第
一トランジスタ及び第二トランジスタしのエミツ
タは共通接続されて負の電圧源に接続されてい
る。上記制御信号入力端子から供給されている信
号をＬ論理からＨ論理に切り換えた時、第二トラ
ンジスタはオンとなる。この時、第一トランジス
タのベースとエミツタとの間に接続されているコ
ンデンサに蓄積されている電荷は該コンデンサ及
び入力抵抗で定まる時定数で放電され、第一トラ
ンジスタはベース・エミツタ間電圧が0Vとなつ
てオフとなる。この時、このゲート回路に接続さ
れているFETはオンとなる。また制御信号入力
端子から供給されている信号をＨ論理からＬ論理
に切り換えた時、第二トランジスタはオフとな
る。この時上記コンデンサには、該コンデンサ
と、直列接続された入力抵抗と接地抵抗とにより
定まる時定数で充電され、第一トランジスタのベ
ースは0Vとなる。この時、このゲート回路に接
続されているFETはオフとなる。このように
FETがオフとなる場合、オンとなるときよりや
や遅れる。即ち、出力電流を切り換えるために選
択するFETを換える場合、選択されたFETがオ
ンとなつてから、やや遅れてそれまでオンとなつ
ていたFETがオフとなる。従つて第二演算増幅
器のフイード・バツク・ループが切れることがな
いので、該第二演算増幅器が飽和して応答が遅れ
るということはない。
「実施例」
第１図にこの考案の一実施例である定電流回路
の回路図を示す。図中、第４図と同じものは同一
符号で示す。これは第４図に示した回路に出力電
圧リミツタ回路３１を設け、更に各制御信号入力
端子１９oとFET１８oとの間にゲート回路３２o
を設けたものである。
の回路図を示す。図中、第４図と同じものは同一
符号で示す。これは第４図に示した回路に出力電
圧リミツタ回路３１を設け、更に各制御信号入力
端子１９oとFET１８oとの間にゲート回路３２o
を設けたものである。
出力電圧リミツタ回路３１において、抵抗２２
の一端は出力端子２０に接続され、他端はボルテ
ージフオロワ２３の非反転入力側に接続されてい
る。ボルテージフオロワ２３の出力側と反転入力
側は短絡され、抵抗２４を通じて比較器２５の反
転入力側に接続されている。比較器２５の非反転
入力側にはリミツタレベルが供給され、ボルデー
ジフオロワ２３の出力電圧と比較される。比較器
２５の出力側と反転入力側との間には互いに逆向
きのタイオード２７及び２８が接続されている。
これらのダイオードは、比較器２５が飽和した時
にレスポンスが悪化するのを防ぐためのものであ
る。この比較器２５の出力側は、抵抗２６を通じ
てFET２９のゲートに接続されている。FET２
９のソースは出力端子２０に接続され、ドレイン
は接地されている。
の一端は出力端子２０に接続され、他端はボルテ
ージフオロワ２３の非反転入力側に接続されてい
る。ボルテージフオロワ２３の出力側と反転入力
側は短絡され、抵抗２４を通じて比較器２５の反
転入力側に接続されている。比較器２５の非反転
入力側にはリミツタレベルが供給され、ボルデー
ジフオロワ２３の出力電圧と比較される。比較器
２５の出力側と反転入力側との間には互いに逆向
きのタイオード２７及び２８が接続されている。
これらのダイオードは、比較器２５が飽和した時
にレスポンスが悪化するのを防ぐためのものであ
る。この比較器２５の出力側は、抵抗２６を通じ
てFET２９のゲートに接続されている。FET２
９のソースは出力端子２０に接続され、ドレイン
は接地されている。
出力端子２０での電圧がリミツトレベルよりも
小さい時は、比較器２５からＬ論理の信号が出力
される。この時FET２９はオフとなり、出力端
子２０から被測定抵抗２１に、選択されたFET
１８によつて定まる一定の電流が流れる。出力端
子２０での電圧がリミツタレベルより大きい時
は、比較器２５からＨ論理の信号が出力されて
FET２９がオンとなり、出力端子２０は接地さ
れる。例えばリミツタレベルとして接触抵抗の酸
化皮膜の耐電圧を設定しておく。この時、出力端
子２０が開放されていて耐電圧以上に上がつた場
合、接地される。従つて被測定抵抗である接触抵
抗に出力端子２０を接触させた瞬間に酸化皮膜を
破壊するということはなくなる。
小さい時は、比較器２５からＬ論理の信号が出力
される。この時FET２９はオフとなり、出力端
子２０から被測定抵抗２１に、選択されたFET
１８によつて定まる一定の電流が流れる。出力端
子２０での電圧がリミツタレベルより大きい時
は、比較器２５からＨ論理の信号が出力されて
FET２９がオンとなり、出力端子２０は接地さ
れる。例えばリミツタレベルとして接触抵抗の酸
化皮膜の耐電圧を設定しておく。この時、出力端
子２０が開放されていて耐電圧以上に上がつた場
合、接地される。従つて被測定抵抗である接触抵
抗に出力端子２０を接触させた瞬間に酸化皮膜を
破壊するということはなくなる。
第２図に各ゲート回路３２oの回路図を示す。
第一トランジスタ３３oのコレクタは、FET１８o
のゲートと第二帰還抵抗１７oとの接続点に接続
されている。第一トランジスタ３３oのベースは
入力抵抗３４oを通じて第二トランジスタ３９oの
コレクタに接続されている。第二トランジスタ３
９oのベースは制御信号入力端子１９oに接続され
ている。第一トランジスタ３３o及び第二トラン
ジスタ３９oのエミツタは共に負の電圧源３５oに
接続されている。更に第一トランジスタ３３oの
ベースとエミツタとの間には平滑抵抗３６o及び
コンデンサ３７oが接続され、第二トランジスタ
３９oのコレクタと入力抵抗３４oとの接続点は接
地抵抗３８oを通じて接地されている。
第一トランジスタ３３oのコレクタは、FET１８o
のゲートと第二帰還抵抗１７oとの接続点に接続
されている。第一トランジスタ３３oのベースは
入力抵抗３４oを通じて第二トランジスタ３９oの
コレクタに接続されている。第二トランジスタ３
９oのベースは制御信号入力端子１９oに接続され
ている。第一トランジスタ３３o及び第二トラン
ジスタ３９oのエミツタは共に負の電圧源３５oに
接続されている。更に第一トランジスタ３３oの
ベースとエミツタとの間には平滑抵抗３６o及び
コンデンサ３７oが接続され、第二トランジスタ
３９oのコレクタと入力抵抗３４oとの接続点は接
地抵抗３８oを通じて接地されている。
制御信号入力端子１９oからＨ論理の信号を供
給した時、第二トランジスタ３９oはオンとなる。
この時、第一トランジスタ３３oはベースとエミ
ツタは同じ電圧になるので、オフとなる。そして
FET１８oはオンとなる。制御信号入力端子１９o
からＬ論理の信号を供給した時、第二トランジス
タ３９oはオフとなる。この時第一トランジスタ
３３oのベースが接地されてオンとなり、FET１
８oはオフとなる。制御信号入力端子１９oからＨ
論理の信号を供給した時は、コンデンサ３７oに
蓄積されている電荷は、入力抵抗３４oの抵抗値
及びコンデンサ３７oの容量値で定まる時定数で
放電される。Ｌ論理の信号を供給した時は、直列
接続された入力抵抗３４oと接地抵抗３８oとから
成る抵抗の抵抗値、及びコンデンサ３７oの容量
値で定まる時定数で充電される。即ち出力端子２
０から被測定抵抗２１に流れる電流を切り換える
ために、制御信号入力端子１９iに供給している
信号をＬ論理からＨ論理に、制御信号入力端子１
９jに供給している信号をＨ論理からＬ論理に変
えた場合に、FET１８iは比較的早くオンとなる
が、FET１８j遅れてオフとなる。従つてFET１
８oが全てオフとなることにより、第二演算増幅
器１５のフイード・バツク・ループが切れ、第二
演算増幅器１５が飽和してしまうということはな
くなる。
給した時、第二トランジスタ３９oはオンとなる。
この時、第一トランジスタ３３oはベースとエミ
ツタは同じ電圧になるので、オフとなる。そして
FET１８oはオンとなる。制御信号入力端子１９o
からＬ論理の信号を供給した時、第二トランジス
タ３９oはオフとなる。この時第一トランジスタ
３３oのベースが接地されてオンとなり、FET１
８oはオフとなる。制御信号入力端子１９oからＨ
論理の信号を供給した時は、コンデンサ３７oに
蓄積されている電荷は、入力抵抗３４oの抵抗値
及びコンデンサ３７oの容量値で定まる時定数で
放電される。Ｌ論理の信号を供給した時は、直列
接続された入力抵抗３４oと接地抵抗３８oとから
成る抵抗の抵抗値、及びコンデンサ３７oの容量
値で定まる時定数で充電される。即ち出力端子２
０から被測定抵抗２１に流れる電流を切り換える
ために、制御信号入力端子１９iに供給している
信号をＬ論理からＨ論理に、制御信号入力端子１
９jに供給している信号をＨ論理からＬ論理に変
えた場合に、FET１８iは比較的早くオンとなる
が、FET１８j遅れてオフとなる。従つてFET１
８oが全てオフとなることにより、第二演算増幅
器１５のフイード・バツク・ループが切れ、第二
演算増幅器１５が飽和してしまうということはな
くなる。
また第３図に示すように、ソースが第二演算増
幅器１５の反転入力側に接続され、ドレインが接
地されたFET１８4と、制御信号入力端子１９4
と、FET１８4のゲートと第二演算増幅器１５の
出力側との間に接続された第二帰還抵抗１７4と、
FET１８4のゲートと制御信号入力端子との間に
接続されたゲート回路３２4とから成る回路を付
加しても良い。そして出力端子２０に電流を流さ
ないために制御信号入力端子１９1〜１９3にＬ論
理の信号を供給している時、制御信号入力端子１
９4にＨ論理の信号を供給するように制御する。
このように構成することにより、出力端子２０に
電流を流さない時に第二演算増幅器１５のフイー
ド・バツク・ループが切られ、該第二演算増幅器
１５が飽和することがない。従つて制御信号入力
端子１９1〜１９3の何れか一つにＨ論理の信号を
供給して、出力端子２０に電流を流そうとした
時、レスポンスが遅れることはない。
幅器１５の反転入力側に接続され、ドレインが接
地されたFET１８4と、制御信号入力端子１９4
と、FET１８4のゲートと第二演算増幅器１５の
出力側との間に接続された第二帰還抵抗１７4と、
FET１８4のゲートと制御信号入力端子との間に
接続されたゲート回路３２4とから成る回路を付
加しても良い。そして出力端子２０に電流を流さ
ないために制御信号入力端子１９1〜１９3にＬ論
理の信号を供給している時、制御信号入力端子１
９4にＨ論理の信号を供給するように制御する。
このように構成することにより、出力端子２０に
電流を流さない時に第二演算増幅器１５のフイー
ド・バツク・ループが切られ、該第二演算増幅器
１５が飽和することがない。従つて制御信号入力
端子１９1〜１９3の何れか一つにＨ論理の信号を
供給して、出力端子２０に電流を流そうとした
時、レスポンスが遅れることはない。
「考案の効果」
以上説明したようにこの考案による定電流回路
は、出力端子側に出力電圧リミツタ回路を設け、
出力端子での電圧が例えば接触抵抗の酸化皮膜の
耐電圧を越えた時、上記出力端子を接地するよう
に構成している。従つて酸化皮膜の耐電圧以上の
電圧を帯びている出力端子を酸化皮膜に接触させ
た時に、破壊してしまうということはなくなる。
は、出力端子側に出力電圧リミツタ回路を設け、
出力端子での電圧が例えば接触抵抗の酸化皮膜の
耐電圧を越えた時、上記出力端子を接地するよう
に構成している。従つて酸化皮膜の耐電圧以上の
電圧を帯びている出力端子を酸化皮膜に接触させ
た時に、破壊してしまうということはなくなる。
また各FETと各制御信号入力端子との間にゲ
ート回路を設け、上記FETをオフにする信号が
供給された時はやや遅れてオフにするようにして
いる。従つて出力電流を切り換える時に、全ての
FETがオフとなつて第二演算増幅器が飽和し、
レスポンスが遅れるということはない。
ート回路を設け、上記FETをオフにする信号が
供給された時はやや遅れてオフにするようにして
いる。従つて出力電流を切り換える時に、全ての
FETがオフとなつて第二演算増幅器が飽和し、
レスポンスが遅れるということはない。
更に第３図に示すようにFETと、第二帰還抵
抗と、ゲート回路と、制御信号入力端子とから成
る回路をもう１組設け、上記FETのドレインを
接地しておく。出力端子から電流を流さない時に
上記制御信号入力端子にのみＨ論理を供給するよ
うにしておくことにより、第二演算増幅器のフイ
ード・バツク・ループは常に閉じた状態となる。
そして出力端子から一定の電流を流すためにＨ論
理の信号を供給する制御信号入力端子を変えた時
に、第二演算増幅器が飽和することなく、高速に
安定状態になる。
抗と、ゲート回路と、制御信号入力端子とから成
る回路をもう１組設け、上記FETのドレインを
接地しておく。出力端子から電流を流さない時に
上記制御信号入力端子にのみＨ論理を供給するよ
うにしておくことにより、第二演算増幅器のフイ
ード・バツク・ループは常に閉じた状態となる。
そして出力端子から一定の電流を流すためにＨ論
理の信号を供給する制御信号入力端子を変えた時
に、第二演算増幅器が飽和することなく、高速に
安定状態になる。
第１図はこの考案の一実施例である定電流回路
の回路図、第２図は第１図に示したゲート回路の
一実施例を示す回路図、第３図はこの考案の他の
実施例である定電流回路の回路図、第４図は従来
の定電流回路の回路図である。
の回路図、第２図は第１図に示したゲート回路の
一実施例を示す回路図、第３図はこの考案の他の
実施例である定電流回路の回路図、第４図は従来
の定電流回路の回路図である。
Claims (1)
- 【実用新案登録請求の範囲】 Ａ 第一定電圧発生手段と、 Ｂ 第二定電圧発生手段と、 Ｃ 非反転入力側が上記第一定電圧発生手段に接
続された演算増幅器と、 Ｄ 該演算増幅器の反転入力側と上記第二定電圧
発生手段との間に直列に接続された複数の分圧
抵抗と、 Ｅ ソースが各分圧抵抗の演算増幅器側の端子に
接続され、ドレインが共通接続されて出力端子
に接続された複数のFETと、 Ｆ 一端が上記演算増幅器の出力側に接続され、
他端が各々のFETのゲートに接続された複数
の帰還抵抗と、 Ｇ 上記FETと同じ数の制御信号入力端子と、 Ｈ 各制御信号入力端子と各FETのゲートとの
間に接続され、制御信号入力端子から供給され
る上記FETをオフにする信号を、上記FETを
オンにする信号より遅れて伝達する複数のゲー
ト回路と、 Ｉ 上記出力端子から出力される電圧がリミツタ
レベルを越えたとき、上記出力端子を所定の電
圧に保持する出力電圧リミツタ回路と、 を具備して成ることを特徴とする定電流回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15644487U JPH0534026Y2 (ja) | 1987-10-13 | 1987-10-13 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15644487U JPH0534026Y2 (ja) | 1987-10-13 | 1987-10-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0161715U JPH0161715U (ja) | 1989-04-19 |
| JPH0534026Y2 true JPH0534026Y2 (ja) | 1993-08-30 |
Family
ID=31434991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15644487U Expired - Lifetime JPH0534026Y2 (ja) | 1987-10-13 | 1987-10-13 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0534026Y2 (ja) |
-
1987
- 1987-10-13 JP JP15644487U patent/JPH0534026Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0161715U (ja) | 1989-04-19 |
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