JPS589303Y2 - ディジタル入力回路 - Google Patents

Description

【考案の詳細な説明】 本考案はディジタル回路においてダブルキーによる誤動
作を防ぐものである。

従来電卓上のディジタル回路を含む家電機器においては
、２個以上の入カキ−を同時に押した場合、いわゆるダ
ブルキー操作をした場合、何ら対策が取られないか、あ
るいはキーに優先処理順位を定めるか、のいずれかの処
理をすることがほとんどであった。

前者ではダブルキー操作自体な禁止事項とし、その際の
系の反応には一切注意が払われない。

従って押していないキーが入力されたり、意味不明な表
示が表れたりした。

後者では例えば「１」と「２」の数値キーの「１」によ
り高い優先性を持たせれば、「１」と「２」のダブルキ
ーは「１」だけが受けつげられ処理される。

従ってダブルキーはもはや禁止事項ではなくなる。

ただし前者と比して入カキ−の優先性をコントロールす
る回路が必要となるので、系全体として構成が複雑とな
り高価なものにならざるをえなかった。

以上の点を考慮し本考案はすこぶる簡単な回路構成で、
ダブルキーな受けっけな（シ、系全体の誤動作を防ごう
とするものである。

以下図面に従って本考案の一実施例について説明する。

第１図はディジタル入力回路の構成を示すブロック図で
あり、直流電源１のＡ、Ｂ端子よりスイッチ２ａと抵抗
３ａに直流電圧が印加されている。

そしてその中点が入力検出部４の入力端子Ｃに接続され
る。

同様にスイッチ２ａ、抵抗３ａに並列にスイッチ２ｂ、
２ｃ、２ｄが抵抗３ｂ、３ｃ。

３ｄに接続され、その中点が入力端子り、Ｅ、Ｆへとつ
ながっている。

かかる構成において電源１の電源インピーダンスを例え
ば第２図に示すように設計したとする。

つまり１ｍＡ電流をとれば電圧降下が１ｖ生じるような
電源容量である。

加えて入力検出部４のスレシホールドレベルを第３図に
示すように設計したとする。

つまり０〜３Ｖの領域のがＨレベル、−３〜−４ｖの領
域■がスレシホールドレベル、−４〜−１０Ｖの領域［
Ｆ］がＬレベルとなる。

この構成で電源１のＡ端子をＯＶ。Ｂ端子を一１０Ｖと
すると、スイッチ２ａ〜２ｄを押さないときには入力端
子Ｃ−Ｆの電圧は一１０ｖ１すなわちＬレベルとなる。

このスイッチが押されていない状態が第３図の■および
■、■である。

次に４つのスイッチのいずれか１個を押したとする。

すると入力端子の電位は端子Ａの電位、すなわちＨレベ
ルとなる。

ただしその電位は抵抗のためドロップする。

今抵抗値を４にΩとすればスイッチには２．５ｍＡ流れ
、電圧降下は２．５■となる。

そこで入力端子の電位は−２，５Ｖとなり、Ｌレベルか
らＨレベルに転じる。

第３図の■がこの状態である。

続いて２個のスイッチが同時に押された場合を想定する
。

この場合には２個のスイッチに２．５ｍＡずつ５ｍＡ流
れ、電圧降下は５ｖとなる。

そこで押されたスイッチの接続された２つの入力端子に
加わる電位は一５ｖで、これはＬレベルのままである。

第３図の■がこの状態を示す。このため入力検出部４は
ダブルキーをノーキーと同様の扱いとし、これらを無視
してしまう。

このように系のスレシホールドレベルと電源容量、それ
に抵抗値とを選択することでダブルキーを無視する入力
回路が構成できる。

第４図はＭＯ８集積回路でキーマトリクスを組んだ例で
ある。

４ビツトの入力端子に８個のキースイッチ２ａ〜２ｄ、
５ａ〜５ｄが接続され、電源はタイミングをずらせた２
つのパルス電圧となり、０ＵＴＰＵＴ Ａ、Ｂ端子よ
り供給される。

本実施例では系自体７５＝ｊａ工掃引信号を出力し、再
び入力端子より取り込む構成としている。

６ａがこのパルスを作るＭＯＳ）ランジスタで、第２図
のような電圧−電流特性を示す。

本実施例では電源の電圧降下＋１むしろ大きい方が都合
が良＜ Ｊ ’従ってドライブトランジスタ６ａは小さ
なチップ面積ですみ、集積回路で系を構成する場合に有
利である。

７ｄは入力信号を系の内部へ送るドライブトランジスタ
、８ｄは抵抗と等価なロードトランジスタである。

ロードトランジスタ８ｄは＝般に数十にΩというような
大きな値に選ばれ、入力信号のＨレベルをドロップさせ
ないよう配慮される。

抵抗３ｄはこれと並列の形となり、逆にＨレベルをギリ
ギリまでドロップさせる。

この抵抗はもちろんＭＯ８集積回路内に内蔵可能である
。

ただしＭＯＳの構造上、大きな電流をとることは不利で
チップサイズを大きくしてしまう。

なおスイッチは本実施例では通常のマイクロスイッチを
挙げたが、コンデンサのリークを用いたタッチスイッチ
等でも同様の構造がもちろん可能である。

本実施例はこのように電源容量を故意に小さくして重畳
時（ダブルキ一時）に電源電圧を降下させこれにより入
力レベルをローレベルとしてしまうものである。

このように本考案によれば適切な抵抗値を有する抵抗を
入力回路に挿入するだけで、ダブルキーを無視する系が
実現できる。

またこの比較的小さな抵抗のためにスイッチを流れる電
流が大きくなり、スイッチの接触抵抗等による動作不感
を防止できる。

また静電気等のノイズが入力端子に加わった時にも、そ
の抵抗値が系の入力インピーダンスに比べて小さい故、
サージのバイパス回路となり、系の入力回路を保護する
ことができる。

【図面の簡単な説明】

第１図は本考案の一実施例を示すブロック図、第２図は
その電源部の電圧〜電流特性図、第３図は同人力信号波
形図、第４図はキーマトリクスを組んだ実施例を示す図
である。 １・・・・・・電源、２・・・・・・スイッチ、３・・
・・・・抵抗、４・・・・・・入力検出部。

Claims (1)

【実用新案登録請求の範囲】
1. 系への入力指令を行うスイッチング素子と、このスイッ
   チング素子と直列に配した抵抗素子と、前記スイッチン
   グ素子と抵抗素子の両端に直流電圧もしくはパルス電圧
   を印加する電源と、前記スイッチング素子と抵抗素子の
   中点を接続した入力検知部とより成り、前記スイッチン
   グ素子を少なくとも２個同時に閉路させると前記直流も
   しくはパルス電源の電圧降下が系の値を割るよう前記抵
   抗素子の抵抗値を選定したことを特徴とするデジタル入
   力回路。