JPH0731917B2 - 不揮発性メモリー用電圧供給スイッチングデバイス - Google Patents
不揮発性メモリー用電圧供給スイッチングデバイスInfo
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- JPH0731917B2 JPH0731917B2 JP30112688A JP30112688A JPH0731917B2 JP H0731917 B2 JPH0731917 B2 JP H0731917B2 JP 30112688 A JP30112688 A JP 30112688A JP 30112688 A JP30112688 A JP 30112688A JP H0731917 B2 JPH0731917 B2 JP H0731917B2
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Description
【発明の詳細な説明】 本発明はMOS技術における不揮発性メモリーに関する。
特にこの発明は通常の供給電圧（Vcc）とプログラミン
グ又はメモリーの書込みを行うための高い方のプログラ
ミング電圧（Vpp）の間で内部ノードを切換えるためのE
PROMメモリーに利用し得るものである。
グ又はメモリーの書込みを行うための高い方のプログラ
ミング電圧（Vpp）の間で内部ノードを切換えるためのE
PROMメモリーに利用し得るものである。
この発明は又はプログラミングピン、プログラミング電
圧を受けるため通常設計されたもの、の他の目的のた
め、例えばマイクロプロセッサーの入出力としての使用
を許す。
圧を受けるため通常設計されたもの、の他の目的のた
め、例えばマイクロプロセッサーの入出力としての使用
を許す。
知られて居る如くEPROMメモリーは供給の一部をメモリ
ーが読出し中、プログラミング中或いは書込み中かに依
ってVcc電圧（5V）の供給ピン又はVpp電圧（12.5V）の
プログラムピンに交互に接続される内部ノードを経由し
て受ける。
ーが読出し中、プログラミング中或いは書込み中かに依
ってVcc電圧（5V）の供給ピン又はVpp電圧（12.5V）の
プログラムピンに交互に接続される内部ノードを経由し
て受ける。
前述のノードを一方の電圧から他方へ切換えるためVcc
電圧とVpp電圧の二つの外部ピンと接続している二つの
回路ブランチと前述のノードと前述のセレクショントラ
ンジスターのコントロールをするためのスイッチング回
路の一方に一ヶ、他方に他の一ヶと置かれた二つのＮ型
セレクショントランジスターから成るスイッチングデバ
イスを通常採用する。
電圧とVpp電圧の二つの外部ピンと接続している二つの
回路ブランチと前述のノードと前述のセレクショントラ
ンジスターのコントロールをするためのスイッチング回
路の一方に一ヶ、他方に他の一ヶと置かれた二つのＮ型
セレクショントランジスターから成るスイッチングデバ
イスを通常採用する。
プログラミングピンに至るブランチに置かれたトランジ
スターを制御するため前述のトランジスターのゲートに
Vppより高い電圧を加えられるよう電圧倍増器が用意さ
れている。
スターを制御するため前述のトランジスターのゲートに
Vppより高い電圧を加えられるよう電圧倍増器が用意さ
れている。
これは電圧倍増器に関連し回路の複雑さとレイアウトの
問題につながる。
問題につながる。
本発明の目的は電圧倍増器を必要とせずこれ迄のものに
比べ作るのが大変容易な上述用途向のスイッチングデバ
イスを完成する事にある。
比べ作るのが大変容易な上述用途向のスイッチングデバ
イスを完成する事にある。
別の目的は上述の用途向のスイッチングデバイスで且つ
プログラミングピンの用途を他の目的、例えばマイクロ
プロセッサーの入出力素子としても使えるものを完成す
る事にある。
プログラミングピンの用途を他の目的、例えばマイクロ
プロセッサーの入出力素子としても使えるものを完成す
る事にある。
この発明で前述の目的は二ヶのトランジスターはＰ型で
あり、前述のセレクショントランジスターの基板バイア
スを二つの外部ピンに時々与えられる最高電圧に等しい
電圧に保つための回路が用意されていると云う特性のス
イッチングデバイスによって達成される。
あり、前述のセレクショントランジスターの基板バイア
スを二つの外部ピンに時々与えられる最高電圧に等しい
電圧に保つための回路が用意されていると云う特性のス
イッチングデバイスによって達成される。
Ｎ型トランジスター（前述のトランジスターのソース電
圧より高い正のゲート電圧で導通に導ける）の代わりに
ゲート電圧０で導通に導けるＰ型トランジスターの使用
で電圧倍増器なしで済ませ結果的に回路の簡素化とレイ
アウトの利点を伴うのは明らかなようである。
圧より高い正のゲート電圧で導通に導ける）の代わりに
ゲート電圧０で導通に導けるＰ型トランジスターの使用
で電圧倍増器なしで済ませ結果的に回路の簡素化とレイ
アウトの利点を伴うのは明らかなようである。
同時にＰ型トランジスターは基板への電荷注入を防ぐた
め基板は回路に存在する最も高い電圧に等しい電圧に保
つ事を要する。現在のケースでは此の問題は前述ピンは
供給電圧Vccと同じく低い又は高い電圧を受け易いプロ
グラミングピンを入出力素子として使おうとする事によ
り悪くなっている。
め基板は回路に存在する最も高い電圧に等しい電圧に保
つ事を要する。現在のケースでは此の問題は前述ピンは
供給電圧Vccと同じく低い又は高い電圧を受け易いプロ
グラミングピンを入出力素子として使おうとする事によ
り悪くなっている。
この発明で此の問題は又はＰ型トランジスターの基板バ
イアスを二つの外部ピンに時々存在する最も高い電圧に
等しい電圧に保つ回路手段を持つスイッチングデバイス
を備える事により解決される。
イアスを二つの外部ピンに時々存在する最も高い電圧に
等しい電圧に保つ回路手段を持つスイッチングデバイス
を備える事により解決される。
本発明の実用的な具体化は明確にそして添附図面に一例
として説明されている。
として説明されている。
第１図において１はメモリー付の、例えばEPROM（図示
せず）１ヶのモノリシック構造に入ったスイッチングデ
バイス全体を示し、２と３は通常の供給電圧Vccとプロ
グラミング電圧Vppを夫々持って来る外部端子又はピン
を示し、４は二種類の電圧の一方又は他方に選択的に切
換え出来る内部ノードを示す。
せず）１ヶのモノリシック構造に入ったスイッチングデ
バイス全体を示し、２と３は通常の供給電圧Vccとプロ
グラミング電圧Vppを夫々持って来る外部端子又はピン
を示し、４は二種類の電圧の一方又は他方に選択的に切
換え出来る内部ノードを示す。
第１図に示す如くスイッチングデバイスは二つのＰ型セ
レクショントランジスター５及び６を含み夫々は供給端
子２及び３を内部ノード４に接続する二つの回路ブラン
チ７及び８の夫々一つに入っている。
レクショントランジスター５及び６を含み夫々は供給端
子２及び３を内部ノード４に接続する二つの回路ブラン
チ７及び８の夫々一つに入っている。
二つのトランジスター５及び６のゲート端子は二つの供
給端子VccとVppを受け、次に述べる二つの制御信号PRG
とEPRに従うスイッチングコントロールユニット９に制
御される。
給端子VccとVppを受け、次に述べる二つの制御信号PRG
とEPRに従うスイッチングコントロールユニット９に制
御される。
スイッチングコントロールユニット９のブロック図は第
２図に示す、図にはアナログ比較器10、Ｐ型トランジス
ター用基板バイアス回路11及びセレクショントランジス
ター５及び６のスイッチングをコントロールするスイッ
チング回路12が含まれている。
２図に示す、図にはアナログ比較器10、Ｐ型トランジス
ター用基板バイアス回路11及びセレクショントランジス
ター５及び６のスイッチングをコントロールするスイッ
チング回路12が含まれている。
上述の回路10,11及び12は二つの供給電圧Vcc及びVppを
受ける。比較器10はそれらを比較しデイジタル出力UCを
出しそれらの“高”又は“低”のロジックレベルはVpp
がVccより高いか低いかを示す。比較器又はプログラミ
ングピン３を入出力又は他に使う事を示すEPR信号を受
けるたびに出力信号のレベルを“低”に保つ。比較器10
の出力UCのロジックレベルに依りバイアス回路11は二つ
のバイアス電圧VbとVbb、これらは同じで二つの供給電
圧VccとVppの高い方に時々等しい、を出力端子13と14で
得られるようにする。スイッチング回路12、これも又二
つのバイアス電圧VbとVbbを受ける、は比較器10の出力
信号UCのロジックレベル及び集積回路（表示なし）の総
合コントロールユニットから来るプログラミング信号PR
Gの総合コントロールに基づき二つのトランジスター５
と６のスイッチングのコントロールを行う。
受ける。比較器10はそれらを比較しデイジタル出力UCを
出しそれらの“高”又は“低”のロジックレベルはVpp
がVccより高いか低いかを示す。比較器又はプログラミ
ングピン３を入出力又は他に使う事を示すEPR信号を受
けるたびに出力信号のレベルを“低”に保つ。比較器10
の出力UCのロジックレベルに依りバイアス回路11は二つ
のバイアス電圧VbとVbb、これらは同じで二つの供給電
圧VccとVppの高い方に時々等しい、を出力端子13と14で
得られるようにする。スイッチング回路12、これも又二
つのバイアス電圧VbとVbbを受ける、は比較器10の出力
信号UCのロジックレベル及び集積回路（表示なし）の総
合コントロールユニットから来るプログラミング信号PR
Gの総合コントロールに基づき二つのトランジスター５
と６のスイッチングのコントロールを行う。
アナログ比較器は第３図に回路の詳細が説明されてい
て、そこには供給電圧Vccと接地の間に直接に入ってい
る二つのＮ型トランジスター16と17を含む一番目の回路
ブランチと供給電圧Vccと接地の間にこれも直列に入っ
ている二つのＮ型トランジスター18と19を含む二番目の
回路ブランチから作られた比較ステージ15が含まれてい
る。トランジスター16は電圧Vccで制御されるゲート、
同時にトランジスター18は電圧Vppで制御されるゲート
である。二つのトランジスター17と19はトランジスター
17のソースに接続する共通ゲートを持つ。トランジスタ
ー16と17の間の中間ノード20はゲートがトランジスター
18と19の間の中間ノード22に接続しているＮ型トランジ
スター21を経由接地されている。ノード22は又ゲートが
ノード20に接続しているＮ型トランジスター23経由接地
されている。
て、そこには供給電圧Vccと接地の間に直接に入ってい
る二つのＮ型トランジスター16と17を含む一番目の回路
ブランチと供給電圧Vccと接地の間にこれも直列に入っ
ている二つのＮ型トランジスター18と19を含む二番目の
回路ブランチから作られた比較ステージ15が含まれてい
る。トランジスター16は電圧Vccで制御されるゲート、
同時にトランジスター18は電圧Vppで制御されるゲート
である。二つのトランジスター17と19はトランジスター
17のソースに接続する共通ゲートを持つ。トランジスタ
ー16と17の間の中間ノード20はゲートがトランジスター
18と19の間の中間ノード22に接続しているＮ型トランジ
スター21を経由接地されている。ノード22は又ゲートが
ノード20に接続しているＮ型トランジスター23経由接地
されている。
トランジスター16と18及び回路ノード20と22の間には基
板がVccに接続したＰ型トランジスター26と27がある。
これらのゲート端子はEPR信号を受けられる。同じ事が
回路ノード22と接地の間のＮ型トランジスター28にも当
てはまる。
板がVccに接続したＰ型トランジスター26と27がある。
これらのゲート端子はEPR信号を受けられる。同じ事が
回路ノード22と接地の間のＮ型トランジスター28にも当
てはまる。
インバーター29は回路ノード22とNORポート30の入力、
他の入力はプログラミング電圧Vppを受けるインバータ
ー31の出力に接続する、の間に置かれる。
他の入力はプログラミング電圧Vppを受けるインバータ
ー31の出力に接続する、の間に置かれる。
アナログ比較器10のデイジタル出力信号UCはNORポート3
0の出力の所で得られる。
0の出力の所で得られる。
基板バイアス回路11は第４図に詳しく説明されて居り、
入力が比較器10の出力UCに接続され出力は基板がソース
に接続しているＰ型トランジスター33とＮ型トランジス
ター34のゲート端子に接続しているインバーター32を含
む。これらトランジスター33と34は電圧供給端子Vppと
接地の間に直列に入っている。インバーター32の出力は
又基板がドレーンに接続しVpp端子とバイアス端子13
（電圧Vb）の間にあるＰ型トランジスター35のゲート端
子に接続されている。これは基板が電圧バイアス端子Vb
に接続しVpp端子とバイアス端子14（電圧Vbb）の間にあ
るＰ型トランジスター36のゲート端子に接続されてい
る。
入力が比較器10の出力UCに接続され出力は基板がソース
に接続しているＰ型トランジスター33とＮ型トランジス
ター34のゲート端子に接続しているインバーター32を含
む。これらトランジスター33と34は電圧供給端子Vppと
接地の間に直列に入っている。インバーター32の出力は
又基板がドレーンに接続しVpp端子とバイアス端子13
（電圧Vb）の間にあるＰ型トランジスター35のゲート端
子に接続されている。これは基板が電圧バイアス端子Vb
に接続しVpp端子とバイアス端子14（電圧Vbb）の間にあ
るＰ型トランジスター36のゲート端子に接続されてい
る。
トランジスター33と34の間の中間ノード37は基板がドレ
ーンに接続しVcc端子とバイアス端子13の間に置かれて
いるＰ型トランジスター38のゲート端子に、又基板がVb
に接続しVcc端子とバイアス端子14の間のＰ型トランジ
スターのゲート端子に順次接続されている。
ーンに接続しVcc端子とバイアス端子13の間に置かれて
いるＰ型トランジスター38のゲート端子に、又基板がVb
に接続しVcc端子とバイアス端子14の間のＰ型トランジ
スターのゲート端子に順次接続されている。
第５図に詳細に説明されているスイッチング回路12はNA
NDポート40を含み入力には比較器10の出力信号UCとプロ
グラミング信号PRGが加えられる。NANDポート40の出力
は希望の制御電圧をセレクショントランジスター５と６
のゲート端子に加える役割りを持つ電圧トランスレータ
ー41の入力に加えられる。
NDポート40を含み入力には比較器10の出力信号UCとプロ
グラミング信号PRGが加えられる。NANDポート40の出力
は希望の制御電圧をセレクショントランジスター５と６
のゲート端子に加える役割りを持つ電圧トランスレータ
ー41の入力に加えられる。
電圧トランスレーターは基板がVbbに接続した４ヶのＰ
型トランジスター42〜45から成り、これらVbbと接地間
の４ヶの並列回路にＮ型トランジスター夫々46〜49と直
列に入っている。トランジスター42と45のゲート端子は
直列になっているトランジスター43と47の中間ノードに
接続し同時にトランジスター43と44のゲート端子は直列
になっているトランジスター42と46の中間ノードに接続
している。トランジスター46と47のゲート端子はNANDポ
ート40の出力に直接及びインバーター50を経由夫々接続
している。トランジスター48のゲート端子は基板がドレ
ーンに接続しているセレクショントランジスター５のゲ
ートと同じくトランジスター45と49の中間ノード51の間
に接続している。トランジスター49のゲート端子は基板
がドレーンに接続しているセレクショントランジスター
６のゲートと同じくトランジスター44と48の中間ノード
52の間に接続している。
型トランジスター42〜45から成り、これらVbbと接地間
の４ヶの並列回路にＮ型トランジスター夫々46〜49と直
列に入っている。トランジスター42と45のゲート端子は
直列になっているトランジスター43と47の中間ノードに
接続し同時にトランジスター43と44のゲート端子は直列
になっているトランジスター42と46の中間ノードに接続
している。トランジスター46と47のゲート端子はNANDポ
ート40の出力に直接及びインバーター50を経由夫々接続
している。トランジスター48のゲート端子は基板がドレ
ーンに接続しているセレクショントランジスター５のゲ
ートと同じくトランジスター45と49の中間ノード51の間
に接続している。トランジスター49のゲート端子は基板
がドレーンに接続しているセレクショントランジスター
６のゲートと同じくトランジスター44と48の中間ノード
52の間に接続している。
スイッチング回路12の終段にVccとセレクショントラン
ジスター６のゲートの間のＮ型トランジスター53があ
る。トランジスター53のゲートはインバーター54経由電
圧Vppで制御される。
ジスター６のゲートの間のＮ型トランジスター53があ
る。トランジスター53のゲートはインバーター54経由電
圧Vppで制御される。
詳述した構成の結果として一例として図の中で述べたス
イッチングデバイスは次の様に動作する。
イッチングデバイスは次の様に動作する。
アナログ比較器10（第３図）は連続的にVcc（通常5V）
とVpp（プログラミング時は12.5V、読出し時は5V）を比
較する。
とVpp（プログラミング時は12.5V、読出し時は5V）を比
較する。
VppがVccより高いプログラミング時はトランジスター18
はトランジスター16より良く導通し比較ステージ15の回
路ノード22は“高”レベルの電圧になりインバーター29
及びNORポート30経由“高”レベル出力UCが出る。
はトランジスター16より良く導通し比較ステージ15の回
路ノード22は“高”レベルの電圧になりインバーター29
及びNORポート30経由“高”レベル出力UCが出る。
VppがVccと同じか又は低い読出し時はトランジスター16
はトランジスター18より良く導通し回路ノード22は
“低”レベルに落ち結果的に出力信号UCも落ちる。
はトランジスター18より良く導通し回路ノード22は
“低”レベルに落ち結果的に出力信号UCも落ちる。
基本的にUCは従ってVppがVccより高い時に“高”レベル
であり、そうでないときは“低”レベルである。
であり、そうでないときは“低”レベルである。
この後者の状況はプログラミングピン３をメモリープロ
グラミング以外の目的に使いときに起る。此の場合EPR
信号はＰ型トランジスター26と27及びＮ型トランジスタ
ー28の導通を切るので回路ノード22は“低”レベルにな
り比較器の出力UCも同じく落ちる。此の様な使い方での
電流消費は従って小さい。
グラミング以外の目的に使いときに起る。此の場合EPR
信号はＰ型トランジスター26と27及びＮ型トランジスタ
ー28の導通を切るので回路ノード22は“低”レベルにな
り比較器の出力UCも同じく落ちる。此の様な使い方での
電流消費は従って小さい。
インバーター31とNORポート30経由例えば供給回路が切
れたため電圧Vppが急激に落ちた場合出力信号UCのレベ
ルを急落させる事が可能である。
れたため電圧Vppが急激に落ちた場合出力信号UCのレベ
ルを急落させる事が可能である。
比較器10の出力信号UCの電圧レベルは基板バイアス回路
11とスイッチング回路12で使われる。
11とスイッチング回路12で使われる。
基板バイアス回路11（第４図）は基板バイアスより高い
ソース及びドレーンバイアスを持つすべてのＰ型トラン
ジスターの基板バイアスを得られる最高の電圧、Vpp又
はVcc、に保つために特に使う。知られている如くこれ
は基板への電荷注入を抑えるために重要である。
ソース及びドレーンバイアスを持つすべてのＰ型トラン
ジスターの基板バイアスを得られる最高の電圧、Vpp又
はVcc、に保つために特に使う。知られている如くこれ
は基板への電荷注入を抑えるために重要である。
UCがVppがVccより高い、つまりメモリーはプログラミン
グ状態にある事を示す“高”レベルにある時Ｐ型トラン
ジスター35及び36のゲート端子は“低”レベルで前述の
トランジスターは導通し電圧Vppを端子13と14に送る、
つまりVppに等しいバイアス電圧VbとVbbを作る。トラン
ジスター38と39がオフにされると同時に“高”レベルに
回路ノードはＰ型トランジスター33の導通とゲート端子
に加えられた“低”レベルで起きたＮ型トランジスター
34をオフにした効果による。
グ状態にある事を示す“高”レベルにある時Ｐ型トラン
ジスター35及び36のゲート端子は“低”レベルで前述の
トランジスターは導通し電圧Vppを端子13と14に送る、
つまりVppに等しいバイアス電圧VbとVbbを作る。トラン
ジスター38と39がオフにされると同時に“高”レベルに
回路ノードはＰ型トランジスター33の導通とゲート端子
に加えられた“低”レベルで起きたＮ型トランジスター
34をオフにした効果による。
此の状態ですべてのＰ型トランジスターは基板が電圧Vp
p、つまり回路の中でその瞬間存在する最高の電圧にな
る。
p、つまり回路の中でその瞬間存在する最高の電圧にな
る。
UCが“低”レベル、VppがVccより低いか又は等しい事を
示す、つまり読出し状態が優勢であるか、プログラミン
グピン３が他の目的に使われているか又は電圧Vpの急落
であるか、にあるときトランジスター35と36のゲート端
子は“高”レベルにあり前述のトランジスターはオフ、
同時にトランジスター38と39の導通“低”レベルにある
回路ノード37はトランジスター34の導通とトランジスタ
ー33をオフにした効果による。此の状況をすべてのＰ型
トランジスターは基板電圧Vccに、つまり回路の中でそ
の瞬間存在する最高の電圧になる。
示す、つまり読出し状態が優勢であるか、プログラミン
グピン３が他の目的に使われているか又は電圧Vpの急落
であるか、にあるときトランジスター35と36のゲート端
子は“高”レベルにあり前述のトランジスターはオフ、
同時にトランジスター38と39の導通“低”レベルにある
回路ノード37はトランジスター34の導通とトランジスタ
ー33をオフにした効果による。此の状況をすべてのＰ型
トランジスターは基板電圧Vccに、つまり回路の中でそ
の瞬間存在する最高の電圧になる。
既に述べた通り比較器の出力UCの電圧レベルはスイッチ
ング回路12（第５図）でも使われる。前述信号は前述信
号PRGと前述信号PRGにセレクショントランジスター５及
び６の交互の切換と出力UCの電圧レベルに依り又ピン３
にある電圧Vppに基づき電圧Vcc（メモリー読出し状態又
はピン３の前述メモリーのプログラミング以外の使用）
又は電圧Vpp（メモリーのプログラミング状態）の内部
ノード４に対する適用を制御させるためNANDポート40で
組合せられる。バイアス回路11で作られたバイアス電圧
VbとVbbは第５図に示した種々なＰ型トランジスターに
対し回路の中にある最も高い電圧レベルの望みの基板バ
イアスを確保する事に注意すべきである。
ング回路12（第５図）でも使われる。前述信号は前述信
号PRGと前述信号PRGにセレクショントランジスター５及
び６の交互の切換と出力UCの電圧レベルに依り又ピン３
にある電圧Vppに基づき電圧Vcc（メモリー読出し状態又
はピン３の前述メモリーのプログラミング以外の使用）
又は電圧Vpp（メモリーのプログラミング状態）の内部
ノード４に対する適用を制御させるためNANDポート40で
組合せられる。バイアス回路11で作られたバイアス電圧
VbとVbbは第５図に示した種々なＰ型トランジスターに
対し回路の中にある最も高い電圧レベルの望みの基板バ
イアスを確保する事に注意すべきである。
“高”レベルにあるUC信号はプログラミング信号PRGに
内部ノード４用プログラミング電圧Vppの選択の制御を
させ前述信号UCはその瞬間Vccより高くそしてこのゆえ
にメモリーのプログラミングに適している事を示す。二
つの“高”レベル信号UCとPRGでNANDポート40の出力は
“低”レベルになりそして電圧トランスレーター41を経
由してセレクショントランジスター６のゲートに電圧０
ともう一方のセレクショントランジスター５のゲートは
Vbb（Vpp,12.5V）に等しい電圧になる。このゆえに後者
はオープン、同時に前者は導通そしてプログラミング電
圧Vppを内部ノード４に送る。
内部ノード４用プログラミング電圧Vppの選択の制御を
させ前述信号UCはその瞬間Vccより高くそしてこのゆえ
にメモリーのプログラミングに適している事を示す。二
つの“高”レベル信号UCとPRGでNANDポート40の出力は
“低”レベルになりそして電圧トランスレーター41を経
由してセレクショントランジスター６のゲートに電圧０
ともう一方のセレクショントランジスター５のゲートは
Vbb（Vpp,12.5V）に等しい電圧になる。このゆえに後者
はオープン、同時に前者は導通そしてプログラミング電
圧Vppを内部ノード４に送る。
この状況の下にインバーター54とトランジスター53は電
圧Vppの急落の場合トランジスターを直ちにオフにする
役割を持つ。
圧Vppの急落の場合トランジスターを直ちにオフにする
役割を持つ。
再び“高”レベルにある信号UCでプログラミング信号PR
GはVppの代りに電圧Vccの内部ノード４への送り制御出
来る。この場合トランスレーター回路41は電圧０をトラ
ンジスター５のゲートにかけVbb（Vpp,12.5V）に等しい
電圧をトランジスター６のゲートにかける。後者はかく
してオフになり同時に前者は導通、そして電圧Vccを内
部ノード４に送る。
GはVppの代りに電圧Vccの内部ノード４への送り制御出
来る。この場合トランスレーター回路41は電圧０をトラ
ンジスター５のゲートにかけVbb（Vpp,12.5V）に等しい
電圧をトランジスター６のゲートにかける。後者はかく
してオフになり同時に前者は導通、そして電圧Vccを内
部ノード４に送る。
“低”レベル信号UCは、12.5Vに等しい適切なプログラ
ミング電圧Vppが無い事を示す、読出し状態が優勢のた
めか又はピン３が他の目的に使用されているためのどち
らか又は電源が切れたか、“高”レベルにあるNANDポー
ト40を塞ぎ、プログラミング信号PRGをきかなくし、電
圧トランスレーター回路41を経由電圧０をセレクション
トランジスター５のゲートに、Vbb（Vcc,5V）に等しい
電圧をセレクショントランジスター６のゲートに出させ
る。後者はかくしてオフになり同時に前者は導通そして
供給電圧Vccを内部ノード４に送る。
ミング電圧Vppが無い事を示す、読出し状態が優勢のた
めか又はピン３が他の目的に使用されているためのどち
らか又は電源が切れたか、“高”レベルにあるNANDポー
ト40を塞ぎ、プログラミング信号PRGをきかなくし、電
圧トランスレーター回路41を経由電圧０をセレクション
トランジスター５のゲートに、Vbb（Vcc,5V）に等しい
電圧をセレクショントランジスター６のゲートに出させ
る。後者はかくしてオフになり同時に前者は導通そして
供給電圧Vccを内部ノード４に送る。
第１図は、CMOS技術で製造された不揮発性メモリーを含
む集積回路の内部ノードにおける電圧制御のための発明
に拘るスイッチングデバイスの使用状態を最も一般的に
示す略示図である。第２図は、本発明に拘るスイッチン
グデバイスのブロックダイヤグラムである。第３図、第
４図及び第５図は、第２図のスイッチング回路を構成す
る三つのブロックを示す詳細回路図である。 １……スイッチングデバイス、2,3……外部ピン、４…
…内部ノード、5,6……セレクショントランジスター、1
0……アナログ比較器、11……回路、12……スイッチン
グ回路、13,14……端子、35,36,38,39……スイッチング
トランジスター、Vb,Vbb,Vcc,Vpp……電圧。
む集積回路の内部ノードにおける電圧制御のための発明
に拘るスイッチングデバイスの使用状態を最も一般的に
示す略示図である。第２図は、本発明に拘るスイッチン
グデバイスのブロックダイヤグラムである。第３図、第
４図及び第５図は、第２図のスイッチング回路を構成す
る三つのブロックを示す詳細回路図である。 １……スイッチングデバイス、2,3……外部ピン、４…
…内部ノード、5,6……セレクショントランジスター、1
0……アナログ比較器、11……回路、12……スイッチン
グ回路、13,14……端子、35,36,38,39……スイッチング
トランジスター、Vb,Vbb,Vcc,Vpp……電圧。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 27/10 ４８１ 7210−4Ｍ 29/788 29/792 Ｈ０１Ｌ 29/78 ３７１ (56)参考文献 特開 昭62−124700（ＪＰ，Ａ) 特開 昭57−117185（ＪＰ，Ａ)
Claims (6)
- 【請求項１】電圧（Vcc）と（Vpp）の二つの外部ピン
（2,3）と内部ノード（４）の間の夫々の回路接続ブラ
ンチに入れた二つのセレクショントランジスター（5,
6）及びセレクショントランジスター（5,6）を制御する
スイッチング回路（12）を有し、前記電圧（Vcc）と（V
pp）を比較し、比較の結果二つの電圧レベルのいずれか
一方の出力信号（UC）を発生するアナログ比較器（10）
と、前記出力信号（UC）の変化に反応して、前記出力信
号（UC）の電圧レベルに応じて前記セレクショントラン
ジスター（5,6）の基板バイアスを変化させ、前記外部
ピン（2,3）に存在する２つの電圧（Vcc,Vpp）の内の高
い方と同じ電圧（Vb,Vbb）に前記セレクショントランジ
スタ（5,6）の基板バイアスを保持する部材（32〜39）
を含む基板バイアス回路（11）とを有することを特徴と
する不揮発性メモリー用電圧供給スイッチングデバイ
ス。 - 【請求項２】前記アナログ比較器（10）は、前記電圧Vp
pが電圧Vccよりも低くなった時及び信号（EPR）がオフ
になった時に発生される同じ電圧レベルの出力信号（U
C）の強制的スイッチングのための前記信号（EPR）用入
力を有することを特徴とする請求項１記載の不揮発性メ
モリー用電圧供給スイッチングデバイス。 - 【請求項３】バイアス電圧（Vb,Vbb）の発生用バイアス
端子（13,14）の間の夫々の接続回路ブランチに入れら
れた少なくとも一組のＰ型バイアススイッチングトラン
ジスター（35,38;36,39）から成る手段及び他方より高
い事を示す前述出力信号である電圧（Vpp又はVcc）を前
述端子（13,14）に送るよう前記スイッチングトランジ
スター（35,38;36,39）を制御する比較器（10）の出力
信号（UC）の電圧レベルを検出する検出手段（32,33,3
4）を前記回路（11）が含むことを特徴とする請求項１
記載の不揮発性メモリー用電圧供給スイッチングデバイ
ス。 - 【請求項４】等しいバイアス電圧（Vb,Vbb）の発生のた
めの前記バイアススイッチングトランジスター（35,38;
36,39）２組、前記回路（11）のＰ型トランジスターの
基板バイアスのためのバイアス電圧（Vb）及び前記セレ
クショントランジスター（5,6）のためのもの（６）並
びに前述スイッチング回路（12）のＰ型トランジスター
の基板バイアスと供給のための他のもの（Vbb）、前記
内部ノード（４）でバイアスされた基板を持つ前記セレ
クショントランジスター（5,6）のための他のものを前
記回路（11）が含むことを特徴とする請求項３記載の不
揮発性メモリー用電圧供給スイッチングデバイス。 - 【請求項５】プログラミング信号（PRG）を持つアナロ
グ比較器（10）の前記出力信号（UC）組合せのための手
段（40）及び前記組合せの結果を前記セレクショントラ
ンジスター（5,6）用制御信号に変換する手段（12）を
前記スイッチング回路（12）が含むことを特徴とする請
求項１記載の不揮発性メモリー用電圧供給スイッチング
デバイス。 - 【請求項６】スイッチング手段（12）は前記バイアス電
圧（Vbb）を供給された電圧トランスレーターを含むこ
とを特徴とする請求項５記載の不揮発性メモリー用電圧
供給スイッチングデバイス。
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| IT22827A/87 | 1987-12-01 | ||
| IT8722827A IT1232973B (it) | 1987-12-01 | 1987-12-01 | Dispositivo di commutazione dell'alimentazione di tensione per memorie non volatili in tecnologia mos |
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| JPH023193A JPH023193A (ja) | 1990-01-08 |
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Family
ID=11200902
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| JP (1) | JPH0731917B2 (ja) |
| DE (1) | DE3889211T2 (ja) |
| IT (1) | IT1232973B (ja) |
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|---|---|---|---|---|
| US5157280A (en) * | 1991-02-13 | 1992-10-20 | Texas Instruments Incorporated | Switch for selectively coupling a power supply to a power bus |
| EP0505653A1 (en) * | 1991-03-29 | 1992-09-30 | International Business Machines Corporation | Combined sense amplifier and latching circuit for high speed ROMs |
| US5146110A (en) * | 1991-05-22 | 1992-09-08 | Samsung Electronics Co., Ltd. | Semiconductor memory with substrate voltage generating circuit for removing unwanted substrate current during precharge cycle memory mode of operation |
| JP2672740B2 (ja) * | 1991-10-07 | 1997-11-05 | 三菱電機株式会社 | マイクロコンピュータ |
| GB9423051D0 (en) * | 1994-11-15 | 1995-01-04 | Sgs Thomson Microelectronics | A voltage level converter |
| EP0782268B1 (en) * | 1995-12-29 | 2002-04-24 | STMicroelectronics S.r.l. | Supply voltages switch circuit |
| US6023431A (en) * | 1996-10-03 | 2000-02-08 | Micron Technology, Inc. | Low current redundancy anti-fuse method and apparatus |
| DE69823982D1 (de) * | 1998-05-29 | 2004-06-24 | St Microelectronics Srl | Monolithisch integrierter Umschalter für elektrisch programmierbare Speicherzellenvorrichtungen |
| DE60039027D1 (de) * | 2000-03-29 | 2008-07-10 | St Microelectronics Srl | Spannungsauswahlschaltung für nichtflüchtigen Speicher |
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| JP5594191B2 (ja) * | 2011-03-08 | 2014-09-24 | 株式会社リコー | 半導体集積回路の出力バッファ回路、及び半導体集積回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4148099A (en) * | 1978-04-11 | 1979-04-03 | Ncr Corporation | Memory device having a minimum number of pins |
| DE3044689C2 (de) * | 1980-11-27 | 1982-08-26 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Integrierte Schaltung mit nichtflüchtig programmierbaren Halbleiterspeichern |
| JPS57190352A (en) * | 1981-05-20 | 1982-11-22 | Nec Corp | Programmable read only memory |
| JPS58114396A (ja) * | 1981-12-26 | 1983-07-07 | Toshiba Corp | 不揮発性メモリ− |
| JPS6020394A (ja) * | 1983-07-14 | 1985-02-01 | Ricoh Co Ltd | 電源切換回路 |
| JPS6061996A (ja) * | 1983-09-14 | 1985-04-09 | Toshiba Corp | 不揮発性メモリのアドレスデコ−ダ回路 |
| JPS60124124A (ja) * | 1983-12-08 | 1985-07-03 | Nec Corp | 入力回路 |
| JPS62124700A (ja) * | 1985-11-25 | 1987-06-05 | Mitsubishi Electric Corp | 電源切換回路 |
| ATE73957T1 (de) * | 1987-06-10 | 1992-04-15 | Siemens Ag | Generatorschaltung. |
-
1987
- 1987-12-01 IT IT8722827A patent/IT1232973B/it active
-
1988
- 1988-11-17 DE DE3889211T patent/DE3889211T2/de not_active Expired - Fee Related
- 1988-11-17 EP EP88202574A patent/EP0322002B1/en not_active Expired - Lifetime
- 1988-11-22 US US07/274,886 patent/US5003511A/en not_active Expired - Lifetime
- 1988-11-30 JP JP30112688A patent/JPH0731917B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH023193A (ja) | 1990-01-08 |
| IT8722827A0 (it) | 1987-12-01 |
| US5003511A (en) | 1991-03-26 |
| DE3889211D1 (de) | 1994-05-26 |
| EP0322002A2 (en) | 1989-06-28 |
| IT1232973B (it) | 1992-03-11 |
| EP0322002A3 (en) | 1990-10-10 |
| EP0322002B1 (en) | 1994-04-20 |
| DE3889211T2 (de) | 1994-11-17 |
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