JPH023193A - 不揮発性メモリー用電圧供給スイッチングデバイス - Google Patents
不揮発性メモリー用電圧供給スイッチングデバイスInfo
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- JPH023193A JPH023193A JP63301126A JP30112688A JPH023193A JP H023193 A JPH023193 A JP H023193A JP 63301126 A JP63301126 A JP 63301126A JP 30112688 A JP30112688 A JP 30112688A JP H023193 A JPH023193 A JP H023193A
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- 238000010586 diagram Methods 0.000 description 4
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/12—Programming voltage switching circuits
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- G—PHYSICS
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- G11C—STATIC STORES
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- G—PHYSICS
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- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
- G11C5/146—Substrate bias generators
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はMO3技術における不揮発性メモリーに関する
。
。
特にこの発明は通常の供給電圧(V cc)とプログラ
ミング又はメモリーの書込みを行うための高い方のプロ
グラミング電圧(Vpp)の間で内部ノードを切換える
ためのEPROMメモリーに利用し得るものである。
ミング又はメモリーの書込みを行うための高い方のプロ
グラミング電圧(Vpp)の間で内部ノードを切換える
ためのEPROMメモリーに利用し得るものである。
この発明は又はプログラミングピン、プログラミング電
圧を受けるため通常設計されたもの、の他の目的のため
、例えばマイクロブロセ・ノサーの入出力としての使用
を許す。
圧を受けるため通常設計されたもの、の他の目的のため
、例えばマイクロブロセ・ノサーの入出力としての使用
を許す。
知られて居る如<EPROMメモリーは供給の一部をメ
モリーが読出し中、プログラミング中或いは書込み中か
に依ってVcc電圧(5v)の供給ピン又はVl)l)
電圧(12,5V)のプログラムピンに交互に接続され
る内部ノードを経由して受ける。
モリーが読出し中、プログラミング中或いは書込み中か
に依ってVcc電圧(5v)の供給ピン又はVl)l)
電圧(12,5V)のプログラムピンに交互に接続され
る内部ノードを経由して受ける。
前述のノードを一方の電圧から他方へ切換えるためVc
c電圧とVpp電圧の二つの外部ピンと接続している二
つの回路ブランチと前述のノードと前述のセレクション
トランジスターのコントロールをするためのスイッチン
グ回路の一方に一部、他方に他の一部と置かれた二つの
N型セレクショントランジスターから成るスイッチング
デバイスを通常採用する。
c電圧とVpp電圧の二つの外部ピンと接続している二
つの回路ブランチと前述のノードと前述のセレクション
トランジスターのコントロールをするためのスイッチン
グ回路の一方に一部、他方に他の一部と置かれた二つの
N型セレクショントランジスターから成るスイッチング
デバイスを通常採用する。
プログラミングビンに至るブランチに置かれたトランジ
スターを制御するため前述のトランジスターのゲートに
Vppより高い電圧を加えられるよう電圧倍増器が用意
されている。
スターを制御するため前述のトランジスターのゲートに
Vppより高い電圧を加えられるよう電圧倍増器が用意
されている。
これは電圧倍増器に関連し回路の複雑さとレイアウトの
問題につながる。
問題につながる。
本発明の目的は電圧倍増器を必要とせずこれ迄のものに
比べ作るのが大変容易な上述用途向のスイッチングデバ
イスを完成する事にある。
比べ作るのが大変容易な上述用途向のスイッチングデバ
イスを完成する事にある。
別の目的は上述の用途向のスイッチングデバイスで且つ
プログラミングビンの用途を他の目的、例えばマイクロ
プロセッサ−の入出力素子としても使えるものを完成す
る事にある。
プログラミングビンの用途を他の目的、例えばマイクロ
プロセッサ−の入出力素子としても使えるものを完成す
る事にある。
この発明で前述の目的は二ヶのトランジスターはP型で
あり、前述のセレクショントランジスターの基板バイア
スを二つの外部ピンに時々与えられる最高電圧に等しい
電圧に保つための回路が用意されていると云う特性のス
イッチングデバイスによって達成される。
あり、前述のセレクショントランジスターの基板バイア
スを二つの外部ピンに時々与えられる最高電圧に等しい
電圧に保つための回路が用意されていると云う特性のス
イッチングデバイスによって達成される。
N型トランジスター(前述のトランジスターのソース電
圧より高い正のゲート電圧で導通に導ける)の代わりに
ゲート電圧0で導通に導けるP型トランジスターの使用
で電圧倍増器なしで済ませ結果的に回路の簡素化とレイ
アウトの利点を伴うのは明らかなようである。
圧より高い正のゲート電圧で導通に導ける)の代わりに
ゲート電圧0で導通に導けるP型トランジスターの使用
で電圧倍増器なしで済ませ結果的に回路の簡素化とレイ
アウトの利点を伴うのは明らかなようである。
同時にP型トランジスターは基板への電荷注入を防ぐた
め基板は回路に存在する最も高い電圧に等しい電圧に保
つ事を要する。現在のケースでは此の問題は前述ピンは
供給電圧Vccと同じく低い又は高い電圧を受は易いプ
ログラミングピンを入出力素子として使おうとする事に
より悪くなっている。
め基板は回路に存在する最も高い電圧に等しい電圧に保
つ事を要する。現在のケースでは此の問題は前述ピンは
供給電圧Vccと同じく低い又は高い電圧を受は易いプ
ログラミングピンを入出力素子として使おうとする事に
より悪くなっている。
この発明で此の問題は又P型トランジスターの基板バイ
アスを二つの外部ピンに時々存在する最も高い電圧に等
しい電圧に保つ回路手段を持つスイッチングデバイスを
備える事により解決される。
アスを二つの外部ピンに時々存在する最も高い電圧に等
しい電圧に保つ回路手段を持つスイッチングデバイスを
備える事により解決される。
本発明の実用的な具体化は明確にそして添附図面に一例
として説明されている。
として説明されている。
第1図において1はメモリー付の、例えばEPROM
(図示せず)1ケのモノリシック構造に入ったスイッチ
ングデバイス全体を示し、2と3は通常の供給電圧Vc
cとプログラミング電圧Vllpを夫々持って来る外部
端子又はピンを示し、4は二種類の電圧の一方又は他方
に選択的に切換え出来る内部ノードを示す。
(図示せず)1ケのモノリシック構造に入ったスイッチ
ングデバイス全体を示し、2と3は通常の供給電圧Vc
cとプログラミング電圧Vllpを夫々持って来る外部
端子又はピンを示し、4は二種類の電圧の一方又は他方
に選択的に切換え出来る内部ノードを示す。
第1図に示す如くスイッチングデバイスは二つのP型セ
レクショントランジスター5及び6を含み夫々は供給端
子2及び3を内部ノード4に接続する二つの回路ブラン
チ7及び8の夫々一つに入っている。
レクショントランジスター5及び6を含み夫々は供給端
子2及び3を内部ノード4に接続する二つの回路ブラン
チ7及び8の夫々一つに入っている。
二つのトランジスター5及び6のゲート端子は二つの供
給端子VccとVppを受け、次に述べる二つの制御信
号PROとEPRに従うスイッチングコントロールユニ
・ノド9に制iされる。
給端子VccとVppを受け、次に述べる二つの制御信
号PROとEPRに従うスイッチングコントロールユニ
・ノド9に制iされる。
スイッチングコントロールユニット9のブロック図は第
2図に示す、図にはアナログ比較器10、P型トランジ
スター用基板バイアス回路11及びセレクショントラン
ジスター5及び6のスイッチングをコントロールするス
イッチング回路12が含まれている。
2図に示す、図にはアナログ比較器10、P型トランジ
スター用基板バイアス回路11及びセレクショントラン
ジスター5及び6のスイッチングをコントロールするス
イッチング回路12が含まれている。
上述の回路10.11及び12は二つの供給電圧Vcc
及びVl)flを受ける。比較器10はそれらを比較し
ディジタル出力UCを出しそれらの“高”又は6低”の
ロジックレベルはVppがVccより高いか低いかを示
す。比較器又はプログラミングピン3を入出力又は他に
使う事を示すEPR信号を受けるたびに出力信号のレベ
ルを“低”に保つ。比較器lOの出力UCのロジックレ
ベルに依りバイアス回路11は二つのバイアス電圧vb
とvbb、これらは同じで二つの供給電圧VccとVl
)+1の高い方に時々等しい、を出力端子13と14で
得られるようにする。スイッチング回路12、これも又
二つのバイアス電圧vbとvbbを受ける、は比較器1
0の出力信号UCのロジックレベル及び集積回路(表示
なし)の総合コントロールユニットから来るプログラミ
ング信号PRGの総合コントロールに基づき二つのトラ
ンジスター5と6のスイッチングのコントロールを行う
。
及びVl)flを受ける。比較器10はそれらを比較し
ディジタル出力UCを出しそれらの“高”又は6低”の
ロジックレベルはVppがVccより高いか低いかを示
す。比較器又はプログラミングピン3を入出力又は他に
使う事を示すEPR信号を受けるたびに出力信号のレベ
ルを“低”に保つ。比較器lOの出力UCのロジックレ
ベルに依りバイアス回路11は二つのバイアス電圧vb
とvbb、これらは同じで二つの供給電圧VccとVl
)+1の高い方に時々等しい、を出力端子13と14で
得られるようにする。スイッチング回路12、これも又
二つのバイアス電圧vbとvbbを受ける、は比較器1
0の出力信号UCのロジックレベル及び集積回路(表示
なし)の総合コントロールユニットから来るプログラミ
ング信号PRGの総合コントロールに基づき二つのトラ
ンジスター5と6のスイッチングのコントロールを行う
。
アナログ比較器は第3図に回路の詳細が説明されていて
、そこには供給電圧Vccと接地の間に直接に入ってい
る二つのN型トランジスター16と17を含む一番目の
回路ブランチと供給電圧Vccと接地の間にこれも直列
に入っている二つのN型トランジスター18と19を含
む二番目の回路ブランチから作られた比較ステージ15
が含まれている。トランジスター16は電圧Vccで制
御されるゲート、同時にトランジスター18は電圧Vl
)Pで制御されるゲートである。二つのトランジスター
17と19はトランジスター17のソースに接続する共
通ゲートを持つ。トランジスター16と17の間の中間
ノード20はゲートがトランジスター18と19の間の
中間ノード22に接続しているN型トランジスター21
を経由接地されている。
、そこには供給電圧Vccと接地の間に直接に入ってい
る二つのN型トランジスター16と17を含む一番目の
回路ブランチと供給電圧Vccと接地の間にこれも直列
に入っている二つのN型トランジスター18と19を含
む二番目の回路ブランチから作られた比較ステージ15
が含まれている。トランジスター16は電圧Vccで制
御されるゲート、同時にトランジスター18は電圧Vl
)Pで制御されるゲートである。二つのトランジスター
17と19はトランジスター17のソースに接続する共
通ゲートを持つ。トランジスター16と17の間の中間
ノード20はゲートがトランジスター18と19の間の
中間ノード22に接続しているN型トランジスター21
を経由接地されている。
ノード22は又ゲートがノード20に接続しているN型
トランジスター23経由接地されている。
トランジスター23経由接地されている。
トランジスター16と18及び回路ノード20と22の
間には基板がVccに接続したP型トランジスター26
と27がある、これらのゲート端子はEPR信号を受け
られる。同じ事が回路ノード22と接地の間のN型トラ
ンジスター28にも当てはまる。
間には基板がVccに接続したP型トランジスター26
と27がある、これらのゲート端子はEPR信号を受け
られる。同じ事が回路ノード22と接地の間のN型トラ
ンジスター28にも当てはまる。
インバーター29は回路ノード22とNORポート30
の入力、他の入力はプログラミング電圧Vppを受ける
インバーター31の出力に接続する、の間に置かれる。
の入力、他の入力はプログラミング電圧Vppを受ける
インバーター31の出力に接続する、の間に置かれる。
アナログ比較器10のディジタル出力信号UCはNOR
ボート30の出力の所で得られる。
ボート30の出力の所で得られる。
基板バイアス回路11は第4図に詳しく説明されて居り
、入力が比較器10の出力UCに接続され出力は基板が
ソースに接続しているP型トランジスター33とN型ト
ランジスター34のゲート端子に接続しているインバー
ター32を含む。これらトランジスター33と34は電
圧供給端子Vppと接地の間に直列に入っている。イン
バーター32の出力は又基板がドレーンに接続しVpp
端子とバイアス端子13(電圧vb)の間にあるP型ト
ランジスター35のゲート端子に接続されている。
、入力が比較器10の出力UCに接続され出力は基板が
ソースに接続しているP型トランジスター33とN型ト
ランジスター34のゲート端子に接続しているインバー
ター32を含む。これらトランジスター33と34は電
圧供給端子Vppと接地の間に直列に入っている。イン
バーター32の出力は又基板がドレーンに接続しVpp
端子とバイアス端子13(電圧vb)の間にあるP型ト
ランジスター35のゲート端子に接続されている。
これは基板が電圧バイアス端子vbに接続しVpp端子
とバイアス端子14(電圧V bb)の間にあるP型ト
ランジスター36のゲート端子に接続されている。
とバイアス端子14(電圧V bb)の間にあるP型ト
ランジスター36のゲート端子に接続されている。
トランジスター33と34の間の中間ノード37は基板
がドレーンに接続しVcc端子とバイアス端子13の間
に置かれているP型トランジスター38のゲート端子に
、又基板がvbに接続しVcc端子とバイアス端子14
の間のP型トランジスターのゲート端子に順次接続され
ている。
がドレーンに接続しVcc端子とバイアス端子13の間
に置かれているP型トランジスター38のゲート端子に
、又基板がvbに接続しVcc端子とバイアス端子14
の間のP型トランジスターのゲート端子に順次接続され
ている。
第5図に詳細に説明されているスイッチング回路工2は
NANDポー)40を含み入力には比較器10の出力信
号UCとプログラミング信号PRGが加えられる。NA
NDボート40の出力は希望の制御電圧をセレクション
トランジスター5と6のゲート端子に加える役割りを持
つ電圧トランスレータ−41の入力に加えられる。
NANDポー)40を含み入力には比較器10の出力信
号UCとプログラミング信号PRGが加えられる。NA
NDボート40の出力は希望の制御電圧をセレクション
トランジスター5と6のゲート端子に加える役割りを持
つ電圧トランスレータ−41の入力に加えられる。
電圧トランスレータ−は基板がvbbに接続した4ケの
P型トランジスター42〜45から成り、これらはvb
bと接地間の4ケの並列回路にN型トランジスター夫々
46〜49と直列に入っている。
P型トランジスター42〜45から成り、これらはvb
bと接地間の4ケの並列回路にN型トランジスター夫々
46〜49と直列に入っている。
トランジスター42と45のゲート端子は直列になって
いるトランジスター43と47の中間ノードに接続し同
時にトランジスター43と44のゲート端子は直列にな
っているトランジスター42と46の中間ノードに接続
している。トランジスター46と47のゲート端子はN
ANDボート40の出力に直接及びインバーター50を
経由夫々接続している。トランジスター48のゲート端
子は基板がドレーンに接続しているセレクショントラン
ジスター5のゲートと同じくトランジスター45と49
の中間ノード51の間に接続している。トランジスター
49のゲート端子は基板がドレーンに接続しているセレ
クショントランジスター6のゲートと同じくトランジス
ター44と48の中間ノード52の間に接続している。
いるトランジスター43と47の中間ノードに接続し同
時にトランジスター43と44のゲート端子は直列にな
っているトランジスター42と46の中間ノードに接続
している。トランジスター46と47のゲート端子はN
ANDボート40の出力に直接及びインバーター50を
経由夫々接続している。トランジスター48のゲート端
子は基板がドレーンに接続しているセレクショントラン
ジスター5のゲートと同じくトランジスター45と49
の中間ノード51の間に接続している。トランジスター
49のゲート端子は基板がドレーンに接続しているセレ
クショントランジスター6のゲートと同じくトランジス
ター44と48の中間ノード52の間に接続している。
スイッチング回路12の終段にVccとセレクショント
ランジスター6のゲートの間のN型トランジスター53
がある。トランジスター53のゲートはインバーター5
4経由電圧Vppで制御される。
ランジスター6のゲートの間のN型トランジスター53
がある。トランジスター53のゲートはインバーター5
4経由電圧Vppで制御される。
詳述した構成の結果として一例として図の中で述べたス
イッチングデバイスは次の様に動作する。
イッチングデバイスは次の様に動作する。
アナログ比較器10(第3図)は連続的にVcc(通常
5V) とVpp(プログラミング時は12,5V、読
出し時は5V)を比較する。
5V) とVpp(プログラミング時は12,5V、読
出し時は5V)を比較する。
VlljpがVccより高いプログラミング時はトラン
ジスター18はトランジスター16より良く導通し比較
ステージ15の回路ノード22は“高”レベルの電圧に
なりインバーター29及びNORポート30経由“高”
レベル出力UCが出る。
ジスター18はトランジスター16より良く導通し比較
ステージ15の回路ノード22は“高”レベルの電圧に
なりインバーター29及びNORポート30経由“高”
レベル出力UCが出る。
VppがVccと同じか又は低い読出し時はトランジス
ター16はトランジスター18より良く導通し回路ノー
ド22は“低”レベルに落ち結果的に出力信号UCも落
ちる。
ター16はトランジスター18より良く導通し回路ノー
ド22は“低”レベルに落ち結果的に出力信号UCも落
ちる。
基本的にUCは従ってV pp、< V ccより高い
時に“高”レベルであり、そうでないときは“低”レベ
ルである。
時に“高”レベルであり、そうでないときは“低”レベ
ルである。
この後者の状況はプログラミングピン3をメモリープロ
グラミング以外の目的に使いときに起る。此の場合EP
R信号はP型トランジスター26と27及びN型トラン
ジスター28の導通を切るので回路ノード22は“低”
レベルになり比較器の出力UCも同じく落ちる。此の様
な使い方での電流消費は従って小さい。
グラミング以外の目的に使いときに起る。此の場合EP
R信号はP型トランジスター26と27及びN型トラン
ジスター28の導通を切るので回路ノード22は“低”
レベルになり比較器の出力UCも同じく落ちる。此の様
な使い方での電流消費は従って小さい。
インバーター31とNORポート30経由例えば供給回
路が切れたため電圧Vpl)が急激に落ちた場合出力信
号UCのレベルを急落させる事が可能である。
路が切れたため電圧Vpl)が急激に落ちた場合出力信
号UCのレベルを急落させる事が可能である。
比較器10の出力信号UCの電圧レベルは基板バイアス
回路11とスイッチング回路12で使われる。
回路11とスイッチング回路12で使われる。
基板バイアス回路11(第4図)は基板バイアスより高
いソース及びドレーンバイアスを持つすべてのP型トラ
ンジスターの基板バイアスを得られる最高の電圧、Vp
p又はVcc、に保つために特に使う。知られている如
くこれは基板への電荷注入を抑えるために重要である。
いソース及びドレーンバイアスを持つすべてのP型トラ
ンジスターの基板バイアスを得られる最高の電圧、Vp
p又はVcc、に保つために特に使う。知られている如
くこれは基板への電荷注入を抑えるために重要である。
UCがVppがVccより高い、つまりメモリーはプロ
グラミング状態にある事を示す“高”レベルにある時P
型トランジスター35及び36のゲート端子は“低”レ
ベルで前述のトランジスターは導通し電圧Vppを端子
13と14に送る、っまりVppに等しいバイアス電圧
vbとvbbを作る。
グラミング状態にある事を示す“高”レベルにある時P
型トランジスター35及び36のゲート端子は“低”レ
ベルで前述のトランジスターは導通し電圧Vppを端子
13と14に送る、っまりVppに等しいバイアス電圧
vbとvbbを作る。
トランジスター38と39がオフにされると同時に“高
”レベルにある回路ノードはP型トランジスター33の
導通とゲート端子に加えられた“低”レベルで起きたN
型トランジスター34をオフにした効果による。
”レベルにある回路ノードはP型トランジスター33の
導通とゲート端子に加えられた“低”レベルで起きたN
型トランジスター34をオフにした効果による。
此の状態ですべてのP型トランジスターは基板が電圧V
pp、つまり回路の中でその瞬間存在する最高の電圧に
なる。
pp、つまり回路の中でその瞬間存在する最高の電圧に
なる。
UCが“低”レベル、VppがVccより低いか又は等
しい事を示す、つまり読出し状態が優勢であるか、プロ
グラミングビン3が他の目的に使われているか又は電圧
Vpの急落があるか、にあるときトランジスター35と
36のゲート端子は“高”レベルにあり前述のトランジ
スターはオフ、同時にトランジスター38と39は導通
、“低”レベルにある回路ノード37はトランジスター
34の導通とトランジスター33をオフにした効果によ
る。此の状況ですべてのP型トランジスターは基板電圧
VCCに、つまり回路の中でその瞬間存在する最高の電
圧になる。
しい事を示す、つまり読出し状態が優勢であるか、プロ
グラミングビン3が他の目的に使われているか又は電圧
Vpの急落があるか、にあるときトランジスター35と
36のゲート端子は“高”レベルにあり前述のトランジ
スターはオフ、同時にトランジスター38と39は導通
、“低”レベルにある回路ノード37はトランジスター
34の導通とトランジスター33をオフにした効果によ
る。此の状況ですべてのP型トランジスターは基板電圧
VCCに、つまり回路の中でその瞬間存在する最高の電
圧になる。
既に述べた通り比較器の出力UCの電圧レベルはスイッ
チング回路12 (第5図)でも使われる。前述信号は
前述信号PRGと前述信号PRGにセレクショントラン
ジスター5及び6の交互の切換と出力UCの電圧レベル
に依り又ビン3にある電圧Vppに基づき電圧Vcc(
メモリー続出し状態又はビン3の前述メモリーのプログ
ラミング以外の使用)又は電圧Vpp(メモリーのプロ
グラミング状態)の内部ノード4に対する適用を制御さ
せるためNANDボート40で組合せられる。バイアス
回路11で作られたバイアス電圧vbとvbbは第5図
に示した種々なP型トランジスターに対し回路の中にあ
る最も高い電圧レベルの望みの基板バイアスを確保する
事に注意すべきである。
チング回路12 (第5図)でも使われる。前述信号は
前述信号PRGと前述信号PRGにセレクショントラン
ジスター5及び6の交互の切換と出力UCの電圧レベル
に依り又ビン3にある電圧Vppに基づき電圧Vcc(
メモリー続出し状態又はビン3の前述メモリーのプログ
ラミング以外の使用)又は電圧Vpp(メモリーのプロ
グラミング状態)の内部ノード4に対する適用を制御さ
せるためNANDボート40で組合せられる。バイアス
回路11で作られたバイアス電圧vbとvbbは第5図
に示した種々なP型トランジスターに対し回路の中にあ
る最も高い電圧レベルの望みの基板バイアスを確保する
事に注意すべきである。
“高”レベルにあるUC信号はプログラミング信号PR
Gに内部ノード4用プログラミング電圧Vpl)の選択
の制御をさせ前述信号UCはその瞬間Vccより高くそ
してこのゆえにメモリーのプログラミングに適している
事を示す。二つの1高”レベル信号UCとPRGでNA
NDポート40の出力は“低”レベルになりそして電圧
トランスレータ−41を経由セレクショントランジスタ
ー6のゲートに電圧Oともう一方のセレクショントラン
ジスター5のゲートはVbb(Vpp。
Gに内部ノード4用プログラミング電圧Vpl)の選択
の制御をさせ前述信号UCはその瞬間Vccより高くそ
してこのゆえにメモリーのプログラミングに適している
事を示す。二つの1高”レベル信号UCとPRGでNA
NDポート40の出力は“低”レベルになりそして電圧
トランスレータ−41を経由セレクショントランジスタ
ー6のゲートに電圧Oともう一方のセレクショントラン
ジスター5のゲートはVbb(Vpp。
12.5V)に等しい電圧になる。このゆえに後者はオ
ープン、同時に前者は導通そしてプログラミング電圧V
ppを内部ノード4に送る。
ープン、同時に前者は導通そしてプログラミング電圧V
ppを内部ノード4に送る。
この状況の下にインバーター54とトランジスター53
は電圧Vpl)の急落の場合トランジスターを直ちにオ
フにする役割を持つ。
は電圧Vpl)の急落の場合トランジスターを直ちにオ
フにする役割を持つ。
再び“高”レベルにある信号UCでプログラミング信号
PRGはVl)!1の代りに電圧VCCの内部ノード4
への送りを制御出来る。この場合トランスレータ−回路
41は電圧0をトランジスター5のゲートにかけVbb
(Vpp、 12.5V) ニ等しい電圧をトランジ
スター6のゲートにかける。
PRGはVl)!1の代りに電圧VCCの内部ノード4
への送りを制御出来る。この場合トランスレータ−回路
41は電圧0をトランジスター5のゲートにかけVbb
(Vpp、 12.5V) ニ等しい電圧をトランジ
スター6のゲートにかける。
後者はかくしてオフになり同時に前者は導通、そして電
圧Vccを内部ノード4に送る。
圧Vccを内部ノード4に送る。
“低”レベル信号UCは、12.5Vに等しい適切なプ
ログラミング電圧Vl)pが無い事を示す、読出し状態
が優勢のためか又はビン3が他の目的に使用されている
ためのどちらか又は電源が切れたか、′高”レベルにあ
るNANDボート40を塞ぎ、プログラミング信号PR
Gをきかなくし、電圧トランスレータ−回路41を経由
電圧0をセレクショントランジスター5のゲートに、V
bb (Vcc、 5 V)に等しい電圧をセレクシ
ョントランジスター6のゲートに出させる。後者はかく
してオフになり同時に前者は導通そして供給電圧Vcc
を内部ノード4に送る。
ログラミング電圧Vl)pが無い事を示す、読出し状態
が優勢のためか又はビン3が他の目的に使用されている
ためのどちらか又は電源が切れたか、′高”レベルにあ
るNANDボート40を塞ぎ、プログラミング信号PR
Gをきかなくし、電圧トランスレータ−回路41を経由
電圧0をセレクショントランジスター5のゲートに、V
bb (Vcc、 5 V)に等しい電圧をセレクシ
ョントランジスター6のゲートに出させる。後者はかく
してオフになり同時に前者は導通そして供給電圧Vcc
を内部ノード4に送る。
第1図は、CMOS技術で製造された不揮発性メモリー
を含む集積回路の内部ノードにおける電圧制御のための
発明に拘るスイッチングデバイスの使用状態を最も一般
的に示す略示図である。第2図は、本発明に拘るスイッ
チングデバイスのブロックダイヤグラムである。第3図
、第4図及び第5図は、第2図のスイッチング回路を構
成する三つのブロックを示す詳細回路図である。 ■・・・スイッチングデバイス、2,3・・・外部ビン
、4・・・内部ノード、5,6・・・セレクショントラ
ンジスター、10・・・アナログ比較器、11・・・回
路、12・・・スイッチング回路、13.14・・・端
子、35.36゜38、39・・・スイッチングトラン
ジスター、vb、vVcc。 Vpp・・・電圧。
を含む集積回路の内部ノードにおける電圧制御のための
発明に拘るスイッチングデバイスの使用状態を最も一般
的に示す略示図である。第2図は、本発明に拘るスイッ
チングデバイスのブロックダイヤグラムである。第3図
、第4図及び第5図は、第2図のスイッチング回路を構
成する三つのブロックを示す詳細回路図である。 ■・・・スイッチングデバイス、2,3・・・外部ビン
、4・・・内部ノード、5,6・・・セレクショントラ
ンジスター、10・・・アナログ比較器、11・・・回
路、12・・・スイッチング回路、13.14・・・端
子、35.36゜38、39・・・スイッチングトラン
ジスター、vb、vVcc。 Vpp・・・電圧。
Claims (1)
- 【特許請求の範囲】 1、電圧(Vcc)と(Vpp)の二つの外部ピン(2
、3)と内部ノード(4)の間の夫々の回路接続ブラン
チに入れた二つのセレクショントランジスター(5、6
)及びセレクショントランジスター(5、6)を制御す
るスイッチング回路(12)を有し、セレクショントラ
ンジスター(5、6)がP型であること及び外部ピン(
2、3)に時々存在する最も高い電圧(Vcc又はVp
p)に等しい電圧(Vb、Vbb)にセレクショントラ
ンジスター(5、6)の基板バイアスを保持する回路(
11)を設けたことを特徴とするCMOS技術における
不揮発性メモリー用電圧供給スイッチングデバイス。 2、前記電圧(Vcc)と(Vpp)を比較し、比較の
結果二つの電圧レベルの出力信号(UC)を発生すると
アナログ比較器(10)を有することを特徴とする請求
項1記載のデバイス。 3、アナログ比較器(10)はVccより低い電圧Vp
pに一致する電圧レベルの出力信号(UC)の強制的ス
イッチングのための信号(EPR)用入力を有すること
を特徴とする請求項2記載のデバイス。 4、バイアス電圧(Vb、Vbb)の発生用バイアス端
子(13、14)の間の夫々の接続回路ブランチに入れ
られた少なくとも一組のP型バイアススイッチングトラ
ンジスター(35、38;36、39)から成る手段及
び他方より高い事を示す前述出力信号である電圧(Vp
p又はVcc)を前述端子(13、14)に送るよう前
記スイッチングトランジスター(35、38;36、3
9)を制御する比較器(10)の出力信号(UC)の電
圧レベルを検出する検出手段(32、33、34)を前
記回路(11)が含むことを特徴とする請求項2記載の
デバイス。 5、等しいバイアス電圧(Vb、Vbb)の発生のため
の前記バイアススイッチングトランジスター(35、3
8;36、39)2組、前記回路(11)のP型トラン
ジスターの基板バイアスのためのバイアス電圧(Vb)
及び前記セレクショントランジスター(5、6)のため
のもの(6)並びに前述スイッチング回路(12)のP
型トランジスターの基板バイアスと供給のための他のも
の(Vbb)、前記内部ノード(4)でバイアスされた
基板を持つ前記セレクショントランジスター(5、6)
のための他のものを前記回路(11)が含むことを特徴
とする請求項4記載のデバイス。 6、メモリー操作プログラムで要求された内部ノード(
4)における電圧のスイッチングを示すプログラミング
信号(PRG)を持つアナログ比較器(10)の前記出
力信号(UC)組合せのための手段(40)及び前記組
合せの結果を前記セレクショントランジスター(5、6
)用制御信号に変換する手段(12)を前記スイッチン
グ回路(12)が含むことを特徴とする請求項2記載の
デバイス。 7、スイッチング手段(12)は前記バイアス電圧(V
bb)を供給された電圧トランスレーターを含むことを
特徴とする請求項6記載のデバイス。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
IT22827A/87 | 1987-12-01 | ||
IT8722827A IT1232973B (it) | 1987-12-01 | 1987-12-01 | Dispositivo di commutazione dell'alimentazione di tensione per memorie non volatili in tecnologia mos |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH023193A true JPH023193A (ja) | 1990-01-08 |
JPH0731917B2 JPH0731917B2 (ja) | 1995-04-10 |
Family
ID=11200902
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP30112688A Expired - Fee Related JPH0731917B2 (ja) | 1987-12-01 | 1988-11-30 | 不揮発性メモリー用電圧供給スイッチングデバイス |
Country Status (5)
Country | Link |
---|---|
US (1) | US5003511A (ja) |
EP (1) | EP0322002B1 (ja) |
JP (1) | JPH0731917B2 (ja) |
DE (1) | DE3889211T2 (ja) |
IT (1) | IT1232973B (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05101686A (ja) * | 1991-10-07 | 1993-04-23 | Mitsubishi Electric Corp | マイクロコンピユータ |
WO2008056712A1 (fr) * | 2006-11-08 | 2008-05-15 | Seiko Instruments Inc. | Circuit de mise en marche et d'arrêt de tension |
JP2012186768A (ja) * | 2011-03-08 | 2012-09-27 | Ricoh Co Ltd | 半導体集積回路の出力バッファ回路、及び半導体集積回路 |
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EP0505653A1 (en) * | 1991-03-29 | 1992-09-30 | International Business Machines Corporation | Combined sense amplifier and latching circuit for high speed ROMs |
US5146110A (en) * | 1991-05-22 | 1992-09-08 | Samsung Electronics Co., Ltd. | Semiconductor memory with substrate voltage generating circuit for removing unwanted substrate current during precharge cycle memory mode of operation |
GB9423051D0 (en) * | 1994-11-15 | 1995-01-04 | Sgs Thomson Microelectronics | A voltage level converter |
EP0782268B1 (en) * | 1995-12-29 | 2002-04-24 | STMicroelectronics S.r.l. | Supply voltages switch circuit |
US6023431A (en) | 1996-10-03 | 2000-02-08 | Micron Technology, Inc. | Low current redundancy anti-fuse method and apparatus |
EP0961288B1 (en) * | 1998-05-29 | 2004-05-19 | STMicroelectronics S.r.l. | Monolithically integrated selector for electrically programmable memory cells devices |
EP1143454B1 (en) | 2000-03-29 | 2008-05-28 | STMicroelectronics S.r.l. | Voltage selector for nonvolatile memory |
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JPS6020394A (ja) * | 1983-07-14 | 1985-02-01 | Ricoh Co Ltd | 電源切換回路 |
JPS6061996A (ja) * | 1983-09-14 | 1985-04-09 | Toshiba Corp | 不揮発性メモリのアドレスデコ−ダ回路 |
JPS60124124A (ja) * | 1983-12-08 | 1985-07-03 | Nec Corp | 入力回路 |
DE3869229D1 (de) * | 1987-06-10 | 1992-04-23 | Siemens Ag | Generatorschaltung. |
-
1987
- 1987-12-01 IT IT8722827A patent/IT1232973B/it active
-
1988
- 1988-11-17 DE DE3889211T patent/DE3889211T2/de not_active Expired - Fee Related
- 1988-11-17 EP EP88202574A patent/EP0322002B1/en not_active Expired - Lifetime
- 1988-11-22 US US07/274,886 patent/US5003511A/en not_active Expired - Lifetime
- 1988-11-30 JP JP30112688A patent/JPH0731917B2/ja not_active Expired - Fee Related
Patent Citations (2)
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Publication number | Publication date |
---|---|
EP0322002A2 (en) | 1989-06-28 |
IT1232973B (it) | 1992-03-11 |
EP0322002A3 (en) | 1990-10-10 |
EP0322002B1 (en) | 1994-04-20 |
JPH0731917B2 (ja) | 1995-04-10 |
DE3889211T2 (de) | 1994-11-17 |
US5003511A (en) | 1991-03-26 |
DE3889211D1 (de) | 1994-05-26 |
IT8722827A0 (it) | 1987-12-01 |
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