JPH05101686A - マイクロコンピユータ - Google Patents
マイクロコンピユータInfo
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- JPH05101686A JPH05101686A JP28709091A JP28709091A JPH05101686A JP H05101686 A JPH05101686 A JP H05101686A JP 28709091 A JP28709091 A JP 28709091A JP 28709091 A JP28709091 A JP 28709091A JP H05101686 A JPH05101686 A JP H05101686A
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- G06F1/26—Power supply means, e.g. regulation thereof
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02J—CIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
- H02J9/00—Circuit arrangements for emergency or stand-by power supply, e.g. for emergency lighting
- H02J9/04—Circuit arrangements for emergency or stand-by power supply, e.g. for emergency lighting in which the distribution system is disconnected from the normal source and connected to a standby source
- H02J9/06—Circuit arrangements for emergency or stand-by power supply, e.g. for emergency lighting in which the distribution system is disconnected from the normal source and connected to a standby source with automatic change-over, e.g. UPS systems
- H02J9/061—Circuit arrangements for emergency or stand-by power supply, e.g. for emergency lighting in which the distribution system is disconnected from the normal source and connected to a standby source with automatic change-over, e.g. UPS systems for DC powered loads
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Abstract
(57)【要約】
【目的】 ＥＰＲＯＭ内蔵コンピュータにおいて、マイ
クロコンピュータ駆動用電圧が供給されるＶcc端子よ
り、データの書込み用電圧が供給されるＶpp端子に流れ
るリーク電流を阻止する。 【構成】 データの書込み用電圧Ｖppが供給されるＶpp
端子２と信号線Ｃとの間に接続されるＰチャネルトラン
ジスタＴｒ２をカットオフするＰチャネルトランジスタ
Ｔｒ７を設けることにより、マイクロコンピュータ駆動
用電圧Ｖccが供給されるＶcc端子１から信号線Ｃ，トラ
ンジスタＴｒ２を介してＶpp端子２側にリーク電流が流
れないようにする。 【効果】 Ｖcc端子からＶpp端子へのリーク電流を阻止
できる。
クロコンピュータ駆動用電圧が供給されるＶcc端子よ
り、データの書込み用電圧が供給されるＶpp端子に流れ
るリーク電流を阻止する。 【構成】 データの書込み用電圧Ｖppが供給されるＶpp
端子２と信号線Ｃとの間に接続されるＰチャネルトラン
ジスタＴｒ２をカットオフするＰチャネルトランジスタ
Ｔｒ７を設けることにより、マイクロコンピュータ駆動
用電圧Ｖccが供給されるＶcc端子１から信号線Ｃ，トラ
ンジスタＴｒ２を介してＶpp端子２側にリーク電流が流
れないようにする。 【効果】 Ｖcc端子からＶpp端子へのリーク電流を阻止
できる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体製品製造時に
発生するトランジスタ特性等に代表されるパラメータの
仕上がりのバラツキにより生ずるリーク電流を阻止でき
るマイクロコンピュータに関する。
発生するトランジスタ特性等に代表されるパラメータの
仕上がりのバラツキにより生ずるリーク電流を阻止でき
るマイクロコンピュータに関する。
【０００２】
【従来の技術】従来のＥＰＲＯＭ（erasable programma
ble ＲＯＭ；以下，ＥＰＲＯＭという）を内蔵するマイ
クロコンピュータにおいては、その内蔵されたＥＰＲＯ
Ｍにデータを書込むためにＥＰＲＯＭモードと呼ばれる
モードをもっている。このモードにおいては、マイクロ
コンピュータの端子のもつ機能が単体のＥＰＲＯＭと同
等になり、一般のＥＰＲＯＭライタでデータの書込み読
出しが可能となる様に設計されている。このマイクロコ
ンピュータの内部構成を図３に示す。図３は、ＥＰＲＯ
Ｍモードにおけるマイクロコンピュータの内部構成図で
あり、マイクロコンピュータモードにおけるＣＰＵ（中
央処理装置），ＲＡＭ（読み書き可能メモリ），周辺回
路等については、ＥＰＲＯＭモード時にはアドレスバ
ス，データバスより切り離された状態にあるため、省略
している。図３において、１はＶcc端子（第１端子）、
２はＶpp端子（第２端子）、３は電圧切替え回路、４は
ＥＰＲＯＭ制御回路、５はＥＰＲＯＭの書込み読出し回
路、６はＥＰＲＯＭ、７はアドレスデコーダ回路、８は
アドレスバス、９はデータバス、１０はＥＰＲＯＭ制御
端子、１１はデータ入出力端子、１２はアドレス入力端
子である。なお、図中の矢印は信号の流れを示す。
ble ＲＯＭ；以下，ＥＰＲＯＭという）を内蔵するマイ
クロコンピュータにおいては、その内蔵されたＥＰＲＯ
Ｍにデータを書込むためにＥＰＲＯＭモードと呼ばれる
モードをもっている。このモードにおいては、マイクロ
コンピュータの端子のもつ機能が単体のＥＰＲＯＭと同
等になり、一般のＥＰＲＯＭライタでデータの書込み読
出しが可能となる様に設計されている。このマイクロコ
ンピュータの内部構成を図３に示す。図３は、ＥＰＲＯ
Ｍモードにおけるマイクロコンピュータの内部構成図で
あり、マイクロコンピュータモードにおけるＣＰＵ（中
央処理装置），ＲＡＭ（読み書き可能メモリ），周辺回
路等については、ＥＰＲＯＭモード時にはアドレスバ
ス，データバスより切り離された状態にあるため、省略
している。図３において、１はＶcc端子（第１端子）、
２はＶpp端子（第２端子）、３は電圧切替え回路、４は
ＥＰＲＯＭ制御回路、５はＥＰＲＯＭの書込み読出し回
路、６はＥＰＲＯＭ、７はアドレスデコーダ回路、８は
アドレスバス、９はデータバス、１０はＥＰＲＯＭ制御
端子、１１はデータ入出力端子、１２はアドレス入力端
子である。なお、図中の矢印は信号の流れを示す。
【０００３】次に、従来マイクロコンピュータにおける
ＥＰＲＯＭモードの動作について説明する。Ｖpp端子２
に書込み用電圧Ｖppが印加され、ＥＰＲＯＭ制御端子１
０に内部ＥＰＲＯＭにデータを書込むための条件を設定
することにより、ＥＰＲＯＭ制御回路４から電圧切替え
回路３および書込み読出し回路５に、ＥＰＲＯＭ６に書
込み設定を行うための設定信号（以下、ＰＧＭという）
が送出される（この信号はＬowレベルからＨigh レベル
に変化する）。その送出された信号によって、図４に示
す電圧切替え回路３は、共通配線としての信号線Ｃの電
圧レベルを駆動用電圧Ｖccから書込み用電圧Ｖppに切替
え、書込み読出し回路５はＥＰＲＯＭ６に対して書込み
動作を行う。
ＥＰＲＯＭモードの動作について説明する。Ｖpp端子２
に書込み用電圧Ｖppが印加され、ＥＰＲＯＭ制御端子１
０に内部ＥＰＲＯＭにデータを書込むための条件を設定
することにより、ＥＰＲＯＭ制御回路４から電圧切替え
回路３および書込み読出し回路５に、ＥＰＲＯＭ６に書
込み設定を行うための設定信号（以下、ＰＧＭという）
が送出される（この信号はＬowレベルからＨigh レベル
に変化する）。その送出された信号によって、図４に示
す電圧切替え回路３は、共通配線としての信号線Ｃの電
圧レベルを駆動用電圧Ｖccから書込み用電圧Ｖppに切替
え、書込み読出し回路５はＥＰＲＯＭ６に対して書込み
動作を行う。
【０００４】ここで、電圧切替え回路３の動作を図４に
ついて説明する。最初に、Ｖpp端子に書込み用電圧Ｖpp
が印加されている場合について説明する。なお、Ｐチャ
ネルトランジスタ，Ｎチャネルトランジスタおよびダイ
オードの閾値をそれぞれＶtp，Ｖtn，Ｖtdとする。ま
た、Ｖa 〜Ｖf を各信号線ａ〜ｆの電位とする。読出し
時ＰＧＭはＬowレベルであるので、Ｎチャネルトランジ
スタＴｒ６はオフ，これによりＰチャネルトランジスタ
Ｔｒ３はオフになる。また、ＮチャネルトランジスタＴ
ｒ５はオン、これによりＰチャネルトランジスタＴｒ４
はオンになる。このとき各信号線の電位は、Ｖa ＝Ｖpp
−Ｖtd，Ｖb ＝０，Ｖc ＝Ｖcc，Ｖd ＝Ｖpp−Ｖtd，Ｖ
e ＝Ｖcc，Ｖf ＝ＰＧＭ＝０となる。
ついて説明する。最初に、Ｖpp端子に書込み用電圧Ｖpp
が印加されている場合について説明する。なお、Ｐチャ
ネルトランジスタ，Ｎチャネルトランジスタおよびダイ
オードの閾値をそれぞれＶtp，Ｖtn，Ｖtdとする。ま
た、Ｖa 〜Ｖf を各信号線ａ〜ｆの電位とする。読出し
時ＰＧＭはＬowレベルであるので、Ｎチャネルトランジ
スタＴｒ６はオフ，これによりＰチャネルトランジスタ
Ｔｒ３はオフになる。また、ＮチャネルトランジスタＴ
ｒ５はオン、これによりＰチャネルトランジスタＴｒ４
はオンになる。このとき各信号線の電位は、Ｖa ＝Ｖpp
−Ｖtd，Ｖb ＝０，Ｖc ＝Ｖcc，Ｖd ＝Ｖpp−Ｖtd，Ｖ
e ＝Ｖcc，Ｖf ＝ＰＧＭ＝０となる。
【０００５】書込み時ＰＧＭはＨigh レベル（駆動用電
圧Ｖcc）であるので、ＮチャネルトランジスタＴｒ６が
オンで、ＰチャネルトランジスタＴｒ３がオンとなる。
また、ＮチャネルトランジスタＴｒ５がオフで、Ｐチャ
ネルトランジスタＴｒ４がオフとなる。このとき各信号
線ａ〜ｆの電位は、Ｖa ＝０，Ｖb ＝Ｖpp−Ｖtd，Ｖc
＝Ｖpp，Ｖd ＝Ｖpp−Ｖtd，Ｖe ＝０，Ｖf ＝ＰＧＭ＝
Ｖccとなる。以上のように、ＰＧＭのＬow，Ｈigh レベ
ルの信号に合わせて、共通配線としての信号線ｃの電位
Ｖc が駆動用電圧Ｖccと書込み用電圧Ｖppに切替わるこ
とがわかる。
圧Ｖcc）であるので、ＮチャネルトランジスタＴｒ６が
オンで、ＰチャネルトランジスタＴｒ３がオンとなる。
また、ＮチャネルトランジスタＴｒ５がオフで、Ｐチャ
ネルトランジスタＴｒ４がオフとなる。このとき各信号
線ａ〜ｆの電位は、Ｖa ＝０，Ｖb ＝Ｖpp−Ｖtd，Ｖc
＝Ｖpp，Ｖd ＝Ｖpp−Ｖtd，Ｖe ＝０，Ｖf ＝ＰＧＭ＝
Ｖccとなる。以上のように、ＰＧＭのＬow，Ｈigh レベ
ルの信号に合わせて、共通配線としての信号線ｃの電位
Ｖc が駆動用電圧Ｖccと書込み用電圧Ｖppに切替わるこ
とがわかる。
【０００６】
【発明が解決しようとする課題】従来のＥＰＲＯＭを内
蔵するマイクロコンピュータでは、第２端子としてのＶ
pp端子を、マイクロコンピュータのＥＰＲＯＭモードで
使用する場合にも、マイクロコンピュータにおける何等
かの機能をもつ端子と兼用することになる。したがって
マイクロコンピュータにおいては、単体のＥＰＲＯＭで
は存在しないＶpp端子にＬowレベルすなわち０〔Ｖ〕が
印加される場合がある。ただし、実際上単体のＥＰＲＯ
Ｍでは、Ｖpp端子が専用端子として存在しており、Ｖpp
のレベルの下限はＶccとしている。
蔵するマイクロコンピュータでは、第２端子としてのＶ
pp端子を、マイクロコンピュータのＥＰＲＯＭモードで
使用する場合にも、マイクロコンピュータにおける何等
かの機能をもつ端子と兼用することになる。したがって
マイクロコンピュータにおいては、単体のＥＰＲＯＭで
は存在しないＶpp端子にＬowレベルすなわち０〔Ｖ〕が
印加される場合がある。ただし、実際上単体のＥＰＲＯ
Ｍでは、Ｖpp端子が専用端子として存在しており、Ｖpp
のレベルの下限はＶccとしている。
【０００７】次にマイクロコンピュータモードにおい
て、ＥＰＲＯＭモード時にＶpp端子となる端子に０
〔Ｖ〕を印加した場合の電源切替え回路の動作につい
て、図４を用いて説明する。ここでＰＧＭはＶpp端子の
電圧レベルが駆動用電圧Ｖcc以上にならなければ発生し
ないような回路構成となっているため０〔Ｖ〕となる。
これらの条件により各信号線ａ〜ｆの電位は、Ｖa ＝Ｖ
cc−Ｖtd，Ｖb ＝０，Ｖc ＝Ｖcc，Ｖd ＝Ｖcc−Ｖtd，
Ｖe ＝Ｖccとなる。このときＰチャネルトランジスタＴ
ｒ２のＶgs（ゲート・ソース間電圧）は−Ｖtdとなる
が、｜Ｖtd｜≧｜Ｖtp｜となった場合にＰチャネルトラ
ンジスタＴｒ２がオン状態に遷移し、Ｖcc端子からＰチ
ャネルトランジスタＴｒ１を通り信号線Ｃを経てＶpp端
子に向かって電流が流れる。このことは、マイクロコン
ピュータにとって電源電流を増加させることになる。特
に、スタンバイ状態（マイクロコンピュータの機能をす
べて停止した状態）における電流（以下、リーク電流と
いう）が多大になり製品にとって致命的な不具合にな
る。
て、ＥＰＲＯＭモード時にＶpp端子となる端子に０
〔Ｖ〕を印加した場合の電源切替え回路の動作につい
て、図４を用いて説明する。ここでＰＧＭはＶpp端子の
電圧レベルが駆動用電圧Ｖcc以上にならなければ発生し
ないような回路構成となっているため０〔Ｖ〕となる。
これらの条件により各信号線ａ〜ｆの電位は、Ｖa ＝Ｖ
cc−Ｖtd，Ｖb ＝０，Ｖc ＝Ｖcc，Ｖd ＝Ｖcc−Ｖtd，
Ｖe ＝Ｖccとなる。このときＰチャネルトランジスタＴ
ｒ２のＶgs（ゲート・ソース間電圧）は−Ｖtdとなる
が、｜Ｖtd｜≧｜Ｖtp｜となった場合にＰチャネルトラ
ンジスタＴｒ２がオン状態に遷移し、Ｖcc端子からＰチ
ャネルトランジスタＴｒ１を通り信号線Ｃを経てＶpp端
子に向かって電流が流れる。このことは、マイクロコン
ピュータにとって電源電流を増加させることになる。特
に、スタンバイ状態（マイクロコンピュータの機能をす
べて停止した状態）における電流（以下、リーク電流と
いう）が多大になり製品にとって致命的な不具合にな
る。
【０００８】この発明は、上記のような問題点を解消す
るためになされたもので、従来のＥＰＲＯＭモードのも
つ機能、特性に何等の影響を与えることなく、Ｖcc端子
からＶpp端子へのリーク電流を無くすことのできる回路
をもつマイクロコンピュータを提供することにある。
るためになされたもので、従来のＥＰＲＯＭモードのも
つ機能、特性に何等の影響を与えることなく、Ｖcc端子
からＶpp端子へのリーク電流を無くすことのできる回路
をもつマイクロコンピュータを提供することにある。
【０００９】
【課題を解決するための手段】この第１の発明に係るマ
イクロコンピュータは、図１で示すように、第１端子
（Ｖcc端子１）に供給されるマイクロコンピュータ駆動
用の駆動用電圧Ｖccを共通配線（信号線Ｃ）に供給する
第１スイッチング素子（ＰチャネルトランジスタＴｒ
１）と、第２端子（Ｖpp端子２）に供給され、かつ上記
駆動用電圧よりも高い書込み用電圧を共通配線に供給す
る第２スイッチング素子（ＰチャネルトランジスタＴｒ
２）と、上記第１，第２スイッチング素子のいずれかを
選択してオンする選択手段Ｗとから成る電圧切替え回路
と、上記駆動用電圧により、すでに書込まれたデータが
読出し可能で、上記書込み用電圧により、外部からのデ
ータが書込み可能なＥＰＲＯＭとを少なくとも備えたマ
イクロコンピュータにおいて、上記第１スイッチング素
子がオンで、上記第２スイッチング素子がオフのとき
に、上記共通配線に現われる駆動用電圧にもとづき第２
スイッチング素子を介して第２端子側に電流が流れるの
を阻止するリーク電流阻止手段１５を備えた。この第２
の発明に係るマイクロコンピュータは、図２で示すよう
に、上記リーク電流阻止手段は、第１端子と第２スイッ
チング素子の制御入力側との間に接続され、かつ第２端
子の電圧が０のときに導通して第２スイッチング素子を
カットオフするトランジスタ（Ｐチャネルトランジスタ
Ｔｒ７）より成る。この第３の発明に係るマイクロコン
ピュータは、図２で示すように、上記選択手段Ｗは、上
記第１端子に供給される電圧が、逆流防止用の第１ダイ
オード（ダイオードＤ１），第３トランジスタ（Ｐチャ
ネルトランジスタＴｒ３）および第５トランジスタ（Ｎ
チャネルトランジスタＴｒ５）を介してアースされる第
１直列回路Ｗ１と、上記第２端子に供給される電圧が、
逆流防止用の第２ダイオード（ダイオードＤ２），第４
トランジスタ（ＰチャネルトランジスタＴｒ４）および
第６トランジスタ（ＮチャネルトランジスタＴｒ６）を
介してアースされる第２直列回路Ｗ２とを有している。
イクロコンピュータは、図１で示すように、第１端子
（Ｖcc端子１）に供給されるマイクロコンピュータ駆動
用の駆動用電圧Ｖccを共通配線（信号線Ｃ）に供給する
第１スイッチング素子（ＰチャネルトランジスタＴｒ
１）と、第２端子（Ｖpp端子２）に供給され、かつ上記
駆動用電圧よりも高い書込み用電圧を共通配線に供給す
る第２スイッチング素子（ＰチャネルトランジスタＴｒ
２）と、上記第１，第２スイッチング素子のいずれかを
選択してオンする選択手段Ｗとから成る電圧切替え回路
と、上記駆動用電圧により、すでに書込まれたデータが
読出し可能で、上記書込み用電圧により、外部からのデ
ータが書込み可能なＥＰＲＯＭとを少なくとも備えたマ
イクロコンピュータにおいて、上記第１スイッチング素
子がオンで、上記第２スイッチング素子がオフのとき
に、上記共通配線に現われる駆動用電圧にもとづき第２
スイッチング素子を介して第２端子側に電流が流れるの
を阻止するリーク電流阻止手段１５を備えた。この第２
の発明に係るマイクロコンピュータは、図２で示すよう
に、上記リーク電流阻止手段は、第１端子と第２スイッ
チング素子の制御入力側との間に接続され、かつ第２端
子の電圧が０のときに導通して第２スイッチング素子を
カットオフするトランジスタ（Ｐチャネルトランジスタ
Ｔｒ７）より成る。この第３の発明に係るマイクロコン
ピュータは、図２で示すように、上記選択手段Ｗは、上
記第１端子に供給される電圧が、逆流防止用の第１ダイ
オード（ダイオードＤ１），第３トランジスタ（Ｐチャ
ネルトランジスタＴｒ３）および第５トランジスタ（Ｎ
チャネルトランジスタＴｒ５）を介してアースされる第
１直列回路Ｗ１と、上記第２端子に供給される電圧が、
逆流防止用の第２ダイオード（ダイオードＤ２），第４
トランジスタ（ＰチャネルトランジスタＴｒ４）および
第６トランジスタ（ＮチャネルトランジスタＴｒ６）を
介してアースされる第２直列回路Ｗ２とを有している。
【００１０】
【作用】この第１の発明におけるマイクロコンピュータ
は、第２端子に０〔Ｖ〕印加時に、第２スイッチング素
子のゲート電位を駆動用電圧Ｖccまで引き上げて第２ス
イッチング素子を完全に遮断（カットオフ状態）として
第１端子側から第２端子側に流れるリーク電流をリーク
電流阻止手段で阻止する。この第２の発明におけるマイ
クロコンピュータは、リーク電流阻止手段をトランジス
タで構成し、第２端子が０〔Ｖ〕のときはそのトランジ
スタを導通状態にして第２スイッチング素子を完全に遮
断し、第２端子に書込み電圧が加えられた時には、トラ
ンジスタを遮断状態にすることによって、リーク電流を
阻止する。この第３の発明におけるマイクロコンピュー
タは、上記選択手段が第５トランジスタのオンにより第
４トランジスタをオンし、第６トランジスタのオンによ
り第３トランジスタをオンするように接続され、外部か
らのＥＰＲＯＭ書込み設定信号により第６トランジスタ
をオンとし、第５トランジスタをインバータを介して制
御することによりオフするように構成され、第５トラン
ジスタのオンにより第１トランジスタをオフ、第６トラ
ンジスタのオンにより第２トランジスタをオフする。こ
のことによりＥＰＲＯＭに対し、駆動用電圧または書込
み用電圧を選択して供給する。
は、第２端子に０〔Ｖ〕印加時に、第２スイッチング素
子のゲート電位を駆動用電圧Ｖccまで引き上げて第２ス
イッチング素子を完全に遮断（カットオフ状態）として
第１端子側から第２端子側に流れるリーク電流をリーク
電流阻止手段で阻止する。この第２の発明におけるマイ
クロコンピュータは、リーク電流阻止手段をトランジス
タで構成し、第２端子が０〔Ｖ〕のときはそのトランジ
スタを導通状態にして第２スイッチング素子を完全に遮
断し、第２端子に書込み電圧が加えられた時には、トラ
ンジスタを遮断状態にすることによって、リーク電流を
阻止する。この第３の発明におけるマイクロコンピュー
タは、上記選択手段が第５トランジスタのオンにより第
４トランジスタをオンし、第６トランジスタのオンによ
り第３トランジスタをオンするように接続され、外部か
らのＥＰＲＯＭ書込み設定信号により第６トランジスタ
をオンとし、第５トランジスタをインバータを介して制
御することによりオフするように構成され、第５トラン
ジスタのオンにより第１トランジスタをオフ、第６トラ
ンジスタのオンにより第２トランジスタをオフする。こ
のことによりＥＰＲＯＭに対し、駆動用電圧または書込
み用電圧を選択して供給する。
【００１１】
【実施例】以下この発明の一実施例を図を参照して説明
する。図１は、この第１の発明の一実施例を示す回路ブ
ロック図である。図１において、１は第１端子としての
Ｖcc端子、２は第２端子としてのＶpp端子、３は電圧切
替え回路、１５はリーク電流阻止手段、Ｃは共通配線と
しての信号線、Ｗは選択手段、Ｔｒ１，Ｔｒ２は第１ス
イッチング素子，第２スイッチング素子としてのＰチャ
ネルトランジスタ、ＩＮＶ１はインバータである。この
電圧切替え回路３は、上述した図３の電圧切替え回路に
対応している。なお、１，２，Ｔｒ１，Ｔｒ２，ＩＮＶ
１については、従来のもの（図４）と同じ機能をもつた
め同符号を付しており、以下の説明については簡単のた
め省略する。
する。図１は、この第１の発明の一実施例を示す回路ブ
ロック図である。図１において、１は第１端子としての
Ｖcc端子、２は第２端子としてのＶpp端子、３は電圧切
替え回路、１５はリーク電流阻止手段、Ｃは共通配線と
しての信号線、Ｗは選択手段、Ｔｒ１，Ｔｒ２は第１ス
イッチング素子，第２スイッチング素子としてのＰチャ
ネルトランジスタ、ＩＮＶ１はインバータである。この
電圧切替え回路３は、上述した図３の電圧切替え回路に
対応している。なお、１，２，Ｔｒ１，Ｔｒ２，ＩＮＶ
１については、従来のもの（図４）と同じ機能をもつた
め同符号を付しており、以下の説明については簡単のた
め省略する。
【００１２】リーク電流阻止手段１５は、Ｐチャネルト
ランジスタＴｒ１がオンで、ＰチャネルトランジスタＴ
ｒ２がオフのときに、信号線Ｃに現われる駆動用電圧Ｖ
ccにもとづき、ＰチャネルトランジスタＴｒ１からＰチ
ャネルトランジスタＴｒ２を介してＶpp端子側に電流が
流れるのを阻止する。この第１の発明のマイクロコンピ
ュータによると、Ｖpp端子２に０〔Ｖ〕が印加された時
に、リーク電流阻止手段１５によって、Ｐチャネルトラ
ンジスタＴｒ２のゲート電位を駆動用電圧Ｖccまで引き
上げ、ＰチャネルトランジスタＴｒ２の電位を完全に遮
断（カットオフ）状態とし、Ｖcc端子１側からＶpp端子
２側に流れるリーク電流を阻止する。
ランジスタＴｒ１がオンで、ＰチャネルトランジスタＴ
ｒ２がオフのときに、信号線Ｃに現われる駆動用電圧Ｖ
ccにもとづき、ＰチャネルトランジスタＴｒ１からＰチ
ャネルトランジスタＴｒ２を介してＶpp端子側に電流が
流れるのを阻止する。この第１の発明のマイクロコンピ
ュータによると、Ｖpp端子２に０〔Ｖ〕が印加された時
に、リーク電流阻止手段１５によって、Ｐチャネルトラ
ンジスタＴｒ２のゲート電位を駆動用電圧Ｖccまで引き
上げ、ＰチャネルトランジスタＴｒ２の電位を完全に遮
断（カットオフ）状態とし、Ｖcc端子１側からＶpp端子
２側に流れるリーク電流を阻止する。
【００１３】図２は、この第２，第３の発明の実施例を
示す回路図である。この第２の発明のマイクロコンピュ
ータでは、リーク電流阻止手段１５を１個のトランジス
タで構成した。図２において、Ｔｒ７はＰチャネルトラ
ンジスタである。ＰチャネルトランジスタＴｒ７は、ソ
ースが駆動用電圧Ｖccと接続され、ゲートがＶpp端子２
およびＰチャネルトランジスタＴｒ１のソースと接続さ
れ、ドレインがＰチャネルトランジスタＴｒ１のゲート
と接続されている。
示す回路図である。この第２の発明のマイクロコンピュ
ータでは、リーク電流阻止手段１５を１個のトランジス
タで構成した。図２において、Ｔｒ７はＰチャネルトラ
ンジスタである。ＰチャネルトランジスタＴｒ７は、ソ
ースが駆動用電圧Ｖccと接続され、ゲートがＶpp端子２
およびＰチャネルトランジスタＴｒ１のソースと接続さ
れ、ドレインがＰチャネルトランジスタＴｒ１のゲート
と接続されている。
【００１４】この第３の発明のマイクロコンピュータで
は、選択手段Ｗを図２のように構成した。図２におい
て、Ｄ１，Ｄ２は逆流防止用のダイオード、Ｔｒ３，Ｔ
ｒ４はＰチャネルトランジスタ、Ｔｒ５，Ｔｒ６はＮチ
ャネルトランジスタ、ａ，ｂ，ｄ，ｅは信号線であり、
他は図１と同じものである。ダイオードＤ１は、アノー
ドが駆動用電圧Ｖccと接続され、カソードがダイオード
Ｄ２のカソードおよびＰチャネルトランジスタＴｒ３，
Ｔｒ４のソースと接続されている。一方、ダイオードＤ
２はアノードが書込み用電圧Ｖppと接続されている。Ｐ
チャネルトランジスタＴｒ３は、ゲートがＰチャネルト
ランジスタＴｒ１のゲートと接続され、ドレインがＮチ
ャネルトランジスタＴｒ５のドレインと接続されてい
る。ＰチャネルトランジスタＴｒ４は、ゲートがＰチャ
ネルトランジスタＴｒ２のゲートと接続され、ドレイン
がＮチャネルトランジスタＴｒ６のドレインと接続され
ている。ＮチャネルトランジスタＴｒ５は、ゲートがイ
ンバータＩＮＶ１の出力と接続され、Ｎチャネルトラン
ジスタＴｒ６はゲートがインバータＩＮＶ１の入力およ
びＰＧＭと接続されている。したがって、ダイオードＤ
１と、ＰチャネルトランジスタＴｒ３と、Ｎチャネルト
ランジスタＴｒ５が第１直列回路Ｗ１を構成し、ダイオ
ードＤ２と、ＰチャネルトランジスタＴｒ４と、Ｎチャ
ネルトランジスタＴｒ６が第２直列回路Ｗ２を構成して
いる。
は、選択手段Ｗを図２のように構成した。図２におい
て、Ｄ１，Ｄ２は逆流防止用のダイオード、Ｔｒ３，Ｔ
ｒ４はＰチャネルトランジスタ、Ｔｒ５，Ｔｒ６はＮチ
ャネルトランジスタ、ａ，ｂ，ｄ，ｅは信号線であり、
他は図１と同じものである。ダイオードＤ１は、アノー
ドが駆動用電圧Ｖccと接続され、カソードがダイオード
Ｄ２のカソードおよびＰチャネルトランジスタＴｒ３，
Ｔｒ４のソースと接続されている。一方、ダイオードＤ
２はアノードが書込み用電圧Ｖppと接続されている。Ｐ
チャネルトランジスタＴｒ３は、ゲートがＰチャネルト
ランジスタＴｒ１のゲートと接続され、ドレインがＮチ
ャネルトランジスタＴｒ５のドレインと接続されてい
る。ＰチャネルトランジスタＴｒ４は、ゲートがＰチャ
ネルトランジスタＴｒ２のゲートと接続され、ドレイン
がＮチャネルトランジスタＴｒ６のドレインと接続され
ている。ＮチャネルトランジスタＴｒ５は、ゲートがイ
ンバータＩＮＶ１の出力と接続され、Ｎチャネルトラン
ジスタＴｒ６はゲートがインバータＩＮＶ１の入力およ
びＰＧＭと接続されている。したがって、ダイオードＤ
１と、ＰチャネルトランジスタＴｒ３と、Ｎチャネルト
ランジスタＴｒ５が第１直列回路Ｗ１を構成し、ダイオ
ードＤ２と、ＰチャネルトランジスタＴｒ４と、Ｎチャ
ネルトランジスタＴｒ６が第２直列回路Ｗ２を構成して
いる。
【００１５】次に、この発明の動作について図２を参照
して説明する。図３ですでに説明したように、ＥＰＲＯ
Ｍ６に対しては、Ｖcc端子１からの駆動用電圧Ｖccまた
はＶpp端子２からの書込み用電圧Ｖppを電圧切替え回路
３で切替えて供給する。Ｖpp端子２に書込み用電圧Ｖpp
が印加されている場合は、読出し時ＰＧＭがＬowレベル
〔０〔Ｖ〕〕のため、ＮチャネルトランジスタＴｒ６は
オフで、ＰチャネルトランジスタＴｒ３はオフになる。
このとき、ＮチャネルトランジスタＴｒ５はオンで、Ｐ
チャネルトランジスタＴｒ４はオンとなり、Ｐチャネル
トランジスタＴｒ２がオン、ＰチャネルトランジスタＴ
ｒ１がオンとなる。一方、書込みＰＧＭがＨigh レベル
のときは、ＮチャネルトランジスタＴｒ６がオンで、Ｐ
チャネルトランジスタＴｒ３がオンとなる。このとき、
ＮチャネルトランジスタＴｒ５がオフで、Ｐチャネルト
ランジスタＴｒ４がオフとなり、Ｐチャネルトランジス
タＴｒ２がオフ、ＰチャネルトランジスタＴｒ１がオフ
となる。
して説明する。図３ですでに説明したように、ＥＰＲＯ
Ｍ６に対しては、Ｖcc端子１からの駆動用電圧Ｖccまた
はＶpp端子２からの書込み用電圧Ｖppを電圧切替え回路
３で切替えて供給する。Ｖpp端子２に書込み用電圧Ｖpp
が印加されている場合は、読出し時ＰＧＭがＬowレベル
〔０〔Ｖ〕〕のため、ＮチャネルトランジスタＴｒ６は
オフで、ＰチャネルトランジスタＴｒ３はオフになる。
このとき、ＮチャネルトランジスタＴｒ５はオンで、Ｐ
チャネルトランジスタＴｒ４はオンとなり、Ｐチャネル
トランジスタＴｒ２がオン、ＰチャネルトランジスタＴ
ｒ１がオンとなる。一方、書込みＰＧＭがＨigh レベル
のときは、ＮチャネルトランジスタＴｒ６がオンで、Ｐ
チャネルトランジスタＴｒ３がオンとなる。このとき、
ＮチャネルトランジスタＴｒ５がオフで、Ｐチャネルト
ランジスタＴｒ４がオフとなり、Ｐチャネルトランジス
タＴｒ２がオフ、ＰチャネルトランジスタＴｒ１がオフ
となる。
【００１６】Ｖpp端子２の書込み用電圧Ｖpp＝０
〔Ｖ〕、ＰＧＭ＝０〔Ｖ〕の時の各点の電位は、Ｐチャ
ネルトランジスタＴｒ７が導通状態となるので、ダイオ
ードの閾値Ｖtd，Ｐチャネルトランジスタの閾値Ｖtpに
関係なく、Ｖa ＝Ｖcc，Ｖb ＝０，Ｖc ＝Ｖcc，Ｖd ＝
Ｖcc, Ｖe ＝Ｖcc，Ｖf ＝ＰＧＭ＝０となる。したがっ
て、ＰチャネルトランジスタＴｒ２が遮断状態のとき
に、Ｖcc端子１からＰチャネルトランジスタＴｒ２を通
してＶpp端子２に流れるリーク電流はなくなる。また、
Ｖpp端子＝書込み用電圧Ｖpp時には、Ｐチャネルトラン
ジスタＴｒ７は遮断状態となり、Ｐチャネルトランジス
タＴｒ７のない状態、つまり従来の回路と回路的に同等
になる。
〔Ｖ〕、ＰＧＭ＝０〔Ｖ〕の時の各点の電位は、Ｐチャ
ネルトランジスタＴｒ７が導通状態となるので、ダイオ
ードの閾値Ｖtd，Ｐチャネルトランジスタの閾値Ｖtpに
関係なく、Ｖa ＝Ｖcc，Ｖb ＝０，Ｖc ＝Ｖcc，Ｖd ＝
Ｖcc, Ｖe ＝Ｖcc，Ｖf ＝ＰＧＭ＝０となる。したがっ
て、ＰチャネルトランジスタＴｒ２が遮断状態のとき
に、Ｖcc端子１からＰチャネルトランジスタＴｒ２を通
してＶpp端子２に流れるリーク電流はなくなる。また、
Ｖpp端子＝書込み用電圧Ｖpp時には、Ｐチャネルトラン
ジスタＴｒ７は遮断状態となり、Ｐチャネルトランジス
タＴｒ７のない状態、つまり従来の回路と回路的に同等
になる。
【００１７】
【発明の効果】この第１の発明によれば、リーク電流阻
止手段を設けたので、従来の電源切替え回路のもつ機
能、および特性を変更することなく、プロセスパラメー
タのバラツキ（｜Ｖtd｜≧｜Ｖtp｜）により発生する第
１端子から共通配線を介して第２端子に流れるリーク電
流を阻止できる効果がある。この第２の発明によれば、
リーク電流阻止手段をトランジスタのみで構成したの
で、第１の発明の効果に加えて、簡単な構成で集積回路
化が容易になる効果がある。この第３の発明によれば、
選択手段をダイオードとトランジスタで構成したので、
集積回路化が容易になる効果がある。
止手段を設けたので、従来の電源切替え回路のもつ機
能、および特性を変更することなく、プロセスパラメー
タのバラツキ（｜Ｖtd｜≧｜Ｖtp｜）により発生する第
１端子から共通配線を介して第２端子に流れるリーク電
流を阻止できる効果がある。この第２の発明によれば、
リーク電流阻止手段をトランジスタのみで構成したの
で、第１の発明の効果に加えて、簡単な構成で集積回路
化が容易になる効果がある。この第３の発明によれば、
選択手段をダイオードとトランジスタで構成したので、
集積回路化が容易になる効果がある。
【図１】この第１の発明の一実施例による電圧切替え回
路の回路ブロック図である。
路の回路ブロック図である。
【図２】この第２，第３の発明の一実施例による電圧切
替え回路の回路図である。
替え回路の回路図である。
【図３】図１または図２の回路を組込んだマイクロコン
ピュータの構成図である。
ピュータの構成図である。
【図４】従来の技術の一例を示す電圧切替え回路の回路
図である。
図である。
１ Ｖcc端子（第１端子） ２ Ｖpp端子（第２端子） ３ 電圧切替え回路 ４ ＥＰＲＯＭ制御回路 ５ 書込み読出し回路 ６ ＥＰＲＯＭ ７ アドレスデコーダ回路 ８ アドレスバス ９ データバス １０ ＥＰＲＯＭ制御端子 １１ データ入出力端子 １２ アドレス入力端子 Ｔｒ１〜Ｔｒ７ トランジスタ ＩＮＶ１ インバータ Ｄ１，Ｄ２ ダイオード ａ〜ｆ 信号線
Claims (3)
- 【請求項１】 第１端子に供給されるマイクロコンピュ
ータ駆動用の駆動用電圧を共通配線に供給する第１スイ
ッチング素子と、第２端子に供給されかつ上記駆動用電
圧よりも高い書込み用電圧を共通配線に供給する第２ス
イッチング素子と、上記第１，第２スイッチング素子の
いずれかを選択してオンする選択手段とから成る電圧切
替え回路と、上記駆動用電圧により、すでに書込まれた
データが読出し可能で、上記書込み用電圧により、外部
からのデータが書込み可能なＥＰＲＯＭとを少なくとも
備えたマイクロコンピュータにおいて、上記第１スイッ
チング素子がオンで、上記第２スイッチング素子がオフ
のときに、上記共通配線に現われる駆動用電圧にもとづ
き第２スイッチング素子を介して第２端子側に電流が流
れるのを阻止するリーク電流阻止手段を備えたことを特
徴とするマイクロコンピュータ。 - 【請求項２】 上記リーク電流阻止手段は、第２端子と
第２スイッチング素子の制御入力側との間に接続され、
かつ第２端子の電圧が０のときに導通して第２スイッチ
ング素子をカットオフするトランジスタより成ることを
特徴とする請求項第１項記載のマイクロコンピュータ。 - 【請求項３】 上記選択手段は、上記第１端子に供給さ
れる電圧が、逆流防止用の第１ダイオード，第３トラン
ジスタおよび第５トランジスタを介してアースされる第
１直列回路と、上記第２端子に供給される電圧が、逆流
防止用の第２ダイオード，第４トランジスタおよび第６
トランジスタを介してアースされる第２直列回路とを有
し、第５トランジスタのオンにより第４トランジスタを
オンし、第６トランジスタのオンにより第３トランジス
タをオンするように接続され、外部からのＥＰＲＯＭ書
込み設定信号により上記第６トランジスタをオンとし、
第５トランジスタをインバータを介して制御することに
よりオフとするように構成され、第５トランジスタのオ
ンにより第１トランジスタをオフ、第６トランジスタの
オンにより第２トランジスタをオフするようにして成る
ことを特徴とする請求項第１項記載のマイクロコンピュ
ータ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28709091A JP2672740B2 (ja) | 1991-10-07 | 1991-10-07 | マイクロコンピュータ |
| US07/922,125 US5350951A (en) | 1991-10-07 | 1992-07-29 | Voltage change circuit for a microcomputer |
| DE4227462A DE4227462C2 (de) | 1991-10-07 | 1992-08-19 | Mikrocomputer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28709091A JP2672740B2 (ja) | 1991-10-07 | 1991-10-07 | マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05101686A true JPH05101686A (ja) | 1993-04-23 |
| JP2672740B2 JP2672740B2 (ja) | 1997-11-05 |
Family
ID=17712927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28709091A Expired - Fee Related JP2672740B2 (ja) | 1991-10-07 | 1991-10-07 | マイクロコンピュータ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5350951A (ja) |
| JP (1) | JP2672740B2 (ja) |
| DE (1) | DE4227462C2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH07244990A (ja) * | 1994-02-28 | 1995-09-19 | Nec Corp | 半導体記憶装置用電源回路 |
| US5550494A (en) * | 1994-01-25 | 1996-08-27 | Nippon Steel Corporation | Voltage selecting device for receiving a plurality of inputs and selectively outputting one thereof |
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| US5627487A (en) * | 1995-06-28 | 1997-05-06 | Micron Technology, Inc. | Charge conserving driver circuit for capacitive loads |
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| DE10006517A1 (de) * | 2000-02-15 | 2001-08-23 | Infineon Technologies Ag | Schaltungsanordnung zur mittels einer Steuereinheit gesteuerten Entladung einer auf eine hohe Spannung aufgeladene Kapazität auf eine niedere Spannung |
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1991
- 1991-10-07 JP JP28709091A patent/JP2672740B2/ja not_active Expired - Fee Related
-
1992
- 1992-07-29 US US07/922,125 patent/US5350951A/en not_active Expired - Lifetime
- 1992-08-19 DE DE4227462A patent/DE4227462C2/de not_active Expired - Fee Related
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Also Published As
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|---|---|
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| US5350951A (en) | 1994-09-27 |
| JP2672740B2 (ja) | 1997-11-05 |
| DE4227462C2 (de) | 1997-05-22 |
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