JPH0917190A - 不揮発性メモリの書込み回路 - Google Patents
不揮発性メモリの書込み回路Info
- Publication number
- JPH0917190A JPH0917190A JP7162199A JP16219995A JPH0917190A JP H0917190 A JPH0917190 A JP H0917190A JP 7162199 A JP7162199 A JP 7162199A JP 16219995 A JP16219995 A JP 16219995A JP H0917190 A JPH0917190 A JP H0917190A
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- JP
- Japan
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- node
- nmos transistor
- drain
- transistor
- turned
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/12—Programming voltage switching circuits
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】
【目的】 制御信号の電圧の種類を減少させることによ
り、集積回路内においてロジック的にもレイアウト的に
も構成が複雑になることを防止することが可能な不揮発
性メモリの書込み回路を提供することにある。 【構成】 第１ＮＭＯＳトランジスタＮ１と、第１ＰＭ
ＯＳトランジスタＰ１と、ソースが不揮発性メモリへの
書込み端子となる第２ＮＭＯＳトランジスタＮ２と、第
２ＰＭＯＳトランジスタＰ２と、ソースに不揮発性メモ
リへの書込み端子の出力状態を制御する制御信号ＰＧＭ
が印加されるデプレッション型ＭＯＳトランジスタＤ１
とを有する。
り、集積回路内においてロジック的にもレイアウト的に
も構成が複雑になることを防止することが可能な不揮発
性メモリの書込み回路を提供することにある。 【構成】 第１ＮＭＯＳトランジスタＮ１と、第１ＰＭ
ＯＳトランジスタＰ１と、ソースが不揮発性メモリへの
書込み端子となる第２ＮＭＯＳトランジスタＮ２と、第
２ＰＭＯＳトランジスタＰ２と、ソースに不揮発性メモ
リへの書込み端子の出力状態を制御する制御信号ＰＧＭ
が印加されるデプレッション型ＭＯＳトランジスタＤ１
とを有する。
Description
【０００１】
【産業上の利用分野】本願は、ＥＰＲＯＭ、ＥＥＰＲＯ
Ｍあるいはフラッシュメモリ等の不揮発性メモリの書込
み回路に関する。
Ｍあるいはフラッシュメモリ等の不揮発性メモリの書込
み回路に関する。
【０００２】
【従来の技術】図３は、従来の不揮発性メモリの書込み
回路の一例を示した図である。メモリトランジスタＭ１
０に書込みを行う場合には、ＰＧＭ＝０ボルト、Ｖhv＝
１５ボルトとする。電源電圧Ｖpp＝１２ボルトであるた
め、ＮＭＯＳトランジスタＮ１１がオン状態、ＮＭＯＳ
トランジスタＮ１２がオフ状態、ＮＭＯＳトランジスタ
Ｎ１３がオン状態となる。アドレス選択によって端子Ｘ
及びＹに高電圧が印加されると、メモリトランジスタＭ
１０のドレインに高電圧が印加され、メモリトランジス
タＭ１０に書込みが行われる。
回路の一例を示した図である。メモリトランジスタＭ１
０に書込みを行う場合には、ＰＧＭ＝０ボルト、Ｖhv＝
１５ボルトとする。電源電圧Ｖpp＝１２ボルトであるた
め、ＮＭＯＳトランジスタＮ１１がオン状態、ＮＭＯＳ
トランジスタＮ１２がオフ状態、ＮＭＯＳトランジスタ
Ｎ１３がオン状態となる。アドレス選択によって端子Ｘ
及びＹに高電圧が印加されると、メモリトランジスタＭ
１０のドレインに高電圧が印加され、メモリトランジス
タＭ１０に書込みが行われる。
【０００３】
【発明が解決しようとする課題】上記従来例において
は、制御信号ＰＧＭでは論理値“１”が３ボルトあるの
に対して、制御信号Ｖhvでは論理値“１”が１５ボルト
となっている。したがって、制御信号ラインとして３ボ
ルトと１５ボルトの２種類が必要となり、集積回路内に
おいてロジック的に見た場合にもレイアウト的に見た場
合にも構成が複雑になるという問題点があった。
は、制御信号ＰＧＭでは論理値“１”が３ボルトあるの
に対して、制御信号Ｖhvでは論理値“１”が１５ボルト
となっている。したがって、制御信号ラインとして３ボ
ルトと１５ボルトの２種類が必要となり、集積回路内に
おいてロジック的に見た場合にもレイアウト的に見た場
合にも構成が複雑になるという問題点があった。
【０００４】本願の目的は、制御信号の電圧の種類を減
少させることにより、集積回路内においてロジック的に
もレイアウト的にも構成が複雑になることを防止するこ
とが可能な不揮発性メモリの書込み回路を提供すること
にある。
少させることにより、集積回路内においてロジック的に
もレイアウト的にも構成が複雑になることを防止するこ
とが可能な不揮発性メモリの書込み回路を提供すること
にある。
【０００５】
【課題を解決するための手段】本願における不揮発性メ
モリの書込み回路は、ゲートが第１ノードに接続され、
ソースがグランドに接続され、ドレインが第２ノードに
接続された第１ＮＭＯＳトランジスタと、ゲートが第１
ノードに接続され、ソースが電源に接続される第３ノー
ドに接続され、ドレインが第２ノードに接続された第１
ＰＭＯＳトランジスタと、ゲートが第１ノードに接続さ
れ、ソースが不揮発性メモリへの書込み端子となる第４
ノードに接続され、ドレインが第３ノードに接続された
第２ＮＭＯＳトランジスタと、ゲートが第２ノードに接
続され、ソースが第３ノードに接続され、ドレインが第
１ノードに接続された第２ＰＭＯＳトランジスタと、ソ
ースに上記不揮発性メモリへの書込み端子の出力状態を
制御する制御信号が印加され、ゲートに該制御信号を反
転した信号が印加され、ドレインが第１ノードに接続さ
れたデプレッション型ＭＯＳトランジスタとを有する。
モリの書込み回路は、ゲートが第１ノードに接続され、
ソースがグランドに接続され、ドレインが第２ノードに
接続された第１ＮＭＯＳトランジスタと、ゲートが第１
ノードに接続され、ソースが電源に接続される第３ノー
ドに接続され、ドレインが第２ノードに接続された第１
ＰＭＯＳトランジスタと、ゲートが第１ノードに接続さ
れ、ソースが不揮発性メモリへの書込み端子となる第４
ノードに接続され、ドレインが第３ノードに接続された
第２ＮＭＯＳトランジスタと、ゲートが第２ノードに接
続され、ソースが第３ノードに接続され、ドレインが第
１ノードに接続された第２ＰＭＯＳトランジスタと、ソ
ースに上記不揮発性メモリへの書込み端子の出力状態を
制御する制御信号が印加され、ゲートに該制御信号を反
転した信号が印加され、ドレインが第１ノードに接続さ
れたデプレッション型ＭＯＳトランジスタとを有する。
【０００６】
【実施例】図１は、不揮発性メモリの書込み回路の実施
例の構成を示した図である。
例の構成を示した図である。
【０００７】Ｎ１およびＮ２はＮＭＯＳトランジスタ、
Ｐ１およびＰ２はＰＭＯＳトランジスタ、Ｄ１はデプレ
ッション型ＮＭＯＳトランジスタである。ＰＧＭは不揮
発性メモリ（図示せず）への書込み制御信号であり、論
理値“１”のときの電圧が３ボルト、論理値“０”のと
きの電圧が０ボルトとする。なお、電源電圧Ｖppは１２
ボルトとする。
Ｐ１およびＰ２はＰＭＯＳトランジスタ、Ｄ１はデプレ
ッション型ＮＭＯＳトランジスタである。ＰＧＭは不揮
発性メモリ（図示せず）への書込み制御信号であり、論
理値“１”のときの電圧が３ボルト、論理値“０”のと
きの電圧が０ボルトとする。なお、電源電圧Ｖppは１２
ボルトとする。
【０００８】以下、図１に示した書込み回路の動作を説
明する。
明する。
【０００９】まず、書込み制御信号ＰＧＭが論理値
“１”すなわち電圧３ボルトのときの動作を説明する。
この場合、書込み制御信号ＰＧＭがデプレッション型Ｎ
ＭＯＳトランジスタ（この場合、抵抗として機能す
る。）を通してＮＭＯＳトランジスタＮ１のゲートに印
加され、ＮＭＯＳトランジスタＮ１がオン状態となる。
その結果、ＰＭＯＳトランジスタＰ２がオン状態とな
り、ＮＭＯＳトランジスタＮ２のゲートがプルアップさ
れてＮＭＯＳトランジスタＮ２がオン状態となり、ＮＭ
ＯＳトランジスタＮ２のソースからは電源電圧Ｖppに対
応した高電圧が出力される。したがって、ＮＭＯＳトラ
ンジスタＮ２のソースを不揮発性メモリへの書込み端子
に対応させることにより、不揮発性メモリへの書込みが
可能となる。
“１”すなわち電圧３ボルトのときの動作を説明する。
この場合、書込み制御信号ＰＧＭがデプレッション型Ｎ
ＭＯＳトランジスタ（この場合、抵抗として機能す
る。）を通してＮＭＯＳトランジスタＮ１のゲートに印
加され、ＮＭＯＳトランジスタＮ１がオン状態となる。
その結果、ＰＭＯＳトランジスタＰ２がオン状態とな
り、ＮＭＯＳトランジスタＮ２のゲートがプルアップさ
れてＮＭＯＳトランジスタＮ２がオン状態となり、ＮＭ
ＯＳトランジスタＮ２のソースからは電源電圧Ｖppに対
応した高電圧が出力される。したがって、ＮＭＯＳトラ
ンジスタＮ２のソースを不揮発性メモリへの書込み端子
に対応させることにより、不揮発性メモリへの書込みが
可能となる。
【００１０】つぎに、書込み制御信号ＰＧＭが論理値
“０”すなわち電圧０ボルトのときの動作を説明する。
この場合、書込み制御信号ＰＧＭがデプレッション型Ｎ
ＭＯＳトランジスタを通してＰＭＯＳトランジスタＰ１
のゲートに印加され、ＰＭＯＳトランジスタＰ１がオン
状態となる。その結果、ＰＭＯＳトランジスタＰ２がオ
フ状態となるため、ＮＭＯＳトランジスタＮ２のゲート
に印加される電圧は０ボルトのままとなる。したがっ
て、ＮＭＯＳトランジスタＮ２はオフ状態となり、不揮
発性メモリへの書込みは禁止されることになる。
“０”すなわち電圧０ボルトのときの動作を説明する。
この場合、書込み制御信号ＰＧＭがデプレッション型Ｎ
ＭＯＳトランジスタを通してＰＭＯＳトランジスタＰ１
のゲートに印加され、ＰＭＯＳトランジスタＰ１がオン
状態となる。その結果、ＰＭＯＳトランジスタＰ２がオ
フ状態となるため、ＮＭＯＳトランジスタＮ２のゲート
に印加される電圧は０ボルトのままとなる。したがっ
て、ＮＭＯＳトランジスタＮ２はオフ状態となり、不揮
発性メモリへの書込みは禁止されることになる。
【００１１】図２は、不揮発性メモリの書込み回路を不
揮発性メモリ部に接続したときの実施例の構成を示した
図である。
揮発性メモリ部に接続したときの実施例の構成を示した
図である。
【００１２】図２の書込み回路の基本的な構成は図１に
示した実施例と近似しており、対応する構成要素には同
一の符号を付している。本実施例では、ＮＭＯＳトラン
ジスタＮ２のドレインをゲート及びドレインが共通に接
続されたＮＭＯＳトランジスタＮ３を介して電源に接続
しており、この点において図１に示した書込み回路と相
違している。
示した実施例と近似しており、対応する構成要素には同
一の符号を付している。本実施例では、ＮＭＯＳトラン
ジスタＮ２のドレインをゲート及びドレインが共通に接
続されたＮＭＯＳトランジスタＮ３を介して電源に接続
しており、この点において図１に示した書込み回路と相
違している。
【００１３】本実施例の書込み回路の基本的な動作は図
１に示した書込み回路の動作とに同様である。すなわ
ち、書込み制御信号ＰＧＭが論理値“１”すなわち電圧
３ボルトのときに不揮発性メモリトランジスタＭ１への
書込みが可能となる。この場合、電源電圧Ｖpp（１２ボ
ルト）はＮＭＯＳトランジスタＮ３及びＮＭＯＳトラン
ジスタＮ２を通してある程度降圧され、ＮＭＯＳトラン
ジスタＮ２のソースからは８〜９ボルト程度の電圧が出
力される。この状態で端子Ｘ及びＹに選択電圧（電源電
圧Ｖpp＝１２ボルト）が印加されると、ＮＭＯＳトラン
ジスタＮ４により６〜７ボルト程度に降圧された電圧が
メモリトランジスタＭ１のドレインに印加され、メモリ
トランジスタＭ１の書込みが行われる。書込み制御信号
ＰＧＭが論理値“０”すなわち電圧０ボルトのときに
は、図１に示した例と同様にメモリトランジスタＭ１へ
の書込みは禁止されることになる。
１に示した書込み回路の動作とに同様である。すなわ
ち、書込み制御信号ＰＧＭが論理値“１”すなわち電圧
３ボルトのときに不揮発性メモリトランジスタＭ１への
書込みが可能となる。この場合、電源電圧Ｖpp（１２ボ
ルト）はＮＭＯＳトランジスタＮ３及びＮＭＯＳトラン
ジスタＮ２を通してある程度降圧され、ＮＭＯＳトラン
ジスタＮ２のソースからは８〜９ボルト程度の電圧が出
力される。この状態で端子Ｘ及びＹに選択電圧（電源電
圧Ｖpp＝１２ボルト）が印加されると、ＮＭＯＳトラン
ジスタＮ４により６〜７ボルト程度に降圧された電圧が
メモリトランジスタＭ１のドレインに印加され、メモリ
トランジスタＭ１の書込みが行われる。書込み制御信号
ＰＧＭが論理値“０”すなわち電圧０ボルトのときに
は、図１に示した例と同様にメモリトランジスタＭ１へ
の書込みは禁止されることになる。
【００１４】
【発明の効果】本願に係わる不揮発性メモリの書込み回
路によれば、制御信号の電圧の種類を減少させることが
できるので、集積回路内におけるロジック的、レイアウ
ト的な構成の複雑化を防止することが可能となる。
路によれば、制御信号の電圧の種類を減少させることが
できるので、集積回路内におけるロジック的、レイアウ
ト的な構成の複雑化を防止することが可能となる。
【図１】不揮発性メモリの書込み回路の実施例の構成を
示した図である。
示した図である。
【図２】不揮発性メモリの書込み回路を不揮発性メモリ
部に接続したときの実施例の構成を示した図である。
部に接続したときの実施例の構成を示した図である。
【図３】不揮発性メモリの書込み回路の従来例を示した
図である。
図である。
Ｎ１……第１ＮＭＯＳトランジスタ Ｐ１……第１ＰＭＯＳトランジスタ Ｎ２……第２ＮＭＯＳトランジスタ Ｐ２……第２ＰＭＯＳトランジスタ Ｎ３……第３ＮＭＯＳトランジスタ Ｄ１……デプレッション型トランジスタ ａ……第１ノード ｂ……第２ノード ｃ……第３ノード ｄ……第４ノード
Claims (3)
- 【請求項１】 ゲートが第１ノードに接続され、ソース
がグランドに接続され、ドレインが第２ノードに接続さ
れた第１ＮＭＯＳトランジスタと、 ゲートが第１ノードに接続され、ソースが電源に接続さ
れる第３ノードに接続され、ドレインが第２ノードに接
続された第１ＰＭＯＳトランジスタと、 ゲートが第１ノードに接続され、ソースが不揮発性メモ
リへの書込み端子となる第４ノードに接続され、ドレイ
ンが第３ノードに接続された第２ＮＭＯＳトランジスタ
と、 ゲートが第２ノードに接続され、ソースが第３ノードに
接続され、ドレインが第１ノードに接続された第２ＰＭ
ＯＳトランジスタと、 ソースに上記不揮発性メモリへの書込み端子の出力状態
を制御する制御信号が印加され、ゲートに該制御信号を
反転した信号が印加され、ドレインが第１ノードに接続
されたデプレッション型ＭＯＳトランジスタとを有する
ことを特徴とする不揮発性メモリの書込み回路。 - 【請求項２】 上記第２ＮＭＯＳトランジスタのドレイ
ンは直接第３ノードに接続されていることを特徴とする
請求項１に記載の不揮発性メモリの書込み回路。 - 【請求項３】 上記第２ＮＭＯＳトランジスタのドレイ
ンはゲートおよびドレインが直接第３ノードに接続され
た第３ＮＭＯＳトランジスタを介して第３ノードに接続
されていることを特徴とする請求項１に記載の不揮発性
メモリの書込み回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7162199A JP2913379B2 (ja) | 1995-06-28 | 1995-06-28 | 不揮発性メモリの書込み回路 |
| US08/668,785 US5666308A (en) | 1995-06-28 | 1996-06-24 | Writing circuit for non-volatile memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7162199A JP2913379B2 (ja) | 1995-06-28 | 1995-06-28 | 不揮発性メモリの書込み回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0917190A true JPH0917190A (ja) | 1997-01-17 |
| JP2913379B2 JP2913379B2 (ja) | 1999-06-28 |
Family
ID=15749873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7162199A Expired - Fee Related JP2913379B2 (ja) | 1995-06-28 | 1995-06-28 | 不揮発性メモリの書込み回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5666308A (ja) |
| JP (1) | JP2913379B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180024384A (ko) * | 2016-08-30 | 2018-03-08 | 삼성전자주식회사 | 데이터 출력 장치 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3344313B2 (ja) * | 1998-03-25 | 2002-11-11 | 日本電気株式会社 | 不揮発性半導体メモリ装置 |
| JP5266443B2 (ja) * | 2008-04-18 | 2013-08-21 | インターチップ株式会社 | 不揮発性メモリセル及び不揮発性メモリセル内蔵データラッチ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05151789A (ja) * | 1991-11-29 | 1993-06-18 | Nec Corp | 電気的に書込・一括消去可能な不揮発性半導体記憶装置 |
| JP2822791B2 (ja) * | 1992-06-30 | 1998-11-11 | 日本電気株式会社 | 半導体装置 |
-
1995
- 1995-06-28 JP JP7162199A patent/JP2913379B2/ja not_active Expired - Fee Related
-
1996
- 1996-06-24 US US08/668,785 patent/US5666308A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180024384A (ko) * | 2016-08-30 | 2018-03-08 | 삼성전자주식회사 | 데이터 출력 장치 |
| US12061115B2 (en) | 2016-08-30 | 2024-08-13 | Samsung Electronics Co., Ltd. | Data output device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2913379B2 (ja) | 1999-06-28 |
| US5666308A (en) | 1997-09-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990225 |
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