JPH09214316A - 出力回路、リーク電流を減少させるための回路、トランジスタを選択的にスイッチするための方法および半導体メモリ - Google Patents
出力回路、リーク電流を減少させるための回路、トランジスタを選択的にスイッチするための方法および半導体メモリInfo
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Abstract
リーク電流を減少させる。 【解決手段】 第1の実施形態の回路によれば、トラン
ジスタ26のゲートが、ソース電圧VPERIより高いレベ
ルの電圧VPPに選択的に駆動される。その結果、ゲート
−ソース電圧は逆転され、トランジスタ26を流れるリ
ーク電流を極めて低減することが可能となる。第2の実
施形態の回路によれば、出力のトランジスタのウェルが
通常のバイアス電圧VPERI以上の電圧レベルVPPに選択
的にバイアスされる。その結果、トランジスタの電圧−
電流特性が変化して、リーク電流が流れるのを防止する
ことが可能となる。
Description
技術に関し、特に、半導体回路におけるリーク電流を減
少させるためのシステムおよび方法に関するものであ
る。
なわち、”チップ”は、単一のモノリシックデバイス上
に何百万ものトランジスタを組み込んだものとなってい
る。これは、動作速度の向上やサイズの縮小など、多く
の点で有利であるが、単一チップ上のトランジスタの数
が増加するにつれ、各トランジスタを流れる電流がより
大きな問題となっている。この問題は、単一チップ上の
トランジスタのすべてが同時にアクティブになることは
ないという事実により、また、論理的には、トランジス
タはアクティブのときだけ電流を流すという事実によ
り、幾分緩和されている。しかし、実際には、トランジ
スタが非アクティブのときに、リーク電流が流れてい
る。1個のトランジスタのリーク電流の大きさは普通数
ピコアンペア程度であるが、単一チップ上に多数のトラ
ンジスタが存在するため、1個のトランジスタ当たり数
ピコアンペアであっても、全体的には極めて大きな値と
なる。
よび図1(b)は従来のP−チャネル金属酸化物半導体
(PMOS)トランジスタ10aおよびその電圧−電流
グラフ10bを示すものである。トランジスタ10a
は、ゲートG、ソースS、ドレインD、およびウェルW
(基板とも言う)を有している。通常、ウェルWはソー
スSに加えられるのと同じ電圧にバイアスされている。
トランジスタ10aに電圧VGSが印加されると、ソース
−ドレイン接合(図示されていない)間において、ウェ
ルWに少数キャリヤによるP−チャネル(図示されてい
ない)が形成されることにより、トランジスタ10aが
アクティブとされる。
ランジスタ10aはアクティブであり、グラフ10bに
示されているように、ドレイン電流ID が流れる。電圧
VGSが0Vの場合、トランジスタ10aは非アクティブ
であり、ドレイン電流ID は0アンペアに近づく。しか
し、ドレイン電流ID は完全には0アンペアにはならな
い。なぜなら、トランジスタ10aは依然として非常に
小さなリーク電流ILKを流しており、少数キャリヤが
P−チャネルに依然として存在しているために、リーク
電流はドレイン−ソース接合を横切って流れるからであ
る。
流れるリーク電流を極めて低減させるモードでトランジ
スタの動作を可能にする回路および方法である。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
ティブのときにトランジスタに流れるリーク電流を減少
させる回路および方法を提供するものである。第1の実
施形態では、回路により、トランジスタのゲートをソー
ス電圧以上の電圧レベルへと、選択的に駆動する。その
結果、ゲート−ソース電圧は逆転され、トランジスタを
流れるリーク電流はかなり減少する。第2の実施形態で
は、トランジスタのウェルを、回路により通常のバイア
ス電圧以上の電圧レベルまで選択的にバイアスする。そ
の結果、トランジスタの電圧−電流特性が変更され、そ
れによりリーク電流が実質的に無くなる。
は、本発明が、通常モードにおいて通常の電圧−電流特
性でトランジスタの動作を可能とし、または、待機モー
ドにおいてリーク電流が極めて低減される状態でトラン
ジスタの動作を可能とすることである。
図1(b)は、従来のトランジスタおよびその電圧−電
流特性をそれぞれ示している。以下の説明ではトランジ
スタ10aのような従来のトランジスタが用いられるの
で、好適な実施形態の説明においては、トランジスタ1
0aの個々の構成要素および特性が用いられ、参照され
る。
た集積回路の第1の実施形態の全体が参照番号12によ
って示されている。回路12は、第1の正電源(VPE
RI)、第2の正電源(VPP)および接地電位(VSS)
を利用しており、VSS<VPERI<VPPである。例示のた
めに、VSS,VPERI,VPPはそれぞれ0V,2.5V,3.
6Vであるとする。
B、出力信号OUT、2個のインバータ14,16、N
−チャネル金属酸化物半導体(NMOS)トランジスタ
からなる1個のパストランジスタ18およびP−チャネ
ル金属酸化物半導体(PMOS)トランジスタからなる
1個の待機トランジスタ20を有している。
22およびNMOSトランジスタ24を有しており、イ
ンバータ16は、PMOSトランジスタ26およびNM
OSトランジスタ28を有している。
28は、すべて、ウェルがVSSでバイアスされており、
1個のPMOSトランジスタ20はウェルがVPPでバイ
アスされており、2個のPMOSトランジスタ22,2
6はウェルがVPERIでバイアスされている。
gh)" (VPP)であると、回路12は通常モードであ
り、従来のドライバとして動作する。入力信号INで受
け取った信号はインバータ14により反転され、パスト
ランジスタ18を通過し、インバータ16によって再度
反転され、出力信号OUTに駆動される。
)" (VSS)のときには、回路12は待機モードに入
る。待機信号が"low" であるので、第1のスイッチトラ
ンジスタであるパストランジスタ18は非アクティブと
なり、第2のスイッチトランジスタである待機トランジ
スタ20がアクティブになる。このとき、インバータ1
6の入力N1はVPP電圧レベル(3.6V)に引き上げら
れる。その結果、トランジスタ26のゲート電圧がソー
スの電圧より大きくなるので、トランジスタ26の電圧
VGSは正となり、このトランジスタ26のソース−ドレ
イン接合のチャネルにおける少数キャリヤの数が減少さ
れ、図1(b)に示されているように、このトランジス
タ26を流れるリーク電流(ILK)が減少される。
た集積回路の第2の実施形態の全体が参照番号30によ
り示されている。回路30は、図2の回路12と同じ3
種の電源VSS,VPERI,VPPが用いられており、同じ信
号IN,OUTおよびSTBを有している。
32,34およびウェルがバイアスされた2個のトラン
ジスタ36,38を有している。インバータ32はPM
OSトランジスタ40およびNMOSトランジスタ42
を有しており、インバータ34はPMOSトランジスタ
44およびNMOSトランジスタ46を有している。
46は、すべて、ウェルがVSSでバイアスされ、PMO
Sトランジスタ36はウェルがVPPでバイアスされ、P
MOSトランジスタ40はウェルがVPERIでバイアスさ
れている。
ェルがバイアスされた2個のトランジスタ36,38の
ドレインに接続されており、それら2個のトランジスタ
36,38はソースがそれぞれVPPおよびVPERIに接続
されている。
(high)" (VPP)のとき、回路30は通常モードであ
り、従来のドライバとして動作する。入力信号INで受
取る信号はインバータ32により反転され、インバータ
34により再度反転されて、出力信号OUTに駆動され
る。待機信号STBが" ハイ(high)" なので、ウェル
がバイアスされたトランジスタ36は非アクティブであ
り、ウェルがバイアスされたトランジスタ38がアクテ
ィブとなっている。その結果、PMOSトランジスタ4
4のウェルはVPERI(2.5V)にバイアスされ、通常の
従来の仕方で機能する。
)" (VSS)のときには、回路30は待機モードに入
る。待機モードにおいては、ウェルがバイアスされたト
ランジスタ38は非アクティブであり、ウェルがバイア
スされたトランジスタ36がアクティブである。その結
果、PMOSトランジスタ44のウェルはVPP(3.6
V)にバイアスされ、以下に説明するように、異なる仕
方で機能する。
の従来のトランジスタ10aと同様にウェルがVPERIで
バイアスされたトランジスタ44の電圧−電流特性を示
す破線52と、ウェルがVPPでバイアスされた図3のト
ランジスタ44の電圧−電流特性を示す実線54が示さ
れている。
V)のバイアス電圧を印加することにより、ウェルはト
ランジスタのソース電圧、すなわち、VPERI以上にバイ
アスされる。その結果、トランジスタ44の電圧−電流
特性は破線52で示される従来特性の位置から移動する
ことになり、それにより、電圧VGSが0Vのときに対応
するリーク電流ILKが極めて低減されることになる。
ロック図が示されている。同図に示されるDRAMは、
公知半導体集積回路の製造技術により、単結晶シリコン
のような1個の半導体基板に形成される。
圧VDD、0Vのような接地電位VSSを外部電源端子より
受ける。メモリアレイ(MARY)1は複数のワード線
と複数のデータ線対と複数のダイナミックメモリセルを
含む。本実施の形態のDRAMは記憶容量増大のため
に、メモリアレイ1におけるMOSトランジスタは小型
化されている。これらのMOSトランジスタはゲート長
の縮小化に伴ってゲート酸化膜が薄膜化されている。こ
のため、メモリアレイ1における動作電圧は低電圧化さ
れ、例えば2.0Vのような降圧電圧VARY が用いられ
る。メモリアレイ1におけるMOSトランジスタが形成
される基板(ウェル領域とも言う)には−1Vの基板バ
イアス電圧VBBが供給される。
C/WDRIV)2は外部アドレス信号A0−Aiを受
けて所定のワード線を選択する。このような周辺回路に
は、例えば2.5Vのような降圧電圧VPERIが用いられる
ことにより低消費電力化が図られている。また、ワード
線駆動レベルには例えば3.6Vの昇圧電圧が用いられ
る。上記図2および図3に示す本発明の回路は上記デコ
ーダおよびワードドライバ回路2におけるデコーダ部に
用いることができる。
圧VPERI,VBB,VARY を形成する。降圧回路4は省略
することが可能であり、その場合、降圧電圧VPERIの代
わりに外部電源電圧VDDが用いられる。昇圧回路5は上
記昇圧電圧VPPを形成する。タイミングジェネレータ
(TG)8は外部コントロール信号CONT1−CON
Tnを受けて内部制御信号を形成する。前記待機信号S
TBは上記タイミングジェネレータ(TG)8から出力
され、上記周辺回路に供給される。データ入出力回路
(DIO)3はメインアンプ、書き込みアンプおよびデ
コーダ入出力バッファ等を含み、外部入出力端子DQ0
−DQiに結合される。
を示している。トランジスタ61,62,65,66は
図2に示す回路のトランジスタ26,28,22,24
に対応している。図6の実施の形態では、NMOSトラ
ンジスタ62がオフ状態である時のNMOSトランジス
タ62に流れるリーク電流を低減するために、第1およ
び第2のスイッチトランジスタであるPMOSトランジ
スタ64およびNMOSトランジスタ63が設けられて
いる。
ロウレベル(VSS)に固定されるのに対し、図6の回路
では、待機時に出力信号がハイレベル(VPERI)に固定
される。図6において待機信号STB’がロウレベル
(VBB)であればPMOSトランジスタ64はオンレベ
ル、NMOSトランジスタ63はオフレベルとなり、入
力信号INに応じた出力信号OUTが得られる。また、
待機信号STB’がハイレベル(VPERI)であれば待機
状態となり、PMOSトランジスタ64はオフレベル、
NMOSトランジスタ63はオンレベルとなる。この待
機状態ではNMOSトランジスタ62のゲート電圧(V
BB)はソース電圧(VSS)より低くなる。その結果、N
MOSトランジスタ62は十分深くオフ状態とされ、そ
のリーク電流が低減される。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
ある例の場合、本発明の特徴のあるものを用いずに、本
発明の他の特徴を用いることができる。
発明概念をドライバに適用して説明したのは説明の簡略
化のためだけであり、レジスタやバッファについてもそ
の概念を実現することができる。更に、NMOSトラン
ジスタもリーク電流が流れるので、NMOSトランジス
タにも本発明を適用することができる。最後に、本発明
の範囲を変更せずに、構成要素を追加したり、別のもの
に替えたりすることができる。したがって、添付の特許
請求の範囲を、本発明の範囲と整合する仕方で広く解釈
することは適切である。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
おいて通常の電圧−電流特性でトランジスタを動作させ
ることが可能となり、または、待機モードにおいてリー
ク電流が極めて低減される状態でトランジスタを動作さ
せることが可能となる。
(b)は図1(a)のトランジスタの電圧−電流特性の
グラフである。
である。
である。
特性のグラフである。
である。
65 PMOSトランジスタ 24,28,38,42,46,62,63,66 N
MOSトランジスタ
Claims (21)
- 【請求項1】 正の電源電圧を受けるための第1の端子
と、 接地電位を受けるための第2の端子と、 前記第1の端子および第2の端子間に直列に接続された
PMOSトランジスタとNMOSトランジスタを有する
第1のインバータとを有する出力回路であって、 通常モードにおいては、前記PMOSトランジスタおよ
び前記NMOSトランジスタのゲートに共通に供給され
る入力信号のロウレベルが、前記接地電位に対応する第
1の電圧レベルであり、前記入力信号のハイレベルが前
記正の電源電圧に対応する第2の電圧レベルであり、 待機モードにおいては、前記第1のインバータに対する
前記入力信号のレベルが、前記正の電源電圧のレベルよ
りも高い第3の電圧レベルであることを特徴とする出力
回路。 - 【請求項2】 請求項1記載の出力回路であって、第2
のインバータと、 前記第3の電圧レベルの電圧を受取るための第3の端子
と、 ソース−ドレイン経路が前記第2のインバータの出力端
子と前記第1のインバータの入力端子との間に配置され
た第1スイッチトランジスタと、 ソース−ドレイン経路が前記第1のインバータの入力端
子と前記第3の端子との間に配置された第2スイッチト
ランジスタとを更に有し、 前記通常モードにおいては、前記第1スイッチトランジ
スタがアクティブで、前記第2スイッチトランジスタが
非アクティブであり、 前記待機モードにおいては、前記第1スイッチトランジ
スタが非アクティブで、前記第2スイッチトランジスタ
がアクティブであることを特徴とする出力回路。 - 【請求項3】 正の電源電圧を受けるための第1の端子
と、 接地電位を受けるための第2の端子と、 前記第1の端子と前記第2の端子の間に直列に接続され
たPMOSトランジスタとNMOSトランジスタを有す
るインバータとを有する出力回路であって、 通常モードにおいては、前記PMOSトランジスタのウ
ェルに前記正の電源電圧に対応する第1の電圧レベルが
印加され、 待機モードにおいては、前記PMOSトランジスタの前
記ウェルに前記正の電源電圧のレベルよりも高い第2の
電圧レベルが印加されるものであることを特徴とする出
力回路。 - 【請求項4】 入力端子に接続されたゲートと、出力端
子に接続されたドレインと、第1の電源に接続されたソ
ースを有する出力トランジスタと、 前記ゲートを前記入力端子から選択的に切断し、該ゲー
トを第2の電源に接続するための手段とを有し、 前記第2の電源の電圧レベルが前記第1の電源の電圧レ
ベルよりも高いものであることを特徴とする前記出力ト
ランジスタのリーク電流を減少させるための回路。 - 【請求項5】 請求項4記載の回路であって、選択的に
接続および切断するための前記手段が、 前記ゲートと前記第2の電源との間に接続されたPMO
Sトランジスタと、 該ゲートおよび前記入力端子との間に接続されたNMO
Sトランジスタとを有することを特徴とするリーク電流
を減少させるための回路。 - 【請求項6】 PMOSトランジスタを、該PMOSト
ランジスタの動作の通常モードと、該PMOSトランジ
スタのリーク電流が低減させられる待機モードとの間
で、選択的にスイッチするための方法であって、 該方法は、前記PMOSトランジスタのゲートを、該P
MOSトランジスタのソース電圧よりも高い電圧レベル
の電源へと選択的に接続することからなることを特徴と
するPMOSトランジスタを選択的にスイッチするため
の方法。 - 【請求項7】 請求項6記載の方法であって、前記通常
モードにおいて、前記PMOSトランジスタの前記ゲー
トが、該PMOSトランジスタのソース電圧以下の電圧
の入力信号に接続されていることを特徴とするPMOS
トランジスタを選択的にスイッチするための方法。 - 【請求項8】 NMOSトランジスタを、該NMOSト
ランジスタの動作の通常モードと、該NMOSトランジ
スタのリーク電流が低減される待機モードとの間で選択
的にスイッチするための方法であって、 該方法は、前記NMOSトランジスタのゲートを、該N
MOSトランジスタのソース電圧より低い電圧レベルの
電源へと選択的に接続することからなることを特徴とす
るNMOSトランジスタを選択的にスイッチするための
方法。 - 【請求項9】 請求項8記載の方法であって、前記通常
モードにおいて、前記NMOSの前記ゲートが、該NM
OSトランジスタのソース電圧以上の電圧レベルの入力
信号に接続されていることを特徴とするNMOSトラン
ジスタを選択的にスイッチするための方法。 - 【請求項10】 入力端子に接続されたゲートと、出力
端子に接続されたドレインと、第1の電源に接続された
ソースとを有する出力トランジスタと、 該出力トランジスタのウェルを第1の電源あるいは第2
の電源のどちらかに選択的に接続するための手段とを有
し、 前記第2の電源の電圧レベルが前記第1の電源の電圧レ
ベルより高いものであることを特徴とするトランジスタ
のリーク電流を減少させるための回路。 - 【請求項11】 請求項10記載の回路であって、選択
的に接続するための前記手段は第1および第2のトラン
ジスタを有し、 該第1のトランジスタは、前記出力トランジスタのウェ
ルを前記第1の電源に接続し、 該第2のトランジスタは、該出力トランジスタの該ウェ
ルを前記第2の電源に接続するものであることを特徴と
するトランジスタのリーク電流を減少させるための回
路。 - 【請求項12】 出力トランジスタの動作の通常モード
と、該出力トランジスタを流れるリーク電流が減少させ
られる待機モードとの間で、出力トランジスタを選択的
にスイッチするための方法であって、 該出力トランジスタのウェルを2つの別々の電源に選択
的に接続することからなることを特徴とする出力トラン
ジスタを選択的にスイッチするための方法。 - 【請求項13】 請求項12記載の方法であって、前記
選択的に接続するための工程が、 前記出力トランジスタの前記ウェルと第1の電源との間
に直列に接続され、ウェルがバイアスされた第1のトラ
ンジスタと、 該出力トランジスタの該ウェルと第2の電源との間に直
列に接続され、ウェルがバイアスされた第2のトランジ
スタのいずれかをアクティブとすることからなることを
特徴とする出力トランジスタを選択的にスイッチするた
めの方法。 - 【請求項14】 メモリアレイと、 前記メモリアレイに結合される周辺回路と、 第1電源電圧を昇圧して第2電源電圧を得る昇圧回路と
を有する半導体メモリであって、 前記周辺回路は、(1)入力端子に結合されるゲートと
出力端子とに結合されるドレインと前記第1電源電圧を
受けるソースとを有する出力トランジスタと(2)前記
ゲートを前記入力端子から切り放して前記ゲートに前記
第2電源電圧を供給するスイッチ回路とを含むことを特
徴とする半導体メモリ。 - 【請求項15】 請求項14記載の半導体メモリにおい
て、前記入力端子に供給される入力信号のハイレベルは
前記第1電源電圧のレベルに対応していることを特徴と
する半導体メモリ。 - 【請求項16】 請求項15記載の半導体メモリにおい
て、前記周辺回路はアドレス信号を受けて前記メモリア
レイに対する選択信号を形成するデコーダであることを
特徴とする半導体メモリ。 - 【請求項17】 メモリアレイと、 前記メモリアレイに結合されるデコーダと、 前記デコーダが通常動作モードであるか待機モードであ
るかを指示する制御信号を出力する制御回路と、 第1電源電圧を昇圧して第2電源電圧を得る昇圧回路と
を有する半導体メモリであって、 前記デコーダは、(1)入力端子に結合されるゲートと
出力端子とに結合されるドレインと前記第1電源電圧を
受けるソースとを有するPMOSトランジスタを含む出
力回路と(2)前記ゲートを前記入力端子から切り放し
て前記ゲートに前記第2電源電圧を供給するスイッチ回
路とを含むことを特徴とする半導体メモリ。 - 【請求項18】 請求項17記載の半導体メモリにおい
て、前記出力回路は、前記入力端子に結合されるゲート
と、前記出力端子に結合されるドレインと、接地電位に
結合されるソースとを有するNMOSトランジスタをさ
らに含むことを特徴とする半導体メモリ。 - 【請求項19】 請求項18記載の半導体メモリにおい
て、前記スイッチ回路は前記NMOSトランジスタおよ
び前記PMOSトランジスタの共通ゲートと前記入力端
子との間にソース・ドレイン経路を有する第1スイッチ
MOSトランジスタと、前記共通ゲートと前記第2電源
電圧を受ける端子との間にソース・ドレイン経路を有す
る第2スイッチMOSトランジスタとを有することを特
徴とする半導体メモリ。 - 【請求項20】 請求項19記載の半導体メモリにおい
て、前記第1スイッチMOSトランジスタはNMOSト
ランジスタであり、前記第2スイッチMOSトランジス
タはPMOSトランジスタであり、前記第1スイッチM
OSトランジスタおよび前記第2スイッチMOSトラン
ジスタの共通ゲートに前記制御信号が供給されることを
特徴とする半導体メモリ。 - 【請求項21】 請求項20記載の半導体メモリにおい
て、前記入力端子に供給される入力信号のハイレベルは
前記第1電源電圧のレベルに対応し、前記入力信号のロ
ウレベルは前記接地電位に対応していることを特徴とす
る半導体メモリ。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
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