JPH09214316A - 出力回路、リーク電流を減少させるための回路、トランジスタを選択的にスイッチするための方法および半導体メモリ - Google Patents
出力回路、リーク電流を減少させるための回路、トランジスタを選択的にスイッチするための方法および半導体メモリInfo
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- JPH09214316A JPH09214316A JP8207283A JP20728396A JPH09214316A JP H09214316 A JPH09214316 A JP H09214316A JP 8207283 A JP8207283 A JP 8207283A JP 20728396 A JP20728396 A JP 20728396A JP H09214316 A JPH09214316 A JP H09214316A
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- Electronic Switches (AREA)
- Logic Circuits (AREA)
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Abstract
(57)【要約】
【課題】 トランジスタが非アクティブのときに流れる
リーク電流を減少させる。 【解決手段】 第１の実施形態の回路によれば、トラン
ジスタ２６のゲートが、ソース電圧ＶPERIより高いレベ
ルの電圧ＶPPに選択的に駆動される。その結果、ゲート
−ソース電圧は逆転され、トランジスタ２６を流れるリ
ーク電流を極めて低減することが可能となる。第２の実
施形態の回路によれば、出力のトランジスタのウェルが
通常のバイアス電圧ＶPERI以上の電圧レベルＶPPに選択
的にバイアスされる。その結果、トランジスタの電圧−
電流特性が変化して、リーク電流が流れるのを防止する
ことが可能となる。
リーク電流を減少させる。 【解決手段】 第１の実施形態の回路によれば、トラン
ジスタ２６のゲートが、ソース電圧ＶPERIより高いレベ
ルの電圧ＶPPに選択的に駆動される。その結果、ゲート
−ソース電圧は逆転され、トランジスタ２６を流れるリ
ーク電流を極めて低減することが可能となる。第２の実
施形態の回路によれば、出力のトランジスタのウェルが
通常のバイアス電圧ＶPERI以上の電圧レベルＶPPに選択
的にバイアスされる。その結果、トランジスタの電圧−
電流特性が変化して、リーク電流が流れるのを防止する
ことが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は一般的に半導体設計
技術に関し、特に、半導体回路におけるリーク電流を減
少させるためのシステムおよび方法に関するものであ
る。
技術に関し、特に、半導体回路におけるリーク電流を減
少させるためのシステムおよび方法に関するものであ
る。
【０００２】
【従来の技術】数多くの技術進歩の結果、集積回路、す
なわち、”チップ”は、単一のモノリシックデバイス上
に何百万ものトランジスタを組み込んだものとなってい
る。これは、動作速度の向上やサイズの縮小など、多く
の点で有利であるが、単一チップ上のトランジスタの数
が増加するにつれ、各トランジスタを流れる電流がより
大きな問題となっている。この問題は、単一チップ上の
トランジスタのすべてが同時にアクティブになることは
ないという事実により、また、論理的には、トランジス
タはアクティブのときだけ電流を流すという事実によ
り、幾分緩和されている。しかし、実際には、トランジ
スタが非アクティブのときに、リーク電流が流れてい
る。１個のトランジスタのリーク電流の大きさは普通数
ピコアンペア程度であるが、単一チップ上に多数のトラ
ンジスタが存在するため、１個のトランジスタ当たり数
ピコアンペアであっても、全体的には極めて大きな値と
なる。
なわち、”チップ”は、単一のモノリシックデバイス上
に何百万ものトランジスタを組み込んだものとなってい
る。これは、動作速度の向上やサイズの縮小など、多く
の点で有利であるが、単一チップ上のトランジスタの数
が増加するにつれ、各トランジスタを流れる電流がより
大きな問題となっている。この問題は、単一チップ上の
トランジスタのすべてが同時にアクティブになることは
ないという事実により、また、論理的には、トランジス
タはアクティブのときだけ電流を流すという事実によ
り、幾分緩和されている。しかし、実際には、トランジ
スタが非アクティブのときに、リーク電流が流れてい
る。１個のトランジスタのリーク電流の大きさは普通数
ピコアンペア程度であるが、単一チップ上に多数のトラ
ンジスタが存在するため、１個のトランジスタ当たり数
ピコアンペアであっても、全体的には極めて大きな値と
なる。
【０００３】
【発明が解決しようとする課題】例えば、図１（ａ）お
よび図１（ｂ）は従来のＰ−チャネル金属酸化物半導体
（ＰＭＯＳ）トランジスタ１０ａおよびその電圧−電流
グラフ１０ｂを示すものである。トランジスタ１０ａ
は、ゲートＧ、ソースＳ、ドレインＤ、およびウェルＷ
（基板とも言う）を有している。通常、ウェルＷはソー
スＳに加えられるのと同じ電圧にバイアスされている。
トランジスタ１０ａに電圧ＶGSが印加されると、ソース
−ドレイン接合（図示されていない）間において、ウェ
ルＷに少数キャリヤによるＰ−チャネル（図示されてい
ない）が形成されることにより、トランジスタ１０ａが
アクティブとされる。
よび図１（ｂ）は従来のＰ−チャネル金属酸化物半導体
（ＰＭＯＳ）トランジスタ１０ａおよびその電圧−電流
グラフ１０ｂを示すものである。トランジスタ１０ａ
は、ゲートＧ、ソースＳ、ドレインＤ、およびウェルＷ
（基板とも言う）を有している。通常、ウェルＷはソー
スＳに加えられるのと同じ電圧にバイアスされている。
トランジスタ１０ａに電圧ＶGSが印加されると、ソース
−ドレイン接合（図示されていない）間において、ウェ
ルＷに少数キャリヤによるＰ−チャネル（図示されてい
ない）が形成されることにより、トランジスタ１０ａが
アクティブとされる。
【０００４】動作の際には、電圧ＶGSが負であれば、ト
ランジスタ１０ａはアクティブであり、グラフ１０ｂに
示されているように、ドレイン電流ＩD が流れる。電圧
ＶGSが０Ｖの場合、トランジスタ１０ａは非アクティブ
であり、ドレイン電流ＩD は０アンペアに近づく。しか
し、ドレイン電流ＩD は完全には０アンペアにはならな
い。なぜなら、トランジスタ１０ａは依然として非常に
小さなリーク電流ＩＬＫを流しており、少数キャリヤが
Ｐ−チャネルに依然として存在しているために、リーク
電流はドレイン−ソース接合を横切って流れるからであ
る。
ランジスタ１０ａはアクティブであり、グラフ１０ｂに
示されているように、ドレイン電流ＩD が流れる。電圧
ＶGSが０Ｖの場合、トランジスタ１０ａは非アクティブ
であり、ドレイン電流ＩD は０アンペアに近づく。しか
し、ドレイン電流ＩD は完全には０アンペアにはならな
い。なぜなら、トランジスタ１０ａは依然として非常に
小さなリーク電流ＩＬＫを流しており、少数キャリヤが
Ｐ−チャネルに依然として存在しているために、リーク
電流はドレイン−ソース接合を横切って流れるからであ
る。
【０００５】そこで、本発明の目的は、トランジスタに
流れるリーク電流を極めて低減させるモードでトランジ
スタの動作を可能にする回路および方法である。
流れるリーク電流を極めて低減させるモードでトランジ
スタの動作を可能にする回路および方法である。
【０００６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【０００８】すなわち、本発明はトランジスタが非アク
ティブのときにトランジスタに流れるリーク電流を減少
させる回路および方法を提供するものである。第１の実
施形態では、回路により、トランジスタのゲートをソー
ス電圧以上の電圧レベルへと、選択的に駆動する。その
結果、ゲート−ソース電圧は逆転され、トランジスタを
流れるリーク電流はかなり減少する。第２の実施形態で
は、トランジスタのウェルを、回路により通常のバイア
ス電圧以上の電圧レベルまで選択的にバイアスする。そ
の結果、トランジスタの電圧−電流特性が変更され、そ
れによりリーク電流が実質的に無くなる。
ティブのときにトランジスタに流れるリーク電流を減少
させる回路および方法を提供するものである。第１の実
施形態では、回路により、トランジスタのゲートをソー
ス電圧以上の電圧レベルへと、選択的に駆動する。その
結果、ゲート−ソース電圧は逆転され、トランジスタを
流れるリーク電流はかなり減少する。第２の実施形態で
は、トランジスタのウェルを、回路により通常のバイア
ス電圧以上の電圧レベルまで選択的にバイアスする。そ
の結果、トランジスタの電圧−電流特性が変更され、そ
れによりリーク電流が実質的に無くなる。
【０００９】本発明により達成される技術的に有利な点
は、本発明が、通常モードにおいて通常の電圧−電流特
性でトランジスタの動作を可能とし、または、待機モー
ドにおいてリーク電流が極めて低減される状態でトラン
ジスタの動作を可能とすることである。
は、本発明が、通常モードにおいて通常の電圧−電流特
性でトランジスタの動作を可能とし、または、待機モー
ドにおいてリーク電流が極めて低減される状態でトラン
ジスタの動作を可能とすることである。
【００１０】
【発明の実施の形態】上述のように、図１（ａ）および
図１（ｂ）は、従来のトランジスタおよびその電圧−電
流特性をそれぞれ示している。以下の説明ではトランジ
スタ１０ａのような従来のトランジスタが用いられるの
で、好適な実施形態の説明においては、トランジスタ１
０ａの個々の構成要素および特性が用いられ、参照され
る。
図１（ｂ）は、従来のトランジスタおよびその電圧−電
流特性をそれぞれ示している。以下の説明ではトランジ
スタ１０ａのような従来のトランジスタが用いられるの
で、好適な実施形態の説明においては、トランジスタ１
０ａの個々の構成要素および特性が用いられ、参照され
る。
【００１１】図２に示すように、本発明の特徴を実現し
た集積回路の第１の実施形態の全体が参照番号１２によ
って示されている。回路１２は、第１の正電源（ＶＰＥ
ＲＩ）、第２の正電源（ＶPP）および接地電位（ＶSS）
を利用しており、ＶSS＜ＶPERI＜ＶPPである。例示のた
めに、ＶSS，ＶPERI，ＶPPはそれぞれ０Ｖ，2.５Ｖ，3.
６Ｖであるとする。
た集積回路の第１の実施形態の全体が参照番号１２によ
って示されている。回路１２は、第１の正電源（ＶＰＥ
ＲＩ）、第２の正電源（ＶPP）および接地電位（ＶSS）
を利用しており、ＶSS＜ＶPERI＜ＶPPである。例示のた
めに、ＶSS，ＶPERI，ＶPPはそれぞれ０Ｖ，2.５Ｖ，3.
６Ｖであるとする。
【００１２】回路１２は、入力信号ＩＮ、待機信号ＳＴ
Ｂ、出力信号ＯＵＴ、２個のインバータ１４，１６、Ｎ
−チャネル金属酸化物半導体（ＮＭＯＳ）トランジスタ
からなる１個のパストランジスタ１８およびＰ−チャネ
ル金属酸化物半導体（ＰＭＯＳ）トランジスタからなる
１個の待機トランジスタ２０を有している。
Ｂ、出力信号ＯＵＴ、２個のインバータ１４，１６、Ｎ
−チャネル金属酸化物半導体（ＮＭＯＳ）トランジスタ
からなる１個のパストランジスタ１８およびＰ−チャネ
ル金属酸化物半導体（ＰＭＯＳ）トランジスタからなる
１個の待機トランジスタ２０を有している。
【００１３】インバータ１４は、ＰＭＯＳトランジスタ
２２およびＮＭＯＳトランジスタ２４を有しており、イ
ンバータ１６は、ＰＭＯＳトランジスタ２６およびＮＭ
ＯＳトランジスタ２８を有している。
２２およびＮＭＯＳトランジスタ２４を有しており、イ
ンバータ１６は、ＰＭＯＳトランジスタ２６およびＮＭ
ＯＳトランジスタ２８を有している。
【００１４】更に、ＮＭＯＳトランジスタ１８，２４，
２８は、すべて、ウェルがＶSSでバイアスされており、
１個のＰＭＯＳトランジスタ２０はウェルがＶPPでバイ
アスされており、２個のＰＭＯＳトランジスタ２２，２
６はウェルがＶPERIでバイアスされている。
２８は、すべて、ウェルがＶSSでバイアスされており、
１個のＰＭＯＳトランジスタ２０はウェルがＶPPでバイ
アスされており、２個のＰＭＯＳトランジスタ２２，２
６はウェルがＶPERIでバイアスされている。
【００１５】動作の場合、待機信号ＳＴＢが" ハイ（hi
gh）" （ＶPP）であると、回路１２は通常モードであ
り、従来のドライバとして動作する。入力信号ＩＮで受
け取った信号はインバータ１４により反転され、パスト
ランジスタ１８を通過し、インバータ１６によって再度
反転され、出力信号ＯＵＴに駆動される。
gh）" （ＶPP）であると、回路１２は通常モードであ
り、従来のドライバとして動作する。入力信号ＩＮで受
け取った信号はインバータ１４により反転され、パスト
ランジスタ１８を通過し、インバータ１６によって再度
反転され、出力信号ＯＵＴに駆動される。
【００１６】しかし、待機信号ＳＴＢが" ロウ（low
）" （ＶSS）のときには、回路１２は待機モードに入
る。待機信号が"low" であるので、第１のスイッチトラ
ンジスタであるパストランジスタ１８は非アクティブと
なり、第２のスイッチトランジスタである待機トランジ
スタ２０がアクティブになる。このとき、インバータ１
６の入力Ｎ１はＶPP電圧レベル（3.６Ｖ）に引き上げら
れる。その結果、トランジスタ２６のゲート電圧がソー
スの電圧より大きくなるので、トランジスタ２６の電圧
ＶGSは正となり、このトランジスタ２６のソース−ドレ
イン接合のチャネルにおける少数キャリヤの数が減少さ
れ、図１（ｂ）に示されているように、このトランジス
タ２６を流れるリーク電流（ＩLK）が減少される。
）" （ＶSS）のときには、回路１２は待機モードに入
る。待機信号が"low" であるので、第１のスイッチトラ
ンジスタであるパストランジスタ１８は非アクティブと
なり、第２のスイッチトランジスタである待機トランジ
スタ２０がアクティブになる。このとき、インバータ１
６の入力Ｎ１はＶPP電圧レベル（3.６Ｖ）に引き上げら
れる。その結果、トランジスタ２６のゲート電圧がソー
スの電圧より大きくなるので、トランジスタ２６の電圧
ＶGSは正となり、このトランジスタ２６のソース−ドレ
イン接合のチャネルにおける少数キャリヤの数が減少さ
れ、図１（ｂ）に示されているように、このトランジス
タ２６を流れるリーク電流（ＩLK）が減少される。
【００１７】図３に示すように、本発明の特徴を実現し
た集積回路の第２の実施形態の全体が参照番号３０によ
り示されている。回路３０は、図２の回路１２と同じ３
種の電源ＶSS，ＶPERI，ＶPPが用いられており、同じ信
号ＩＮ，ＯＵＴおよびＳＴＢを有している。
た集積回路の第２の実施形態の全体が参照番号３０によ
り示されている。回路３０は、図２の回路１２と同じ３
種の電源ＶSS，ＶPERI，ＶPPが用いられており、同じ信
号ＩＮ，ＯＵＴおよびＳＴＢを有している。
【００１８】この回路３０は、更に、２個のインバータ
３２，３４およびウェルがバイアスされた２個のトラン
ジスタ３６，３８を有している。インバータ３２はＰＭ
ＯＳトランジスタ４０およびＮＭＯＳトランジスタ４２
を有しており、インバータ３４はＰＭＯＳトランジスタ
４４およびＮＭＯＳトランジスタ４６を有している。
３２，３４およびウェルがバイアスされた２個のトラン
ジスタ３６，３８を有している。インバータ３２はＰＭ
ＯＳトランジスタ４０およびＮＭＯＳトランジスタ４２
を有しており、インバータ３４はＰＭＯＳトランジスタ
４４およびＮＭＯＳトランジスタ４６を有している。
【００１９】更に、ＮＭＯＳトランジスタ３８，４２，
４６は、すべて、ウェルがＶSSでバイアスされ、ＰＭＯ
Ｓトランジスタ３６はウェルがＶPPでバイアスされ、Ｐ
ＭＯＳトランジスタ４０はウェルがＶPERIでバイアスさ
れている。
４６は、すべて、ウェルがＶSSでバイアスされ、ＰＭＯ
Ｓトランジスタ３６はウェルがＶPPでバイアスされ、Ｐ
ＭＯＳトランジスタ４０はウェルがＶPERIでバイアスさ
れている。
【００２０】ＰＭＯＳトランジスタ４４のウェルは、ウ
ェルがバイアスされた２個のトランジスタ３６，３８の
ドレインに接続されており、それら２個のトランジスタ
３６，３８はソースがそれぞれＶPPおよびＶPERIに接続
されている。
ェルがバイアスされた２個のトランジスタ３６，３８の
ドレインに接続されており、それら２個のトランジスタ
３６，３８はソースがそれぞれＶPPおよびＶPERIに接続
されている。
【００２１】動作の際には、待機信号ＳＴＢが" ハイ
（high）" （ＶPP）のとき、回路３０は通常モードであ
り、従来のドライバとして動作する。入力信号ＩＮで受
取る信号はインバータ３２により反転され、インバータ
３４により再度反転されて、出力信号ＯＵＴに駆動され
る。待機信号ＳＴＢが" ハイ（high）" なので、ウェル
がバイアスされたトランジスタ３６は非アクティブであ
り、ウェルがバイアスされたトランジスタ３８がアクテ
ィブとなっている。その結果、ＰＭＯＳトランジスタ４
４のウェルはＶPERI（2.５Ｖ）にバイアスされ、通常の
従来の仕方で機能する。
（high）" （ＶPP）のとき、回路３０は通常モードであ
り、従来のドライバとして動作する。入力信号ＩＮで受
取る信号はインバータ３２により反転され、インバータ
３４により再度反転されて、出力信号ＯＵＴに駆動され
る。待機信号ＳＴＢが" ハイ（high）" なので、ウェル
がバイアスされたトランジスタ３６は非アクティブであ
り、ウェルがバイアスされたトランジスタ３８がアクテ
ィブとなっている。その結果、ＰＭＯＳトランジスタ４
４のウェルはＶPERI（2.５Ｖ）にバイアスされ、通常の
従来の仕方で機能する。
【００２２】しかし、待機信号ＳＴＢが" ロウ（low
）" （ＶSS）のときには、回路３０は待機モードに入
る。待機モードにおいては、ウェルがバイアスされたト
ランジスタ３８は非アクティブであり、ウェルがバイア
スされたトランジスタ３６がアクティブである。その結
果、ＰＭＯＳトランジスタ４４のウェルはＶPP（3.６
Ｖ）にバイアスされ、以下に説明するように、異なる仕
方で機能する。
）" （ＶSS）のときには、回路３０は待機モードに入
る。待機モードにおいては、ウェルがバイアスされたト
ランジスタ３８は非アクティブであり、ウェルがバイア
スされたトランジスタ３６がアクティブである。その結
果、ＰＭＯＳトランジスタ４４のウェルはＶPP（3.６
Ｖ）にバイアスされ、以下に説明するように、異なる仕
方で機能する。
【００２３】図４に示すように、グラフ５０には、図１
の従来のトランジスタ１０ａと同様にウェルがＶPERIで
バイアスされたトランジスタ４４の電圧−電流特性を示
す破線５２と、ウェルがＶPPでバイアスされた図３のト
ランジスタ４４の電圧−電流特性を示す実線５４が示さ
れている。
の従来のトランジスタ１０ａと同様にウェルがＶPERIで
バイアスされたトランジスタ４４の電圧−電流特性を示
す破線５２と、ウェルがＶPPでバイアスされた図３のト
ランジスタ４４の電圧−電流特性を示す実線５４が示さ
れている。
【００２４】トランジスタ４４のウェルにＶPP（3.６
Ｖ）のバイアス電圧を印加することにより、ウェルはト
ランジスタのソース電圧、すなわち、ＶPERI以上にバイ
アスされる。その結果、トランジスタ４４の電圧−電流
特性は破線５２で示される従来特性の位置から移動する
ことになり、それにより、電圧ＶGSが０Ｖのときに対応
するリーク電流ＩLKが極めて低減されることになる。
Ｖ）のバイアス電圧を印加することにより、ウェルはト
ランジスタのソース電圧、すなわち、ＶPERI以上にバイ
アスされる。その結果、トランジスタ４４の電圧−電流
特性は破線５２で示される従来特性の位置から移動する
ことになり、それにより、電圧ＶGSが０Ｖのときに対応
するリーク電流ＩLKが極めて低減されることになる。
【００２５】図５には本発明が適用されるＤＲＡＭのブ
ロック図が示されている。同図に示されるＤＲＡＭは、
公知半導体集積回路の製造技術により、単結晶シリコン
のような１個の半導体基板に形成される。
ロック図が示されている。同図に示されるＤＲＡＭは、
公知半導体集積回路の製造技術により、単結晶シリコン
のような１個の半導体基板に形成される。
【００２６】このＤＲＡＭは3.３Ｖのような外部電源電
圧ＶDD、０Ｖのような接地電位ＶSSを外部電源端子より
受ける。メモリアレイ（ＭＡＲＹ）１は複数のワード線
と複数のデータ線対と複数のダイナミックメモリセルを
含む。本実施の形態のＤＲＡＭは記憶容量増大のため
に、メモリアレイ１におけるＭＯＳトランジスタは小型
化されている。これらのＭＯＳトランジスタはゲート長
の縮小化に伴ってゲート酸化膜が薄膜化されている。こ
のため、メモリアレイ１における動作電圧は低電圧化さ
れ、例えば2.０Ｖのような降圧電圧ＶARY が用いられ
る。メモリアレイ１におけるＭＯＳトランジスタが形成
される基板（ウェル領域とも言う）には−１Ｖの基板バ
イアス電圧ＶBBが供給される。
圧ＶDD、０Ｖのような接地電位ＶSSを外部電源端子より
受ける。メモリアレイ（ＭＡＲＹ）１は複数のワード線
と複数のデータ線対と複数のダイナミックメモリセルを
含む。本実施の形態のＤＲＡＭは記憶容量増大のため
に、メモリアレイ１におけるＭＯＳトランジスタは小型
化されている。これらのＭＯＳトランジスタはゲート長
の縮小化に伴ってゲート酸化膜が薄膜化されている。こ
のため、メモリアレイ１における動作電圧は低電圧化さ
れ、例えば2.０Ｖのような降圧電圧ＶARY が用いられ
る。メモリアレイ１におけるＭＯＳトランジスタが形成
される基板（ウェル領域とも言う）には−１Ｖの基板バ
イアス電圧ＶBBが供給される。
【００２７】デコーダおよびワードドライバ回路（ＤＥ
Ｃ／ＷＤＲＩＶ）２は外部アドレス信号Ａ０−Ａｉを受
けて所定のワード線を選択する。このような周辺回路に
は、例えば2.５Ｖのような降圧電圧ＶPERIが用いられる
ことにより低消費電力化が図られている。また、ワード
線駆動レベルには例えば3.６Ｖの昇圧電圧が用いられ
る。上記図２および図３に示す本発明の回路は上記デコ
ーダおよびワードドライバ回路２におけるデコーダ部に
用いることができる。
Ｃ／ＷＤＲＩＶ）２は外部アドレス信号Ａ０−Ａｉを受
けて所定のワード線を選択する。このような周辺回路に
は、例えば2.５Ｖのような降圧電圧ＶPERIが用いられる
ことにより低消費電力化が図られている。また、ワード
線駆動レベルには例えば3.６Ｖの昇圧電圧が用いられ
る。上記図２および図３に示す本発明の回路は上記デコ
ーダおよびワードドライバ回路２におけるデコーダ部に
用いることができる。
【００２８】降圧回路４，６，７はそれぞれ上記降圧電
圧ＶPERI，ＶBB，ＶARY を形成する。降圧回路４は省略
することが可能であり、その場合、降圧電圧ＶPERIの代
わりに外部電源電圧ＶDDが用いられる。昇圧回路５は上
記昇圧電圧ＶPPを形成する。タイミングジェネレータ
（ＴＧ）８は外部コントロール信号ＣＯＮＴ１−ＣＯＮ
Ｔｎを受けて内部制御信号を形成する。前記待機信号Ｓ
ＴＢは上記タイミングジェネレータ（ＴＧ）８から出力
され、上記周辺回路に供給される。データ入出力回路
（ＤＩＯ）３はメインアンプ、書き込みアンプおよびデ
コーダ入出力バッファ等を含み、外部入出力端子ＤＱ０
−ＤＱｉに結合される。
圧ＶPERI，ＶBB，ＶARY を形成する。降圧回路４は省略
することが可能であり、その場合、降圧電圧ＶPERIの代
わりに外部電源電圧ＶDDが用いられる。昇圧回路５は上
記昇圧電圧ＶPPを形成する。タイミングジェネレータ
（ＴＧ）８は外部コントロール信号ＣＯＮＴ１−ＣＯＮ
Ｔｎを受けて内部制御信号を形成する。前記待機信号Ｓ
ＴＢは上記タイミングジェネレータ（ＴＧ）８から出力
され、上記周辺回路に供給される。データ入出力回路
（ＤＩＯ）３はメインアンプ、書き込みアンプおよびデ
コーダ入出力バッファ等を含み、外部入出力端子ＤＱ０
−ＤＱｉに結合される。
【００２９】図６に示す回路は本発明の他の実施の形態
を示している。トランジスタ６１，６２，６５，６６は
図２に示す回路のトランジスタ２６，２８，２２，２４
に対応している。図６の実施の形態では、ＮＭＯＳトラ
ンジスタ６２がオフ状態である時のＮＭＯＳトランジス
タ６２に流れるリーク電流を低減するために、第１およ
び第２のスイッチトランジスタであるＰＭＯＳトランジ
スタ６４およびＮＭＯＳトランジスタ６３が設けられて
いる。
を示している。トランジスタ６１，６２，６５，６６は
図２に示す回路のトランジスタ２６，２８，２２，２４
に対応している。図６の実施の形態では、ＮＭＯＳトラ
ンジスタ６２がオフ状態である時のＮＭＯＳトランジス
タ６２に流れるリーク電流を低減するために、第１およ
び第２のスイッチトランジスタであるＰＭＯＳトランジ
スタ６４およびＮＭＯＳトランジスタ６３が設けられて
いる。
【００３０】前記図２の回路では、待機時に出力信号が
ロウレベル（ＶSS）に固定されるのに対し、図６の回路
では、待機時に出力信号がハイレベル（ＶPERI）に固定
される。図６において待機信号ＳＴＢ’がロウレベル
（ＶBB）であればＰＭＯＳトランジスタ６４はオンレベ
ル、ＮＭＯＳトランジスタ６３はオフレベルとなり、入
力信号ＩＮに応じた出力信号ＯＵＴが得られる。また、
待機信号ＳＴＢ’がハイレベル（ＶPERI）であれば待機
状態となり、ＰＭＯＳトランジスタ６４はオフレベル、
ＮＭＯＳトランジスタ６３はオンレベルとなる。この待
機状態ではＮＭＯＳトランジスタ６２のゲート電圧（Ｖ
BB）はソース電圧（ＶSS）より低くなる。その結果、Ｎ
ＭＯＳトランジスタ６２は十分深くオフ状態とされ、そ
のリーク電流が低減される。
ロウレベル（ＶSS）に固定されるのに対し、図６の回路
では、待機時に出力信号がハイレベル（ＶPERI）に固定
される。図６において待機信号ＳＴＢ’がロウレベル
（ＶBB）であればＰＭＯＳトランジスタ６４はオンレベ
ル、ＮＭＯＳトランジスタ６３はオフレベルとなり、入
力信号ＩＮに応じた出力信号ＯＵＴが得られる。また、
待機信号ＳＴＢ’がハイレベル（ＶPERI）であれば待機
状態となり、ＰＭＯＳトランジスタ６４はオフレベル、
ＮＭＯＳトランジスタ６３はオンレベルとなる。この待
機状態ではＮＭＯＳトランジスタ６２のゲート電圧（Ｖ
BB）はソース電圧（ＶSS）より低くなる。その結果、Ｎ
ＭＯＳトランジスタ６２は十分深くオフ状態とされ、そ
のリーク電流が低減される。
【００３１】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
ある例の場合、本発明の特徴のあるものを用いずに、本
発明の他の特徴を用いることができる。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
ある例の場合、本発明の特徴のあるものを用いずに、本
発明の他の特徴を用いることができる。
【００３２】たとえば、リーク電流を減少させるための
発明概念をドライバに適用して説明したのは説明の簡略
化のためだけであり、レジスタやバッファについてもそ
の概念を実現することができる。更に、ＮＭＯＳトラン
ジスタもリーク電流が流れるので、ＮＭＯＳトランジス
タにも本発明を適用することができる。最後に、本発明
の範囲を変更せずに、構成要素を追加したり、別のもの
に替えたりすることができる。したがって、添付の特許
請求の範囲を、本発明の範囲と整合する仕方で広く解釈
することは適切である。
発明概念をドライバに適用して説明したのは説明の簡略
化のためだけであり、レジスタやバッファについてもそ
の概念を実現することができる。更に、ＮＭＯＳトラン
ジスタもリーク電流が流れるので、ＮＭＯＳトランジス
タにも本発明を適用することができる。最後に、本発明
の範囲を変更せずに、構成要素を追加したり、別のもの
に替えたりすることができる。したがって、添付の特許
請求の範囲を、本発明の範囲と整合する仕方で広く解釈
することは適切である。
【００３３】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００３４】すなわち、本発明によれば、通常モードに
おいて通常の電圧−電流特性でトランジスタを動作させ
ることが可能となり、または、待機モードにおいてリー
ク電流が極めて低減される状態でトランジスタを動作さ
せることが可能となる。
おいて通常の電圧−電流特性でトランジスタを動作させ
ることが可能となり、または、待機モードにおいてリー
ク電流が極めて低減される状態でトランジスタを動作さ
せることが可能となる。
【図１】（ａ）は従来のトランジスタの回路図であり、
（ｂ）は図１（ａ）のトランジスタの電圧−電流特性の
グラフである。
（ｂ）は図１（ａ）のトランジスタの電圧−電流特性の
グラフである。
【図２】本発明の第１の実施形態における回路の回路図
である。
である。
【図３】本発明の第２の実施形態における回路の回路図
である。
である。
【図４】図３の回路におけるトランジスタの電圧−電流
特性のグラフである。
特性のグラフである。
【図５】本発明が適用されたＤＲＡＭの回路ブロック図
である。
である。
【図６】本発明の他の実施形態の回路図である。
１ メモリアレイ ２ デコーダおよびワードドライバ回路 ３ データ入出力回路 ４，６，７ 降圧回路 ５ 昇圧回路 ８ タイミングジェネレータ １２，３０ 集積回路 １４，１６，３２，３４ インバータ １８ パストランジスタ ２０ 待機トランジスタ １０ａ，２２，２６，３６，４０，４４，６１，６４，
６５ ＰＭＯＳトランジスタ ２４，２８，３８，４２，４６，６２，６３，６６ Ｎ
ＭＯＳトランジスタ
６５ ＰＭＯＳトランジスタ ２４，２８，３８，４２，４６，６２，６３，６６ Ｎ
ＭＯＳトランジスタ
Claims (21)
- 【請求項１】 正の電源電圧を受けるための第１の端子
と、 接地電位を受けるための第２の端子と、 前記第１の端子および第２の端子間に直列に接続された
ＰＭＯＳトランジスタとＮＭＯＳトランジスタを有する
第１のインバータとを有する出力回路であって、 通常モードにおいては、前記ＰＭＯＳトランジスタおよ
び前記ＮＭＯＳトランジスタのゲートに共通に供給され
る入力信号のロウレベルが、前記接地電位に対応する第
１の電圧レベルであり、前記入力信号のハイレベルが前
記正の電源電圧に対応する第２の電圧レベルであり、 待機モードにおいては、前記第１のインバータに対する
前記入力信号のレベルが、前記正の電源電圧のレベルよ
りも高い第３の電圧レベルであることを特徴とする出力
回路。 - 【請求項２】 請求項１記載の出力回路であって、第２
のインバータと、 前記第３の電圧レベルの電圧を受取るための第３の端子
と、 ソース−ドレイン経路が前記第２のインバータの出力端
子と前記第１のインバータの入力端子との間に配置され
た第１スイッチトランジスタと、 ソース−ドレイン経路が前記第１のインバータの入力端
子と前記第３の端子との間に配置された第２スイッチト
ランジスタとを更に有し、 前記通常モードにおいては、前記第１スイッチトランジ
スタがアクティブで、前記第２スイッチトランジスタが
非アクティブであり、 前記待機モードにおいては、前記第１スイッチトランジ
スタが非アクティブで、前記第２スイッチトランジスタ
がアクティブであることを特徴とする出力回路。 - 【請求項３】 正の電源電圧を受けるための第１の端子
と、 接地電位を受けるための第２の端子と、 前記第１の端子と前記第２の端子の間に直列に接続され
たＰＭＯＳトランジスタとＮＭＯＳトランジスタを有す
るインバータとを有する出力回路であって、 通常モードにおいては、前記ＰＭＯＳトランジスタのウ
ェルに前記正の電源電圧に対応する第１の電圧レベルが
印加され、 待機モードにおいては、前記ＰＭＯＳトランジスタの前
記ウェルに前記正の電源電圧のレベルよりも高い第２の
電圧レベルが印加されるものであることを特徴とする出
力回路。 - 【請求項４】 入力端子に接続されたゲートと、出力端
子に接続されたドレインと、第１の電源に接続されたソ
ースを有する出力トランジスタと、 前記ゲートを前記入力端子から選択的に切断し、該ゲー
トを第２の電源に接続するための手段とを有し、 前記第２の電源の電圧レベルが前記第１の電源の電圧レ
ベルよりも高いものであることを特徴とする前記出力ト
ランジスタのリーク電流を減少させるための回路。 - 【請求項５】 請求項４記載の回路であって、選択的に
接続および切断するための前記手段が、 前記ゲートと前記第２の電源との間に接続されたＰＭＯ
Ｓトランジスタと、 該ゲートおよび前記入力端子との間に接続されたＮＭＯ
Ｓトランジスタとを有することを特徴とするリーク電流
を減少させるための回路。 - 【請求項６】 ＰＭＯＳトランジスタを、該ＰＭＯＳト
ランジスタの動作の通常モードと、該ＰＭＯＳトランジ
スタのリーク電流が低減させられる待機モードとの間
で、選択的にスイッチするための方法であって、 該方法は、前記ＰＭＯＳトランジスタのゲートを、該Ｐ
ＭＯＳトランジスタのソース電圧よりも高い電圧レベル
の電源へと選択的に接続することからなることを特徴と
するＰＭＯＳトランジスタを選択的にスイッチするため
の方法。 - 【請求項７】 請求項６記載の方法であって、前記通常
モードにおいて、前記ＰＭＯＳトランジスタの前記ゲー
トが、該ＰＭＯＳトランジスタのソース電圧以下の電圧
の入力信号に接続されていることを特徴とするＰＭＯＳ
トランジスタを選択的にスイッチするための方法。 - 【請求項８】 ＮＭＯＳトランジスタを、該ＮＭＯＳト
ランジスタの動作の通常モードと、該ＮＭＯＳトランジ
スタのリーク電流が低減される待機モードとの間で選択
的にスイッチするための方法であって、 該方法は、前記ＮＭＯＳトランジスタのゲートを、該Ｎ
ＭＯＳトランジスタのソース電圧より低い電圧レベルの
電源へと選択的に接続することからなることを特徴とす
るＮＭＯＳトランジスタを選択的にスイッチするための
方法。 - 【請求項９】 請求項８記載の方法であって、前記通常
モードにおいて、前記ＮＭＯＳの前記ゲートが、該ＮＭ
ＯＳトランジスタのソース電圧以上の電圧レベルの入力
信号に接続されていることを特徴とするＮＭＯＳトラン
ジスタを選択的にスイッチするための方法。 - 【請求項１０】 入力端子に接続されたゲートと、出力
端子に接続されたドレインと、第１の電源に接続された
ソースとを有する出力トランジスタと、 該出力トランジスタのウェルを第１の電源あるいは第２
の電源のどちらかに選択的に接続するための手段とを有
し、 前記第２の電源の電圧レベルが前記第１の電源の電圧レ
ベルより高いものであることを特徴とするトランジスタ
のリーク電流を減少させるための回路。 - 【請求項１１】 請求項１０記載の回路であって、選択
的に接続するための前記手段は第１および第２のトラン
ジスタを有し、 該第１のトランジスタは、前記出力トランジスタのウェ
ルを前記第１の電源に接続し、 該第２のトランジスタは、該出力トランジスタの該ウェ
ルを前記第２の電源に接続するものであることを特徴と
するトランジスタのリーク電流を減少させるための回
路。 - 【請求項１２】 出力トランジスタの動作の通常モード
と、該出力トランジスタを流れるリーク電流が減少させ
られる待機モードとの間で、出力トランジスタを選択的
にスイッチするための方法であって、 該出力トランジスタのウェルを２つの別々の電源に選択
的に接続することからなることを特徴とする出力トラン
ジスタを選択的にスイッチするための方法。 - 【請求項１３】 請求項１２記載の方法であって、前記
選択的に接続するための工程が、 前記出力トランジスタの前記ウェルと第１の電源との間
に直列に接続され、ウェルがバイアスされた第１のトラ
ンジスタと、 該出力トランジスタの該ウェルと第２の電源との間に直
列に接続され、ウェルがバイアスされた第２のトランジ
スタのいずれかをアクティブとすることからなることを
特徴とする出力トランジスタを選択的にスイッチするた
めの方法。 - 【請求項１４】 メモリアレイと、 前記メモリアレイに結合される周辺回路と、 第１電源電圧を昇圧して第２電源電圧を得る昇圧回路と
を有する半導体メモリであって、 前記周辺回路は、（１）入力端子に結合されるゲートと
出力端子とに結合されるドレインと前記第１電源電圧を
受けるソースとを有する出力トランジスタと（２）前記
ゲートを前記入力端子から切り放して前記ゲートに前記
第２電源電圧を供給するスイッチ回路とを含むことを特
徴とする半導体メモリ。 - 【請求項１５】 請求項１４記載の半導体メモリにおい
て、前記入力端子に供給される入力信号のハイレベルは
前記第１電源電圧のレベルに対応していることを特徴と
する半導体メモリ。 - 【請求項１６】 請求項１５記載の半導体メモリにおい
て、前記周辺回路はアドレス信号を受けて前記メモリア
レイに対する選択信号を形成するデコーダであることを
特徴とする半導体メモリ。 - 【請求項１７】 メモリアレイと、 前記メモリアレイに結合されるデコーダと、 前記デコーダが通常動作モードであるか待機モードであ
るかを指示する制御信号を出力する制御回路と、 第１電源電圧を昇圧して第２電源電圧を得る昇圧回路と
を有する半導体メモリであって、 前記デコーダは、（１）入力端子に結合されるゲートと
出力端子とに結合されるドレインと前記第１電源電圧を
受けるソースとを有するＰＭＯＳトランジスタを含む出
力回路と（２）前記ゲートを前記入力端子から切り放し
て前記ゲートに前記第２電源電圧を供給するスイッチ回
路とを含むことを特徴とする半導体メモリ。 - 【請求項１８】 請求項１７記載の半導体メモリにおい
て、前記出力回路は、前記入力端子に結合されるゲート
と、前記出力端子に結合されるドレインと、接地電位に
結合されるソースとを有するＮＭＯＳトランジスタをさ
らに含むことを特徴とする半導体メモリ。 - 【請求項１９】 請求項１８記載の半導体メモリにおい
て、前記スイッチ回路は前記ＮＭＯＳトランジスタおよ
び前記ＰＭＯＳトランジスタの共通ゲートと前記入力端
子との間にソース・ドレイン経路を有する第１スイッチ
ＭＯＳトランジスタと、前記共通ゲートと前記第２電源
電圧を受ける端子との間にソース・ドレイン経路を有す
る第２スイッチＭＯＳトランジスタとを有することを特
徴とする半導体メモリ。 - 【請求項２０】 請求項１９記載の半導体メモリにおい
て、前記第１スイッチＭＯＳトランジスタはＮＭＯＳト
ランジスタであり、前記第２スイッチＭＯＳトランジス
タはＰＭＯＳトランジスタであり、前記第１スイッチＭ
ＯＳトランジスタおよび前記第２スイッチＭＯＳトラン
ジスタの共通ゲートに前記制御信号が供給されることを
特徴とする半導体メモリ。 - 【請求項２１】 請求項２０記載の半導体メモリにおい
て、前記入力端子に供給される入力信号のハイレベルは
前記第１電源電圧のレベルに対応し、前記入力信号のロ
ウレベルは前記接地電位に対応していることを特徴とす
る半導体メモリ。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US1007396P | 1996-01-30 | 1996-01-30 | |
| US60/010,073 | 1996-01-30 | ||
| US08/785,417 US5703825A (en) | 1996-01-30 | 1997-01-23 | Semiconductor integrated circuit device having a leakage current reduction means |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09214316A true JPH09214316A (ja) | 1997-08-15 |
| JP3554638B2 JP3554638B2 (ja) | 2004-08-18 |
Family
ID=26680736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20728396A Expired - Lifetime JP3554638B2 (ja) | 1996-01-30 | 1996-08-06 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3554638B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7362646B2 (en) * | 2006-03-13 | 2008-04-22 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JP2008293604A (ja) * | 2007-05-25 | 2008-12-04 | Elpida Memory Inc | 半導体記憶装置の出力回路、および半導体記憶装置の出力回路のデータ出力方法 |
| KR20120117667A (ko) * | 2011-04-15 | 2012-10-24 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 그 구동 방법 |
| CN110504953A (zh) * | 2019-08-19 | 2019-11-26 | 上海华力微电子有限公司 | 一种低功耗选择器 |
| CN112436829A (zh) * | 2019-08-26 | 2021-03-02 | 株式会社东芝 | 栅极驱动电路 |
| CN114690823A (zh) * | 2020-12-25 | 2022-07-01 | 圣邦微电子（北京）股份有限公司 | 电源监控芯片的输出级电路 |
-
1996
- 1996-08-06 JP JP20728396A patent/JP3554638B2/ja not_active Expired - Lifetime
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7362646B2 (en) * | 2006-03-13 | 2008-04-22 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JP2008293604A (ja) * | 2007-05-25 | 2008-12-04 | Elpida Memory Inc | 半導体記憶装置の出力回路、および半導体記憶装置の出力回路のデータ出力方法 |
| KR20120117667A (ko) * | 2011-04-15 | 2012-10-24 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 그 구동 방법 |
| JP2012257203A (ja) * | 2011-04-15 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその駆動方法 |
| CN110504953A (zh) * | 2019-08-19 | 2019-11-26 | 上海华力微电子有限公司 | 一种低功耗选择器 |
| CN112436829A (zh) * | 2019-08-26 | 2021-03-02 | 株式会社东芝 | 栅极驱动电路 |
| CN114690823A (zh) * | 2020-12-25 | 2022-07-01 | 圣邦微电子（北京）股份有限公司 | 电源监控芯片的输出级电路 |
| CN114690823B (zh) * | 2020-12-25 | 2024-06-18 | 圣邦微电子（北京）股份有限公司 | 电源监控芯片的输出级电路 |
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| Publication number | Publication date |
|---|---|
| JP3554638B2 (ja) | 2004-08-18 |
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