KR20120117667A - 반도체 장치 및 그 구동 방법 - Google Patents

반도체 장치 및 그 구동 방법 Download PDF

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은, 신호 처리 회로에 대한 전원 전압의 공급 및 차단을 선택할 수 있는 스위치로서 기능하는 회로(전원 공급 제어 회로)로서 바람직한 회로를 제공하는 것을 과제로 한다.
신호 처리 회로에 대한 전원 전위의 공급을 담당하는 제 1 배선과, 전원 전위를 공급하는 제 2 배선의 전기적인 접속을 제어하는 트랜지스터, 및 신호 처리 회로에 대한 전원 전위의 공급을 담당하는 제 1 배선을 접지시킬지 여부를 제어하는 트랜지스터를 제공하고, 이 2개의 트랜지스터의 적어도 한쪽으로서, 채널이 산화물 반도체층에 형성되는 트랜지스터를 적용한다. 이에 의해, 2개의 트랜지스터의 적어도 하나의 컷오프 전류에 기인하는 소비 전력을 저감하는 것이 가능하게 된다.

Description

반도체 장치 및 그 구동 방법{SEMICONDUCTOR DEVICE AND DRIVING METHOD THEREOF}
본 발명은, 반도체 장치에 관한 것이다. 특히, 신호 처리 회로에 대한 전원 전압의 공급을 정지하는 것이 가능한 반도체 장치에 관한 것이다. 또한, 본 명세서에서, 반도체 장치란 반도체를 이용하여 구성되는 모든 장치를 가리킨다.
중앙 연산 처리 장치(CPU：Central Processing Unit) 등의 신호 처리 회로는, 그 용도에 따라 다종 다양한 구성을 가지고 있지만, 일반적으로, 데이터나 프로그램을 기억하기 위한 메인 메모리 외에, 레지스터, 캐시 메모리 등 각종의 기억 장치가 설치되어 있다. 레지스터는 연산 처리나 프로그램의 실행 상태의 보유 등을 위해 일시적으로 데이터를 보유하는 역할을 담당하고 있다. 또한, 캐시 메모리는 연산 회로와 메인 메모리 사이에 개재하여, 저속의 메인 메모리로의 액세스를 줄여 연산 처리를 고속화시키는 것을 목적으로 하여 설치되어 있다.
레지스터나 캐시 메모리 등의 기억 장치는 메인 메모리보다 고속으로 데이터의 기입을 행할 필요가 있다. 따라서, 통상은, 레지스터로서 플립플롭 회로가, 캐시 메모리로서 SRAM(Static Random Access Memory) 등이 이용된다. 즉, 이러한 레지스터, 캐시 메모리 등에는 전원 전위의 공급이 도중에 끊어지면 데이터를 소실하게 되는 휘발성의 기억 장치가 이용되고 있다.
소비 전력을 억제하기 위해, 데이터의 입출력이 행해지지 않는 기간에서 신호 처리 회로에의 전원 전압의 공급을 일시적으로 정지한다는 방법이 제안되어 있다. 그 방법으로는, 레지스터, 캐시 메모리 등의 휘발성의 기억 장치의 주변에 불휘발성의 기억 장치를 배치하고, 상기 데이터를 그 불휘발성의 기억 장치에 일시적으로 기억시킨다. 이렇게 하여, 신호 처리 회로에서 전원 전위의 공급을 정지하는 동안에도, 레지스터, 캐시 메모리 등에 기억된 데이터가 보유된다(예를 들면, 특허문헌 1 참조).
또한, 신호 처리 회로에서 장시간의 전원 전압의 공급 정지를 행할 때에는, 전원 전압의 공급 정지 전에, 휘발성의 기억 장치 내의 데이터를 하드 디스크, 플래시 메모리 등의 외부 기억 장치로 이동함으로써, 데이터의 소실을 막을 수도 있다.
일본국 특개평 10-078836호 공보
신호 처리 회로에 대한 전원 전압의 공급을 정지하기 위해서는, 이 전원 전압의 공급 및 차단을 선택할 수 있는 스위치로서 기능하는 회로(전원 공급 제어 회로)가 필요하게 된다. 따라서, 본 발명의 일 양태는, 이 회로로서 바람직한 회로를 제공하는 것을 목적의 하나로 한다.
본 발명의 일 양태의 반도체 장치는 채널이 산화물 반도체층에 형성되는 트랜지스터를 이용하여 전원 공급 제어 회로를 구성하는 것을 요지로 한다. 여기서, 산화물 반도체는 밴드 갭이 넓고, 또한 진성 캐리어 밀도가 낮다는 특징을 가진다. 따라서, 산화물 반도체층에 생기는 컷오프 전류(cutoff current)를 매우 낮게 하는 것이 가능하다. 이러한 특징은 다른 반도체(예를 들면, 실리콘)에는 없는 산화물 반도체 특유의 특징이다.
구체적으로는, 본 발명의 일 양태의 반도체 장치는 신호 처리 회로에 대한 전원 전위의 공급을 담당하는 제 1 배선과, 전원 전위를 공급하는 제 2 배선과의 전기적인 접속을 제어하는 트랜지스터, 및, 이 제 1 배선을 접지시킬지 여부를 제어하는 트랜지스터를 가진다. 그리고, 본 발명의 일 양태의 반도체 장치는 이하의 2개의 조건을 만족시킨다. (1) 이 2개의 트랜지스터의 적어도 한쪽은, 채널이 산화물 반도체층에 형성되는 트랜지스터이다. (2) 전자의 트랜지스터의 스위칭은 외부로부터 입력되는 인터럽트 신호에 의해 제어되고, 후자의 트랜지스터의 스위칭은 신호 처리 회로로부터 입력되는 전원 공급 정지 신호에 의해 제어된다.
또한, 본 명세서에서, 인터럽트 신호란, 이 반도체 장치에 병설된 입력 장치(예를 들면, 키보드 등) 또는 검출 장치(예를 들면, 광 센서 또는 온도 센서 등의 센서)로부터 출력되고, 이 반도체 장치에 대하여 동작을 요구하는 신호를 가리키는 것으로 한다.
이 반도체 장치에서는, 전자의 트랜지스터를 온 상태로 하고, 또한 후자의 트랜지스터를 오프 상태로 함으로써, 신호 처리 회로에 대한 전원 전위의 공급을 담당하는 제 1 배선에 전원 전위를 공급하는 것, 및 전자의 트랜지스터를 오프 상태로 하고, 또한 후자의 트랜지스터를 온 상태로 함으로써, 신호 처리 회로에 대한 전원 전위의 공급을 정지하는 것이 가능하다.
여기서, 조건 (1)에 의해, 신호 처리 회로에 대한 전원 전위의 공급을 담당하는 제 1 배선에 대하여 전원 전위를 공급하는 기간에서의, 후자의 트랜지스터의 컷오프 전류에 기인하는 소비 전력, 또는, 신호 처리 회로에 대한 전원 전위의 공급을 담당하는 제 1 배선에 대하여 전원 전위의 공급을 정지하는 기간에서의, 전자의 트랜지스터의 컷오프 전류에 기인하는 소비 전력을 저감하는 것의 적어도 한쪽이 가능하게 된다.
추가하여, 조건 (2)에 의해, 신호 처리 회로에 대한 전원 전위의 공급을 담당하는 제 1 배선에 대한 전원 전위의 공급 재개에 대비하여, 정상적으로 전원 전위가 공급되는 회로가 불필요해진다. 즉, 이 반도체 장치에서의 소비 전력을 더욱 저감하는 것이 가능하게 된다.
도 1(A)는 반도체 장치의 구성예를 나타낸 도면, 도 1(B)는 전원 공급 제어 회로의 구성예를 나타낸 도면, 도 1(C)는 전원 공급 제어 회로의 입출력 신호 등의 경시 변화의 일례를 나타낸 도면.
도 2(A)는 전원 공급 제어 회로의 구성예를 나타낸 도면, 도 2(B)는 전원 공급 제어 회로의 입출력 신호 등의 경시 변화의 일례를 나타낸 도면.
도 3(A)는 전원 공급 제어 회로의 구성예를 나타낸 도면, 도 3(B)는 전원 공급 제어 회로의 입출력 신호 등의 경시 변화의 일례를 나타낸 도면.
도 4(A)는 신호 처리 회로의 구성예를 나타낸 도면, 도 4(B), 도 4(C)는 메모리 셀의 구성예를 나타낸 도면.
도 5는 반도체 장치의 구조예를 나타낸 도면.
도 6(A)?도 6(D)는 트랜지스터의 구조예를 나타낸 도면.
도 7은 CAAC에 포함되는 결정 구조의 일례를 설명한 도면.
도 8은 CAAC에 포함되는 결정 구조의 일례를 설명한 도면.
도 9는 CAAC에 포함되는 결정 구조의 일례를 설명한 도면.
도 10은 계산에 의해 얻어진 이동도의 게이트 전압 의존성을 설명한 도면.
도 11은 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명한 도면.
도 12는 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명한 도면.
도 13은 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명한 도면.
도 14는 계산에 이용한 트랜지스터의 단면 구조를 설명한 도면.
도 15는 산화물 반도체층을 이용한 트랜지스터 특성을 나타낸 도면.
도 16은 시료 1의 트랜지스터의 BT 시험 후의 Vgs－Ids 특성을 나타낸 도면.
도 17은 시료 2의 트랜지스터의 BT 시험 후의 Vgs－Ids 특성을 나타낸 도면.
도 18은 시료 A 및 시료 B의 XRD 스펙트럼을 나타낸 도면.
도 19는 트랜지스터의 오프 전류와 측정시 기판 온도와의 관계를 나타낸 도면.
도 20은 Ids 및 전계 효과 이동도의 Vgs 의존성을 나타낸 도면.
도 21은 기판 온도로 스레숄드 전압의 관계 및 기판 온도와 전계 효과 이동도의 관계를 나타낸 도면.
도 22는 반도체 장치의 상면도 및 단면도.
도 23은 반도체 장치의 상면도 및 단면도.
이하에서는, 본 발명의 실시형태에 대하여 도면을 이용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서부터 벗어남이 없이, 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
＜반도체 장치의 구성예＞
도 1(A)은 본 발명의 일 양태에 관한 반도체 장치의 구성예를 나타낸 블럭도이다. 도 1(A)에 나타낸 반도체 장치는 전원 전위(VDD) 및 인터럽트 신호(ITR)가 입력되는 전원 공급 제어 회로(10)와, 전원 공급 제어 회로(10)로부터 전원 전위(VDD) 또는 접지 전위(GND)가 공급되고, 또한 전원 공급 제어 회로(10)에 대하여 전원 공급 정지 신호(STP)를 출력하는 신호 처리 회로(20)를 가진다. 또한, 전원 공급 제어 회로(10)는 전원 전위(VDD)를 신호 처리 회로(20)에 대하여 공급할지 여부(전원 전위(VDD) 또는 접지 전위(GND)의 어느 것을 공급할지)를 선택하는 회로이다. 또한, 신호 처리 회로(20)는 전원 공급 제어 회로(10)를 통하여 공급되는 전원 전위(VDD)를 이용하여 동작을 행하는 회로이다.
또한, 인터럽트 신호(ITR)는 외부로부터 입력되고, 이 반도체 장치에 대하여 동작을 요구하는 신호이다. 또한, 전원 공급 정지 신호(STP)는 신호 처리 회로(20)로부터 전원 공급 제어 회로(10)에 대하여 전원 전위(VDD)의 공급 정지를 요구하는 신호이다. 도 1(A)에 나타낸 반도체 장치에서는 전원 공급 제어 회로(10)에 인터럽트 신호(ITR)가 입력되었을 때에, 신호 처리 회로(20)에 대한 전원 전위(VDD)의 공급이 개시 또는 계속되고, 전원 공급 제어 회로(10)에 전원 공급 정지 신호(STP)가 입력되었을 때에, 신호 처리 회로(20)에 대한 전원 전위(VDD)의 공급을 정지한다(전원 전위(VDD)의 공급을 담당하는 배선에 접지 전위(GND)를 공급한다).
＜전원 공급 제어 회로(10)의 구성예＞
도 1(B)은 도 1(A)에 나타낸 전원 공급 제어 회로(10)의 구성예를 나타낸 도면이다. 도 1(B)에 나타낸 전원 공급 제어 회로(10)는 트랜지스터(101) 내지 트랜지스터(104)를 가진다. 이하, 도 1(B)에 나타낸 트랜지스터(101) 내지 트랜지스터(104)의 접속 관계에 대하여 상세하게 설명한다.
트랜지스터(101)의 게이트, 및 소스 및 드레인의 한쪽은 외부로부터 입력되는 인터럽트 신호(ITR)의 공급을 담당하는 배선에 전기적으로 접속되어 있다.
트랜지스터(102)의 게이트는 트랜지스터(101)의 소스 및 드레인의 다른 한쪽에 전기적으로 접속되어 있다. 또한, 트랜지스터(102)의 소스 및 드레인의 한쪽은 전원 전위(VDD)를 공급하는 배선에 전기적으로 접속되어 있다. 또한, 트랜지스터(102)의 소스 및 드레인의 다른 한쪽은 신호 처리 회로(20)에 대한 전원 전위(VDD)의 공급을 담당하는 배선에 전기적으로 접속되어 있다.
트랜지스터(103)의 게이트 및 트랜지스터(104)의 게이트는 신호 처리 회로(20)가 출력하는 전원 공급 정지 신호(STP)의 공급을 담당하는 배선에 전기적으로 접속되어 있다.
트랜지스터(103)의 소스 및 드레인의 한쪽은 트랜지스터(101)의 소스 및 드레인의 다른 한쪽, 및 트랜지스터(102)의 게이트에 전기적으로 접속되어 있다. 또한, 트랜지스터(103)의 소스 및 드레인의 다른 한쪽은 접지되어 있다.
트랜지스터(104)의 소스 및 드레인의 한쪽은 트랜지스터(102)의 소스 및 드레인의 다른 한쪽, 및 신호 처리 회로(20)에 대한 전원 전위(VDD)의 공급을 담당하는 배선에 전기적으로 접속되어 있다. 또한, 트랜지스터(104)의 소스 및 드레인의 다른 한쪽은 접지되어 있다.
＜전원 공급 제어 회로(10)의 동작예＞
도 1(C)은 인터럽트 신호(ITR)의 공급을 담당하는 배선(ITR＿W)의 전위, 도 1(B)에 나타낸 전원 공급 제어 회로(10)의 노드 A의 전위, 도 1(B)에 나타낸 신호 처리 회로(20)에 대한 전원 전위(VDD)의 공급을 담당하는 배선(VDD/GND＿W)의 전위, 및 전원 공급 정지 신호(STP)의 공급을 담당하는 배선(STP＿W)의 전위의 경시 변화를 나타내는 모식도이다. 이하, 도 1(C)을 참조하여 이 전원 공급 제어 회로(10)의 동작예에 대하여 설명한다. 또한, 이 반도체 장치에서는 전원 전위(VDD)는 접지 전위(GND)보다 고전위의 고정 전위이다.
신호 처리 회로(20)에 대하여 동작이 요구되는 경우, 배선(ITR＿W)의 전위가 하이레벨의 전위로 상승한다(인터럽트 신호(ITR)가 공급된다). 그 때문에, 트랜지스터(101)가 온 상태가 되고, 노드 A의 전위가 상승한다. 노드 A의 전위의 상승에 따라, 트랜지스터(102)의 게이트와 소스간의 전압이 스레숄드 전압 이상이 되면, 트랜지스터(102)가 온 상태가 된다. 이것에 의해, 배선(VDD/GND＿W)의 전위가 상승한다. 여기서, 노드 A의 전위가 이 하이레벨의 전위에서부터 트랜지스터(101)의 스레숄드 전압분 저하한 값까지 상승하면, 트랜지스터(101)는 오프 상태가 된다. 따라서, 트랜지스터(101)를 통한 전하 공급에 의한 노드 A의 전위의 상승은 일어나지 않는다. 단, 이 상태에서 노드 A는 부유 상태로 되어 있다. 따라서, 트랜지스터(102)의 게이트와 소스의 용량 결합에 의해, 노드 A의 전위는 더욱 상승한다(bootstrap). 그 결과, 배선(VDD/GND＿W)의 전위를 전원 전위(VDD)로부터 트랜지스터(102)의 스레숄드 전압분 저하한 값을 넘어, 전원 전위(VDD)까지 상승시키는 것이 가능하게 된다.
또한, 신호 처리 회로(20)에 대한 전원 전위(VDD)의 공급을 정지하는 경우, 배선(STP＿W)의 전위가 하이레벨의 전위로 상승한다(전원 공급 정지 신호(STP)가 공급된다). 그 때문에, 트랜지스터(103)의 게이트 및 트랜지스터(104)의 게이트의 전위가 상승한다. 이것에 따라, 트랜지스터(103)의 게이트와 소스간 및 트랜지스터(104)의 게이트와 소스간의 전압이 각각의 스레숄드 전압 이상이 되면, 트랜지스터(103) 및 트랜지스터(104)가 온 상태가 된다. 이것에 의해, 노드 A 및 배선(VDD/GND＿W)을 각각 접지시켜, 양자의 전위를 접지 전위(GND)까지 하강시키는 것이 가능하다.
이와 같이, 신호 처리 회로(20)에 대한 전원 전위(VDD)의 공급을 정지함으로써, 이 반도체 장치에서의 소비 전력을 저감하는 것이 가능하다.
또한, 트랜지스터(102) 또는 트랜지스터(104)가 적어도 한쪽은 채널이 산화물 반도체층에 형성되는 트랜지스터이다. 이것에 의해, 배선(VDD/GND＿W)에 대하여 전원 전위(VDD)를 공급하는 기간(트랜지스터(102)가 온 상태가 되는 기간)에서의 트랜지스터(104)의 컷오프 전류에 기인하는 소비 전력, 또는, 배선(VDD/GND＿W)에 대한 전원 전위(VDD)의 공급을 정지(접지 전위(GND)를 공급) 하는 기간(트랜지스터(104)가 온 상태가 되는 기간)에서의 트랜지스터(102)의 컷오프 전류에 기인하는 소비 전력의 적어도 한쪽을 저감하는 것이 가능하다.
또한, 트랜지스터(102)의 스위칭은 외부로부터 입력되는 인터럽트 신호(ITR)에 의해 제어되고, 트랜지스터(104)의 스위칭은 신호 처리 회로(20)로부터 입력되는 전원 공급 정지 신호(STP)에 의해 제어된다. 이것에 의해, 배선(VDD/GND＿W)에 대한 전원 전위(VDD)의 공급 재개에 대비하여, 정상적으로 전원 전위(VDD)가 공급되는 회로가 불필요하게 된다. 즉, 이 반도체 장치에서의 소비 전력을 더욱 저감하는 것이 가능하게 된다.
또한, 트랜지스터(101) 또는 트랜지스터(103)의 적어도 한쪽으로서, 채널이 산화물 반도체층에 형성되는 트랜지스터를 적용하는 것이 바람직하다. 제조 공정수를 저감할 수 있기 때문이다.
또한, 도 1(B)에 나타낸 전원 공급 제어 회로(10)에, 한쪽의 전극이 트랜지스터(102)의 게이트에 전기적으로 접속되고, 다른 한쪽의 전극이 배선(VDD/GND＿W)에 전기적으로 접속된 용량 소자를 추가하는 구성으로 해도 좋다. 이것에 의해, 상기에 설명한 부트스트랩을 확실히 행할 수 있게 된다.
＜산화물 반도체에 대하여＞
이하에서는, 산화물 반도체에 대하여 상세하게 설명한다.
이용하는 산화물 반도체로서는, 적어도 인듐(In) 혹은 아연(Zn)을 포함하는 것이 바람직하다. 특히 In과 Zn을 포함하는 것이 바람직하다. 또한, 이 산화물 반도체를 이용한 트랜지스터의 전기 특성의 편차를 줄이기 위한 스태빌라이저(stabilizer)로서 그것들에 더하여 갈륨(Ga)을 가지는 것이 바람직하다. 또한, 스태빌라이저로서 주석(Sn)을 가지는 것이 바람직하다. 또한, 스태빌라이저로서 하프늄(Hf)을 가지는 것이 바람직하다. 또한, 스태빌라이저로서 알루미늄(Al)을 가지는 것이 바람직하다.
또한, 다른 스태빌라이저로서 란타노이드인, 랜턴(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 튤륨(Tm), 이테르븀(Yb), 루테튬(Lu)의 어느 일종 혹은 복수종을 가져도 좋다.
예를 들면, 산화물 반도체로서 산화인듐, 산화주석, 산화아연, 2원계 금속의 산화물인 In－Zn계 산화물, Sn－Zn계 산화물, Al－Zn계 산화물, Zn－Mg계 산화물, Sn－Mg계 산화물, In－Mg계 산화물, In－Ga계 산화물, 3원계 금속의 산화물인 In－Ga－Zn계 산화물(IGZO라고도 표기함), In－Al－Zn계 산화물, In－Sn－Zn계 산화물, Sn－Ga－Zn계 산화물, Al－Ga－Zn계 산화물, Sn－Al－Zn계 산화물, In－Hf－Zn계 산화물, In－La－Zn계 산화물, In－Ce－Zn계 산화물, In－Pr－Zn계 산화물, In－Nd－Zn계 산화물, In－Sm－Zn계 산화물, In－Eu－Zn계 산화물, In－Gd－Zn계 산화물, In－Tb－Zn계 산화물, In－Dy－Zn계 산화물, In－Ho－Zn계 산화물, In－Er－Zn계 산화물, In－Tm－Zn계 산화물, In－Yb－Zn계 산화물, In－Lu－Zn계 산화물, 4원계 금속의 산화물인 In－Sn－Ga－Zn계 산화물, In－Hf－Ga－Zn계 산화물, In－Al－Ga－Zn계 산화물, In－Sn－Al－Zn계 산화물, In－Sn－Hf－Zn계 산화물, In－Hf－Al－Zn계 산화물을 이용할 수 있다.
또한, 여기서, 예를 들면, In－Ga－Zn계 산화물이란, In과 Ga와 Zn을 주성분으로서 가지는 산화물이라는 의미이며, In과 Ga와 Zn의 비율은 묻지 않는다. 또한, In과 Ga와 Zn 이외의 금속 원소가 들어가 있어도 좋다.
또한, 산화물 반도체로서, InMO3(ZnO)m(m＞0, 또한, m은 정수가 아님)로 표기되는 재료를 이용해도 좋다. 또한, m은 Ga, Fe, Mn 및 Co로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 또한, 산화물 반도체로서, In3SnO5(ZnO)n(n＞0, 또한, n은 정수)으로 표기되는 재료를 이용해도 좋다.
예를 들면, In：Ga：Zn = 1：1：1( = 1/3：1/3：1/3) 혹은 In：Ga：Zn = 2：2：1( = 2/5：2/5：1/5)의 원자수비의 In－Ga－Zn계 산화물이나 그 조성의 근방의 산화물을 이용할 수 있다. 혹은, In：Sn：Zn = 1：1：1( = 1/3：1/3：1/3), In：Sn：Zn = 2：1：3( = 1/3：1/6：1/2) 혹은 In：Sn：Zn = 2：1：5( = 1/4：1/8：5/8)의 원자수비의 In－Sn－Zn계 산화물이나 그 조성의 근방의 산화물을 이용하면 좋다.
그러나, 이것들에 한정되지 않고, 필요로 하는 반도체 특성(이동도, 스레숄드값, 편차 등)에 따라 적절한 조성의 것을 이용하면 좋다. 또한, 필요로 하는 반도체 특성을 얻기 위해, 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 결합 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
예를 들면, In－Sn－Zn계 산화물에서는 비교적 용이하게 높은 이동도가 얻어진다. 그러나, In－Ga－Zn계 산화물에서도, 벌크 내 결함 밀도를 저감함으로써 이동도를 높일 수 있다. 또한, In－Sn－Zn계 산화물을 스퍼터링법으로 형성하는 경우에는, 이용하는 타겟의 조성비는 In：Sn：Zn이 원자수비로, 1：2：2, 2：1：3, 1：1：1, 또는 20：45：35 등이 되는 산화물 타겟을 이용한다.
또한, 예를 들면, In, Ga, Zn의 원자수비가 In：Ga：Zn = a：b：c(a＋b＋c = 1)인 산화물의 조성이 원자수비가 In：Ga：Zn = A：B：C(A＋B＋C = 1)의 산화물의 조성의 근방이라는 것은, a, b, c가 (a?A)2＋(b?B)2＋(c?C)2≤r2를 만족하는 것을 말한다. r로서는, 예를 들면, 0.05로 하면 좋다. 다른 산화물에서도 마찬가지이다.
산화물 반도체는 단결정이어도, 비단결정이라도 좋다. 후자의 경우, 아몰퍼스(amorphous)이어도, 다결정이어도 좋다. 또한, 아몰퍼스 중에 결정성을 가지는 부분을 포함하는 구조이어도, 비아몰퍼스이어도 좋다.
아몰퍼스 상태의 산화물 반도체는 비교적 용이하게 평탄한 표면을 얻을 수 있기 때문에, 이것을 이용하여 트랜지스터를 제작했을 때의 계면 산란을 저감할 수 있고, 비교적 용이하게, 비교적 높은 이동도를 얻을 수 있다.
또한, 결정성을 가지는 산화물 반도체에서는, 보다 벌크 내 결함을 저감할 수 있고, 표면의 평탄성을 높이면 아몰퍼스 상태의 산화물 반도체 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는, 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하고, 구체적으로는, 평균면 조도(Ra)가 1 nm 이하, 바람직하게는 0.3 nm 이하, 보다 바람직하게는 0.1 nm 이하의 표면 위에 형성하면 좋다.
또한, Ra는, JIS B0601로 정의되어 있는 중심선 평균 조도를 면에 대하여 적용할 수 있도록 삼차원으로 확장한 것으로, 「기준면으로부터 지정면까지의 편차의 절대값을 평균한 값」이라고 표현할 수 있고, 이하의 식으로 정의된다.
[수식 1]
Figure pat00001
또한, 상기에서, S0는 측정면(좌표(x1, y1)(x1, y2)(x2, y1)(x2, y2)로 나타내어지는 4점에 의해 둘러싸이는 직사각형의 영역)의 면적을 가리키고, Z0은 측정면의 평균 높이를 가리킨다. Ra는 원자간력 현미경(AFM：Atomic Force Microscope)으로 평가 가능하다.
또한, 산화물 반도체층으로서는, 전자 공여체(도너)가 되는 수분 또는 수소 등의 불순물이 저감되어 고순도화되는(i형화 또는 i형에 한없이 가까운 상태가 됨) 것이 바람직하다. 이것에 의해, 산화물 반도체층에 채널이 형성되지 않는 상태에서 생기는 전류를 저감하는 것이 가능하게 되기 때문이다. 구체적으로는, 고순도화된 산화물 반도체층은 2차 이온 질량분석법(SIMS：Secondary Ion Mass Spectrometry)에 의한 수소 농도의 측정값이 5×1019/cm3 이하, 바람직하게는 5×1018/cm3 이하, 보다 바람직하게는 5×1017/cm3 이하, 더욱 바람직하게는 1×1016/cm3 이하이다. 또한, 홀 효과 측정에 의해 측정할 수 있는 산화물 반도체층의 캐리어 밀도는 1×1014/cm3 미만, 바람직하게는 1×1012/cm3 미만, 더욱 바람직하게는 1×1011/cm3 미만이다.
여기서, 산화물 반도체층 중의 수소 농도의 분석에 대하여 언급해 둔다. 반도체층 중의 수소 농도 측정은 2차 이온 질량분석법으로 행한다. SIMS 분석은 그 원리상, 시료 표면 근방이나, 재질이 다른 층과의 적층 계면 근방의 데이터를 정확하게 얻는 것이 곤란하다는 것이 알려져 있다. 따라서, 층 중에서의 수소 농도의 두께 방향의 분포를 SIMS로 분석하는 경우, 대상이 되는 층이 존재하는 범위에서, 값에 극단적인 변동이 없고, 거의 일정한 값이 얻어지는 영역에서의 평균값을 수소 농도로서 채용한다. 또한, 측정의 대상이 되는 층의 두께가 작은 경우, 인접하는 층내의 수소 농도의 영향을 받아, 거의 일정한 값이 얻어지는 영역을 찾아낼 수 없는 경우가 있다. 이 경우, 이 층이 존재하는 영역에서의 수소 농도의 극대값 또는 극소값을 이 층 중의 수소 농도로서 채용한다. 또한, 이 층이 존재하는 영역에서, 극대값을 가지는 산형의 피크, 극소값을 가지는 골짜기형의 피크가 존재하지 않는 경우, 변곡점의 값을 수소 농도로서 채용한다.
스퍼터링법을 이용하여 산화물 반도체층을 제작하는 경우에는, 타겟 중의 수소 농도뿐만 아니라, 체임버 내에 존재하는 물, 수소의 양을 극력 저감해 두는 것이 중요하다. 구체적으로는, 이 형성 이전에 체임버 내를 베이크하고, 체임버 내에 도입되는 가스 중의 물, 수소의 양을 저감하고, 체임버로부터 가스를 배기하는 배기계에서의 역류 방지 등을 행하는 것이 효과적이다.
또한, 산화물 반도체층은 비정질이어도 좋지만, 결정성을 가지고 있어도 좋다. 예를 들면, 산화물 반도체를 c축 배향하고, 또한 ab면, 표면 또는 계면의 방향으로부터 볼 때 삼각형 모양 또는 육각형 모양의 원자 배열을 가지고, c축에 있어서는 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열되어 있고, ab면에서는 a축 또는 b축의 방향이 다른(c축을 중심으로 회전한) 결정(CAAC：C Axis Aligned Crystal이라고도 함)을 포함하는 산화물로 해도 좋다.
CAAC는 비정질의 산화물 반도체와 비교하여, 금속과 산소의 결합이 질서화하고 있다. 즉, 산화물 반도체가 비정질인 경우에는 개개의 금속 원자에 따라 배위수가 다른 것도 있을 수 있지만, CAAC에서는 금속 원자의 배위수는 거의 일정하게 된다. 그 때문에, 미시적인 산소의 결손이 감소하여, 수소 원자(수소 이온을 포함함) 또는 알칼리 금속 원자의 탈착에 의한 전하의 이동이나 불안정성을 감소시키는 효과가 있다.
따라서, 산화물 반도체층을 CAAC를 포함하는 산화물로 구성함으로써, 채널이 산화물 반도체층에 형성되는 트랜지스터의 신뢰성을 향상시키는 것이 가능하다.
또한, 스퍼터링법을 이용하여 CAAC를 포함하는 산화물막을 성막하는 경우에는 분위기 중의 산소 가스비가 높은 것이 바람직하다. 예를 들면, 아르곤 및 산소의 혼합 가스 분위기 중에서 스퍼터링법을 행하는 경우에는, 산소 가스비를 30% 이상으로 하는 것이 바람직하고, 40% 이상으로 하는 것이 보다 바람직하다. 분위기 중으로부터의 산소의 보충에 의해, CAAC의 결정화가 촉진되기 때문이다.
또한, 스퍼터링법을 이용하여 CAAC를 포함하는 산화물막을 성막하는 경우에는 CAAC를 포함하는 산화물막이 성막되는 기판을 150℃ 이상으로 가열해 두는 것이 바람직하고, 170℃ 이상으로 가열해 두는 것이 보다 바람직하다. 기판 온도의 상승에 따라, CAAC의 결정화가 촉진되기 때문이다.
또한, CAAC를 포함하는 산화물막에 대하여, 질소 분위기 중 또는 진공 중에서 열처리를 행한 후에는, 산소 분위기 중 또는 산소와 다른 가스와의 혼합 분위기 중에서 열처리를 행하는 것이 바람직하다. 앞의 열처리에 의해 생기는 산소 결손을 후의 열처리에서의 분위기 중으로부터의 산소 공급에 의해 복원할 수 있기 때문이다.
또한, CAAC를 포함하는 산화물막이 성막되는 막표면(피성막면)은 평탄한 것이 바람직하다. CAAC를 포함하는 산화물막은 이 피성막면에 대략 수직이 되는 c축을 가지기 때문에, 이 피성막면에 존재하는 요철은 CAAC를 포함하는 산화물막에서의 결정립계의 발생을 유발하게 되기 때문이다. 따라서, CAAC를 포함하는 산화물막이 성막되기 전에 이 피성막 표면에 대하여 화학 기계 연마(Chemical Mechanical Polishing：CMP) 등의 평탄화 처리를 행하는 것이 바람직하다. 또한, 이 피성막면의 평균 조도는 0.5 nm 이하인 것이 바람직하고, 0.3 nm 이하인 것이 보다 바람직하다.
여기서 CAAC에 대하여 설명한다. CAAC란, 넓은 의미로 비단결정이며, 그 ab면에 수직인 방향으로부터 볼 때, 삼각형, 육각형, 정삼각형 또는 정육각형의 원자 배열을 가지고, 또한 c축 방향에 수직인 방향으로부터 볼 때, 금속 원자가 층상, 또는 금속 원자와 산소 원자가 층상으로 배열된 상을 포함하는 결정을 말한다.
CAAC를 포함하는 산화물막은 단결정은 아니지만, 비정질만으로 형성되어 있는 것도 아니다. 또한, CAAC를 포함하는 산화물막은 CAAC의 경계를 명확하게 판별할 수 없는 것도 있다.
CAAC에 산소가 포함되는 경우, 산소의 일부는 질소로 치환되어도 좋다. 또한, CAAC를 포함하는 산화물막을 구성하는 개개의 CAAC의 c축은 일정한 방향(예를 들면, CAAC를 포함하는 산화물막을 지지하는 기판면, CAAC를 포함하는 산화물막의 표면 등에 수직인 방향)으로 정렬되어 있어도 좋다. 또는, CAAC를 포함하는 산화물막을 구성하는 개개의 CAAC의 ab면의 법선은 일정한 방향(예를 들면, CAAC를 포함하는 산화물막을 지지하는 기판면, CAAC를 포함하는 산화물막의 표면 등에 수직인 방향)을 향하고 있어도 좋다.
CAAC를 포함하는 산화물막은 그 조성 등에 따라, 도체이거나 반도체이거나 절연체이다. 또한, 그 조성 등에 따라, 가시광에 대하여 투명하거나 불투명하다.
이러한 CAAC를 포함하는 산화물의 예로서, 막상으로 형성되고, 막표면 또는 지지하는 기판면에 수직인 방향으로부터 관찰하면 삼각형 또는 육각형의 원자 배열이 인정되고, 또한, 그 막 단면을 관찰하면 금속 원자 또는 금속 원자 및 산소 원자(또는 질소 원자)의 층상 배열이 인정되는 산화물을 들 수도 있다.
CAAC의 구조의 일례에 대하여 도 7 내지 도 9를 이용하여 상세하게 설명한다. 또한, 특별히 언급하지 않는 한, 도 7 내지 도 9는 상방향을 c축 방향으로 하고, c축 방향과 직교하는 면을 ab면으로 한다. 또한, 단순히 상반분, 하반분이라고 하는 경우, ab면을 경계로 한 경우의 상반분, 하반분을 말한다. 또한, 도 7에서, 동그라미로 둘러싸인 O는 4배위의 O를 나타내고, 이 중 동그라미로 둘러싸인 O는 3배위의 O를 나타낸다.
도 7(A)에, 1개의 6배위의 In과, In에 근접한 6개의 4배위의 산소 원자(이하 4배위의 O)를 가지는 구조를 나타낸다. 여기에서는, 금속 원자가 1개에 대하여, 근접한 산소 원자만 나타낸 구조를 소그룹이라고 부른다. 도 7(A)의 구조는, 팔면체 구조를 취하지만, 간단히 하기 위해 평면 구조로 나타낸다. 또한, 도 7(A)의 상반분 및 하반분에는 각각 3개씩 4배위의 O가 있다. 도 7(A)에 나타낸 소그룹은 전하가 0이다.
도 7(B)에, 1개의 5배위의 Ga와, Ga에 근접한 3개의 3배위의 산소 원자(이하 3배위의 O)와, 근접한 2개의 4배위의 O를 가지는 구조를 나타낸다. 3배위의 O는, 모두 ab면에 존재한다. 도 7(B)의 상반분 및 하반분에는 각각 1개씩 4배위의 O가 있다. 또한, In도 5배위를 취하기 때문에, 도 7(B)에 나타낸 구조를 취할 수 있다. 도 7(B)에 나타낸 소그룹은 전하가 0이다.
도 7(C)에, 1개의 4배위의 Zn과, Zn에 근접한 4개의 4배위의 O를 가지는 구조를 나타낸다. 도 7(C)의 상반분에는 1개의 4배위의 O가 있고, 하반분에는 3개의 4배위의 O가 있다. 도 7(C)에 나타낸 소그룹은 전하가 0이다.
도 7(D)에, 1개의 6배위의 Sn과, Sn에 근접한 6개의 4배위의 O를 가지는 구조를 나타낸다. 도 7(D)의 상반분에는 3개의 4배위의 O가 있고, 하반분에는 3개의 4배위의 O가 있다. 도 7(D)에 나타낸 소그룹은 전하가 ＋1이 된다.
도 7(E)에, 2개의 Zn을 포함하는 소그룹을 나타낸다. 도 7(E)의 상반분에는 1개의 4배위의 O가 있고, 하반분에는 1개의 4배위의 O가 있다. 도 7(E)에 나타낸 소그룹은 전하가 ?1이 된다.
여기에서는, 복수의 소그룹의 집합체를 중그룹이라고 부르고, 복수의 중그룹의 집합체를 대그룹(유닛 셀이라고도 함)이라고 부른다.
여기서, 이들 소그룹들이 결합하는 규칙에 대하여 설명한다. In의 상반분의 3개의 O는 하방향에 3개의 근접 In을 가지고, 하반분의 3개의 O는 상방향에 3개의 근접 In을 가진다. Ga의 상반분의 1개의 O는 하방향에 1개의 근접 Ga를 가지고, 하반분의 1개의 O는 상방향에 1개의 근접 Ga를 가진다. Zn의 상반분의 1개의 O는 하방향에 1개의 근접 Zn을 가지고, 하반분의 3개의 O는 상방향에 3개의 근접 Zn을 가진다. 이와 같이, 금속 원자의 상방향의 4배위의 O의 수와, 그 O의 하방향에 있는 근접 금속 원자의 수는 동일하고, 마찬가지로 금속 원자의 하방향의 4배위의 O의 수와, 그 O의 상방향에 있는 근접 금속 원자의 수는 동일하다. O는 4배위이므로, 하방향에 있는 근접 금속 원자의 수와 상방향에 있는 근접 금속 원자의 수의 합은 4가 된다. 따라서, 금속 원자의 상방향에 있는 4배위의 O의 수와, 다른 금속 원자의 하방향에 있는 4배위의 O의 수와의 합이 4개일 때, 금속 원자를 가지는 2종의 소그룹들은 결합할 수 있다. 그 이유를 이하에 나타낸다. 예를 들면, 6배위의 금속 원자(In 또는 Sn)가 상반분의 4배위의 O를 통하여 결합하는 경우, 4배위의 O가 3개이기 때문에, 5배위의 금속 원자(Ga 또는 In)의 상반분의 4배위의 O, 5배위의 금속 원자(Ga 또는 In)의 하반분의 4배위의 O 또는 4배위의 금속 원자(Zn)의 상반분의 4배위의 O의 어느 것과 결합하게 된다.
이러한 배위수를 가지는 금속 원자는, c축 방향에서, 4배위의 O를 통하여 결합한다. 또한, 이 밖에도, 층 구조의 합계의 전하가 0이 되도록 복수의 소그룹이 결합하여 중그룹을 구성한다.
도 8(A)에 In－Sn－Zn－O계의 층 구조를 구성하는 중그룹의 모델도를 나타낸다. 도 8(B)에 3개의 중그룹으로 구성되는 대그룹을 나타낸다. 또한, 도 8(C)은 도 8(B)의 층 구조를 c축 방향으로부터 관찰한 경우의 원자 배열을 나타낸다.
도 8(A)에서는 간단하게 하기 위해, 3배위의 O는 생략하고, 4배위의 O는 갯수만 나타내고, 예를 들면, Sn의 상반분 및 하반분에는 각각 3개씩 4배위의 O가 있는 것을 동그라미 3으로서 나타내고 있다. 마찬가지로 도 8(A)에서, In의 상반분 및 하반분에는 각각 1개씩 4배위의 O가 있고, 동그라미 1로서 나타내고 있다. 또한, 마찬가지로 도 8(A)에서, 하반분에는 1개의 4배위의 O가 있고, 상반분에는 3개의 4배위의 O가 있는 Zn과, 상반분에는 1개의 4배위의 O가 있고, 하반분에는 3개의 4배위의 O가 있는 Zn을 나타내고 있다.
도 8(A)에서 In－Sn－Zn－O계의 층 구조를 구성하는 중그룹은 위에서부터 순차로 4배위의 O가 3개씩 상반분 및 하반분에 있는 Sn이 4배위의 O가 1개씩 상반분 및 하반분에 있는 In과 결합하고, 그 In이 상반분에 3개의 4배위의 O가 있는 Zn과 결합하고, 그 Zn의 하반분의 1개의 4배위의 O를 통하여 4배위의 O가 3개씩 상반분 및 하반분에 있는 In과 결합하고, 그 In이 상반분에 1개의 4배위의 O가 있는 Zn 2개로 이루어지는 소그룹과 결합하고, 이 소그룹의 하반분의 1개의 4배위의 O를 통하여 4배위의 O가 3개씩 상반분 및 하반분에 있는 Sn과 결합하고 있는 구성이다. 이 중그룹이 복수 결합하여 대그룹을 구성한다.
여기서, 3배위의 O 및 4배위의 O의 경우, 결합 1개당의 전하는 각각 －0.667, －0.5라고 생각할 수 있다. 예를 들면, In(6배위 또는 5배위), Zn(4배위), Sn(5배위 또는 6배위)의 전하는 각각 ＋3, ＋2, ＋4이다. 따라서, Sn을 포함하는 소그룹은 전하가 ＋1이 된다. 따라서, Sn을 포함하는 층 구조를 형성하기 위해서는, 전하 ＋1을 지우는 전하 －1이 필요하게 된다. 전하 －1을 취하는 구조로서 도 7(E)에 나타낸 바와 같이, 2개의 Zn을 포함하는 소그룹을 들 수 있다. 예를 들면, Sn을 포함하는 소그룹이 1개에 대하여, 2개의 Zn을 포함하는 소그룹이 1개 있으면, 전하가 지워지기 때문에, 층 구조의 합계의 전하를 0으로 할 수 있다.
구체적으로는, 도 8(B)에 나타낸 대그룹이 반복됨으로써, In－Sn－Zn－O계의 결정(In2SnZn3O8)을 얻을 수 있다. 또한, 얻어지는 In－Sn－Zn－O계의 층 구조는 In2SnZn2O7(ZnO)m(m은 0 또는 자연수)으로 하는 조성식으로 나타낼 수 있다. 또한, In－Sn－Zn－O계의 결정은 m의 수가 크면 결정성이 향상되기 때문에 바람직하다.
또한, 이 밖에도, 4원계 금속의 산화물인 In－Sn－Ga－Zn계 산화물이나, 3원계 금속의 산화물인 In－Ga－Zn계 산화물(IGZO라고도 표기함), In－Al－Zn계 산화물, Sn－Ga－Zn계 산화물, Al－Ga－Zn계 산화물, Sn－Al－Zn계 산화물이나, In－Hf－Zn계 산화물, In－La－Zn계 산화물, In－Ce－Zn계 산화물, In－Pr－Zn계 산화물, In－Nd－Zn계 산화물, In－Pm－Zn계 산화물, In－Sm－Zn계 산화물, In－Eu－Zn계 산화물, In－Gd－Zn계 산화물, In－Tb－Zn계 산화물, In－Dy－Zn계 산화물, In－Ho－Zn계 산화물, In－Er－Zn계 산화물, In－Tm－Zn계 산화물, In－Yb－Zn계 산화물, In－Lu－Zn계 산화물이나, 2원계 금속의 산화물인 In－Zn계 산화물, Sn－Zn계 산화물, Al－Zn계 산화물, Zn－Mg계 산화물, Sn－Mg계 산화물, In－Mg계 산화물이나, In－Ga계 산화물, 1원계 금속의 산화물인 In계 산화물, Sn계 산화물, Zn계 산화물 등을 이용한 경우도 마찬가지이다.
예를 들면, 도 9(A)에 In－Ga－Zn－O계의 층 구조를 구성하는 중그룹의 모델도를 나타낸다.
도 9(A)에서, In－Ga－Zn－O계의 층 구조를 구성하는 중그룹은 위에서부터 순차로 4배위의 O가 3개씩 상반분 및 하반분에 있는 In이, 4배위의 O가 1개 상반분에 있는 Zn과 결합하고, 그 Zn의 하반분의 3개의 4배위의 O를 통하여, 4배위의 O가 1개씩 상반분 및 하반분에 있는 Ga와 결합하고, 그 Ga의 하반분의 1개의 4배위의 O를 통하여, 4배위의 O가 3개씩 상반분 및 하반분에 있는 In과 결합하고 있는 구성이다. 이 중그룹이 복수 결합하여 대그룹을 구성한다.
도 9(B)에 3개의 중그룹으로 구성되는 대그룹을 나타낸다. 또한, 도 9(C)는 도 9(B)의 층 구조를 c축 방향으로부터 관찰한 경우의 원자 배열을 나타낸다.
여기서, In(6배위 또는 5배위), Zn(4배위), Ga(5배위)의 전하는 각각 ＋3, ＋2, ＋3이기 때문에, In, Zn 및 Ga의 어느 것을 포함하는 소그룹은 전하가 0이 된다. 따라서, 이러한 소그룹의 조합이라면 중그룹의 합계의 전하는 항상 0이 된다.
또한, In－Ga－Zn－O계의 층 구조를 구성하는 중그룹은 도 9(A)에 나타낸 중그룹에 한정되지 않고, In, Ga, Zn의 배열이 다른 중그룹을 조합한 대그룹도 취할 수 있다.
＜채널이 산화물 반도체층에 형성되는 트랜지스터에 대하여＞
다음에, 채널이 산화물 반도체층에 형성되는 트랜지스터에 대하여 도 6(A)?도 6(D)을 참조하여 설명한다. 또한, 도 6(A)?도 6(D)은 트랜지스터의 구조예를 나타내는 단면 모식도이다.
도 6(A)에 나타낸 트랜지스터는 도전층(601(a))과, 절연층(602(a))과, 산화물 반도체층(603(a))과, 도전층(605a(a))과, 도전층(605b(a))과, 절연층(606(a))과, 도전층(608(a))을 포함하고 있다.
도전층(601(a))은 피소자 형성층(600(a))의 위에 형성되어 있다.
절연층(602(a))은 도전층(601(a))의 위에 형성되어 있다.
산화물 반도체층(603(a))은 절연층(602(a))을 통하여 도전층(601(a))에 중첩한다.
도전층(605a(a)) 및 도전층(605b(a))의 각각은 산화물 반도체층(603(a)) 위에 형성되고, 산화물 반도체층(603(a))에 전기적으로 접속되어 있다.
절연층(606(a))은 산화물 반도체층(603(a)), 도전층(605a(a)), 및 도전층(605b(a))의 위에 형성되어 있다.
도전층(608(a))은 절연층(606(a))을 통하여 산화물 반도체층(603(a))에 중첩한다.
또한, 도전층(601(a)) 또는 도전층(608(a))을 형성하지 않아도 좋다. 또한, 도전층(608(a))을 형성하지 않는 경우에는, 절연층(606(a))을 형성하지 않아도 좋다.
도 6(B)에 나타낸 트랜지스터는 도전층(601(b))과, 절연층(602(b))과, 산화물 반도체층(603(b))과, 도전층(605a(b))과, 도전층(605b(b))과, 절연층(606(b))과, 도전층(608(b))을 포함한다.
도전층(601(b))은 피소자 형성층(600(b))의 위에 형성되어 있다.
절연층(602(b))은 도전층(601(b))의 위에 형성되어 있다.
도전층(605a(b)) 및 도전층(605b(b))의 각각은 절연층(602(b))의 일부의 위에 형성되어 있다.
산화물 반도체층(603(b))은 도전층(605a(b)) 및 도전층(605b(b))의 위에 형성되고, 도전층(605a(b)) 및 도전층(605b(b))에 전기적으로 접속되어 있다. 또한, 산화물 반도체층(603(b))은 절연층(602(b))을 통하여 도전층(601(b))에 중첩한다.
절연층(606(b))은 산화물 반도체층(603(b)), 도전층(605a(b)), 및 도전층(605b(b))의 위에 형성되어 있다.
도전층(608(b))은 절연층(606(b))을 통하여 산화물 반도체층(603(b))에 중첩한다.
또한, 도전층(601(b)) 또는 도전층(608(b))을 형성하지 않아도 좋다. 도전층(608(b))을 형성하지 않는 경우에는, 절연층(606(b))을 형성하지 않아도 좋다.
도 6(C)에 나타낸 트랜지스터는 도전층(601(c))과, 절연층(602(c))과, 산화물 반도체층(603(c))과, 도전층(605a(c))과, 도전층(605b(c))을 포함하고 있다.
산화물 반도체층(603(c))은 영역(604a(c)) 및 영역(604b(c))을 포함하고 있다. 영역(604a(c)) 및 영역(604b(c))은 서로 이간하고, 각각 도펀트가 첨가된 영역이다. 또한, 영역(604a(c)) 및 영역(604b(c))의 사이의 영역이 채널 형성 영역이 된다. 산화물 반도체층(603(c))은 피소자 형성층(600(c))의 위에 형성된다. 또한, 반드시 영역(604a(c)) 및 영역(604b(c))을 형성하지 않아도 좋다.
도전층(605a(c)) 및 도전층(605b(c))은 산화물 반도체층(603(c))의 위에 형성되고, 산화물 반도체층(603(c))에 전기적으로 접속되어 있다. 또한, 도전층(605a(c)) 및 도전층(605b(c))의 측면은 테이퍼상이다.
또한, 도전층(605a(c))은 영역(604a(c))의 일부에 중첩하지만, 반드시 이것에 한정되지 않는다. 도전층(605a(c))을 영역(604a(c))의 일부에 중첩시킴으로써, 도전층(605a(c)) 및 영역(604a(c))의 사이의 저항값을 작게 할 수 있다. 또한, 도전층(605a(c))에 중첩하는 산화물 반도체층(603(c))의 영역의 모두가 영역(604a(c))이어도 좋다.
또한, 도전층(605b(c))은 영역(604b(c))의 일부에 중첩하지만, 반드시 이것에 한정되지 않는다. 도전층(605b(c))을 영역(604b(c))의 일부에 중첩시킴으로써, 도전층(605b(c)) 및 영역(604b(c))의 사이의 저항을 작게 할 수 있다. 또한, 도전층(605b(c))에 중첩하는 산화물 반도체층(603(c))의 영역의 모두가 영역(604b(c))이어도 좋다.
절연층(602(c))은 산화물 반도체층(603(c)), 도전층(605a(c)), 및 도전층(605b(c))의 위에 형성되어 있다.
도전층(601(c))은 절연층(602(c))을 통하여 산화물 반도체층(603(c))에 중첩한다. 절연층(602(c))을 통하여 도전층(601(c))과 중첩하는 산화물 반도체층(603(c))의 영역이 채널이 된다.
또한, 도 6(D)에 나타낸 트랜지스터는 도전층(601(d))과, 절연층(602(d))과, 산화물 반도체층(603(d))과, 도전층(605a(d))과, 도전층(605b(d))을 포함하고 있다.
도전층(605a(d)) 및 도전층(605b(d))은 피소자 형성층(600(d))의 위에 형성된다. 또한, 도전층(605a(d)) 및 도전층(605b(d))의 측면은 테이퍼상이다.
산화물 반도체층(603(d))은 영역(604a(d)) 및 영역(604b(d))을 포함하고 있다. 영역(604a(d)) 및 영역(604b(d))은 서로 이간하여, 각각 도펀트가 첨가된 영역이다. 또한, 영역(604a(d)) 및 영역(604b(d))의 사이의 영역이 채널이 된다. 산화물 반도체층(603(d))은 예를 들면 도전층(605a(d)), 도전층(605b(d)), 및 피소자 형성층(600(d))의 위에 형성되고, 도전층(605a(d)) 및 도전층(605b(d))에 전기적으로 접속된다. 또한, 반드시 영역(604a(d)) 및 영역(604b(d))을 형성하지 않아도 좋다.
영역(604a(d))은 도전층(605a(d))에 전기적으로 접속되어 있다.
영역(604b(d))은 도전층(605b(d))에 전기적으로 접속되어 있다.
절연층(602(d))은 산화물 반도체층(603(d))의 위에 형성되어 있다.
도전층(601(d))은 절연층(602(d))을 통하여 산화물 반도체층(603(d))에 중첩한다. 절연층(602(d))을 통하여 도전층(601(d))과 중첩하는 산화물 반도체층(603(d))의 영역이 채널이 된다.
또한, 도 6(A) 내지 도 6(D)에 나타낸 각 구성 요소에 대하여 설명한다.
피소자 형성층(600(a)) 내지 피소자 형성층(600(d))으로서는, 예를 들면 절연층, 또는 절연 표면을 가지는 기판 등을 이용할 수 있다. 또한, 미리 소자가 형성된 층을 피소자 형성층(600(a)) 내지 피소자 형성층(600(d))으로서 이용할 수도 있다.
도전층(601(a)) 내지 도전층(601(d))의 각각은 트랜지스터의 게이트로서의 기능을 가진다. 또한, 트랜지스터의 게이트로서의 기능을 가지는 층을 게이트 전극 또는 게이트 배선이라고도 한다.
도전층(601(a)) 내지 도전층(601(d))으로서는, 예를 들면 몰리브덴, 마그네슘, 티탄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 혹은 스칸듐 등의 금속 재료, 또는 이것들을 주성분으로 하는 합금 재료의 층을 이용할 수 있다. 또한, 도전층(601(a)) 내지 도전층(601(d))의 형성에 적용 가능한 재료의 층의 적층에 의해, 도전층(601(a)) 내지 도전층(601(d))을 구성할 수도 있다.
절연층(602(a)) 내지 절연층(602(d))의 각각은 트랜지스터의 게이트 절연막으로서의 기능을 가진다.
절연층(602(a)) 내지 절연층(602(d))로서는, 예를 들면 산화실리콘층, 질화실리콘층, 산화질화실리콘층, 질화산화실리콘층, 산화알루미늄층, 질화알루미늄층, 산화질화알루미늄층, 질화산화알루미늄층, 산화하프늄층, 또는 산화랜턴층을 이용할 수 있다. 또한, 절연층(602(a)) 내지 절연층(602(d))에 적용 가능한 재료의 층의 적층에 의해 절연층(602(a)) 내지 절연층(602(d))을 구성할 수도 있다.
또한, 절연층(602(a)) 내지 절연층(602(d))으로서는, 예를 들면 원소 주기표에서의 제 13 족 원소 및 산소 원소를 포함하는 재료의 절연층을 이용할 수도 있다. 예를 들면, 산화물 반도체층(603(a)) 내지 산화물 반도체층(603(d))이 제 13 족 원소를 포함하는 경우에, 산화물 반도체층(603(a)) 내지 산화물 반도체층(603(d))에 접하는 절연층으로서 제 13 족 원소를 포함하는 절연층을 이용함으로써, 이 절연층과 산화물 반도체층의 계면의 상태를 양호하게 할 수 있다.
제 13 족 원소 및 산소 원소를 포함하는 재료로서는, 예를 들면 산화갈륨, 산화알루미늄, 산화알루미늄갈륨, 산화갈륨알루미늄 등을 들 수 있다. 또한, 산화알루미늄갈륨이란, 갈륨의 함유량(원자%)보다 알루미늄의 함유량(원자%)이 많은 물질을 말하고, 산화갈륨알루미늄이란, 갈륨의 함유량(원자%)이 알루미늄의 함유량(원자%) 이상의 물질을 말한다. 또한, Al2Ox(x = 3＋α, α는 0보다 크고 1보다 작은 값), Ga2Ox(x = 3＋α, α는 0보다 크고 1보다 작은 값), 또는 GaxAl2 －xO3＋α(x는 0보다 크고 2보다 작은 값, α는 0보다 크고 1보다 작은 값)로 표기되는 재료를 이용할 수도 있다.
또한, 절연층(602(a)) 내지 절연층(602(d))에 적용할 수 있는 재료의 층의 적층에 의해 절연층(602(a)) 내지 절연층(602(d))을 구성할 수도 있다. 예를 들면, 복수의 Ga2Ox로 표기되는 산화갈륨을 포함하는 층의 적층에 의해 절연층(602(a)) 내지 절연층(602(d))을 구성해도 좋다. 또한, Ga2Ox로 표기되는 산화갈륨을 포함하는 절연층 및 Al2Ox로 표기되는 산화알루미늄을 포함하는 절연층의 적층에 의해 절연층(602(a)) 내지 절연층(602(d))을 구성해도 좋다.
또한, 트랜지스터의 채널 길이를 30 nm로 했을 때, 산화물 반도체층(603(a)) 내지 산화물 반도체층(603(d))의 두께를 예를 들면 5 nm 정도로 해도 좋다. 이때, 산화물 반도체층(603(a)) 내지 산화물 반도체층(603(d))이 CAAC의 산화물 반도체층이라면, 트랜지스터에서의 단채널 효과를 억제할 수 있다.
영역(604a(c)), 영역(604b(c)), 영역(604a(d)), 및 영역(604b(d))은 N형 또는 P형의 도전형을 부여하는 도펀트가 첨가되고, 트랜지스터의 소스 또는 드레인으로서의 기능을 가진다. 도펀트로서는 예를 들면 원소 주기표에서의 13 족의 원소(예를 들면 붕소 등), 원소 주기표에서의 15 족의 원소(예를 들면 질소, 인, 및 비소 중 하나 또는 복수), 및 희가스 원소(예를 들면 헬륨, 아르곤, 및 크세논 중 하나 또는 복수) 중 하나 또는 복수를 이용할 수 있다. 또한, 트랜지스터의 소스로서의 기능을 가지는 영역을 소스 영역이라고도 하고, 트랜지스터의 드레인으로서의 기능을 가지는 영역을 드레인 영역이라고도 한다. 영역(604a(c)), 영역(604b(c)), 영역(604a(d)), 및 영역(604b(d))에 도펀트를 첨가함으로써 도전층과의 접속 저항을 작게 할 수 있기 때문에, 트랜지스터를 미세화할 수 있다.
도전층(605a(a)) 내지 도전층(605a(d)), 및 도전층(605b(a)) 내지 도전층(605b(d))의 각각은 트랜지스터의 소스 또는 드레인으로서의 기능을 가진다. 또한, 트랜지스터의 소스로서의 기능을 가지는 층을 소스 전극 또는 소스 배선이라고도 하고, 트랜지스터의 드레인으로서의 기능을 가지는 층을 드레인 전극 또는 드레인 배선이라고도 한다.
도전층(605a(a)) 내지 도전층(605a(d)), 및 도전층(605b(a)) 내지 도전층(605b(d))으로서는, 예를 들면 알루미늄, 마그네슘, 크롬, 구리, 탄탈, 티탄, 몰리브덴, 혹은 텅스텐 등의 금속 재료, 또는 이들 금속 재료를 주성분으로 하는 합금 재료의 층을 이용할 수 있다. 예를 들면, 구리, 마그네슘, 및 알루미늄을 포함하는 합금 재료의 층에 의해, 도전층(605a(a)) 내지 도전층(605a(d)), 및 도전층(605b(a)) 내지 도전층(605b(d))을 구성할 수 있다. 또한, 도전층(605a(a)) 내지 도전층(605a(d)), 및 도전층(605b(a)) 내지 도전층(605b(d))에 적용 가능한 재료의 층의 적층에 의해, 도전층(605a(a)) 내지 도전층(605a(d)), 및 도전층(605b(a)) 내지 도전층(605b(d))을 구성할 수도 있다. 예를 들면, 구리, 마그네슘, 및 알루미늄을 포함하는 합금 재료의 층과 구리를 포함하는 층의 적층에 의해, 도전층(605a(a)) 내지 도전층(605a(d)), 및 도전층(605b(a)) 내지 도전층(605b(d))을 구성할 수 있다.
또한, 도전층(605a(a)) 내지 도전층(605a(d)), 및 도전층(605b(a)) 내지 도전층(605b(d))으로서는, 도전성의 금속 산화물을 포함하는 층을 이용할 수도 있다. 도전성의 금속 산화물로서는, 예를 들면 산화인듐, 산화주석, 산화아연, 산화인듐 산화주석, 또는 산화인듐 산화아연을 이용할 수 있다. 또한, 도전층(605a(a)) 내지 도전층(605a(d)), 및 도전층(605b(a)) 내지 도전층(605b(d))에 적용할 수 있는 도전성의 금속 산화물은 산화실리콘을 포함하고 있어도 좋다.
절연층(606(a)) 및 절연층(606(b))으로서는, 절연층(602(a)) 내지 절연층(602(d))에 적용할 수 있는 재료의 층을 이용할 수 있다. 또한, 절연층(606(a)) 및 절연층(606(b))에 적용할 수 있는 재료의 적층에 의해, 절연층(606(a)) 및 절연층(606(b))을 구성해도 좋다. 예를 들면, 산화실리콘층, 산화알루미늄층 등에 의해 절연층(606(a)) 및 절연층(606(b))을 구성해도 좋다. 예를 들면, 산화알루미늄층을 이용함으로써, 산화물 반도체층(603(a)) 및 산화물 반도체층(603(b))으로의 불순물(물)의 침입 억제 효과를 보다 높일 수 있고, 또한, 산화물 반도체층(603(a)) 및 산화물 반도체층(603(b)) 중의 산소의 이탈 억제 효과를 높일 수 있다.
도전층(608(a)) 및 도전층(608(b))의 각각은 트랜지스터의 게이트로서의 기능을 가진다. 또한, 트랜지스터가 도전층(601(a)) 및 도전층(608(a))의 양쪽 모두, 또는 도전층(601(b)) 및 도전층(608(b))의 양쪽 모두를 포함하는 구조인 경우, 도전층(601(a)) 및 도전층(608(a))의 한쪽, 또는 도전층(601(b)) 및 도전층(608(b))의 한쪽을, 백 게이트, 백 게이트 전극, 또는 백 게이트 배선이라고도 한다. 게이트로서의 기능을 가지는 도전층을, 채널 형성층을 통하여 복수 형성함으로써, 트랜지스터의 스레숄드 전압을 제어하기 쉽게 할 수 있다.
도전층(608(a)) 및 도전층(608(b))으로서는, 예를 들면 도전층(601(a)) 내지 도전층(601(d))에 적용할 수 있는 재료의 층을 이용할 수 있다. 또한, 도전층(608(a)) 및 도전층(608(b))에 적용할 수 있는 재료의 층의 적층에 의해 도전층(608(a)) 및 도전층(608(b))을 구성해도 좋다.
또한, 절연층(602(a)) 내지 절연층(602(d))에 적용할 수 있는 재료의 적층에 의해 채널 보호층으로서의 기능을 가지는 절연층을 구성해도 좋다.
또한, 피소자 형성층(600(a)) 내지 피소자 형성층(600(d))의 위에 베이스층을 형성하고, 이 베이스층의 위에 트랜지스터를 형성해도 좋다. 이때, 베이스층으로서는, 예를 들면 절연층(602(a)) 내지 절연층(602(d))에 적용할 수 있는 재료의 층을 이용할 수 있다. 또한, 절연층(602(a)) 내지 절연층(602(d))에 적용할 수 있는 재료의 적층에 의해 베이스층을 구성해도 좋다. 예를 들면, 산화알루미늄층 및 산화실리콘층의 적층에 의해 베이스층을 구성함으로써, 베이스층에 포함되는 산소가 산화물 반도체층(603(a)) 내지 산화물 반도체층(603(d))을 통하여 이탈하는 것을 억제할 수 있다.
또한, 산화물 반도체층(603(a)) 내지 산화물 반도체층(603(d))에 접하는 절연층 중의 산소를 과잉으로 함으로써, 산화물 반도체층(603(a)) 내지 산화물 반도체층(603(d))에 공급되기 쉬워진다. 따라서, 산화물 반도체층(603(a)) 내지 산화물 반도체층(603(d)) 중, 또는 이 절연층과 산화물 반도체층(603(a)) 내지 산화물 반도체층(603(d))의 계면에서의 산소 결함을 저감할 수 있기 때문에, 산화물 반도체층(603(a)) 내지 산화물 반도체층(603(d))의 캐리어 농도를 보다 저감할 수 있다. 또한, 이것에 한정되지 않고, 제조 과정에 의해 산화물 반도체층(603(a))에 포함되는 산소를 과잉으로 한 경우에도, 산화물 반도체층(603(a))에 접하는 상기 절연층에 의해, 산화물 반도체층(603(a))으로부터의 산소의 이탈을 억제할 수 있다.
＜산화물 반도체를 이용한 트랜지스터의 특성＞
산화물 반도체에 한정하지 않고, 실제로 측정되는 절연 게이트형 트랜지스터의 전계 효과 이동도는 다양한 이유에 의해 본래의 이동도보다 낮아진다. 이동도를 저하시키는 요인으로서는 반도체 내부의 결함이나 반도체와 절연막과의 계면의 결함이 있지만, Levinson 모델을 이용하면, 반도체 내부에 결함이 없다고 가정한 경우의 전계 효과 이동도를 이론적으로 도출해 낼 수 있다.
반도체 본래의 이동도를 μ0, 측정되는 전계 효과 이동도를 μ라고 하고, 반도체 중에 어떠한 퍼텐셜 장벽(입계 등)이 존재한다고 가정하면, 이하의 식으로 표현할 수 있다.
[수식 2]
Figure pat00002
여기서, E는 퍼텐셜 장벽의 높이이며, k가 볼츠만 정수, T는 절대 온도이다. 또한, 퍼텐셜 장벽이 결함에 유래한다고 가정하면, Levinson 모델에서는, 이하의 식으로 나타내어진다.
[수식 3]
Figure pat00003
여기서, e는 전기소량(電氣素量), n은 채널 내의 단위 면적당의 평균 결함 밀도, ε는 반도체의 유전율, n은 단위 면적당의 채널에 포함되는 캐리어수, Cox는 단위 면적당의 용량, Vg는 게이트 전압, t는 채널의 두께이다. 또한, 두께 30 nm 이하의 반도체층이라면, 채널의 두께는 반도체층의 두께와 동일하게 해도 상관없다. 선형 영역에서의 드레인 전류(Id)는 이하의 식이 된다.
[수식 4]
Figure pat00004
여기서, L은 채널 길이, W는 채널폭이며, 여기에서는, L = W = 10μm이다. 또한, Vd는 드레인 전압이다. 상기 식의 양변을 Vg로 나누고, 또한 양변의 대수(對數)를 취하면, 이하와 같이 된다.
[수식 5]
Figure pat00005
수식 5의 우변은 Vg의 함수이다. 이 식으로부터 알 수 있는 바와 같이, 종축을 ln(Id/Vg), 횡축을 1/Vg로 하는 직선의 기울기로부터 결함 밀도 N이 구해진다. 즉, 트랜지스터의 Id?Vg 특성으로부터, 결함 밀도를 평가할 수 있다. 산화물 반도체로서는, 인듐(In), 주석(Sn), 아연(Zn)의 비율이, In：Sn：Zn = 1：1：1의 것에서는 결함 밀도 N은 1×1012/cm2 정도이다.
이와 같이 하여 구한 결함 밀도 등을 기초로 수식 2 및 수식 3으로부터 μ0 = 120 cm2/Vs가 도출된다. 결함이 있는 In－Sn－Zn 산화물로 측정되는 이동도는 35 cm2/Vs 정도이다. 그러나, 반도체 내부 및 반도체와 절연막과의 계면의 결함이 없는 산화물 반도체의 이동도(μ0)는 120 cm2/Vs가 된다고 예상할 수 있다.
단, 반도체 내부에 결함이 없어도, 채널과 게이트 절연막과의 계면에서의 산란에 의해 트랜지스터의 수송 특성은 영향을 받는다. 즉, 게이트 절연막 계면으로부터 x만큼 떨어진 장소에서의 이동도(μ1)는 이하의 식으로 나타내어진다.
[수식 6]
Figure pat00006
여기서, D는 게이트 방향의 전계, B, G는 정수이다. B 및 G는 실제의 측정 결과로부터 구할 수 있고, 상기 측정 결과로부터는, B = 4.75×107 cm/s, G = 10 nm(계면 산란이 미치는 깊이)이다. D가 증가하면(즉, 게이트 전압이 높아지면) 수식 6의 제 2 항이 증가하기 때문에, 이동도(μ1)는 저하하는 것을 알 수 있다.
반도체 내부의 결함이 없는 이상적인 산화물 반도체를 채널에 이용한 트랜지스터의 이동도(μ)를 계산한 결과를 도 10에 나타낸다. 또한, 계산에는 시놉시스사(Synopsys, Inc.)제 디바이스 시뮬레이션 소프트웨어, Sentaurus Device를 사용하고, 산화물 반도체의 밴드 갭, 전자 친화력, 비유전율, 두께를 각각 2.8 전자 볼트, 4.7 전자 볼트, 15, 15 nm로 했다. 이러한 값은 스퍼터링법에 의해 형성된 박막을 측정하여 얻어진 것이다.
또한, 게이트, 소스, 드레인의 일 함수를 각각, 5.5 전자 볼트, 4.6 전자 볼트, 4.6 전자 볼트로 했다. 또한, 게이트 절연막의 두께는 100 nm, 비유전율은 4.1로 했다. 채널 길이 및 채널폭은 모두 10μm, 드레인 전압(Vd)은 0.1 V이다.
도 10에 나타낸 바와 같이, 게이트 전압 1 V 강(强)에서 이동도 100 cm2/Vs 이상의 피크를 나타내지만, 게이트 전압이 더욱 높아지면, 계면 산란이 커지고, 이동도가 저하된다. 또한, 계면 산란을 저감하기 위해서는, 반도체층 표면을 원자 레벨에서 평탄하게 하는 것(Atomic Layer Flatness)이 바람직하다.
이러한 이동도를 가지는 산화물 반도체를 이용하여 미세한 트랜지스터를 제작한 경우의 특성을 계산한 결과를 도 11 내지 도 13에 나타낸다. 또한, 계산에 이용한 트랜지스터의 단면 구조를 도 14에 나타낸다. 도 14에 나타낸 트랜지스터는 산화물 반도체층에 n＋의 도전형을 나타내는 반도체 영역(703a) 및 반도체 영역(703c)을 가진다. 반도체 영역(703a) 및 반도체 영역(703c)의 저항율은 2×10－3 Ωcm로 한다.
도 14(A)에 나타낸 트랜지스터는 베이스 절연막(701)과, 베이스 절연막(701)에 묻혀지도록 형성된 산화알루미늄으로 이루어지는 매립 절연물(702)의 위에 형성된다. 트랜지스터는 반도체 영역(703a), 반도체 영역(703c)과, 그것들에 끼워져 채널 형성 영역이 되는 진성의 반도체 영역(703b)과, 게이트(705)를 가진다. 게이트(705)의 폭은 33 nm로 한다.
게이트(705)와 반도체 영역(703b)의 사이에는, 게이트 절연막(704)을 가지고, 또한, 게이트(705)의 양측면에는 측벽 절연물(706a) 및 측벽 절연물(706b), 게이트(705)의 상부에는, 게이트(705)와 다른 배선과의 단락(短絡)을 방지하기 위한 절연물(707)을 가진다. 측벽 절연물의 폭은 5 nm로 한다. 또한, 반도체 영역(703a) 및 반도체 영역(703c)에 접하여, 소스(708a) 및 드레인(708b)을 가진다. 또한, 이 트랜지스터에서의 채널폭을 40 nm로 한다.
도 14(B)에 나타낸 트랜지스터는 베이스 절연막(701)과 산화알루미늄으로 이루어지는 매립 절연물(702)의 위에 형성되고, 반도체 영역(703a), 반도체 영역(703c)과, 그것들에 끼워진 진성의 반도체 영역(703b)과, 폭 33 nm의 게이트(705)와, 게이트 절연막(704)과, 측벽 절연물(706a), 및 측벽 절연물(706b)과, 절연물(707)과, 소스(708a), 및 드레인(708b)을 가지는 점에서 도 14(A)에 나타낸 트랜지스터와 같다.
도 14(A)에 나타낸 트랜지스터와 도 14(B)에 나타낸 트랜지스터의 차이점은, 측벽 절연물(706a) 및 측벽 절연물(706b) 아래의 반도체 영역의 도전형이다. 도 14(A)에 나타낸 트랜지스터에서는 측벽 절연물(706a) 및 측벽 절연물(706b) 아래의 반도체 영역은 n＋의 도전형을 나타내는 반도체 영역(703a) 및 반도체 영역(703c)이지만, 도 14(B)에 나타낸 트랜지스터에서는, 진성의 반도체 영역(703b)이다. 즉, 반도체 영역(703a)(반도체 영역(703c))과 게이트(705)가 Loff만큼 겹치지 않는 영역으로 되어 있다. 이 영역을 오프셋 영역이라고 하고, 그 폭 Loff를 오프셋 길이라고 한다. 도면으로부터 명확하게 알 수 있는 바와 같이, 오프셋 길이는 측벽 절연물(706a)(측벽 절연물(706b))의 폭과 같다.
그 외의 계산에 사용하는 파라미터는 상술한 바와 같다. 계산에는 시놉시스사제 디바이스 시뮬레이션 소프트웨어, Sentaurus Device를 사용했다. 도 11은 도 14(A)에 나타낸 구조의 트랜지스터의 드레인 전류(Id, 실선) 및 이동도(μ, 점선)의 게이트 전압(Vg, 게이트와 소스의 전위차) 의존성을 나타낸다. 드레인 전류(Id)는 드레인 전압(드레인과 소스의 전위차)을 ＋1 V로 하고, 이동도(μ)는 드레인 전압을 ＋0.1 V로 하여 계산한 것이다.
도 11(A)은 게이트 절연막의 두께를 15 nm로 한 것이고, 도 11(B)은 10 nm로 한 것이고, 도 11(C)은 5 nm로 한 것이다. 게이트 절연막이 얇아질수록, 특히 오프 상태에서의 드레인 전류(Id)(오프 전류)가 현저하게 저하된다. 한편, 이동도(μ)의 피크값이나 온 상태에서의 드레인 전류(Id)(온 전류)에는 눈에 띄는 변화가 없다. 게이트 전압 1 V 전후에서, 드레인 전류는 메모리 소자 등에서 필요한 10μA를 넘는다는 것이 나타났다.
도 12는, 도 14(B)에 나타낸 구조의 트랜지스터로, 오프셋 길이(Loff)를 5 nm로 했지만 드레인 전류(Id)(실선) 및 이동도(μ)(점선)의 게이트 전압(Vg) 의존성을 나타낸다. 드레인 전류(Id)는 드레인 전압을 ＋1 V로 하고, 이동도(μ)는 드레인 전압을 ＋0.1 V로 하여 계산한 것이다. 도 12(A)는 게이트 절연막의 두께를 15 nm로 한 것이고, 도 12(B)는 10 nm로 한 것이고, 도 12(C)는 5 nm로 한 것이다.
또한, 도 13은 도 14(B)에 나타낸 구조의 트랜지스터로, 오프셋 길이(Loff)를 15 nm로 했지만 드레인 전류(Id)(실선) 및 이동도(μ)(점선)의 게이트 전압 의존성을 나타낸다. 드레인 전류(Id)는 드레인 전압을 ＋1 V로 하고, 이동도(μ)는 드레인 전압을 ＋0.1 V로 하여 계산한 것이다. 도 13(A)은 게이트 절연막의 두께를 15 nm로 한 것이고, 도 13(B)은 10 nm로 한 것이고, 도 13(C)은 5 nm로 한 것이다.
어느 것도 게이트 절연막이 얇아질수록, 오프 전류가 현저하게 저하하는 한편, 이동도(μ)의 피크값이나 온 전류에는 눈에 띄는 변화가 없다.
또한, 이동도(μ)의 피크는 도 11에서는 80 cm2/Vs 정도이지만, 도 12에서는 60 cm2/Vs 정도, 도 13에서는 40 cm2/Vs로 오프셋 길이(Loff)가 증가할수록 저하한다. 또한, 오프 전류도 마찬가지 경향이 있다. 한편, 온 전류에는 오프셋 길이(Loff)의 증가에 따라 감소하지만, 오프 전류의 저하에 비교하면 훨씬 완만하다. 또한, 어느 것도 게이트 전압 1 V 전후에서, 드레인 전류는 메모리 소자 등에서 필요한 10μA를 넘는 것이 나타났다.
＜In－Sn－Zn계 산화물을 이용한 트랜지스터의 특성＞
산화물 반도체로서 In－Sn－Zn계 산화물을 이용한 트랜지스터의 특성을 설명한다.
In, Sn, Zn을 주성분으로 하는 산화물 반도체를 채널 형성 영역으로 하는 트랜지스터는 이 산화물 반도체를 형성할 때에 기판을 가열하여 성막함으로써, 혹은 산화물 반도체층을 형성한 후에 열처리를 행함으로써 양호한 특성을 얻을 수 있다. 또한, 주성분이란 조성비로 5 atomic% 이상 포함되는 원소를 말한다.
In, Sn, Zn을 주성분으로 하는 산화물 반도체층의 성막 후에 기판을 의도적으로 가열함으로써, 트랜지스터의 전계 효과 이동도를 향상시키는 것이 가능하게 된다. 또한, 트랜지스터의 스레숄드 전압을 플러스 시프트시켜, 노멀리 오프(normally off)화시키는 것이 가능하게 된다.
예를 들면, 도 15(A)?도 15(C)는 In, Sn, Zn을 주성분으로 하고, 채널 길이(L)가 3μm, 채널폭(W)이 10μm인 산화물 반도체층과, 두께 100 nm의 게이트 절연막을 이용한 트랜지스터의 특성이다. 또한, Vd는 10 V로 했다.
도 15(A)는 기판을 의도적으로 가열하지 않고 스퍼터링법으로 In, Sn, Zn을 주성분으로 하는 산화물 반도체층을 형성했을 때의 트랜지스터 특성이다. 이때 전계 효과 이동도는 18.8 cm2/Vsec가 얻어진다. 한편, 기판을 의도적으로 가열하여 In, Sn, Zn을 주성분으로 하는 산화물 반도체층을 형성하면 전계 효과 이동도를 향상시키는 것이 가능하게 된다. 도 15(B)는 기판을 200℃로 가열하여 In, Sn, Zn을 주성분으로 하는 산화물 반도체층을 형성했을 때의 트랜지스터 특성을 나타내지만, 전계 효과 이동도는 32.2 cm2/Vsec가 얻어진다.
전계 효과 이동도는 In, Sn, Zn을 주성분으로 하는 산화물 반도체층을 형성한 후에 열처리를 함으로써, 더욱 높일 수 있다. 도 15(C)는 In, Sn, Zn을 주성분으로 하는 산화물 반도체층을 200℃에서 스퍼터링 성막한 후, 650℃에서 열처리를 했을 때의 트랜지스터 특성을 나타낸다. 이때 전계 효과 이동도는 34.5 cm2/Vsec가 얻어진다.
기판을 의도적으로 가열함으로써 스퍼터링 성막 중의 수분이 산화물 반도체층 중으로 들어가는 것을 저감하는 효과를 기대할 수 있다. 또한, 성막 후에 열처리를 하는 것에 의해서도, 산화물 반도체층으로부터 수소나 수산기 혹은 수분을 방출시켜 제거할 수 있고, 상기와 같이 전계 효과 이동도를 향상시킬 수 있다. 이러한 전계 효과 이동도의 향상은 탈수화?탈수소화에 의한 불순물의 제거뿐만 아니라, 고밀도화에 의해 원자간 거리가 짧아지기 때문이라고도 추정된다. 또한, 산화물 반도체로부터 불순물을 제거하여 고순도화함으로써 결정화를 도모할 수 있다. 이와 같이 고순도화된 비단결정 산화물 반도체는 이상적으로는 100 cm2/Vsec를 넘는 전계 효과 이동도를 실현하는 것도 가능하게 된다고 추정된다.
In, Sn, Zn을 주성분으로 하는 산화물 반도체에 산소 이온을 주입하여, 열처리에 의해 이 산화물 반도체에 포함되는 수소나 수산기 혹은 수분을 방출시키고, 그 열처리와 동시에 또는 그 후의 열처리에 의해 산화물 반도체를 결정화시켜도 좋다. 이러한 결정화 혹은 재결정화의 처리에 의해 결정성이 좋은 비단결정 산화물 반도체를 얻을 수 있다.
기판을 의도적으로 가열하여 성막하는 것 및/또는 성막 후에 열처리하는 것의 효과는 전계 효과 이동도의 향상뿐만 아니라, 트랜지스터의 노멀리 오프화를 도모하는 것에도 기여하고 있다. 기판을 의도적으로 가열하지 않고 형성된 In, Sn, Zn을 주성분으로 하는 산화물 반도체층을 채널 형성 영역으로 한 트랜지스터는 스레숄드 전압이 마이너스 시프트하게 되는 경향이 있다. 그러나, 기판을 의도적으로 가열하여 형성된 산화물 반도체층을 이용한 경우, 이 스레숄드 전압의 마이너스 시프트화는 해소된다. 즉, 스레숄드 전압은 트랜지스터가 노멀리 오프가 되는 방향으로 움직이고, 이러한 경향은 도 15(A)와 도 15(B)의 대비로부터도 확인할 수 있다.
또한, 스레숄드 전압은 In, Sn 및 Zn의 비율을 바꾸는 것에 의해서도 제어하는 것이 가능하고, 조성비로서 In：Sn：Zn = 2：1：3으로 함으로써 트랜지스터의 노멀리 오프화를 기대할 수 있다. 또한, 타겟의 조성비를 In：Sn：Zn = 2：1：3으로 함으로써 결정성이 높은 산화물 반도체층을 얻을 수 있다.
의도적인 기판 가열 온도 혹은 열처리 온도는 150℃ 이상, 바람직하게는 200℃ 이상, 보다 바람직하게는 400℃ 이상이며, 보다 고온에서 성막하거나 혹은 열처리함으로써 트랜지스터의 노멀리 오프화를 도모하는 것이 가능하게 된다.
또한, 의도적으로 기판을 가열한 성막 및/또는 성막 후에 열처리를 함으로써, 게이트 바이어스?스트레스에 대한 안정성을 높일 수 있다. 예를 들면, 2 MV/cm, 150℃, 1시간 인가의 조건에 있어서, 드리프트가 각각 ±1.5 V 미만, 바람직하게는 ±1.0 V 미만을 얻을 수 있다.
실제로, 산화물 반도체층 성막 후에 가열 처리를 행하지 않은 시료 1과, 650℃의 가열 처리를 행한 시료 2의 트랜지스터에 대하여 BT 시험을 행하였다.
먼저, 기판 온도를 25℃로 하고, Vds를 10 V로 하고, 트랜지스터의 Vgs－Ids 특성의 측정을 행하였다. 다음에, 기판 온도를 150℃로 하고, Vds를 0.1 V로 했다. 다음에, 게이트 절연막에 인가되는 전계 강도가 2 MV/cm가 되도록 Vgs에 20 V를 인가하고, 그대로 1시간 보유했다. 다음에, Vgs를 0 V로 했다. 다음에, 기판 온도 25℃로 하고, Vds를 10 V로 하고, 트랜지스터의 Vgs－Ids 측정을 행하였다. 이것을 플러스 BT 시험이라고 부른다.
마찬가지로, 먼저 기판 온도를 25℃로 하고, Vds를 10 V로 하고, 트랜지스터의 Vgs－Ids 특성의 측정을 행하였다. 다음에, 기판 온도를 150℃로 하고, Vds를 0.1 V로 했다. 다음에, 게이트 절연막에 인가되는 전계 강도가 ?2 MV/cm가 되도록 Vgs에 ?20 V를 인가하고, 그대로 1시간 보유했다. 다음에, Vgs를 0 V로 했다. 다음에, 기판 온도 25℃로 하고, Vds를 10 V로 하고, 트랜지스터의 Vgs－Ids 측정을 행하였다. 이것을 마이너스 BT 시험이라고 부른다.
시료 1의 플러스 BT 시험의 결과를 도 16(A)에, 마이너스 BT 시험의 결과를 도 16(B)에 나타낸다. 또한, 시료 2의 플러스 BT 시험의 결과를 도 17(A)에, 마이너스 BT 시험의 결과를 도 17(B)에 나타낸다.
시료 1의 플러스 BT 시험 및 마이너스 BT 시험에 의한 스레숄드 전압의 변동은 각각 1.80 V 및 ?0.42 V였다. 또한, 시료 2의 플러스 BT 시험 및 마이너스 BT 시험에 의한 스레숄드 전압의 변동은 각각 0.79 V 및 0.76 V였다. 시료 1 및 시료 2의 모두 BT 시험 전후에서의 스레숄드 전압의 변동이 작고, 신뢰성이 높은 것을 알 수 있다.
열처리는 산소 분위기 중에서 행할 수 있지만, 우선 질소 혹은 불활성 가스, 또는 감압하에서 열처리를 행하고 나서 산소를 포함하는 분위기 중에서 열처리를 행해도 좋다. 먼저 탈수화?탈수소화를 행하고 나서 산소를 산화물 반도체에 더함으로써, 열처리의 효과를 보다 높일 수 있다. 또한, 나중에 산소를 더하려면, 산소 이온을 전계에 의해 가속하여 산화물 반도체층에 주입하는 방법을 적용해도 좋다.
산화물 반도체 중, 및 이 산화물 반도체와 다른 막과의 계면에는, 산소 결손에 의한 결함이 생성되기 쉽지만, 가해지는 열처리에 의해 산화물 반도체 중에 산소를 과잉으로 포함시킴으로써, 정상적으로 생성되는 산소 결손을 과잉의 산소에 의해 보상하는 것이 가능하게 된다. 과잉 산소는 주로 격자 사이에 존재하는 산소로서, 그 산소 농도는 1×1016/cm3 이상 2×1020/cm3 이하로 하면, 결정에 변형 등을 주는 일 없이 산화물 반도체 중에 포함시킬 수 있다.
또한, 열처리에 의해 산화물 반도체에 결정이 적어도 일부에 포함되도록 함으로서, 보다 안정된 산화물 반도체층을 얻을 수 있다. 예를 들면, 조성비 In：Sn：Zn = 1：1：1의 타겟을 이용하여, 기판을 의도적으로 가열하지 않고 스퍼터링 성막한 산화물 반도체층은 X선 회절(XRD：X－Ray Diffraction)에 의해 헤일로 패턴(halo pattern)이 관측된다. 이 성막된 산화물 반도체층을 열처리함으로써 결정화시킬 수 있다. 열처리 온도는 임의이지만, 예를 들면 650℃의 열처리를 행함으로써, X선 회절에 의해 명확한 회절 피크를 관측할 수 있다.
실제로, In－Sn－Zn계 산화물막의 XRD 분석을 행하였다. XRD 분석에는, Bruker AXS사제 X선 회절 장치 D8 ADVANCE를 이용하여, Out-of-Plane법으로 측정했다.
XRD 분석을 행한 시료로서 시료 A 및 시료 B를 준비했다. 이하에 시료 A 및 시료 B의 제작 방법을 설명한다.
탈수소화 처리가 된 석영 기판 위에 In－Sn－Zn계 산화물막을 100 nm의 두께로 성막했다.
In－Sn－Zn계 산화물막은 스퍼터링 장치를 이용하여, 산소 분위기에서 전력을 100 W(DC)로 성막했다. 타겟은 In：Sn：Zn = 1：1：1［원자수비］의 In－Sn－Zn계 산화물 타겟을 이용했다. 또한, 성막시의 기판 가열 온도는 200℃로 했다. 이와 같이 하여 제작한 시료를 시료 A로 했다.
다음에, 시료 A와 같은 방법으로 제작한 시료에 대하여 가열 처리를 650℃의 온도에서 행하였다. 가열 처리는 처음에 질소 분위기에서 1시간의 가열 처리를 행하고, 온도를 낮추지 않고 산소 분위기에서 1시간 더 가열 처리를 행하였다. 이와 같이 하여 제작한 시료를 시료 B로 했다.
도 18에 시료 A 및 시료 B의 XRD 스펙트럼을 나타낸다. 시료 A에서는 결정 유래의 피크가 관측되지 않았지만, 시료 B에서는 2θ가 35 deg 근방 및 37 deg?38 deg에 결정 유래의 피크가 관측되었다.
이와 같이, In, Sn, Zn을 주성분으로 하는 산화물 반도체는 성막시에 의도적으로 가열함으로써 및/또는 성막 후에 열처리함으로써 트랜지스터의 특성을 향상시킬 수 있다.
이 기판 가열이나 열처리는 산화물 반도체에 있어 악성의 불순물인 수소나 수산기를 막 중에 포함시키지 않게 하는 것, 혹은 막 중으로부터 제거하는 작용이 있다. 즉, 산화물 반도체 중에서 도너 불순물이 되는 수소를 제거함으로써 고순도화를 도모할 수 있고, 그것에 의해 트랜지스터의 노멀리 오프화를 도모할 수 있어, 산화물 반도체가 고순도화됨으로써 오프 전류를 1 aA/μm 이하로 할 수 있다. 여기서, 상기 오프 전류값의 단위는 채널폭 1μm 당의 전류값을 나타낸다.
도 19에, 트랜지스터의 오프 전류와 측정시의 기판 온도(절대 온도)의 역수와의 관계를 나타낸다. 여기에서는, 간단하게 하기 위해 측정시의 기판 온도의 역수에 1000을 곱한 수치(1000/T)를 횡축으로 하고 있다.
구체적으로는, 도 19에 나타낸 바와 같이, 기판 온도가 125℃인 경우에는 1 aA/μm(1×10－18 A/μm) 이하, 85℃의 경우에는 100 zA/μm(1×10－19 A/μm) 이하, 실온(27℃)의 경우에는 1 zA/μm(1×10－21 A/μm) 이하로 할 수 있다. 바람직하게는, 125℃에서 0.1 aA/μm(1×10－19 A/μm) 이하로, 85℃에 있어서 10 zA/μm(1×10－20 A/μm) 이하로, 실온에 있어서 0.1 zA/μm(1×10－22 A/μm) 이하로 할 수 있다.
단, 산화물 반도체층의 성막시에 수소나 수분이 막 중에 혼입하지 않도록, 성막실 외부로부터의 리크나 성막실 내의 내벽으로부터의 탈가스를 충분히 억제하여 스퍼터링 가스의 고순도화를 도모하는 것이 바람직하다. 예를 들면, 스퍼터링 가스는 수분이 막 중에 포함되지 않도록 이슬점 ?70℃ 이하인 가스를 이용하는 것이 바람직하다. 또한, 타겟 그 자체에 수소나 수분 등의 불순물이 포함되지 않도록, 고순도화된 타겟을 이용하는 것이 바람직하다. In, Sn, Zn을 주성분으로 하는 산화물 반도체는 열처리에 의해 막 중의 수분을 제거할 수 있지만, In, Ga, Zn을 주성분으로 하는 산화물 반도체와 비교하여 수분의 방출 온도가 높기 때문에, 바람직하게는 처음부터 수분이 포함되지 않는 막을 형성해 두는 것이 바람직하다.
또한, 산화물 반도체층 성막 후에 650℃의 가열 처리를 행한 시료 B의 트랜지스터에서, 기판 온도와 전기적 특성의 관계에 대하여 평가했다.
측정에 이용한 트랜지스터는 채널 길이(L)가 3μm, 채널폭(W)이 10μm, Lov가 0μm, dW가 0μm 이다. 또한, Vds는 10 V로 했다. 또한, 기판 온도는 －40℃, －25℃, 25℃, 75℃, 125℃ 및 150℃에서 행하였다. 여기서, 트랜지스터에서, 게이트 전극과 한쌍의 전극이 중첩하는 폭을 Lov라고 부르고, 산화물 반도체층에 대한 한쌍의 전극의 중첩하지 않은 튀어나온 부분을 dW라고 부른다.
도 20에, Ids(실선) 및 전계 효과 이동도(점선)의 Vgs 의존성을 나타낸다. 또한, 도 21(A)에 기판 온도와 스레숄드 전압의 관계를, 도 21(B)에 기판 온도와 전계 효과 이동도의 관계를 나타낸다.
도 21(A)로부터, 기판 온도가 높을수록 스레숄드 전압은 낮아지는 것을 알 수 있다. 또한, 그 범위는 ?40℃?150℃로 1.09 V?－0.23 V였다.
또한, 도 21(B)로부터, 기판 온도가 높을수록 전계 효과 이동도가 낮아지는 것을 알 수 있다. 또한, 그 범위는 ?40℃?150℃에서 36 cm2/Vs?32 cm2/Vs였다. 따라서, 상술한 온도 범위에서 전기적 특성의 변동이 작다는 것을 알 수 있다.
상기와 같은 In, Sn, Zn을 주성분으로 하는 산화물 반도체를 채널 형성 영역으로 하는 트랜지스터에 의하면, 오프 전류를 1 aA/μm 이하로 유지하면서, 전계 효과 이동도를 30 cm2/Vsec 이상, 바람직하게는 40 cm2/Vsec 이상, 보다 바람직하게는 60 cm2/Vsec 이상으로 하고, LSI에 요구되는 온 전류의 값을 만족할 수 있다. 예를 들면, L/W = 33 nm/40 nm의 FET에서, 게이트 전압 2.7 V, 드레인 전압 1.0 V일 때 12μA 이상의 온 전류를 흘릴 수 있다. 또한 트랜지스터의 동작에 요구되는 온도 범위에서도, 충분한 전기적 특성을 확보할 수 있다. 이러한 특성이라면, Si 반도체로 만들어지는 집적회로 중에 산화물 반도체로 형성되는 트랜지스터를 혼재해도, 동작 속도를 희생하는 일 없이 새로운 기능을 가지는 집적회로를 실현할 수 있다.
＜In－Sn－Zn계 산화물막을 이용한 트랜지스터의 예＞
In－Sn－Zn계 산화물막을 산화물 반도체층에 이용한 트랜지스터의 일례에 대하여, 도 22, 23을 이용하여 설명한다.
도 22는, 코플래너(coplanar)형인 탑 게이트?탑 콘택트 구조(top-gate top-contact structure)의 트랜지스터의 상면도 및 단면도이다. 도 22(A)에 트랜지스터의 상면도를 나타낸다. 또한, 도 22(B)에 도 22(A)의 일점 쇄선 A－B에 대응하는 단면 A－B를 나타낸다.
도 22(B)에 나타낸 트랜지스터는 기판(300)과, 기판(300) 위에 형성된 베이스 절연막(302)과, 베이스 절연막(302)의 주변에 형성된 보호 절연막(304)과, 베이스 절연막(302) 및 보호 절연막(304) 위에 형성된 고저항 영역(306a) 및 저저항 영역(306b)을 가지는 산화물 반도체층(306)과, 산화물 반도체층(306) 위에 형성된 게이트 절연막(308)과, 게이트 절연막(308)을 통하여 산화물 반도체층(306)과 중첩하여 설치된 게이트 전극(310)과, 게이트 전극(310)의 측면과 접하여 형성된 측벽 절연막(312)과, 적어도 저저항 영역(306b)과 접하여 설치된 한쌍의 전극(314)과, 적어도 산화물 반도체층(306), 게이트 전극(310) 및 한쌍의 전극(314)을 덮어 형성된 층간 절연막(316)과, 층간 절연막(316)에 형성된 개구부를 통하여 적어도 한쌍의 전극(314)의 한쪽과 접속하여 설치된 배선(318)을 가진다.
또한, 도시하지 않았지만, 층간 절연막(316) 및 배선(318)을 덮어 형성된 보호막을 가지고 있어도 상관없다. 이 보호막을 형성함으로써, 층간 절연막(316)의 표면 전도(傳導)에 기인하여 생기는 미소 리크 전류를 저감할 수 있어, 트랜지스터의 오프 전류를 저감할 수 있다.
상기와는 다른 In－Sn－Zn계 산화물막을 산화물 반도체층에 이용한 트랜지스터의 다른 일례에 대하여 나타낸다.
도 23은 트랜지스터의 구조를 나타낸 상면도 및 단면도이다. 도 23(A)은 트랜지스터의 상면도이다. 또한, 도 23(B)은 도 23(A)의 일점 쇄선 A－B에 대응하는 단면도이다.
도 23(B)에 나타낸 트랜지스터는 기판(400)과, 기판(400) 위에 형성된 베이스 절연막(402)과, 베이스 절연막(402) 위에 형성된 산화물 반도체층(406)과, 산화물 반도체층(406)과 접하는 한쌍의 전극(414)과, 산화물 반도체층(406) 및 한쌍의 전극(414) 위에 형성된 게이트 절연막(408)과, 게이트 절연막(408)을 통하여 산화물 반도체층(406)과 중첩하여 설치된 게이트 전극(410)과, 게이트 절연막(408) 및 게이트 전극(410)을 덮어 형성된 층간 절연막(416)과, 층간 절연막(416)에 형성된 개구부를 통하여 한쌍의 전극(414)과 접속하는 배선(418)과, 층간 절연막(416) 및 배선(418)을 덮어 형성된 보호막(420)을 가진다.
기판(400)으로서는 유리 기판을, 베이스 절연막(402)으로서는 산화실리콘막을, 산화물 반도체층(406)으로서는 In－Sn－Zn계 산화물막을, 한쌍의 전극(414)으로서는 텅스텐막을, 게이트 절연막(408)으로서는 산화실리콘막을, 게이트 전극(410)으로서는 질화탄탈막과 텅스텐막과의 적층 구조를, 층간 절연막(416)으로서는 산화질화실리콘막과 폴리이미드막과의 적층 구조를, 배선(418)으로서는 티탄막, 알루미늄막, 티탄막이 이 순서로 형성된 적층 구조를, 보호막(420)으로서는 폴리이미드막을, 각각 이용했다.
또한, 도 23(A)에 나타낸 구조의 트랜지스터에 있어서, 게이트 전극(410)과 한쌍의 전극(414)과의 중첩하는 폭을 Lov라고 부른다. 마찬가지로 산화물 반도체층(406)에 대한 한쌍의 전극(414)의 중첩하지 않은 튀어나온 부분을 dW라고 부른다.
＜전원 공급 제어 회로(10)의 변형예＞
도 1에 나타낸 전원 공급 제어 회로(10)는 본 발명의 일 양태이며, 도 1(A) 및 도 1(B)과 다른 점을 가지는 회로 구성도 본 발명에는 포함된다. 예를 들면, 전원 공급 제어 회로(10)로서 도 2(A)에 나타낸 회로 구성, 또는 도 3(A)에 나타낸 회로 구성을 적용하는 것도 가능하다.
도 2(A)에 나타낸 전원 공급 제어 회로(10)는 도 1(B)에 나타낸 전원 공급 제어 회로(10)에 버퍼(105)를 부가한 회로이다. 또한, 버퍼(105)의 입력 단자는 신호 처리 회로(20)가 출력하는 전원 공급 정지 신호(STP)의 공급을 담당하는 배선에 전기적으로 접속되고, 출력 단자는 트랜지스터(104)의 게이트에 전기적으로 접속되어 있다. 또한, 버퍼(105)는 2개의 인버터를 직렬로 접속하거나, 또는 부하를 형성하는 등에 의해 구성하는 것이 가능하다. 버퍼(105)를 형성함으로써, 배선(VDD/GND＿W)의 전위의 하강을 노드 A의 전위의 하강보다 지연시키는 것이 가능하다(도 2(B) 참조). 따라서, 전원 전위(VDD)를 공급하는 배선이 접지되는 개연성을 저감할 수 있다.
도 3(A)에 나타낸 전원 공급 제어 회로(10)는 트랜지스터(103)의 게이트 및 트랜지스터(104)의 게이트의 각각에 다른 전원 공급 정지 신호(STP1, STP2)가 입력되는 점이 도 1에 나타낸 전원 공급 제어 회로(10)와 다르다. 또한, 트랜지스터(103)의 게이트에 입력되는 전원 공급 정지 신호(STP1)는 트랜지스터(104)의 게이트에 입력되는 전원 공급 정지 신호(STP2)보다 먼저 신호 처리 회로(20)로부터 출력된다(도 3(B) 참조). 이것에 의해, 배선(VDD/GND＿W)의 전위의 하강을 노드 A의 전위의 하강보다 지연시키는 것이 가능하다. 따라서, 전원 전위(VDD)를 공급하는 배선이 접지되는 개연성을 저감할 수 있다.
＜신호 처리 회로(20)의 구성예 및 동작예＞
도 4(A)는 도 1(A)에 나타낸 신호 처리 회로(20)의 구성예를 나타낸 도면이다. 도 4(A)에 나타낸 신호 처리 회로(20)는 n개의 플립플롭(FF1?FFn)과, n개의 플립플롭의 각각에 병설된 메모리 셀(MC1?MCn)을 가진다.
또한, 플립플롭(FF)이란, 1 비트의 데이터의 보유가 가능한 휘발성 메모리이며, 메모리 셀(MC)이란, 1 비트의 데이터의 보유가 가능한 불휘발성 메모리인 것으로 한다. 그리고, 플립플롭(FF) 및 메모리 셀(MC) 사이에 데이터의 송수신이 가능한 것으로 한다. 따라서, 도 4(A)에 나타낸 신호 처리 회로(20)에서는 전원 전위(VDD)의 공급 정지 전에 데이터를 플립플롭(FF)으로부터 메모리 셀(MC)에 전송하고, 또한 전원 전위(VDD)의 공급 재개 후에 데이터를 메모리 셀(MC)로부터 플립플롭(FF)으로 전송하는 것이 가능하다. 즉, 플립플롭(FF)의 데이터를 일시적(전원 전위(VDD)의 공급이 정지되어 있는 기간을 포함하는 기간)으로 메모리 셀(MC)에 퇴피시키는 것이 가능하다.
이것에 의해, 전원 전위(VDD)의 공급 정지에 의해 얻어지는 소비 전력의 저감과, 전원 전위(VDD)의 공급 정지에 따라 플립플롭(FF)으로부터 소실하는 데이터의 복원에 필요로 하는 기간의 단축(처리 속도의 향상)을 양립시키는 것이 가능하다.
도 4(B), 도 4(C)의 각각은, 도 4(A)에 나타낸 메모리 셀(MC)의 구성예를 나타낸 도면이다.
도 4(B)에 나타낸 메모리 셀(MC)은 채널이 산화물 반도체층에 형성되는 트랜지스터(201)와, 용량 소자(202)를 가진다. 그리고, 트랜지스터(201)의 게이트는 제어 신호(Cnt)의 공급을 담당하는 배선에 전기적으로 접속되고, 소스 및 드레인의 한쪽은 플립플롭(FF)에 전기적으로 접속되어 있다. 또한, 용량 소자(202)의 한쪽의 전극은 트랜지스터(201)의 소스 및 드레인의 다른 한쪽에 전기적으로 접속되고, 다른 한쪽의 전극은 접지되어 있다.
이 메모리 셀(MC)은 트랜지스터(201)의 소스 및 드레인의 다른 한쪽, 및 용량 소자(202)의 한쪽의 전극이 전기적으로 접속하는 노드에 있어서 데이터의 보유를 행한다. 여기서, 트랜지스터(201)는 채널이 산화물 반도체층에 형성되는 트랜지스터이다. 상술한 바와 같이, 이 트랜지스터는 컷오프 전류가 현저하게 낮다. 따라서, 이 메모리 셀(MC)은 불휘발성 메모리로서의 기능을 가진다.
도 4(C)에 나타낸 메모리 셀(MC)은 채널이 산화물 반도체층에 형성되는 트랜지스터(203)와, 트랜지스터(204)와, 용량 소자(205)를 가진다. 그리고, 트랜지스터(203)의 게이트는 제어 신호(Cnt)의 공급을 담당하는 배선에 전기적으로 접속되고, 소스 및 드레인의 한쪽은 플립플롭(FF)에 전기적으로 접속되어 있다. 또한, 트랜지스터(204)의 게이트는 트랜지스터(203)의 소스 및 드레인의 다른 한쪽에 전기적으로 접속되고, 소스 및 드레인의 한쪽은 플립플롭(FF)에 전기적으로 접속되고, 소스 및 드레인의 다른 한쪽은 고정 전위를 공급하는 배선에 전기적으로 접속되어 있다. 또한, 용량 소자(205)의 한쪽의 전극은 트랜지스터(203)의 소스 및 드레인의 다른 한쪽 및 트랜지스터(204)의 게이트에 전기적으로 접속되고, 다른 한쪽의 전극은 고정 전위를 공급하는 배선에 전기적으로 접속되어 있다.
또한, 트랜지스터(204)로서는, 채널이 산화물 반도체층에 형성되는 트랜지스터를 적용하는 것도 가능하고, 채널이 산화물 반도체층 이외의 반도체층에 형성되는 트랜지스터를 적용하는 것도 가능하다. 또한, 트랜지스터(204)의 소스 및 드레인의 다른 한쪽에 전기적으로 접속되어 있는 배선이 공급하는 고정 전위와, 용량 소자(205)의 다른 한쪽의 전극에 전기적으로 접속되어 있는 배선이 공급하는 고정 전위는 공통의 전위로 하는 것도 가능하고, 다른 전위로 하는 것도 가능하다.
또한, 이 메모리 셀(MC)로부터, 용량 소자(205)를 삭제한 구성으로 하는 것도 가능하다.
이 메모리 셀(MC)은 트랜지스터(203)의 소스 및 드레인의 다른 한쪽, 트랜지스터(204)의 게이트, 및 용량 소자(205)의 한쪽의 전극이 전기적으로 접속하는 노드에서 데이터의 보유를 행한다. 그리고, 플립플롭(FF)에서는, 트랜지스터(204)의 상태(온 상태 또는 오프 상태 중 어느 것인지)를 판별함으로써 이 데이터를 취득하는 것이 가능하다.
＜반도체 장치의 구조예＞
다음에, 상술한 반도체 장치의 구조예에 대하여 도 5를 참조하여 설명한다.
신호 처리 회로(20)가 가지는 플립플롭(FF)은 트랜지스터 등을 이용하여 구성된다. 여기서, 이 트랜지스터로서는 전계 효과 이동도가 높은 트랜지스터를 적용하는 것이 바람직하다. 따라서, 전원 공급 제어 회로(10)를 구성하는 트랜지스터의 적어도 하나는 채널이 산화물 반도체층에 형성되는 것에 대하여, 플립플롭(FF)을 구성하는 트랜지스터는 채널이 다결정 실리콘층 또는 단결정 실리콘층에 형성되는 트랜지스터인 것이 바람직하다.
도 5는 그와 같은 반도체 장치의 구조예를 나타낸 도면이다. 도 5에 나타낸 반도체 장치는 이 플립플롭 등을 포함하는 층(61)을 가지는 단결정 실리콘 기판(60)과 층(61)과, 중첩하는 영역에 설치되는 전원 공급 제어 회로(10) 및 메모리 셀(MC)을 가지는 층(70)을 가진다. 또한, 채널이 산화물 반도체층에 형성되는 트랜지스터를 이용하여 구성되는 도 4(B), 도 4(C)에 나타낸 메모리 셀이라면, 전원 공급 제어 회로(10)와 동일층에 형성하는 것이 가능하다.
그리고, 층(70)에 형성되는 개구부에서 이 플립플롭과, 전원 공급 제어 회로(10) 및 메모리 셀(MC)을 전기적으로 접속시킨다. 도 5에 나타낸 바와 같이, 집적회로가 가지는 이 플립플롭 등을 포함하는 층(61)과, 전원 공급 제어 회로(10) 및 메모리 셀(MC)을 중첩하여 형성하는 구조는 바람직한 구조이다. 회로 면적의 축소가 가능하게 되기 때문이다.
또한, 본 명세서에서 개시되는 집적회로는 도 5에 나타낸 구조에 한정되지 않는다는 것을 부기한다. 예를 들면, 도 5에서는 단결정 실리콘 기판(60)을 가지는 집적회로에 대하여 예시했지만, 단결정 실리콘 기판(60)을 절연 표면 위에 단결정 실리콘층이 형성된 기판(소위, SOI 기판)으로 치환하는 것 등이 가능하다.
10：전원 공급 제어 회로 20：신호 처리 회로
60：단결정 실리콘 기판 61：층
70：층 101：트랜지스터
102：트랜지스터 103：트랜지스터
104：트랜지스터 105：버퍼
201：트랜지스터 202：용량 소자
203：트랜지스터 204：트랜지스터
205：용량 소자 300：기판
302：베이스 절연막 304：보호 절연막
306：산화물 반도체층 306a：고저항 영역
306b：저저항 영역 308：게이트 절연막
310：게이트 전극 312：측벽 절연막
314：전극 316：층간 절연막
318：배선 400：기판
402：베이스 절연막 406：산화물 반도체층
408：게이트 절연막 410：게이트 전극
414：전극 416：층간 절연막
418：배선 420：보호막
600(a)：피소자 형성층 600(b)：피소자 형성층
600(c)：피소자 형성층 600(d)：피소자 형성층
601(a)：도전층 601(b)：도전층
601(c)：도전층 601(d)：도전층
602(a)：절연층 602(b)：절연층
602(c)：절연층 602(d)：절연층
603(a)：산화물 반도체층 603(b)：산화물 반도체층
603(c)：산화물 반도체층 603(d)：산화물 반도체층
604a(c)：영역 604b(c)：영역
604a(d)：영역 604b(d)：영역
605a(a)：도전층 605b(a)：도전층
605a(b)：도전층 605b(b)：도전층
605a(c)：도전층 605b(c)：도전층
605a(d)：도전층 605b(d)：도전층
606(a)：절연층 606(b)：절연층
608(a)：도전층 608(b)：도전층
701：베이스 절연막 702：매립 절연물
703a：반도체 영역 703b：반도체 영역
703c：반도체 영역 704：게이트 절연막
705：게이트 706a：측벽 절연물
706b：측벽 절연물 707：절연물
708a：소스 708b：드레인

Claims (23)

  1. 반도체 장치로서,
    제 1 트랜지스터 내지 제 4 트랜지스터를 가진 전원 공급 제어 회로와,
    입력 단자와 출력 단자를 가진 신호 처리 회로를 가지고,
    상기 제 1 트랜지스터의 게이트는 상기 제 1 트랜지스터의 소스와 드레인 중의 하나에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 상기 소스와 상기 드레인 중의 다른 하나에 상기 제 2 트랜지스터의 게이트와 상기 제 3 트랜지스터의 소스와 드레인 중의 하나에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중의 하나는 상기 제 4 트랜지스터의 소스와 드레인 중의 하나와 상기 입력 단자에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중의 다른 하나는 제 1 배선에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 게이트는 상기 제 4 트랜지스터의 게이트와 상기 출력 단자에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 상기 소스 및 상기 드레인 중의 다른 하나와 상기 제 4 트랜지스터의 상기 소스 및 상기 드레인 중의 다른 하나는 제 2 배선에 전기적으로 접속되고,
    상기 제 2 트랜지스터와 상기 제 4 트랜지스터 중의 적어도 하나는 산화물 반도체층에 형성되는 채널을 가지는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 전원 공급 제어 회로는 상기 제 4 트랜지스터의 상기 게이트와 상기 출력 단자 사이에 구비된 버퍼를 더 포함하는, 반도체 장치.
  3. 제 2 항에 있어서,
    상기 버퍼의 출력 단자는 상기 제 4 트랜지스터의 상기 게이트에만 전기적으로 접속된, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 1 트랜지스터와 상기 제 3 트랜지스터 중의 적어도 하나는 산화물 반도체층을 포함하는, 반도체 장치.
  5. 제 4 항에 있어서,
    상기 제 1 트랜지스터 내지 상기 제 4 트랜지시터의 상기 산화물 반도체층 중의 적어도 하나는 CAAC를 포함하는, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 신호 처리 회로는 플립플롭과, 상기 플립플롭과의 사이에 데이터의 송수신을 행하는 메모리 셀을 가지고,
    상기 메모리 셀은 채널이 산화물 반도체층에 형성되는 메모리 트랜지스터를 가지고,
    상기 메모리 셀은 상기 메모리 트랜지스터가 오프 상태가 되는 것에 의해 부유 상태가 되는 노드에 있어서 상기 데이터를 보유하는, 반도체 장치.
  7. 제 6 항에 있어서,
    상기 플립플롭은 채널이 실리콘층에 형성되는 트랜지스터를 포함하고,
    상기 전원 공급 제어 회로 및 상기 메모리 셀을 가지는 제 1 영역은 상기 플립플롭을 가지는 제 2 영역과 중첩하는, 반도체 장치.
  8. 제 1 항에 있어서,
    상기 제 1 배선에 인가되는 전위는 상기 제 2 배선에 인가되는 전위보다 높은, 반도체 장치.
  9. 반도체 장치로서,
    제 1 트랜지스터 내지 제 4 트랜지스터를 가진 전원 공급 제어 회로와,
    입력 단자와 제 1 및 제 2 출력 단자를 가진 신호 처리 회로를 가지고,
    상기 제 1 트랜지스터의 게이트는 상기 제 1 트랜지스터의 소스와 드레인 중의 하나에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 상기 소스와 상기 드레인 중의 다른 하나에 상기 제 2 트랜지스터의 게이트와 상기 제 3 트랜지스터의 소스와 드레인 중의 하나에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중의 하나는 상기 제 4 트랜지스터의 소스와 드레인 중의 하나와 상기 입력 단자에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중의 다른 하나는 제 1 배선에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 게이트는 상기 제 1 출력 단자에 전기적으로 접속되고,
    상기 제 4 트랜지스터의 게이트는 상기 제 2 출력 단자에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 상기 소스 및 상기 드레인 중의 다른 하나와 상기 제 4 트랜지스터의 상기 소스 및 상기 드레인 중의 다른 하나는 제 2 배선에 전기적으로 접속되고,
    상기 제 2 트랜지스터와 상기 제 4 트랜지스터 중의 적어도 하나는 산화물 반도체층에 형성되는 채널을 가지는, 반도체 장치.
  10. 제 9 항에 있어서,
    상기 제 1 트랜지스터와 상기 제 3 트랜지스터 중의 적어도 하나는 산화물 반도체층을 포함하는, 반도체 장치.
  11. 제 10 항에 있어서,
    상기 제 1 트랜지스터 내지 상기 제 4 트랜지시터의 상기 산화물 반도체층 중의 적어도 하나는 CAAC를 포함하는, 반도체 장치.
  12. 제 9 항에 있어서,
    상기 신호 처리 회로는 플립플롭과, 상기 플립플롭과의 사이에 데이터의 송수신을 행하는 메모리 셀을 가지고,
    상기 메모리 셀은 채널이 산화물 반도체층에 형성되는 메모리 트랜지스터를 가지고,
    상기 메모리 셀은 상기 메모리 트랜지스터가 오프 상태가 되는 것에 의해 부유 상태가 되는 노드에 있어서 상기 데이터를 보유하는, 반도체 장치.
  13. 제 12 항에 있어서,
    상기 플립플롭은 채널이 실리콘층에 형성되는 트랜지스터를 포함하고,
    상기 전원 공급 제어 회로 및 상기 메모리 셀을 가지는 제 1 영역은 상기 플립플롭을 가지는 제 2 영역과 중첩하는, 반도체 장치.
  14. 제 9 항에 있어서,
    상기 신호 처리 회로는 상기 제 1 출력 단자에 제 1 신호를 출력하고 상기 제 2 출력 단자에 제 2 신호를 출력하고,
    상기 제 1 신호는 상기 제 2 신호가 상기 제 4 트랜지스터의 상기 게이트에 출력되기 전에 상기 제 3 트랜지스터의 상기 게이트에 출력되는, 반도체 장치.
  15. 제 9 항에 있어서,
    상기 제 1 배선에 인가되는 전위는 상기 제 2 배선에 인가되는 전위보다 높은, 반도체 장치.
  16. 반도체 장치의 구동 방법으로서,
    제 1 트랜지스터 내지 제 4 트랜지스터를 가진 전원 공급 제어 회로와, 입력 단자와 제 1 및 제 2 출력 단자를 가진 신호 처리 회로를 가지고,
    상기 구동 방법은: 상기 제 1 트랜지스터의 소스와 드레인 중의 하나에 개시 신호를 공급하여 상기 제 2 트랜지스터를 온으로 하는 공정과,
    상기 제 2 트랜지스터의 채널을 통하여 상기 신호 처리 회로에 제 1 전위를 공급하는 공정과,
    상기 제 3 트랜지스터의 게이트와 상기 제 4 트랜지스터의 게이트에 출력 신호를 공급하여 상기 제 3 트랜지스터와 상기 제 4 트랜지스터를 온으로 하는 공정과,
    상기 신호 처리 회로와 상기 제 2 트랜지스터의 상기 게이트에 제 2 전위를 공급하여 상기 트랜지스터를 오프로 하는 공정을 포함하고,
    상기 제 2 전위는 상기 제 1 전위보다 낮고 그라운드 전위이고,
    상기 제 2 트랜지스터와 상기 제 4 트랜지스터의 채널 중의 적어도 하나는 산화물 반도체층을 포함하고,
    상기 출력 신호를 공급하는 공정은 상기 제 1 전위를 공급하는 공정 이후에 실행되는, 반도체 장치의 구동 방법.
  17. 제 16 항에 있어서,
    상기 전원 공급 제어 회로는 상기 제 4 트랜지스터의 상기 게이트와 상기 출력 단자 사이에 구비된 버퍼를 더 포함하는, 반도체 장치의 구동 방법.
  18. 제 17 항에 있어서,
    상기 버퍼의 출력 단자는 상기 제 4 트랜지스터의 상기 게이트에만 전기적으로 접속된, 반도체 장치의 구동 방법.
  19. 제 16 항에 있어서,
    상기 제 1 트랜지스터와 상기 제 3 트랜지스터 중의 적어도 하나는 산화물 반도체층을 포함하는, 반도체 장치의 구동 방법.
  20. 제 16 항에 있어서,
    상기 신호 처리 회로는 플립플롭과, 상기 플립플롭과의 사이에 데이터의 송수신을 행하는 메모리 셀을 가지고,
    상기 메모리 셀은 채널이 산화물 반도체층에 형성되는 메모리용 트랜지스터를 가지고,
    상기 메모리 셀은 상기 메모리용 트랜지스터가 오프 상태가 되는 것에 의해 부유 상태가 되는 노드에 있어서 상기 데이터를 보유하는, 반도체 장치의 구동 방법.
  21. 반도체 장치의 구동 방법으로서,
    제 1 트랜지스터 내지 제 4 트랜지스터를 가진 전원 공급 제어 회로와, 입력 단자와 제 1 및 제 2 출력 단자를 가진 신호 처리 회로를 가지고,
    상기 구동 방법은: 상기 제 1 트랜지스터의 소스와 드레인 중의 하나와 상기 제 1 트랜지스터의 게이트에 개시 신호를 공급하여 상기 제 2 트랜지스터를 온으로 하는 공정과,
    상기 제 2 트랜지스터의 채널을 통하여 상기 신호 처리 회로에 제 1 전위를 공급하는 공정과,
    상기 제 3 트랜지스터의 게이트에 제 1 출력 신호를 공급하여 상기 제 3 트랜지스터를 온으로 하는 공정과,
    상기 제 4 트랜지스터의 게이트에 제 2 출력 신호를 공급하여 상기 제 4 트랜지스터를 온으로 하는 공정과,
    상기 신호 처리 회로와 상기 제 2 트랜지스터의 상기 게이트에 제 2 전위를 공급하여 상기 제 2 트랜지스터를 오프로 하는 공정을 포함하고,
    상기 제 2 전위는 상기 제 1 전위보다 낮고 그라운드 전위이고,
    상기 제 2 트랜지스터와 상기 제 4 트랜지스터의 채널 중의 적어도 하나는 산화물 반도체층을 포함하고,
    상기 제 1 출력 신호를 공급하는 공정은 상기 제 1 전위를 공급하는 공정 이후에 실행되는, 반도체 장치의 구동 방법.
  22. 제 21 항에 있어서,
    상기 제 1 트랜지스터와 상기 제 3 트랜지스터 중의 적어도 하나는 산화물 반도체층을 포함하는, 반도체 장치의 구동 방법.
  23. 제 21 항에 있어서,
    상기 신호 처리 회로는 플립플롭과, 상기 플립플롭과의 사이에 데이터의 송수신을 행하는 메모리 셀을 가지고,
    상기 메모리 셀은 채널이 산화물 반도체층에 형성되는 메모리 트랜지스터를 가지고,
    상기 메모리 셀은 상기 메모리 트랜지스터가 오프 상태가 되는 것에 의해 부유 상태가 되는 노드에 있어서 상기 데이터를 보유하는, 반도체 장치의 구동 방법.
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