KR102044971B1 - 박막 트랜지스터 기판 및 이의 제조 방법 - Google Patents

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Abstract

박막 트랜지스터 기판은 기판, 게이트 전극, 게이트 절연층, 산화물 반도체 패턴, 에치 스토퍼, 신호 전극 및 패시베이션막을 포함한다. 게이트 전극은 기판 상에 배치된다. 게이트 절연층은 게이트 전극 상에 배치된다. 산화물 반도체 패턴은 캐리어(carrier) 농도가 1017 cm-3 이상 1019 cm-3 이하인 제1 영역 및 제1 영역보다 낮은 캐리어 농도를 갖는 제2 영역을 갖고 게이트 절연층 상에 배치된다. 에치 스토퍼는 제1 영역 및 제2 영역을 커버하도록 산화물 반도체 패턴 상에 배치된다. 신호 전극은 에치 스토퍼와 부분적으로 중첩하며, 제2 영역에 중첩한다. 패시베이션막은 에치 스토퍼 및 신호 전극을 커버한다.

Description

박막 트랜지스터 기판 및 이의 제조 방법{THIN FILM TRANSISTOR SUBSTRATE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 표시 장치에 사용되는 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것이다.
최근 들어, 표시 장치의 발광 소자로서 시야각이 넓고 응답 속도가 빠르며 전력 소모가 낮은 유기 발광 다이오드(organic light emitting diodes; OLED)와 함께, 이를 구동하는 게이트 전극으로서 산화물 반도체 게이트(oxide semiconductor gate; OSG)를 포함하는 표시 장치에 대한 기술이 개발되고 있다.
상기 OLED 및 OSG를 포함하는 표시 장치의 경우, 스위칭 소자로 사용되는 박막 트랜지스터에서 소스-드레인 전극 간의 전류 레벨(이하, 포화 이동도(saturation mobility)라 함)이 소정의 게이트 전압(예컨대, Vg = 10 V) 이하에서 일정한 수준 이상으로 증가될 필요가 있다.
그러나, 현재 사용되고 있는 박막 트랜지스터의 경우, 채널층에서 원하는 수준보다 낮은 포화 이동도를 갖는 한계가 있다. 이에 따라, 포화 이동도를 증가시키기 위하여 상기 박막 트랜지스터를 커버하는 패시베이션층을 고 수소(high H2) 조건에서 형성하는 기술들이 시도되고 있으나, 이 경우, 박막 트랜지스터의 포화 이동도는 증가하지만, 채널층의 전체 영역에 걸쳐 과잉 전자들이 발생하여 상기 박막 트랜지스터를 단락(short)시키는 문제점이 있다.
이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 포화 이동도가 높고 스위칭 조절이 가능한 박막 트랜지스터를 포함하는 박막 트랜지스터 기판을 제공하는 것이다.
본 발명의 다른 목적은 상기 박막 트랜지스터 기판의 제조 방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 박막 트랜지스터 기판은 기판; 상기 기판 상에 배치되는 게이트 전극; 상기 게이트 전극 상에 배치되는 게이트 절연층; 캐리어(carrier) 농도가 1017 cm-3 이상 1019 cm-3 이하인 제1 영역 및 상기 제1 영역보다 낮은 캐리어 농도를 갖는 제2 영역을 갖고, 상기 게이트 절연층 상에 배치되는 산화물 반도체 패턴; 상기 제1 영역 및 제2 영역을 커버하도록 상기 산화물 반도체 패턴 상에 배치되는 에치 스토퍼; 상기 에치 스토퍼와 부분적으로 중첩하며, 상기 제2 영역에 중첩하는 신호 전극; 및 상기 에치 스토퍼 및 상기 신호 전극을 커버하는 패시베이션막을 포함한다.
본 발명의 일 실시예에 있어서, 상기 신호 전극은 티타늄 또는 티타늄 산화물을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 영역의 캐리어 농도는 0 보다 크고 1016 cm-3 이하일 수 있다.
본 발명의 일 실시예에 있어서, 상기 신호 전극은 상기 제2 영역의 일 단부와 중첩하며 데이터 라인에 전기적으로 연결되는 소스 전극 및 상기 소스 전극과 이격되며 상기 제2 영역의 타 단부와 중첩하는 드레인 전극을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 패시베이션막에 형성된 콘택홀을 통해 상기 드레인 전극에 전기적으로 연결되는 화소 전극을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 패시베이션막은 실리콘 질화물을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 영역 및 제2 영역의 면적비는 2 이상 8 이하일 수 있다.
본 발명의 일 실시예에 있어서, 상기 산화물 반도체 패턴의 폭은 10 μm 이상 100 μm 이하일 수 있다.
상기한 본 발명의 다른 목적을 실현하기 위한 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법은 기판 상에 게이트 금속층을 형성하고, 상기 게이트 금속층을 패터닝하여 게이트 전극을 형성하는 단계; 상기 게이트 전극을 커버하는 게이트 절연층을 형성하는 단계; 상기 게이트 절연층 상에 산화물 반도체 패턴을 형성하는 단계; 상기 산화물 반도체 패턴의 일부에 중첩하는 에치 스토퍼를 형성하는 단계; 상기 에치 스토퍼의 일부가 노출되도록, 상기 에치 스토퍼의 양 단부에 중첩하는 신호 전극을 형성하는 단계; 및 상기 에치 스토퍼의 노출된 부분에 대응하는 상기 산화물 반도체 패턴의 제1 영역에서 캐리어(carrier) 농도가 1017 cm-3 이상 1019 cm-3 이하가 되도록, 상기 에치 스토퍼 및 신호 전극 상에 패시베이션막을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 있어서, 상기 패시베이션막은 실리콘 질화물을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 패시베이션막을 형성하는 단계는 실리콘 수화물(silicon hydride) 및 암모니아의 혼합 기체를 이용하여 상기 패시베이션막을 증착하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 혼합 기체의 암모니아 대 실리콘 수화물의 혼합비는 0 보다 크고 2.0 이하일 수 있다.
본 발명의 일 실시예에 있어서, 상기 신호 전극은 티타늄 또는 티타늄 산화물을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 신호 전극을 형성하는 단계는 상기 에치 스토퍼 상에 신호 금속층을 형성하고, 상기 에치 스토퍼의 양 단부의 사이에 대응하는 상기 신호 금속층의 부분을 식각하여 소스 전극 및 드레인 전극을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 패시베이션막 상에 보호층을 형성하는 단계; 상기 드레인 전극의 일부가 노출되도록 상기 보호층 및 패시베이션막을 관통하는 콘택홀을 형성하는 단계; 및 상기 콘택홀을 통해 상기 드레인 전극과 전기적으로 연결되도록 상기 보호층 상에 화소 전극을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 신호 전극에 중첩하는 상기 산화물 반도체 패턴의 제2 영역에서 캐리어 농도는 0 보다 크고 1016 cm-3 이하일 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 영역 및 제2 영역의 면적비는 2 이상 8 이하일 수 있다.
본 발명의 일 실시예에 있어서, 상기 신호 전극을 형성하는 단계는 상기 면적비에 따라 상기 에치 스토퍼 및 상기 신호 전극 간의 중첩 면적을 조절하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 산화물 반도체 패턴의 폭은 10 μm 이상 100 μm 이하일 수 있다.
본 발명의 일 실시예에 있어서, 상기 신호 전극은 상부 금속패턴 및 하부 금속패턴을 포함하는 적층 구조를 가질 수 있다.
본 발명의 실시예들에 따른 박막 트랜지스터 기판 및 이의 제조 방법에 따르면, 신호 전극을 형성하는 물질이 티타늄을 포함함으로써, 고 수소 조건에서 패시베이션막을 형성하여도 박막 트랜지스터의 스위칭 조절이 가능해지고 그에 따라 높은 포화 이동도를 갖는 박막 트랜지스터 기판을 구현할 수 있다.
또한, 반도체층을 부분적으로 커버하는 에치 스토퍼 상에 배치된 상기 신호 전극이 상기 반도체층 및 에치 스토퍼와 중첩되는 면적비를 조절함으로써, 채널층에서 원하는 포화 이동도를 갖는 박막 트랜지스터 기판을 구현할 수 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 평면도이다.
도 2는 도 1의 I-I'선을 따라 절단한 박막 트랜지스터 기판의 단면도이다.
도 3a 및 도 3b는 도 1의 박막 트랜지스터 기판에 포함된 박막 트랜지스터의 도전 특성들을 도시한 그래프들이다.
도 4a 내지 도 4k는 도 1의 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 5는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 평면도이다.
도 6은 도 5의 II-II'선을 따라 절단한 박막 트랜지스터 기판의 단면도이다.
도 7a 내지 도 7e는 도 5의 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도들이다.
이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 평면도이다. 도 2는 도 1의 I-I'선을 따라 절단한 박막 트랜지스터 기판의 단면도이다.
도 1 및 도 2를 참조하면, 본 실시예에 따른 박막 트랜지스터 기판은 기판(100), 게이트 라인(GL), 데이터 라인(DL), 박막 트랜지스터, 보호층(510) 및 화소 전극(PE)을 포함한다. 상기 박막 트랜지스터는 게이트 전극(GE), 게이트 절연층(110), 산화물 반도체 패턴(200), 에치 스토퍼(etch stopper)(300), 신호 전극 및 패시베이션막(500)을 포함한다.
상기 기판(100)은 투명한 절연 물질을 포함한다. 예를 들어, 상기 기판(100)은 유리(glass), 석영(quartz), 플라스틱(plastic), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate) 수지, 폴리에틸린(polyethylene) 수지, 또는 폴리카보네이트(polycarbonate) 수지를 포함할 수 있다. 또한, 상기 기판(100)은 연성을 갖는(flexible) 기판으로 형성될 수 있다.
상기 게이트 라인(GL)은 상기 기판(100) 상에 배치되고, 제1 방향(D1)으로 연장된다. 상기 게이트 라인(GL)은 구리(Cu)층을 포함할 수 있다. 또한, 상기 게이트 라인(GL)은 상기 구리(Cu)층의 상부 또는 하부에 구리 산화물(CuOx), 갈륨 도핑된 아연 산화물(gallium doped zinc oxide; GZO), 인듐 도핑된 아연 산화물(indium doped zinc oxide; IZO) 또는 구리-망간 합금(CuMn)을 더 포함할 수 있다. 상기 게이트 라인(GL)은 게이트 구동부(미도시)로부터 상기 박막 트랜지스터를 구동하기 위한 게이트 온/오프 신호를 인가받을 수 있다.
상기 게이트 전극(GE)은 상기 게이트 라인(GL)에 전기적으로 연결된다. 상기 게이트 전극(GE)은 상기 게이트 라인(GL)과 실질적으로 동일한 물질을 포함할 수 있다. 예를 들어, 상기 게이트 전극(GE)은 상기 게이트 라인(GL)과 일체로 형성될 수 있다. 다른 실시예에서, 상기 게이트 전극(GE)은 절연층을 사이에 두고 상기 게이트 라인(GL)과 구분되어 소정의 콘택홀을 통해 상기 게이트 라인(GL)에 전기적으로 연결될 수 있다.
상기 게이트 절연층(110)은 상기 게이트 전극(GE)이 형성된 기판(100) 상에 배치된다. 상기 게이트 절연층(110)은 상기 게이트 라인(GL) 및 게이트 전극(GE)을 커버한다. 상기 게이트 절연층(110)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
상기 데이터 라인(DL)은 상기 기판(100) 상에 배치되고, 상기 제1 방향(D1)에 교차하는 제2 방향(D2)으로 연장된다. 상기 데이터 라인(DL)은 티타늄(titanium; Ti) 또는 티타늄 산화물(TiOx)을 포함할 수 있다. 실시예에 따라, 상기 데이터 라인(DL)은 단일 금속층으로 형성된 단층 구조 또는 여러 금속층이 적층된 다층 구조를 가질 수 있다. 예를 들어, 상기 데이터 라인(DL)은 티타늄(Ti)을 포함하는 제1 금속패턴 및 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 탄탈륨(Ta), 텅스텐(W), 네오디뮴(Nd), 크롬(Cr) 또는 은(Ag)을 포함하는 제2 금속패턴을 포함할 수 있다. 본 실시예에서, 상기 데이터 라인(DL)은 구리(Cu)층 및 상기 구리(Cu)층 아래에 배치된 티타늄(Ti)층을 포함한다.
상기 산화물 반도체 패턴(200)은 상기 게이트 절연층(110)이 배치된 기판(100) 상에 배치된다. 상기 산화물 반도체 패턴(200)은 상기 제2 방향(D2)을 따라 소정의 폭(WD)을 가지며, 상기 게이트 전극(GE)에 중첩한다. 상기 산화물 반도체 패턴(200)은 실질적으로 10 μm 이상 100 μm 이하의 폭(WD)을 가질 수 있다. 상기 산화물 반도체 패턴(200)은 인듐(indium; In), 아연(zinc; Zn), 갈륨(gallium; Ga), 주석(tin; Sn) 또는 하프늄(hafnium; Hf)을 포함할 수 있다. 예를 들어, 상기 산화물 반도체 패턴(200)은 인듐 갈륨 아연 산화물(indium gallium zinc oxide; IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide; ITZO) 또는 하프늄 인듐 아연 산화물(hafnium indium zinc oxide; HIZO)을 포함할 수 있다.
상기 산화물 반도체 패턴(200)은 상기 제1 방향(D1)을 따라 캐리어(carrier) 농도에 의해 구분되는 제1 영역(NA) 및 제2 영역(OA)을 포함한다. 상기 제1 영역(NA)은 1017 cm-3 이상 1019 cm-3 이하의 캐리어 농도를 가질 수 있다. 상기 제2 영역(OA)은 0 보다 크고 1016 cm-3 이하의 캐리어 농도를 가질 수 있다. 이와 같이, 상기 제1 영역은 높은 도전성을 갖고, 상기 제2 영역은 낮은 도전성을 갖는다. 따라서, 상기 산화물 반도체 패턴(200)은 상기 제1 영역 및 제2 영역의 도전성 차이로 인한 반도체 특성을 갖는다. 상기 산화물 반도체 패턴(200)의 도전 특성에 대해서는 후술할 도 3a 및 도 3b를 참조하여 보다 상세히 설명하도록 한다.
상기 산화물 반도체 패턴(200)의 상기 제1 영역(NA) 및 제2 영역(OA)은 소정의 면적비(R)를 갖는다. 즉, 상기 산화물 반도체 패턴(200)은 상기 제2 영역(OA)에 대해 상기 제1 영역(NA)이 차지하는 면적비(R)(= (NA의 면적)/(OA의 면적))가 미리 설정된 값, 또는 미리 설정된 범위에 속하도록 형성될 수 있다. 예를 들어, 상기 산화물 반도체 패턴(200)의 상기 제1 영역(NA) 및 제2 영역(OA)의 면적비(R)는 실질적으로 2 이상 8 이하일 수 있다.
상기 에치 스토퍼(300)는 상기 산화물 반도체 패턴(200)이 형성된 기판(100) 상에 배치된다. 상기 에치 스토퍼(300)는 상기 산화물 반도체 패턴(200)과 부분적으로 중첩하며, 상기 제1 영역(NA) 및 제2 영역(OA)을 커버한다. 예를 들어, 상기 에치 스토퍼(300)의 상기 신호 전극에 의해 커버되지 않고 노출되는 부분은 상기 산화물 반도체 패턴(200)의 제1 영역(NA)에 중첩할 수 있다. 또한, 상기 에치 스토퍼(300)의 상기 신호 전극에 의해 커버되는 부분은 상기 산화물 반도체 패턴(200)의 제2 영역(OA)에 중첩할 수 있다. 상기 에치 스토퍼(300)는 절연성 물질, 예컨대, 실리콘 산화물을 포함할 수 있다.
상기 신호 전극은 소스 전극(SE) 및 드레인 전극(DE)을 포함한다. 상기 소스 전극(SE)은 상기 제2 영역(OA)의 일 단부에 중첩하도록 상기 에치 스토퍼(300)가 형성된 기판(100) 상에 배치된다. 상기 드레인 전극(DE)은 상기 제2 영역(OA)의 타 단부에 중첩하도록 상기 에치 스토퍼(300)가 형성된 기판(100) 상에 배치된다. 즉, 상기 소스 전극(SE) 및 드레인 전극(DE)은 상기 제1 영역(NA)을 사이에 두고 서로 이격되어 상기 에치 스토퍼(300) 상에 배치된다. 실시예에 따라, 상기 소스 전극(SE) 및 드레인 전극(DE)은 실질적으로 동일한 재질로 형성될 수 있다. 예를 들어, 상기 소스 전극(SE) 및 드레인 전극(DE)은 티타늄(titanium; Ti) 또는 티타늄 산화물(TiOx)을 포함할 수 있다. 도 2 에서는 상기 소스 전극(SE) 및 드레인 전극(DE)이 단일층으로 형성된 구조가 도시되었으나 이는 예시적인 것으로서, 상기 소스 전극(SE) 및 드레인 전극(DE)은 여러 금속층이 적층된 다층 구조를 가질 수 있다. 예를 들어, 상기 소스 전극(SE) 및 드레인 전극(DE)은 제1 금속패턴 및 제2 금속패턴이 적층된 구조를 가질 수 있다. 이 경우, 상기 제1 금속패턴은 티타늄(Ti)을 포함하고, 상기 제2 금속패턴은 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 탄탈륨(Ta), 텅스텐(W), 네오디뮴(Nd), 크롬(Cr) 또는 은(Ag)을 포함할 수 있다. 또한, 상기 제1 금속패턴이 상부에 배치되고 상기 제2 금속패턴이 하부에 배치되거나, 또는, 상기 제1 금속패턴이 하부에 배치되고 상기 제2 금속패턴이 상부에 배치될 수 있다. 본 실시예에서, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 각각 구리(Cu)층 및 상기 구리(Cu)층 아래에 배치된 티타늄(Ti)층을 포함한다.
상기 소스 전극(SE)은 상기 산화물 반도체 패턴(200) 및 상기 데이터 라인(DL)을 전기적으로 연결한다. 상기 소스 전극(SE)은 상기 산화물 반도체 패턴(200)의 일 단부에 직접 접촉할 수 있다. 상기 소스 전극(SE)은 상기 데이터 라인(DL)과 일체로 형성될 수 있다. 다른 실시예에서, 상기 소스 전극(SE)은 절연층을 사이에 두고 상기 데이터 라인(DL)과 구분되어 소정의 콘택홀을 통해 상기 데이터 라인(DL)에 전기적으로 연결될 수 있다.
상기 드레인 전극(DE)은 상기 산화물 반도체 패턴(200) 및 상기 화소 전극(PE)을 전기적으로 연결한다. 상기 드레인 전극(DE)은 상기 산화물 반도체 패턴(200)의 타 단부에 직접 접촉할 수 있다.
상기 패시베이션막(500)은 상기 신호 전극이 형성된 기판(100) 상에 배치된다. 상기 패시베이션막(500)은 상기 산화물 반도체 패턴(200)의 제1 영역(NA)에 대응하는 에치 스토퍼(300)의 노출된 부분 및 상기 신호 전극을 커버한다. 상기 패시베이션막(500)은 실리콘 질화물(SiNx)을 포함할 수 있다. 예를 들어, 상기 패시베이션막(500)은 상기 신호 전극 및 에치 스토퍼(300) 상에서 실리콘 수화물(silicon hydride) 및 암모니아(NH3)의 혼합 기체를 이용한 화학 기상 증착(chemical vapor deposition; CVD) 공정으로 형성될 수 있다. 이 경우, 상기 혼합 기체로서, 암모니아(NH3)에 대한 실리콘 수화물의 혼합비가 0 보다 크고 2.0 이하인 혼합 기체가 사용될 수 있다. 즉, 상기 화학 기상 증착(CVD) 공정의 경우, 고 수소(high H2) 조건에서 상기 패시베이션막(500)이 증착될 수 있다.
상기 보호층(510)은 상기 패시베이션막(500)이 형성된 기판(100) 상에 배치된다. 상기 보호층(510)은 실질적으로 평탄한 상면을 가질 수 있다. 상기 보호층(510)은 절연성 물질, 예컨대 아크릴 수지, 페놀 수지 등을 포함하는 포토레지스트 조성물로부터 형성된 유기 절연막일 수 있다.
상기 화소 전극(PE)은 상기 패시베이션막(500) 및 보호층(510)을 관통하는 콘택홀(CNT)을 통해 상기 드레인 전극(DE)에 전기적으로 연결된다. 상기 화소 전극(PE)은 투명한 도전성 물질을 포함할 수 있다. 예를 들어, 상기 화소 전극(PE)은 인듐 아연 산화물(indium zinc oxide; IZO), 인듐 주석 산화물(indium tin oxide; ITO), 주석 산화물(SnOx) 또는 아연 산화물(ZnOx)을 포함할 수 있다. 또는, 상기 화소 전극(PE)은 반사율이 높은 금속을 포함할 수 있다. 예를 들어, 상기 화소 전극(PE)은 알루미늄(Al), 백금(Pt), 은(Ag), 금(Au), 크롬(Cr), 텅스텐(W), 몰리브데늄(Mo), 티타늄(Ti) 또는 이들의 합금을 포함할 수 있다.
도 3a 및 도 3b는 도 1의 박막 트랜지스터 기판에 포함된 박막 트랜지스터의 도전 특성들을 도시한 그래프들이다. 구체적으로, 도 3a는 도 1의 박막 트랜지스터 기판에 포함된 박막 트랜지스터의 게이트 전압(Vg)에 대한 전류(Ids) 레벨을 도시한 그래프이고, 도 3b는 도 3a의 A 부분에 대응하는 산화물 반도체 패턴의 포화 이동도(saturation mobility)를 상기 산화물 반도체 패턴에 포함되는 제1 영역(NA) 및 제2 영역(OA) 간의 면적비(R)에 따라 도시한 그래프이다.
도 3a를 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판에 포함된 박막 트랜지스터는, 게이트 전압(Vg)이 0 보다 크고 10 V 보다 작은 경우, 전류(Ids) 레벨이 급격히 증가한다. 특히, 상기 박막 트랜지스터를 사용하면, 상기 게이트 전압(Vg)으로 10 V 보다 작은 전압이 인가되더라도 상기 면적비(R)가 큰 경우, 소정의 전류(Ids) 레벨에 빠르게 도달할 수 있다.
도 3b를 참조하면, 상기 박막 트랜지스터에서, 상기 면적비(R)에 따른 포화 이동도의 증가 추세는 상기 산화물 반도체 패턴의 폭(WD)에 관계없이 뚜렷하게 나타난다. 예를 들어, 상기 산화물 반도체 패턴의 폭(WD)이 10 μm 이상 100 μm 인 경우, 상기 면적비(R)가 2 와 8 사이에서 증가함에 따라, 상기 산화물 반도체 패턴의 포화 이동도는 약 20 cm2/Vs 이하에서 40 cm2/Vs 이상으로 증가한다.
이와 같이, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판에 의하면, 신호 전극을 형성하는 물질이 티타늄을 포함하고, 에치 스토퍼 상에 배치된 신호 전극의 중첩 면적비가 조절됨으로써, 고 수소 조건에서의 패시베이션막 형성을 가능하게 하고, 그에 따라 높은 포화 이동도를 갖는 박막 트랜지스터 기판을 구현할 수 있다.
도 4a 내지 도 4k는 도 1의 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 4a를 참조하면, 기판(100) 상에 게이트 금속층을 형성하고, 상기 게이트 금속층을 패터닝하여 게이트 전극(GE)을 형성한다. 상기 게이트 금속층은 구리(Cu)층을 포함할 수 있다. 또한, 상기 게이트 라인(GL)은 상기 구리(Cu)층의 상부 또는 하부에 구리 산화물(CuOx), 갈륨 도핑된 아연 산화물(gallium doped zinc oxide; GZO), 인듐 도핑된 아연 산화물(indium doped zinc oxide; IZO) 또는 구리-망간 합금(CuMn)을 포함할 수 있다.
도 4b를 참조하면, 상기 게이트 전극(GE)이 형성된 기판(100) 상에 게이트 절연층(110)을 형성한다. 상기 게이트 절연층(110)은 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx) 등의 무기막 또는 투명한 재질의 유기막으로 형성될 수 있다. 또한, 상기 게이트 절연층(110)은 화학 기상 증착(CVD) 공정 또는 유기막 코팅 공정에 의해 형성할 수 있다.
도 4c를 참조하면, 상기 게이트 절연층(110)이 형성된 기판(100) 상에 산화물 반도체 패턴(200)을 형성하고, 상기 산화물 반도체 패턴(200)에 부분적으로 중첩하도록 에치 스토퍼(300)를 형성한다. 상기 산화물 반도체 패턴(200)은 소정의 폭(WD)을 가지며, 상기 게이트 전극(GE)에 중첩한다. 상기 산화물 반도체 패턴(200)은 실질적으로 10 μm 이상 100 μm 이하의 폭(WD)을 가질 수 있다. 상기 산화물 반도체 패턴(200)은 인듐(indium; In), 아연(zinc; Zn), 갈륨(gallium; Ga), 주석(tin; Sn) 또는 하프늄(hafnium; Hf)을 포함할 수 있다. 예를 들어, 상기 산화물 반도체 패턴(200)은 인듐 갈륨 아연 산화물(indium gallium zinc oxide; IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide; ITZO) 또는 하프늄 인듐 아연 산화물(hafnium indium zinc oxide; HIZO)을 포함할 수 있다. 상기 에치 스토퍼(300)는 절연성 물질, 예컨대, 실리콘 산화물을 포함할 수 있다. 상기 에치 스토퍼(300)와 중첩하는 상기 산화물 반도체 패턴(200)의 부분은 후술할 제1 영역(NA) 및 제2 영역(OA)을 포함한다.
도 4d를 참조하면, 상기 에치 스토퍼(300)가 형성된 기판(100) 상에 신호 금속층(400)을 형성한다. 상기 신호 금속층(400)은 하부층(401) 및 상부층(403)을 포함할 수 있다. 상기 신호 금속층(400)은 티타늄(Ti) 또는 티타늄 산화물(TiOx)을 포함할 수 있다. 예를 들어, 상기 하부층(401)은 티타늄(Ti)을 포함하고, 상기 상부층(403)은 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 탄탈륨(Ta), 텅스텐(W), 네오디뮴(Nd), 크롬(Cr) 또는 은(Ag)을 포함할 수 있다. 또는, 상기 하부층(401)은 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 탄탈륨(Ta), 텅스텐(W), 네오디뮴(Nd), 크롬(Cr) 또는 은(Ag)을 포함하고, 상기 상부층(403)은 티타늄(Ti)을 포함할 수 있다. 본 실시예에서, 상기 상부층(403) 및 하부층(401)은 각각, 구리(Cu)층 및 상기 구리(Cu)층 아래에 배치된 티타늄(Ti)층을 포함한다.
도 4e를 참조하면, 상기 신호 금속층(400)이 형성된 기판(100) 상에 포토레지스트막(PR0)을 형성한다. 상기 포토레지스트막(PR0)은 예컨대, 광이 조사되는 영역이 현상액에 의해 제거되고, 노광되지 않는 영역이 경화되어 잔류하는 포지티브형(positive-type) 포토레지스트 조성물을 포함할 수 있다. 상기 포토레지스트막(PR0)은 스핀 코팅 또는 슬릿 코팅에 의해 상기 신호 금속층(400) 상에 형성될 수 있다.
도 4f를 참조하면, 상기 포토레지스트막(PR0)이 형성된 기판(100) 상에 마스크(10)를 배치시킨다. 상기 마스크(10)는 차광부(12) 및 개구부(14)를 포함한다. 상기 마스크(10)의 차광부(12)는 박막 트랜지스터 기판의 소스 영역, 드레인 영역 및 데이터 라인 영역에 대응할 수 있다. 상기 마스크(10)의 개구부(14)는 상기 소스 영역, 드레인 영역 및 데이터 라인 영역을 제외한 나머지 영역에 대응할 수 있다. 예를 들어, 상기 개구부(14)는 상기 에치 스토퍼(300)의 일부 및 화소부에 대응할 수 있다.
이어서, 상기 포토레지스트막(PR0)이 형성된 기판(100)에 대하여, 상기 마스크(10)의 상부에서 소정의 파장을 갖는 광을 조사하고, 현상액을 이용하여 상기 광에 의해 경화되지 않은 상기 포지티브형 포토레지스트 조성물을 제거한다. 이에 따라, 상기 신호 금속층(400) 상에는 포토레지스트 패턴(PR1)이 형성된다.
한편, 이와 달리 상기 포토레지스트막(PR0)은 광이 조사되는 영역이 경화되어 잔류하고, 노광되지 않은 영역이 현상액에 의해 제거되는 네거티브형(negative-type) 포토레지스트 조성물을 포함할 수 있다. 이 경우, 상기 마스크(10)의 차광부(12) 및 개구부(14)의 위치들은 서로 반전될 수 있다.
도 4g 및 도 4h를 참조하면, 상기 포토레지스트 패턴(PR1)을 마스크로 이용하여 신호 금속층(400)을 식각하여 신호 전극(410)을 형성한다. 상기 신호 금속층(400)의 식각 공정은 건식 식각(dry etch) 또는 습식 식각(wet etch)을 포함할 수 있다. 이어서, 상기 신호 전극(410) 상에 형성된 상기 포토레지스트 패턴(PR1)이 제거된다.
상기 식각 공정에 의해 형성된 상기 신호 전극(410)은 상부 금속패턴(413) 및 하부 금속패턴(411)을 포함한다. 또한, 상기 신호 전극(410)은 상기 산화물 반도체 패턴(200)의 일 단부에 접촉하고 상기 에치 스토퍼(300)의 일부를 커버하는 소스 전극 및 상기 산화물 반도체 패턴(200)의 타 단부에 접촉하고 상기 에치 스토퍼(300)의 다른 일부를 커버하는 드레인 전극을 포함한다. 이때, 상기 산화물 반도체 패턴(200)은 상기 에치 스토퍼(300)에만 중첩하는 제1 영역(NA) 및 상기 에치 스토퍼(300) 및 상기 신호 전극(410) 모두에 중첩하는 제2 영역(OA)을 포함한다. 상기 제1 영역(NA) 및 상기 제2 영역(OA)은 소정의 면적비(R)를 갖는다. 예를 들어, 상기 면적비(R)(= (NA의 면적)/(OA의 면적))는 2 이상 8 이하일 수 있다. 실시예에 따라, 상기 신호 전극(410)과 상기 에치 스토퍼(300)의 중첩 면적은 원하는 범위(또는 값)의 면적비(R)를 갖도록 조절될 수 있다.
도 4i를 참조하면, 상기 신호 전극(410)이 형성된 기판(100) 상에 패시베이션막(500)을 형성한다. 상기 패시베이션막(500)은 실리콘 수화물(silicon hydride) 및 암모니아(NH3)의 혼합 기체를 이용한 증착 공정에 의해 형성될 수 있다. 예를 들어, 상기 패시베이션막(500)은 화학 기상 증착(CVD) 공정에 의해 형성될 수 있다. 이 경우, 상기 혼합 기체의 혼합비는 암모니아(NH3) 대비 실리콘 수화물의 혼합비가 0 보다 크고 2.0 이하일 수 있다. 즉, 상기 화학 기상 증착 공정의 경우, 상기 패시베이션막(500)은 고 수소(high H2) 조건에서 증착될 수 있다.
한편, 상기 패시베이션막(500)의 증착 공정시, 상기 혼합 기체에 포함된 수소는 상기 에치 스토퍼(300)에만 중첩하는 산화물 반도체 패턴(200)의 제1 영역(NA)에 확산되어, 상기 제1 영역(NA)의 n형 캐리어(n-type carrier)를 증가시킨다. 이에 반해, 상기 에치 스토퍼(300) 및 신호 전극(410)에 모두 중첩하는 산화물 반도체 패턴(200)의 제2 영역(OA)에서는, 상기 신호 전극(410)에 포함된 티타늄(Ti)에 의해 수소 확산이 저지되어, 상기 제1 영역(NA)보다 적게 n형 캐리어가 증가된다. 예를 들어, 상기 제1 영역(NA)은 1017 cm-3 이상 1019 cm-3 이하의 캐리어 농도를 가질 수 있고, 상기 제2 영역(OA)은 0 보다 크고 1016 cm-3 이하의 캐리어 농도를 가질 수 있다. 이와 같이, 제1 영역(NA) 및 제2 영역(OA)의 면적비(R)에 따라 상기 산화물 반도체 패턴(200)의 영역별 도전 특성이 조절됨으로써, 고 수소 조건 하에서도 박막 트랜지스터가 단락(short)되지 않고, 반도체 특성을 유지할 수 있다.
도 4j를 참조하면, 상기 패시베이션막(500)이 형성된 기판(100) 상에 보호층(510)을 형성한다. 상기 보호층(510)은 실질적으로 평탄한 상면을 가질 수 있다. 상기 보호층(510)은 절연성 물질, 예컨대 아크릴 수지, 페놀 수지 등을 포함하는 포토레지스트 조성물로부터 형성된 유기 절연막일 수 있다.
도 4k를 참조하면, 상기 보호층(510)이 형성된 기판(100) 상에 콘택홀(CNT)을 형성하고, 상기 콘택홀(CNT)을 통해 드레인 전극(DE)에 접촉하도록 화소 전극(PE)을 형성한다. 상기 콘택홀(CNT)은 상기 드레인 전극(DE)에 대응하는 상기 보호층(510) 및 패시베이션막(500)을 관통하여 형성될 수 있다. 상기 화소 전극(PE)은 투명한 도전성 물질을 포함할 수 있다. 예를 들어, 상기 화소 전극(PE)은 인듐 아연 산화물(indium zinc oxide; IZO), 인듐 주석 산화물(indium tin oxide; ITO), 주석 산화물(SnOx) 또는 아연 산화물(ZnOx)을 포함할 수 있다. 또는, 상기 화소 전극(PE)은 반사율이 높은 금속을 포함할 수 있다. 예를 들어, 상기 화소 전극(PE)은 알루미늄(Al), 백금(Pt), 은(Ag), 금(Au), 크롬(Cr), 텅스텐(W), 몰리브데늄(Mo), 티타늄(Ti) 또는 이들의 합금을 포함할 수 있다.
도 5는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 평면도이다. 도 6은 도 5의 II-II'선을 따라 절단한 박막 트랜지스터 기판의 단면도이다.
도 5 및 도 6을 참조하면, 본 실시예에 따른 박막 트랜지스터 기판은 기판(100), 게이트 라인(GL), 데이터 라인(DL), 박막 트랜지스터, 보호층(510), 제2 게이트 전극(600) 및 화소 전극(PE)을 포함한다. 상기 박막 트랜지스터는 제1 게이트 전극(GE), 게이트 절연층(110), 산화물 반도체 패턴(200), 에치 스토퍼(300), 신호 전극 및 패시베이션막(500)을 포함한다. 본 실시예에 따른 박막 트랜지스터 기판은 제1 게이트 전극(GE)에 전기적으로 연결되는 제2 게이트 전극(600)이 보호층(510) 상에 형성되는 이중 게이트 구조를 갖는 것을 제외하면, 도 1 및 도 2의 박막 트랜지스터 기판과 실질적으로 동일하므로 중복되는 설명은 생략하거나 간략히 한다.
상기 기판(100)은 투명한 절연 물질을 포함한다. 예를 들어, 상기 기판(100)은 유리 또는 플라스틱을 포함할 수 있다. 또한, 상기 기판(100)은 연성을 갖는(flexible) 기판으로 형성될 수 있다.
상기 게이트 라인(GL)은 상기 기판(100) 상에 배치되고, 제1 방향(D1)으로 연장된다. 상기 게이트 라인(GL)은 구리(Cu)층을 포함할 수 있다. 또한, 상기 게이트 라인(GL)은 상기 구리(Cu)층의 상부 또는 하부에 구리 산화물(CuOx), 갈륨 도핑된 아연 산화물(gallium doped zinc oxide; GZO), 인듐 도핑된 아연 산화물(indium doped zinc oxide; IZO) 또는 구리-망간 합금(CuMn)을 포함할 수 있다.
상기 제1 게이트 전극(GE)은 상기 게이트 라인(GL)에 전기적으로 연결된다. 상기 제1 게이트 전극(GE)은 상기 게이트 라인(GL)과 실질적으로 동일한 물질을 포함할 수 있다.
상기 게이트 절연층(110)은 상기 게이트 전극(GE)이 형성된 기판(100) 상에 배치된다. 상기 게이트 절연층(110)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
상기 데이터 라인(DL)은 상기 기판(100) 상에 배치되고, 상기 제1 방향(D1)에 교차하는 제2 방향(D2)으로 연장된다. 상기 데이터 라인(DL)은 티타늄(titanium; Ti) 또는 티타늄 산화물(TiOx)을 포함할 수 있다. 실시예에 따라, 상기 데이터 라인(DL)은 단일 금속층으로 형성된 단층 구조 또는 여러 금속층이 적층된 다층 구조를 가질 수 있다.
상기 산화물 반도체 패턴(200)은 상기 게이트 절연층(110)이 배치된 기판(100) 상에 배치된다. 상기 산화물 반도체 패턴(200)은 상기 제2 방향(D2)을 따라 소정의 폭을 가지며, 상기 게이트 전극(GE)에 중첩한다. 상기 산화물 반도체 패턴(200)은 인듐(indium; In), 아연(zinc; Zn), 갈륨(gallium; Ga), 주석(tin; Sn) 또는 하프늄(hafnium; Hf)을 포함할 수 있다. 예를 들어, 상기 산화물 반도체 패턴(200)은 인듐 갈륨 아연 산화물(indium gallium zinc oxide; IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide; ITZO) 또는 하프늄 인듐 아연 산화물(hafnium indium zinc oxide; HIZO)을 포함할 수 있다.
상기 산화물 반도체 패턴(200)은 상기 제1 방향(D1)을 따라 캐리어(carrier) 농도에 의해 구분되는 제1 영역(NA) 및 제2 영역(OA)을 포함한다. 상기 제1 영역(NA)은 1017 cm-3 이상 1019 cm-3 이하의 캐리어 농도를 가질 수 있다. 상기 제2 영역(OA)은 0 보다 크고 1016 cm-3 이하의 캐리어 농도를 가질 수 있다. 이와 같이, 상기 제1 영역(NA)은 높은 도전성을 갖고, 상기 제2 영역(OA)은 낮은 도전성을 갖는다. 따라서, 상기 산화물 반도체 패턴(200)은 상기 제1 영역(NA) 및 제2 영역(OA)의 도전성 차이로 인한 반도체 특성을 갖는다.
상기 산화물 반도체 패턴(200)의 상기 제1 영역(NA) 및 제2 영역(OA)은 소정의 면적비(R)를 갖는다. 즉, 상기 산화물 반도체 패턴(200)은 상기 제2 영역(OA)에 대해 상기 제1 영역(NA)이 차지하는 면적비(R)(= (NA의 면적)/(OA의 면적))가 미리 설정된 값, 또는 미리 설정된 범위에 속하도록 형성될 수 있다. 예를 들어, 상기 산화물 반도체 패턴(200)의 상기 제1 영역(NA) 및 제2 영역(OA)의 면적비(R)는 실질적으로 2 이상 8 이하일 수 있다.
상기 에치 스토퍼(300)는 상기 산화물 반도체 패턴(200)이 형성된 기판(100) 상에 배치된다. 상기 에치 스토퍼(300)는 상기 산화물 반도체 패턴(200)과 부분적으로 중첩하며, 상기 제1 영역(NA) 및 제2 영역(OA)을 커버한다. 예를 들어, 상기 에치 스토퍼(300)의 상기 신호 전극에 의해 커버되지 않고 노출되는 부분은 상기 산화물 반도체 패턴(200)의 제1 영역(NA)에 중첩할 수 있다. 또한, 상기 에치 스토퍼(300)의 상기 신호 전극에 의해 커버되는 부분은 상기 산화물 반도체 패턴(200)의 제2 영역(OA)에 중첩할 수 있다. 상기 에치 스토퍼(300)는 절연성 물질, 예컨대, 실리콘 산화물을 포함할 수 있다.
상기 신호 전극은 소스 전극(SE) 및 드레인 전극(DE)을 포함한다. 상기 소스 전극(SE)은 상기 제2 영역(OA)의 일 단부에 중첩하도록 상기 에치 스토퍼(300)가 형성된 기판(100) 상에 배치된다. 상기 드레인 전극(DE)은 상기 제2 영역(OA)의 타 단부에 중첩하도록 상기 에치 스토퍼(300)가 형성된 기판(100) 상에 배치된다. 즉, 상기 소스 전극(SE) 및 드레인 전극(DE)은 상기 제1 영역(NA)을 사이에 두고 상호 이격되어 상기 에치 스토퍼(300) 상에 배치된다. 실시예에 따라, 상기 소스 전극(SE) 및 드레인 전극(DE)은 실질적으로 동일한 재질로 형성될 수 있다. 예를 들어, 상기 소스 전극(SE) 및 드레인 전극(DE)은 티타늄(titanium; Ti) 또는 티타늄 산화물(TiOx)을 포함할 수 있다. 본 실시예에서, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 각각, 구리(Cu)층 및 상기 구리(Cu)층 아래에 배치된 티타늄(Ti)층을 포함한다.
상기 소스 전극(SE)은 상기 산화물 반도체 패턴(200) 및 상기 데이터 라인(DL)을 전기적으로 연결한다. 상기 소스 전극(SE)은 상기 산화물 반도체 패턴(200)의 일 단부에 직접 접촉할 수 있다. 본 실시예에서, 상기 소스 전극(SE)은 상기 데이터 라인(DL)과 일체로 형성될 수 있다.
상기 드레인 전극(DE)은 상기 산화물 반도체 패턴(200) 및 상기 화소 전극(PE)을 전기적으로 연결한다. 상기 드레인 전극(DE)은 상기 산화물 반도체 패턴(200)의 타 단부에 직접 접촉할 수 있다.
상기 패시베이션막(500)은 상기 신호 전극이 형성된 기판(100) 상에 배치된다. 상기 패시베이션막(500)은 상기 산화물 반도체 패턴(200)의 제1 영역(NA)에 대응하는 에치 스토퍼(300)의 노출된 부분 및 상기 신호 전극을 커버한다. 상기 패시베이션막(500)은 실리콘 질화물(SiNx)을 포함할 수 있다. 예를 들어, 상기 패시베이션막(500)은 상기 신호 전극 및 에치 스토퍼(300) 상에서 실리콘 수화물(silicon hydride) 및 암모니아(NH3)의 혼합 기체를 이용한 화학 기상 증착(chemical vapor deposition; CVD) 공정으로 형성될 수 있다. 이 경우, 상기 혼합 기체로서, 암모니아(NH3)에 대한 실리콘 수화물의 혼합비가 0 보다 크고 2.0 이하인 혼합 기체가 사용될 수 있다. 즉, 상기 화학 기상 증착 공정의 경우, 고 수소(high H2) 조건에서 상기 패시베이션막(500)이 증착될 수 있다.
상기 보호층(510)은 상기 패시베이션막(500)이 형성된 기판(100) 상에 배치된다. 상기 보호층(510)은 실질적으로 평탄한 상면을 가질 수 있다. 상기 보호층(510)은 절연성 물질, 예컨대 아크릴 수지, 페놀 수지 등을 포함하는 포토레지스트 조성물로부터 형성된 유기 절연막일 수 있다.
상기 화소 전극(PE)은 상기 패시베이션막(500) 및 보호층(510)을 관통하는 제1 콘택홀(CNT1)을 통해 상기 드레인 전극(DE)에 전기적으로 연결된다. 상기 화소 전극(PE)은 투명한 도전성 물질을 포함할 수 있다. 예를 들어, 상기 화소 전극(PE)은 인듐 아연 산화물(indium zinc oxide; IZO), 인듐 주석 산화물(indium tin oxide; ITO), 주석 산화물(SnOx) 또는 아연 산화물(ZnOx)을 포함할 수 있다. 또는, 상기 화소 전극(PE)은 반사율이 높은 금속을 포함할 수 있다. 예를 들어, 상기 화소 전극(PE)은 알루미늄(Al), 백금(Pt), 은(Ag), 금(Au), 크롬(Cr), 텅스텐(W), 몰리브데늄(Mo), 티타늄(Ti) 또는 이들의 합금을 포함할 수 있다.
상기 제2 게이트 전극(600)은 상기 보호층(510)이 형성된 기판(100) 상에 배치된다. 상기 제2 게이트 전극(600)의 일 단부(601)는 제2 콘택홀(CNT2)을 통해 상기 제1 게이트 전극(GE)에 전기적으로 연결된다. 상기 제2 게이트 전극(600)은 상기 제1 게이트 전극(GE)과 함께, 게이트 온/오프 신호를 인가받는다. 이때, 상기 제2 게이트 전극(600)은 상기 산화물 반도체 패턴(200)의 상 채널 영역을 제어하고, 상기 제1 게이트 전극(GE)은 상기 산화물 반도체 패턴(200)의 하 채널 영역을 제어한다.
한편, 상기 제2 게이트 전극(600)은 상기 화소 전극(PE)과 실질적으로 동일한 재질로 형성될 수 있다. 예를 들어, 상기 제2 게이트 전극(600)은 인듐 아연 산화물(indium zinc oxide; IZO), 인듐 주석 산화물(indium tin oxide; ITO), 주석 산화물(SnOx), 아연 산화물(ZnOx), 알루미늄(Al), 백금(Pt), 은(Ag), 금(Au), 크롬(Cr), 텅스텐(W), 몰리브데늄(Mo), 또는 티타늄(Ti)을 포함할 수 있다.
이와 같이, 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판에 의하면, 신호 전극을 형성하는 물질이 티타늄을 포함하고, 에치 스토퍼 상에 배치된 신호 전극의 중첩 면적비가 조절됨으로써, 고 수소 조건에서의 패시베이션막 형성을 가능하게 하고, 그에 따라 높은 포화 이동도를 갖는 박막 트랜지스터 기판을 구현할 수 있다.
도 7a 내지 도 7e는 도 5의 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 7a를 참조하면, 기판(100) 상에 게이트 금속층을 형성하고, 상기 게이트 금속층을 패터닝하여 제1 게이트 전극(GE)을 형성한다. 상기 게이트 금속층은 구리(Cu)층을 포함할 수 있다.
도 7b를 참조하면, 상기 제1 게이트 전극(GE)이 형성된 기판(100) 상에 게이트 절연층(110)을 형성하고, 상기 게이트 절연층(110) 상에 산화물 반도체 패턴(200) 및 에치 스토퍼(300)를 형성한다. 상기 게이트 절연층(110)은 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx) 등의 무기막 또는 투명한 재질의 유기막으로 형성될 수 있다. 상기 산화물 반도체 패턴(200)은 소정의 폭을 가지며, 상기 제1 게이트 전극(GE)에 중첩한다. 상기 에치 스토퍼(300)는 상기 산화물 반도체 패턴(200)에 부분적으로 중첩한다. 상기 산화물 반도체 패턴(200)은 인듐(indium; In), 아연(zinc; Zn), 갈륨(gallium; Ga), 주석(tin; Sn) 또는 하프늄(hafnium; Hf)을 포함할 수 있다. 예를 들어, 상기 산화물 반도체 패턴(200)은 인듐 갈륨 아연 산화물(indium gallium zinc oxide; IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide; ITZO) 또는 하프늄 인듐 아연 산화물(hafnium indium zinc oxide; HIZO)을 포함할 수 있다. 상기 에치 스토퍼(300)는 절연성 물질, 예컨대, 실리콘 산화물을 포함할 수 있다.
도 7c를 참조하면, 상기 에치 스토퍼(300)가 형성된 기판(100) 상에 신호 금속층(400)을 형성하고 상기 신호 금속층(400)을 식각하여 신호 전극(410)을 형성한다. 상기 신호 전극(410)은 티타늄(Ti) 또는 티타늄 산화물(TiOx)을 포함할 수 있다. 상기 신호 전극(410)은 상기 산화물 반도체 패턴(200)의 일 단부에 접촉하고 상기 에치 스토퍼(300)의 일부를 커버하는 소스 전극(SE) 및 상기 산화물 반도체 패턴(200)의 타 단부에 접촉하고 상기 에치 스토퍼(300)의 다른 일부를 커버하는 드레인 전극(DE)을 포함한다. 이때, 상기 산화물 반도체 패턴(200)은 상기 에치 스토퍼(300)에만 중첩하는 제1 영역(NA) 및 상기 에치 스토퍼(300) 및 상기 신호 전극(410) 모두에 중첩하는 제2 영역(OA)을 포함한다. 상기 제1 영역(NA) 및 상기 제2 영역(OA)은 소정의 면적비(R)를 갖는다. 예를 들어, 상기 면적비(R)(= (NA의 면적)/(OA의 면적))는 2 이상 8 이하일 수 있다. 실시예에 따라, 상기 신호 전극(410)과 상기 에치 스토퍼(300)의 중첩 면적은 원하는 범위(또는 값)의 면적비(R)를 갖도록 조절될 수 있다.
이어서, 상기 신호 전극(410)이 형성된 기판(100) 상에 패시베이션막(500)을 형성한다. 상기 패시베이션막(500)은 실리콘 수화물(silicon hydride) 및 암모니아(NH3)의 혼합 기체를 이용한 증착 공정에 의해 형성될 수 있다. 예를 들어, 상기 패시베이션막(500)은 화학 기상 증착(CVD) 공정에 의해 형성될 수 있다. 이 경우, 상기 혼합 기체의 혼합비는 암모니아(NH3) 대비 실리콘 수화물의 혼합비가 0 보다 크고 2.0 이하일 수 있다. 즉, 상기 화학 기상 증착(CVD) 공정의 경우, 상기 패시베이션막(500)은 고 수소(high H2) 조건에서 증착될 수 있다. 상기 패시베이션막(500)이 증착됨에 따라, 상기 산화물 반도체 패턴(200)의 영역별 도전 특성이 구분될 수 있다. 예를 들어, 상기 제1 영역(NA)은 1017 cm-3 이상 1019 cm-3 이하의 캐리어 농도를 가질 수 있고, 상기 제2 영역(OA)은 0 보다 크고 1016 cm-3 이하의 캐리어 농도를 가질 수 있다.
다음으로, 상기 패시베이션막(500)이 형성된 기판(100) 상에 보호층(510)을 형성한다. 상기 보호층(510)은 실질적으로 평탄한 상면을 가질 수 있다. 상기 보호층(510)은 절연성 물질, 예컨대 아크릴 수지, 페놀 수지 등을 포함하는 포토레지스트 조성물로부터 형성된 유기 절연막일 수 있다.
도 7d를 참조하면, 상기 보호층(510)이 형성된 기판(100) 상에 제1 콘택홀(CNT1) 및 제2 콘택홀(CNT2)을 형성한다. 상기 제1 콘택홀(CNT1)은 상기 드레인 전극(DE) 상의 상기 패시베이션막(500) 및 보호층(510)을 관통한다. 상기 제2 콘택홀(CNT2)은 상기 제1 게이트 전극(GE)의 일 단부 상에서 상기 게이트 절연층(110), 패시베이션막(500) 및 보호층(510)을 관통한다.
도 7e를 참조하면, 상기 제1 콘택홀(CNT1) 및 제2 콘택홀(CNT2)이 형성된 기판(100) 상에 각각, 화소 전극(PE) 및 제2 게이트 전극(600)을 형성한다. 상기 화소 전극(PE)은 상기 제1 콘택홀(CNT1)을 통해 상기 드레인 전극(DE)과 전기적으로 연결된다. 상기 제2 게이트 전극(600)은 상기 제2 콘택홀(CNT2)을 통해 상기 제1 게이트 전극(GE)과 전기적으로 연결된다.
상기 화소 전극(PE)은 투명한 도전성 물질을 포함할 수 있다. 상기 제2 게이트 전극(600)은 상기 화소 전극(PE)과 실질적으로 동일한 재질로 형성될 수 있다. 예를 들어, 상기 화소 전극(PE) 및 제2 게이트 전극(600)은 인듐 아연 산화물(indium zinc oxide; IZO), 인듐 주석 산화물(indium tin oxide; ITO), 주석 산화물(SnOx) 또는 아연 산화물(ZnOx)을 포함할 수 있다. 또는, 상기 화소 전극(PE) 및 제2 게이트 전극(600)은 반사율이 높은 금속, 예컨대, 알루미늄(Al), 백금(Pt), 은(Ag), 금(Au), 크롬(Cr), 텅스텐(W), 몰리브데늄(Mo), 티타늄(Ti) 또는 이들의 합금을 포함할 수 있다.
본 발명의 실시예들에 따른 박막 트랜지스터 기판 및 이의 제조 방법에 따르면, 신호 전극을 형성하는 물질이 티타늄을 포함함으로써, 고 수소 조건에서 패시베이션막을 형성하여도 박막 트랜지스터의 스위칭 조절이 가능해지고 그에 따라 높은 포화 이동도를 갖는 박막 트랜지스터 기판을 구현할 수 있다.
또한, 반도체층을 부분적으로 커버하는 에치 스토퍼 상에 배치된 상기 신호 전극이 상기 반도체층 및 에치 스토퍼와 중첩되는 면적비를 조절함으로써, 채널층에서 원하는 포화 이동도를 갖는 박막 트랜지스터 기판을 구현할 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 110: 게이트 절연층
200: 산화물 반도체 패턴 300: 에치 스토퍼
400: 신호 금속층 410: 신호 전극
500: 패시베이션막 510: 보호층
600: 제2 게이트 전극
DL: 데이터 라인 DE: 데이터 전극
GE: (제1) 게이트 전극 GL: 게이트 라인
PE: 화소 전극 SE: 소스 전극

Claims (20)

  1. 기판;
    상기 기판 상에 배치되는 게이트 전극;
    상기 게이트 전극 상에 배치되는 게이트 절연층;
    캐리어(carrier) 농도가 1017 cm-3 이상 1019 cm-3 이하인 제1 영역 및 상기 제1 영역보다 낮은 캐리어 농도를 갖는 제2 영역을 갖고, 상기 게이트 절연층 상에 배치되는 산화물 반도체 패턴;
    상기 제1 영역 및 제2 영역을 커버하도록 상기 산화물 반도체 패턴 상에 배치되는 에치 스토퍼;
    상기 에치 스토퍼와 부분적으로 중첩하며, 상기 제2 영역에 중첩하는 신호 전극; 및
    상기 에치 스토퍼 및 상기 신호 전극을 커버하는 패시베이션막을 포함하고,
    상기 제1 영역 및 상기 제2 영역은 동일한 층에서 수평 방향을 따라 구분되는 것을 특징으로 하는 박막 트랜지스터 기판.
  2. 제1항에 있어서, 상기 신호 전극은 티타늄 또는 티타늄 산화물을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  3. 제1항에 있어서, 상기 제2 영역의 캐리어 농도는 0 보다 크고 1016 cm-3 이하인 것을 특징으로 하는 박막 트랜지스터 기판.
  4. 제1항에 있어서, 상기 신호 전극은 상기 제2 영역의 일 단부와 중첩하며 데이터 라인에 전기적으로 연결되는 소스 전극 및 상기 소스 전극과 이격되며 상기 제2 영역의 타 단부와 중첩하는 드레인 전극을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  5. 제4항에 있어서, 상기 패시베이션막에 형성된 콘택홀을 통해 상기 드레인 전극에 전기적으로 연결되는 화소 전극을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  6. 제1항에 있어서, 상기 패시베이션막은 실리콘 질화물을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  7. 제1항에 있어서, 상기 제1 영역 및 제2 영역의 면적비는 2 이상 8 이하인 것을 특징으로 하는 박막 트랜지스터 기판.
  8. 제1항에 있어서, 상기 산화물 반도체 패턴의 폭은 10 μm 이상 100 μm 이하인 것을 특징으로 하는 박막 트랜지스터 기판.
  9. 기판 상에 게이트 금속층을 형성하고, 상기 게이트 금속층을 패터닝하여 게이트 전극을 형성하는 단계;
    상기 게이트 전극을 커버하는 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층 상에 산화물 반도체 패턴을 형성하는 단계;
    상기 산화물 반도체 패턴의 일부에 중첩하는 에치 스토퍼를 형성하는 단계;
    상기 에치 스토퍼의 일부가 노출되도록, 상기 에치 스토퍼의 양 단부에 중첩하는 신호 전극을 형성하는 단계; 및
    상기 에치 스토퍼 및 신호 전극 상에 실리콘 질화물을 포함하는 패시베이션막을 형성하여, 에치 스토퍼의 노출된 부분에 대응하는 상기 산화물 반도체 패턴의 제1 영역에서 캐리어(carrier) 농도가 1017 cm-3 이상 1019 cm-3 이하가 되고, 상기 에치 스토퍼 및 상기 신호 전극과 중첩하는 영역으로 정의되는 제2 영역의 캐리어 농도보다 높도록 상기 제1 영역의 캐리어 농도를 증가시키는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  10. 삭제
  11. 제9항에 있어서, 상기 패시베이션막을 형성하는 단계는 실리콘 수화물(silicon hydride) 및 암모니아의 혼합 기체를 이용하여 상기 패시베이션막을 증착하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  12. 제11항에 있어서, 상기 혼합 기체의 암모니아 대 실리콘 수화물의 혼합비는 0 보다 크고 2.0 이하인 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  13. 제9항에 있어서, 상기 신호 전극은 티타늄 또는 티타늄 산화물을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  14. 제9항에 있어서, 상기 신호 전극을 형성하는 단계는 상기 에치 스토퍼 상에 신호 금속층을 형성하고, 상기 에치 스토퍼의 양 단부의 사이에 대응하는 상기 신호 금속층의 부분을 식각하여 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  15. 제14항에 있어서,
    상기 패시베이션막 상에 보호층을 형성하는 단계;
    상기 드레인 전극의 일부가 노출되도록 상기 보호층 및 패시베이션막을 관통하는 콘택홀을 형성하는 단계; 및
    상기 콘택홀을 통해 상기 드레인 전극과 전기적으로 연결되도록 상기 보호층 상에 화소 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  16. 제9항에 있어서, 상기 신호 전극에 중첩하는 상기 산화물 반도체 패턴의 제2 영역에서 캐리어 농도는 0 보다 크고 1016 cm-3 이하인 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  17. 제16항에 있어서, 상기 제1 영역 및 제2 영역의 면적비는 2 이상 8 이하인 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  18. 제17항에 있어서, 상기 신호 전극을 형성하는 단계는 상기 면적비에 따라 상기 에치 스토퍼 및 상기 신호 전극 간의 중첩 면적을 조절하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  19. 제9항에 있어서, 상기 산화물 반도체 패턴의 폭은 10 μm 이상 100 μm 이하인 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  20. 제9항에 있어서, 상기 신호 전극은 상부 금속패턴 및 하부 금속패턴을 포함하는 적층 구조를 갖는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
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