KR100936874B1 - 박막 트랜지스터의 제조 방법 및 박막 트랜지스터를구비하는 유기전계발광 표시 장치의 제조 방법 - Google Patents

박막 트랜지스터의 제조 방법 및 박막 트랜지스터를구비하는 유기전계발광 표시 장치의 제조 방법 Download PDF

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Abstract

본 발명은 산소를 포함하는 화합물 반도체를 반도체층으로 하는 박막 트랜지스터의 제조 방법 및 박막 트랜지스터를 구비하는 유기전계발광 표시 장치의 제조 방법에 관한 것으로, 절연 기판 상에 게이트 전극을 형성하는 단계, 게이트 전극을 포함하는 상부에 게이트 절연막을 형성하는 단계, 게이트 절연막 상에 산소 이온을 포함하며 채널 영역, 소스 영역 및 드레인 영역을 제공하는 반도체층을 형성하는 단계, 소스 영역 및 드레인 영역의 반도체층과 접촉되는 소스 전극 및 드레인 전극을 형성하는 단계 및 반도체층을 포함하는 상부에 유기물을 코팅하여 보호막을 형성하는 단계를 포함하며, 반도체층의 케리어 농도가 1e+17 내지 1e+18#/㎤ 범위 내에서 유지되도록 하여 안정적인 전기적 특성을 갖도록 한다.
화합물 반도체, 수소 농도, 케리어 농도, 보호막, 비저항

Description

박막 트랜지스터의 제조 방법 및 박막 트랜지스터를 구비하는 유기전계발광 표시 장치의 제조 방법 {Method of manufacturing a thin film transistor and a method of manufacturing an organic light emitting display having the thin film transistor}
도 1은 본 발명의 제 1 실시예에 따른 박막 트랜지스터를 설명하기 위한 단면도.
도 2는 본 발명의 제 2 실시예에 따른 박막 트랜지스터를 설명하기 위한 단면도.
도 3a 내지 도 3d는 본 발명의 제 1 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도.
도 4a 내지 도 4e는 본 발명의 제 2 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도.
도 5a 및 도 5b는 본 발명에 따른 박막 트랜지스터의 전기적 특성을 설명하기 위한 그래프.
도 6a 및 도 6b는 본 발명에 따른 박막 트랜지스터를 구비하는 유기전계발광 표시 장치의 제조 방법을 설명하기 위한 평면도 및 단면도.
도 7은 본 발명에 따른 박막 트랜지스터를 구비하는 유기전계발광 표시 장치의 제조 방법을 설명하기 위한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10, 20, 210: 기판 11, 22: 게이트 전극
12, 23: 게이트 절연막 13, 24: 반도체층
13a, 24a: 채널영역 13b, 24b: 소스 영역
13c, 24c: 드레인 영역 14a, 27a: 소스 전극
14b, 27b: 드레인 전극 15: 도전층
16, 25: 보호막 21: 버퍼층
25a: 콘택홀 26: 감광막
200: 표시 패널 220: 화소 영역
224: 주사 라인 226: 데이터 라인
228: 패드 230: 비화소 영역
234: 주사 구동부 236: 데이터 구동부
300: 유기전계발광 소자 30: 평탄화층
317: 애노드 전극 318: 화소 정의막
319: 유기 박막층 320: 캐소드 전극
400: 봉지 기판 410: 밀봉재
본 발명은 박막 트랜지스터의 제조 방법 및 박막 트랜지스터를 구비하는 유기전계발광 표시 장치의 제조 방법에 관한 것으로, 보다 상세하게는 산소를 포함하는 화합물 반도체를 반도체층으로 하는 박막 트랜지스터의 제조 방법 및 박막 트랜지스터를 구비하는 유기전계발광 표시 장치의 제조 방법에 관한 것이다.
일반적으로 박막 트랜지스터(Thin Film Transistor)는 채널 영역과 소스 및 드레인 영역을 제공하는 반도체층과, 채널 영역 상부에 형성되며 게이트 절연막에 의해 반도체층과 전기적으로 절연되는 게이트 전극으로 이루어진다.
이와 같이 이루어진 박막 트랜지스터의 반도체층은 대개 비정질 실리콘(Amorphous Silicon)이나 폴리 실리콘(Poly-Silicon)으로 형성되는데, 반도체층이 비정실 실리콘으로 형성되면 이동도(mobility)가 낮아 고속으로 동작되는 구동 회로의 구현이 어려우며, 폴리실리콘으로 형성되면 이동도는 높지만 문턱전압이 불균일하여 별도의 보상 회로가 부가되어야 하는 문제점이 있다.
또한, 저온 폴리 실리콘(Low Temperature Poly-Silicon; LTPS)을 이용한 종래의 박막 트랜지스터 제조 방법은 레이저 열처리 등과 같은 고가의 공정이 포함되고 특성 제어가 어렵기 때문에 대면적의 기판에 적용이 어려운 문제점이 있다.
이러한 문제점을 해결하기 위해 최근에는 화합물 반도체를 반도체층으로 이용하는 연구가 진행되고 있다.
일본공개특허 2004-273614호에는 산화아연(Zinc Oxide; ZnO) 또는 산화아연(ZnO)을 주성분으로 하는 화합물 반도체를 반도체층으로 이용한 박막 트랜지스터가 개시되어 있다.
그러나 화합물 반도체를 반도체층으로 이용하면 공기 중에 노출되는 경우 수소(H)의 침투에 의해 비저항이 감소되는 문제점이 있다. 화합물 반도체층의 표면부로 침투된 수소는 도너(shallow donor)로 작용하기 때문에 반도체층의 비저항을 감소시키며, 이와 같은 비저항 감소는 노출 시간에 따라 심화된다. 따라서 채널 영역의 비저항 감소에 의해 누설전류(leakage current)가 증가되는 등 박막 트랜지스터의 전기적 특성이 저하된다.
수소의 침투로 인한 반도체층의 비저항 감소에 대해서는 논문(C. G. Van de Walle, "Role of Intentionally Incorporated Hydrogen in Wide-Band-Gap ZnO Thin Film Prepared by Photo-MOCVD Technique", cP772, Physics of Semiconductors: 27 th International Conference on the Physics of Semiconductors)을 참조할 수 있다.
본 발명의 목적은 수소 이온의 확산(침투)에 의한 반도체층의 전기적 특성 변화가 방지될 수 있는 박막 트랜지스터의 제조 방법 및 박막 트랜지스터를 구비하는 유기전계발광 표시 장치의 제조 방법을 제공하는 데 있다.
본 발명의 다른 목적은 전기적 특성 및 신뢰성을 향상시킬 수 있는 박막 트 랜지스터의 제조 방법 및 박막 트랜지스터를 구비하는 유기전계발광 표시 장치의 제조 방법을 제공하는 데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 측면에 따른 박막 트랜지스터의 제조 방법은 절연 기판 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극을 포함하는 상부에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 산소 이온을 포함하며 채널 영역, 소스 영역 및 드레인 영역을 제공하는 반도체층을 형성하는 단계; 상기 소스 영역 및 드레인 영역의 상기 반도체층과 접촉되는 소스 전극 및 드레인 전극을 형성하는 단계; 및 상기 반도체층을 포함하는 상부에 유기물을 코팅하여 보호막을 형성하는 단계를 포함하며, 상기 반도체층의 케리어 농도가 1e+17 내지 1e+18#/㎤가 되도록 한다.
상기한 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 박막 트랜지스터의 제조 방법은 절연 기판 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극을 포함하는 상부에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 산소 이온을 포함하며 채널 영역, 소스 영역 및 드레인 영역을 제공하는 반도체층을 형성하는 단계; 상기 반도체층을 포함하는 상부에 유기물을 코팅하여 보호막을 형성하는 단계; 상기 보호막 상에 감광막을 형성한 후 상기 반도체층의 소스 영역 및 드레인 영역이 노출되도록 상기 감광막을 패터닝하는 단계; 및 상기 소스 영역 및 드레인 영역의 상기 반도체층과 접촉되는 소스 전극 및 드레인 전극을 형성하는 단 계를 포함하며, 상기 반도체층의 케리어 농도가 1e+17 내지 1e+18#/㎤가 되도록 한다.
상기한 목적을 달성하기 위한 본 발명의 또 다른 일 측면에 따른 박막 트랜지스터를 구비하는 유기전계발광 표시 장치의 제조 방법은 절연 기판 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극을 포함하는 상부에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 산소 이온을 포함하며 채널 영역, 소스 영역 및 드레인 영역을 제공하는 반도체층을 형성하는 단계; 상기 반도체층을 포함하는 상부에 유기물을 코팅하여 보호막을 형성하는 단계; 상기 보호막 상에 감광막을 형성한 후 상기 반도체층의 소스 영역 및 드레인 영역이 노출되도록 상기 감광막을 패터닝하는 단계; 상기 소스 영역 및 드레인 영역의 상기 반도체층과 접촉되는 소스 전극 및 드레인 전극을 형성하는 단계; 전체 상부면에 평탄화층을 형성한 후 상기 소스 전극 또는 드레인 전극이 노출되도록 상기 평탄화층을 패터닝하는 단계; 상기 평탄화층 상에 상기 노출된 소스 전극 또는 드레인 전극과 접촉되는 제 1 전극을 형성하는 단계; 전체 상부면에 화소 정의막을 형성한 후 발광 영역의 상기 제 1 전극을 노출시키는 단계; 및 노출된 상기 제 1 전극 상에 유기 박막층을 형성하고, 상기 유기 박막층을 포함하는 상기 화소 정의막 상에 제 2 전극을 형성하는 단계를 포함하며, 상기 반도체층의 케리어 농도가 1e+17 내지 1e+18#/㎤가 되도록 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이하의 실시예는 이 기술 분야에서 통상적인 지식을 가진 자에게 본 발 명이 충분히 이해되도록 제공되는 것으로서, 여러 가지 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다.
도 1은 본 발명의 제 1 실시예에 따른 박막 트랜지스터를 설명하기 위한 단면도로서, 하부(Bottom) 게이트 구조의 일 예를 도시한다.
절연물로 이루어진 기판(10) 상에 게이트 전극(11)이 형성되고, 게이트 전극(11)을 포함하는 상부에는 게이트 절연막(12)에 의해 전기적으로 절연되며, 채널 영역(13a), 소스 영역(13b) 및 드레인 영역(13c)을 제공하는 반도체층(13)이 형성된다. 반도체층(13)은 산소 이온을 포함하는 화합물 반도체로 형성되며, 채널 영역(13a)이 게이트 전극(11)과 중첩되도록 형성된다. 산소 이온을 포함하는 화합물 반도체로서, 산화아연(ZnO)이나, 갈륨(Ga), 인듐(In), 스태늄(Sn) 등이 도핑된 산화아연(ZnO)을 주성분으로 하는 화합물 반도체 등이 사용될 수 있다.
소스 및 드레인 영역(13b 및 13c)의 반도체층(13) 상에는 소스 전극(14b) 및 드레인 전극(14c)이 형성되며, 소스 및 드레인 전극(14b 및 14c)과 반도체층(13) 사이에는 접촉(contact) 저항을 감소시키기 위한 도전층(15)이 형성될 수 있다.
또한, 소스 및 드레인 전극(14b 및 14c)과 반도체층(13)을 포함하는 전체 상부에는 폴리이미드(Polyimid), 폴리아크릴(PolyAcryl), SOG(Spin on Glass), 감광막(Photoresist) 및 BCB(Benzocyclobutane)로 구성된 군에서 선택된 하나 또는 하나 이상의 유기물로 보호막(16)이 형성된다.
도 2는 본 발명의 제 2 실시예에 따른 박막 트랜지스터를 설명하기 위한 단면도로서, 하부 게이트 구조의 다른 예를 도시한다.
절연물로 이루어진 기판(20) 상에 버퍼층(21)이 형성되고, 버퍼층(21) 상에 게이트 전극(22)이 형성된다. 게이트 전극(22)을 포함하는 상부에는 게이트 절연막(23)에 의해 게이트 전극(22)과 전기적으로 절연되며, 채널 영역(24a), 소스 영역(24b) 및 드레인 영역(24c)을 제공하는 반도체층(24)이 형성된다. 반도체층(24)은 산소 이온을 포함하는 화합물 반도체로 형성되며, 채널 영역(24a)이 게이트 전극(22)과 중첩되도록 형성된다. 산소 이온을 포함하는 화합물 반도체로서, 산화아연(ZnO)이나, 갈륨(Ga), 인듐(In), 스태늄(Sn) 등이 도핑된 산화아연(ZnO)을 주성분으로 하는 화합물 반도체 등이 사용될 수 있다.
반도체층(24)을 포함하는 전체 상부에는 소스 및 드레인 영역(24b 및 24c)이 노출되도록 콘택홀이 형성된 보호막(25)이 형성되며, 보호막(25) 상에는 콘택홀을 통해 소스 및 드레인 영역(24b 및 24c)과 접촉되는 소스 및 드레인 전극(27a 및 27b)이 형성된다. 보호막(25)은 폴리이미드, 폴리아크릴, SOG, 감광막 및 BCB로 구성된 군에서 선택된 하나 또는 하나 이상의 유기물로 형성된다.
도 3a 내지 도 3d는 본 발명의 제 1 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.
도 3a를 참조하면, 절연 기판(10) 상에 게이트 전극(11)을 형성한 후 게이트 전극(11)을 포함하는 전체 상부면에 게이트 절연막(12)을 형성한다.
도 3b를 참조하면, 게이트 전극(11)을 포함하는 게이트 절연막(12) 상에 채널 영역(13a), 소스 영역(13b) 및 드레인 영역(13c)을 제공하는 반도체층(13)을 형성한다. 반도체층(13)은 산소 이온을 포함하는 화합물 반도체로서, 산화아연(ZnO) 이나, 갈륨(Ga), 인듐(In), 스태늄(Sn) 등이 도핑된 산화아연(ZnO)을 주성분으로 하는 화합물 반도체 등으로 형성할 수 있다.
도 3c를 참조하면, 전체 상부에 금속을 증착한 후 패터닝하여 소스 및 드레인 영역(13b 및 13c)의 반도체층(13)과 접촉되는 소스 및 드레인 전극(14b 및 14c)을 형성한다. 이 때 소스 및 드레인 전극(14b 및 14c)과 반도체층(13) 사이에 접촉 저항을 감소시키기 위한 도전층(15)을 형성할 수 있다.
도 3d를 참조하면, 소스 및 드레인 전극(14b 및 14c)과 반도체층(13)을 포함하는 상부에 폴리이미드, 폴리아크릴, SOG, 감광막 및 BCB로 구성된 군에서 선택된 하나 또는 하나 이상의 유기물을 스핀 코팅(spin coating) 또는 슬릿 코팅(slit coating)하여 보호막(16)을 형성한다. 이 때 유기물을 코팅한 후 소성(curing)시킬 수 있다.
도 4a 내지 도 4e는 본 발명의 제 2 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.
도 4a를 참조하면, 절연 기판(20) 상에 게이트 전극(22)을 형성한 후 게이트 전극(22)을 포함하는 상부에 게이트 절연막(23)을 형성한다. 이때 게이트 전극(22)을 형성하기 전에 절연 기판(20) 상에 실리콘산화물이나 실리콘질화물과 같은 절연물로 버퍼층(21)을 형성할 수 있다.
도 4b를 참조하면, 게이트 전극(22)을 포함하는 게이트 절연막(23) 상에 채널 영역(24a), 소스 영역(24b) 및 드레인 영역(24c)을 제공하는 반도체층(24)을 형성한다. 반도체층(24)은 산소 이온을 포함하는 화합물 반도체로서, 산화아연(ZnO) 이나, 갈륨(Ga), 인듐(In), 스태늄(Sn) 등이 도핑된 산화아연(ZnO)을 주성분으로 하는 화합물 반도체 등으로 형성할 수 있다.
도 4c를 참조하면, 반도체층(24)을 포함하는 상부에 폴리이미드, 폴리아크릴, SOG, 감광막 및 BCB로 구성된 군에서 선택된 하나 또는 하나 이상의 유기물을 스핀 코팅 또는 슬릿 코팅하여 보호막(25)을 형성한다.
도 4d를 참조하면, 보호막(25) 상에 감광막(26)을 형성한 후 패터닝한다. 그리고 패터닝된 감광막(26)을 마스크로 이용한 식각 공정으로 노출된 부분의 보호막(25)을 식각하여 소스 영역(24b) 및 드레인 영역(24c)의 소정 부분이 노출되도록 콘택홀(25a)을 형성한다. 이 때 감광막(26)은 소정의 마스크를 이용한 노광 및 현상 공정을 통해 패터닝할 수 있다.
도 4e를 참조하면, 보호막(25)에 형성된 콘택홀(25a)을 통해 소스 및 드레인 영역(24b 및 24c)과 접촉되도록 소스 및 드레인 전극(27a 및 27b)을 형성한다.
상기 제 1 및 제 2 실시예에서는 유기물을 스핀 코팅이나 슬릿 코팅하는 경우를 예로 들어 설명하였으나, 물질들 간의 반응이 일어나지 않는 물리적인 코팅 방법이면 적용이 가능하다. 또한, 상기 유기물 외에도 감광막을 이용한 사진 공정으로 패터닝할 수 있는 물질이면 사용이 가능하다.
상기 제 1 및 제 2 실시예와 같이 본 발명은 유기물을 코팅하여 보호막(16 및 25)을 형성한다.
실리콘산화물(SiO2)이나 실리콘질화물(SiN) 등의 무기물을 플라즈마 증 착(plasma deposition) 장비로 증착하여 보호막(16 및 25)을 형성하면 증착 과정에서 수소(H) 이온이 반도체층으로 확산(침투)하여 반응함으로써 수소 농도가 변화되고 플라즈마에 의한 피해(demage)로 인해 조성비가 변화될 수 있다.
즉, 증착 과정에서 전구체로 사용되는 실란(SiH4) 가스에 포함된 수소(H)가 반도체층으로 확산(침투)하면 수소 농도의 증가에 의해 반도체층의 케리어 농도가 ~1e+20#/㎤ 정도로 증가하고, 플라즈마에 의한 피해에 의해 양이온과 음이온의 조성비가 변화될 수 있다.
예를 들어, 반도체층이 InGaZnO로 이루어진 경우, InGaZnO의 양이온과 음이온의 비율(조성비)은 InxGayZn1 -x- yOz 로 표현될 수 있다. 이 때 x + y + z = 1 인 경우 진성(intrinsic) 특성을 갖는데, 전도성을 갖는 경우 ZnO의 양이온과 음이온의 조성비는 다음과 같이 변화될 수 있다.
Zn1O0 .99 = 1023 X 0.01 ~ 1021/㎤
Zn1O0 .999 = 1023 X 0.001 ~ 1020/㎤
Zn1O0 .9999 = 1023 X 0.0001 ~ 1019/㎤
따라서 양이온과 음이온의 조성비가 변화되면 하기의 수학식 1과 같은 조성 차이에 의해 채널의 전도성이 변화된다.
Figure 112007091116818-pat00001
상기 플라즈마에 의한 피해는 플라즈마 식각 공정으로 보호막을 패터닝하는 과정에서도 나타나게 된다.
반면, 본 발명에 따라 유기물을 물리적인 방법으로 코팅하여 보호막(16 및 25)을 형성하는 경우에는, 물리적인 방법만을 이용하기 때문에 수소와의 반응이 발생되지 않으며, 플라즈마를 사용하지 않기 때문에 피해도 방지될 수 있다. 따라서 본 발명의 경우 반도체층의 케리어(carrier) 농도는 1e+17 내지 1e+18#/㎤ 정도의 범위 내에서 안정적으로 유지될 수 있으며, 하기의 수학식 2와 같은 조성 차이로 인해 채널의 전도성도 변화되지 않는다. 만일 채널에서의 케리어 농도가 1e+19 내지 1e+20#/㎤ 정도가 되면 금속과 유사한 전도성을 갖게 되며, 1e+15#/㎤ 이하가 되면 절연성을 갖게 된다.
Figure 112007091116818-pat00002
도 5a는 실리콘질화막(SiN)으로 보호막을 형성하되, 플라즈마 화학기상증착(PECVD) 및 건식 식각(dry etch) 공정이 적용된 박막 트랜지스터의 전기적 특성을 측정한 특성 곡선(transfer curve)으로서, 실란(SiH4) 가스 등을 사용한 공정에 서 수소에 노출되고 플라즈마에 의해 피해를 입기 때문에 반도체층의 케리어 농도가 변화되고, 그로 인해 도전성이 변화되는 것을 알 수 있다.
반면, 도 5b는 본 발명에 따라 유기물로 보호막을 형성하되, 스핀 코팅 및 사진 공정이 적용된 박막 트랜지스터의 전기적 특성을 측정한 특성 곡선으로서, 스핀 코팅과 같이 수소에 노출되지 않으며 물질들 간의 반응이 일어나지 않는 물리적인 방법과 플라즈마 피해를 유발하지 않는 사진 공정을 이용함으로써 반도체층의 케리어 농도 변화가 발생되지 않으며, 그로 인해 도전성의 변화가 일어나지 않는 것을 알 수 있다.
또한, 본 발명은 소스 전극(14a 및 27a)과 드레인 전극(14b 및 27b)을 노출시키기 위해 보호막(16 및 25)을 패터닝하는 과정에서, 감광막을 사용한 사진 공정을 이용한다. 따라서 후속 공정에서도 플라즈마 식각에 따른 피해가 방지되도록 함으로써 채널의 전도성이 효과적으로 일정하게 유지될 수 있다.
상기 제 1 및 제 2 실시예에서는 하부 게이트 구조의 박막 트랜지스터를 설명하였으나, 상부(Top) 게이트 등 화합물 반도체를 반도체층으로 이용하는 어떤 구조의 박막 트랜지스터에도 적용이 가능하다.
도 6은 본 발명에 따른 박막 트랜지스터를 구비하는 유기전계발광 표시 장치의 일 실시예를 설명하기 위한 사시도로서, 화상을 표시하는 표시 패널(200)을 중심으로 개략적으로 설명한다.
도 6a를 참조하면, 기판(210)은 화소 영역(220)과, 화소 영역(220) 주변의 비화소 영역(230)으로 정의된다. 화소 영역(220)의 기판(210)에는 주사 라인(224) 및 데이터 라인(226) 사이에 매트릭스 방식으로 연결된 다수의 유기전계발광 소자(300)가 형성되고, 비화소 영역(230)의 기판(210)에는 화소 영역(220)의 주사 라인(224) 및 데이터 라인(226)으로부터 연장된 주사 라인(224) 및 데이터 라인(226), 유기전계발광 소자(300)의 동작을 위한 전원공급 라인(도시안됨) 그리고 패드(228)를 통해 외부로부터 제공된 신호를 처리하여 주사 라인(224) 및 데이터 라인(226)으로 공급하는 주사 구동부(234) 및 데이터 구동부(236)가 형성된다.
도 7을 참조하면, 유기전계발광 소자(300)는 애노드 전극(317) 및 캐소드 전극(320)과, 애노드 전극(317) 및 캐소드 전극(320) 사이에 형성된 유기 박막층(319)으로 이루어진다. 유기 박막층(319)은 정공 수송층, 유기발광층 및 전자 수송층이 적층된 구조로 형성되며, 정공 주입층과 전자 주입층이 더 포함될 수 있다. 또한, 유기전계발광 소자(300)의 동작을 제어하기 위한 박막 트랜지스터와 신호를 유지시키기 위한 캐패시터가 더 포함될 수 있다.
박막 트랜지스터를 포함하는 유기전계발광 소자(300)를 도 6a 및 도 7을 통해 보다 상세히 설명하면 다음과 같다. 박막 트랜지스터는 도 1 또는 도 2와 같은 구조를 가지며, 도 3a 내지 도 3d 또는 도 4a 내지 도 4e를 참조하여 설명한 본 발명의 제조 방법에 따라 제조될 수 있으나, 본 실시예에서는 도 2의 구조를 갖는 박막 트랜지스터를 예를 들어 설명한다.
도 7 및 도 4a를 참조하면, 기판(210) 상에 버퍼층(21)을 형성하고, 화소 영역(220)의 버퍼층(21) 상에 게이트 전극(22)을 형성한다. 이 때 화소 영역(220)에는 게이트 전극(22)과 연결되는 주사 라인(224)이 형성되고, 비화소 영역(230)에는 화소 영역(220)의 주사 라인(224)으로부터 연장되는 주사 라인(224) 및 외부로부터 신호를 제공받기 위한 패드(228)가 형성될 수 있다. 이 후 게이트 전극(22)을 포함하는 상부에 게이트 절연막(23)을 형성한다.
도 7 및 도 4b를 참조하면, 게이트 전극(22)을 포함하는 게이트 절연막(23) 상에 채널 영역(24a), 소스 영역(24b) 및 드레인 영역(24c)을 제공하는 반도체층(24)을 형성한다. 반도체층(24)은 산소 이온을 포함하는 화합물 반도체로서, 산화아연(ZnO)이나, 갈륨(Ga), 인듐(In), 스태늄(Sn) 등이 도핑된 산화아연(ZnO)을 주성분으로 하는 화합물 반도체 등으로 형성할 수 있다.
도 7 및 도 4c를 참조하면, 반도체층(24)을 포함하는 상부에 폴리이미드, 폴리아크릴, SOG, 감광막 및 BCB로 구성된 군에서 선택된 하나 또는 하나 이상의 유기물을 코팅하여 보호막(25)을 형성한다.
도 7 및 도 4d를 참조하면, 보호막(25) 상에 감광막(26)을 형성한 후 소정의 마스크를 이용한 노광 및 현상 공정을 통해 감광막(26)을 패터닝한다. 그리고 패터닝된 감광막(26)을 마스크로 이용한 식각 공정으로 노출된 부분의 보호막(25)을 식각하여 소스 영역(24b) 및 드레인 영역(24c)의 소정 부분이 노출되도록 콘택홀(25a)을 형성한다.
도 7 및 도 4e를 참조하면, 보호막(25)에 형성된 콘택홀(25a)을 통해 소스 및 드레인 영역(24b 및 24c)과 접촉되도록 소스 및 드레인 전극(27a 및 27b)을 형성한다. 이 때 화소 영역(220)에는 소스 및 드레인 전극(27a 및 27b)과 연결되는 데이터 라인(226)이 형성되고, 비화소 영역(230)에는 화소 영역(220)의 데이터 라 인(226)으로부터 연장되는 데이터 라인(226) 및 외부로부터 신호를 제공받기 위한 패드(228)가 형성될 수 있다.
도 7을 참조하면, 전체 상부면에 평탄화층(30)을 형성하여 표면을 평탄화시킨다. 그리고 평탄화층(30)에 소스 또는 드레인 전극(27a 또는 27b)의 소정 부분이 노출되도록 비아홀을 형성하고, 비아홀을 통해 소스 또는 드레인 전극(27a 또는 27b)과 연결되는 애노드 전극(317)을 형성한다.
애노드 전극(317)의 일부 영역(발광 영역)이 노출되도록 평탄화층(30) 상에 화소 정의막(318)을 형성하고, 노출된 애노드 전극(317) 상에 유기 박막층(319)을 형성한다. 그리고 유기 박막층(319)을 포함하는 화소 정의막(318) 상에 캐소드 전극(320)을 형성한다.
도 6b를 참조하면, 상기와 같이 유기전계발광 소자(300)가 형성된 기판(210) 상부에 화소 영역(220)을 밀봉시키기 위한 봉지 기판(400)을 배치하고, 밀봉재(410)에 의해 봉지 기판(400)이 기판(210)에 합착되도록 함으로써 표시 패널(200)이 완성된다.
이상에서와 같이 상세한 설명과 도면을 통해 본 발명의 최적 실시예를 개시하였다. 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이 다.
상술한 바와 같이 본 발명은 물질들 간의 반응이 발생되지 않는 스핀 코팅 등의 물리적인 방법으로 유기물을 코팅하여 보호막을 형성하고, 감광막을 이용한 사진 공정으로 보호막을 패터닝한다. 수소의 확산(침투)과 플라즈마 피해로 인한 반도체층의 수소 농도 및 조성비 변화가 효과적으로 방지되어 채널 영역의 비저항이 안정적으로 유지됨으로써 누설전류가 발생되지 않는 등 박막 트랜지스터의 전기적 특성이 향상될 수 있다.

Claims (11)

  1. 절연 기판 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극을 포함하는 상부에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 산소 이온을 포함하며 채널 영역, 소스 영역 및 드레인 영역을 제공하는 반도체층을 형성하는 단계;
    상기 소스 영역 및 드레인 영역의 상기 반도체층과 접촉되는 소스 전극 및 드레인 전극을 형성하는 단계; 및
    상기 반도체층을 포함하는 상부에 유기물을 코팅하여 보호막을 형성하는 단계를 포함하며,
    상기 반도체층의 케리어 농도가 1e+17 내지 1e+18#/㎤가 되도록 하는 박막 트랜지스터의 제조 방법.
  2. 절연 기판 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극을 포함하는 상부에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 산소 이온을 포함하며 채널 영역, 소스 영역 및 드레인 영역을 제공하는 반도체층을 형성하는 단계;
    상기 반도체층을 포함하는 상부에 유기물을 코팅하여 보호막을 형성하는 단계;
    상기 보호막 상에 감광막을 형성한 후 패터닝하는 단계;
    상기 패터닝된 감광막을 마스크로 이용한 식각 공정으로 노출된 부분의 보호막을 식각하여 상기 소스 영역 및 드레인 영역의 상기 반도체층을 노출시키는 단계; 및
    상기 소스 영역 및 드레인 영역의 상기 반도체층과 접촉되는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하며,
    상기 반도체층의 케리어 농도가 1e+17 내지 1e+18#/㎤가 되도록 하는 박막 트랜지스터의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 반도체층은 산화아연(ZnO)으로 형성하는 박막 트랜지스터의 제조 방법.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 반도체층은 갈륨(Ga), 인듐(In) 및 스태늄(Sn) 중 적어도 하나 이상의 이온이 도핑된 산화아연(ZnO)으로 형성하는 박막 트랜지스터의 제조 방법.
  5. 제 1 항 또는 제 2 항에 있어서, 상기 유기물은 스핀 코팅 또는 슬릿 코팅 방법으로 코팅하는 박막 트랜지스터의 제조 방법.
  6. 제 1 항 또는 제 2 항에 있어서, 상기 유기물은 폴리이미드, 폴리아크릴, SOG, 감광막 및 BCB로 구성된 군에서 선택된 하나 또는 하나 이상인 박막 트랜지스터의 제조 방법.
  7. 절연 기판 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극을 포함하는 상부에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 산소 이온을 포함하며 채널 영역, 소스 영역 및 드레인 영역을 제공하는 반도체층을 형성하는 단계;
    상기 반도체층을 포함하는 상부에 유기물을 코팅하여 보호막을 형성하는 단계;
    상기 보호막 상에 감광막을 형성한 후 상기 반도체층의 소스 영역 및 드레인 영역이 노출되도록 상기 감광막을 패터닝하는 단계;
    상기 소스 영역 및 드레인 영역의 상기 반도체층과 접촉되는 소스 전극 및 드레인 전극을 형성하는 단계;
    전체 상부면에 평탄화층을 형성한 후 상기 소스 전극 또는 드레인 전극이 노출되도록 상기 평탄화층을 패터닝하는 단계;
    상기 평탄화층 상에 상기 노출된 소스 전극 또는 드레인 전극과 접촉되는 제 1 전극을 형성하는 단계;
    전체 상부면에 화소 정의막을 형성한 후 발광 영역의 상기 제 1 전극을 노출시키는 단계; 및
    노출된 상기 제 1 전극 상에 유기 박막층을 형성하고, 상기 유기 박막층을 포함하는 상기 화소 정의막 상에 제 2 전극을 형성하는 단계를 포함하며,
    상기 반도체층의 케리어 농도가 1e+17 내지 1e+18#/㎤가 되도록 하는 유기전계발광 표시 장치의 제조 방법.
  8. 제 7 항에 있어서, 상기 반도체층은 산화아연(ZnO)으로 형성하는 유기전계발광 표시 장치의 제조 방법.
  9. 제 7 항에 있어서, 상기 반도체층은 갈륨(Ga), 인듐(In) 및 스태늄(Sn) 중 적어도 하나 이상의 이온이 도핑된 산화아연(ZnO)으로 형성하는 유기전계발광 표시 장치의 제조 방법.
  10. 제 7 항에 있어서, 상기 유기물은 스핀 코팅 또는 슬릿 코팅 방법으로 코팅하는 유기전계발광 표시 장치의 제조 방법.
  11. 제 7 항에 있어서, 상기 유기물은 폴리이미드, 폴리아크릴, SOG, 감광막 및 BCB로 구성된 군에서 선택된 하나 또는 하나 이상인 유기전계발광 표시 장치의 제조 방법.
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