KR20060007984A - 반도체 소자의 패시베이션 방법 - Google Patents

반도체 소자의 패시베이션 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 패시베이션 방법에 관한 것으로, 다수의 금속 배선이 형성된 반도체 기판 상부에 HARP 산화막을 형성하는 단계와, 전체 구조 상부에 질화막 또는 산화질화막을 형성하는 단계를 포함하여 반도체 소자의 미세화 및 고집적화에 따라 금속 배선 사이의 홈 매립의 어려움을 개선하면서 HDP 산화막의 높은 바이어스 파워로 인해 발생되는 누설 문제 개선 및 수소 부산물에 의한 소자 특성의 열화를 근본적으로 차단하게 되어 보다 안정적인 수율 확보에 이바지할 수 있는 반도체 소자의 패시베이션 방법이 제시된다.
패시베이션, HARP 산화막, 홈 매립, 심 방지, 크랙 방지

Description

반도체 소자의 패시베이션 방법{Passivation method for semiconductor device}
도 1(a) 및 도 1(b)는 본 발명에 따른 반도체 소자의 패시베이션 방법을 설명하기 위해 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 반도체 기판 12 : 확산 방지막
13 : 금속층 14 : 반사 방지막
15 : HARP 산화막 16 : 질화막
본 발명은 반도체 소자의 패시베이션막 형성 방법에 관한 것으로, 특히 O3- TEOS를 소오스로 사용하는 AMAT사(社)의 HARP(High Aspect Ratio Process) 산화막을 패시베이션 공정에 이용하여 홈 매립을 용이하게 하고, 누설 특성 및 소자 특성의 열화를 방지할 수 있게 하는 반도체 소자의 패시베이션막 형성 방법에 관한 것이다.
90㎚, 70㎚ 및 서브 70㎚로 반도체 소자, 특히 플래쉬 메모리 소자가 미세화되고 고집적화됨에 따라 금속 배선을 형성한 후 패시베이션 공정에서 금속 배선 사이의 홈을 매립하기 위해 사용되는 HDP 산화막은 후속 공정으로 그 상부에 질화막이나 산화질화막을 형성할 때 심(seam)을 발생시키게 된다. 또한, HDP 산화막 형성 공정에서 사용되는 높은 바이어스 파워로 인해 누설 특성이 열화된다. 그리고, 하부 물질이 같은 계열의 HDP 산화막이 아닐 경우 계면 특성의 열화로 크랙(crack)등의 소오스로 작용하여 문제가 발생될 수 있는 등 수율 확보에 큰 영향을 미치게 된다.
본 발명의 목적은 HARP(high aspect ratio process) 산화막을 패시베이션 공정에 이용하여 금속 배선 사이의 홈 매립을 용이하게 하고 심 및 크랙등의 발생을 방지하면서 누설 특성의 열화를 방지할 수 있는 반도체 소자의 패시베이션 방법을 제공하는데 있다.
일반적으로 알려진 O3-TEOS 산화막의 경우 심이 발생하며, 하부 물질에 대한 민감성(sensitivity)이 커서 홈 매립에는 사용하지 않았다. 그러나, AMAT사의 HARP(high aspect ratio process) 물질은 O3-TEOS의 비율을 매우 크게 한(ultra high O3-TEOS) 초기 핵생성(nucleation) 단계를 도입하여 램프업(ramp up)과 동시에 홈 매립이 가능하게 한 물질로 종횡비(aspect ratio)가 매우 큰 경우에도 홈 매립이 가능하며 기존 HDP 산화막에서와 같이 홈 매립 후 높은 HAT을 보이지 않기 때문에 후속 질화막이나 산화질화막을 증착한 후에도 심의 발생을 억제시킬 수 있다. 울트라 하이(ultra high) O3-TEOS 소오스를 사용하는 HARP 산화막은 보통의 O3-TEOS 산화막과 달리 계면 특성이 좋기 때문에 하부 물질로써 산화막과 질화막의 종류에 관계없이 선택할 수 있고, 따라서 계면에서 유발되는 크랙의 발생을 방지한다.
한편, SiH4를 소오스로 사용하는 HDP 산화막과는 달리 HARP 산화막의 소오스로 사용되는 TEOS(tetrathyl orthosilicate, Si(OC2H5)4)는 부산물로서 H2를 발생시키지 않기 때문에 이후 열처리 공정에서 H2 확산에 의한 소자 특성의 열화를 방지할 수 있으며, 홈 매립을 위해 높은 바이어스 파워가 필요없기 때문에 HDP 산화막에서 발생하는 누설 특성의 열화를 방지할 수 있다.
본 발명에 따른 반도체 소자의 패시베이션 방법은 다수의 금속 배선이 형성 된 반도체 기판 상부에 HARP 산화막을 형성하는 단계와, 전체 구조 상부에 질화막 또는 산화질화막을 형성하는 단계를 포함한다.
상기 HARP 산화막은 반응 가스의 램프업 비율을 2 내지 30mgm/sec로 하여 핵생성하고, 300 내지 1000℃의 온도에서 소정 두께로 증착하여 금속 배선 사이의 홈을 매립한 후 원하는 두께까지 형성한다.
상기 HARP 산화막은 8000 내지 15000Å의 두께로 형성한다.
상기 질화막 또는 산화질화막은 2000 내지 12000Å의 두께로 형성하는 반도체 소자의 패시베이션 방법.
상기 HARP 산화막을 형성한 후 또는 상기 질화막 또는 산화질화막을 형성한 후 N2 또는 습식 분위기에서 열처리 공정을 실시하는 반도체 소자의 패시베이션 방법.
상기 HARP 산화막을 형성한 후 또는 상기 질화막 또는 산화질화막을 형성한 후 H2와 O2의 혼합 분위기, H2와 N2의 혼합 분위기, N2 분위기에서 열처리 공정을 실시하는 반도체 소자의 패시베이션 방법.
상기 열처리 공정은 400 내지 1200℃의 온도에서 30분 내지 120분동안 실시한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 1(a) 및 도 1(b)는 본 발명에 따른 반도체 소자의 패시베이션 방법을 설명하기 위해 도시한 소자의 단면도이다.
도 1(a)를 참조하면, 소정의 구조가 형성된 반도체 기판(11) 상부의 소정 영역에 확산 방지막(12), 금속층(13) 및 반사 방지막(14)이 적층된 금속 배선이 형성된다. 금속 배선이 형성된 전체 구조 상부에 HARP 산화막(15)을 형성한다. 그런데, HARP 산화막(15)의 증착 초기 단계인 TEOS 가스 유량의 램프업(ramp up) 단계에서 핵생성(nucleation)에 의해 홈 매립의 가장 중요한 버텀업(buttom up)이 매우 큰 비율로 일어나게 되며, 두번째 단계에서는 본격적인 홈 매립을 이루게 되고, 이후부터는 증착 속도를 크게 하여 원하고자 하는 높이의 HARP 산화막(15)의 형성을 가능하게 할 수 있다. 이때, HARP 산화막(15)을 형성할 때 소오스로 사용되는 TEOS 가스는 HDP 산화막을 형성할 때 사용되는 SiH4 가스처럼 반응 후 H2를 발생시키지 않기 때문에 H2에 의한 소자 특성의 저하를 방지할 수 있다. 한편, HARP 산화막(15)을 형성할 때 초기 핵생성(nucleation) 단계에서 램프업 비율을 2∼30mgm/sec로 하고, 홈 매립을 이루게 되는 두번째 단계는 300∼1000℃의 온도에서 실시하여 500∼8000Å의 두께로 HARP 산화막(15)을 형성하게 된다. 또한, HARP 산화막(15)의 전체 두께는 8000∼15000Å이 되도록 한다.
도 1(b)를 참조하면, 1차 패시베이션 공정으로 HARP 산화막(15)을 형성한 후 2차 패시베이션 공정으로 질화막(16)을 형성한다. 이때, HARP 산화막(15)의 상부는 완만한 형상을 갖기 때문에 2차 패시베이션 공정 후 심(seam)의 발생을 방지하여 소자의 특성을 향상시킨다. 한편, 질화막(16) 대신에 산화질화막을 형성할 수도 있으며, 2000∼12000Å의 두께로 형성한다. 한편, HARP 산화막(15)의 물성을 개선시키기 위해서는 HARP 산화막(15)을 형성한 후 또는 질화막(16)을 형성한 후 반드시 N2 또는 습식 분위기에서 열처리 공정을 실시해야 하는데, H2와 O2의 혼합 분위기, H2와 N2의 혼합 분위기, N2 분위기에서 실시하며, 열처리 온도 및 시간은 배선 구조로 사용된 물질에 따라서 400∼1200℃의 온도에서 30분∼120분동안 실시할 수 있다. 만약 배선 구조 물질로 전기전도도가 두번째로 높은 구리를 사용할 경우 더 높은 온도에서도 열처리가 가능해지고 HARP 산화막(15)의 특성은 더욱 개선되어 전반적인 소자 특성의 향상에 기여하게 된다.
상술한 바와 같이 본 발명에 의하면 HARP 산화막을 이용하여 패시베이션 공정을 실시함으로써 반도체 소자, 특히 플래쉬 메모리 소자의 미세화 및 고집적화에 따라 금속 배선 사이의 홈 매립의 어려움을 개선하면서 HDP 산화막의 높은 바이어스 파워로 인해 발생되는 누설 문제 개선 및 수소 부산물에 의한 소자 특성의 열화를 근본적으로 차단하게 되어 보다 안정적인 수율 확보에 이바지할 수 있다.

Claims (12)

  1. 반도체 소자의 패시베이션 방법에 있어서,
    다수의 금속 배선이 형성된 반도체 기판 상부에 HARP 산화막을 형성하는 단계; 및
    전체 구조 상부에 질화막을 형성하는 단계를 포함하는 반도체 소자의 패시베이션 방법.
  2. 반도체 소자의 패시베이션 방법에 있어서,
    다수의 금속 배선이 형성된 반도체 기판 상부에 HARP 산화막을 형성하는 단계; 및
    전체 구조 상부에 산화질화막을 형성하는 단계를 포함하는 반도체 소자의 패시베이션 방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 HARP 산화막은 반응 가스의 램프업 비율을 2 내지 30mgm/sec로 하여 핵생성하고, 300 내지 1000℃의 온도에서 소정 두께로 증착하여 금속 배선 사이의 홈을 매립한 후 원하는 두께까지 형성하는 반도체 소자의 패시베이션 방법.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 HARP 산화막은 8000 내지 15000Å의 두께로 형성하는 반도체 소자의 패시베이션 방법.
  5. 제 1 항에 있어서, 상기 질화막은 2000 내지 12000Å의 두께로 형성하는 반도체 소자의 패시베이션 방법.
  6. 제 2 항에 있어서, 상기 산화질화막은 2000 내지 12000Å의 두께로 형성하는 반도체 소자의 패시베이션 방법.
  7. 제 1 항에 있어서, 상기 HARP 산화막을 형성한 후 또는 상기 질화막을 형성한 후 N2 또는 습식 분위기에서 열처리 공정을 실시하는 반도체 소자의 패시베이션 방법.
  8. 제 1 항에 있어서, 상기 HARP 산화막을 형성한 후 또는 상기 질화막을 형성한 후 H2와 O2의 혼합 분위기, H2와 N2의 혼합 분위기, N2 분위기에서 열처리 공정을 실시하는 반도체 소자의 패시베이션 방법.
  9. 제 7 항 또는 제 8 항에 있어서, 상기 열처리 공정은 400 내지 1200℃의 온도에서 30분 내지 120분동안 실시하는 반도체 소자의 패시베이션 방법.
  10. 제 2 항에 있어서, 상기 HARP 산화막을 형성한 후 또는 상기 산화질화막을 형성한 후 N2 또는 습식 분위기에서 열처리 공정을 실시하는 반도체 소자의 패시베이션 방법.
  11. 제 2 항에 있어서, 상기 HARP 산화막을 형성한 후 또는 상기 산화질화막을 형성한 후 H2와 O2의 혼합 분위기, H2와 N2의 혼합 분위기, N2 분위기에서 열처리 공정을 실시하는 반도체 소자의 패시베이션 방법.
  12. 제 10 항 또는 제 11 항에 있어서, 상기 열처리 공정은 400 내지 1200℃의 온도에서 30분 내지 120분동안 실시하는 반도체 소자의 패시베이션 방법.
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