KR20140106042A - 박막 트랜지스터 기판 및 그 제조방법 - Google Patents

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Abstract

박막 트랜지스터 기판 및 그 제조방법이 제공된다. 박막 트랜지스터 기판은, 절연기판 상에 위치하는 게이트 전극, 상기 게이트 전극 상에 위치하는 게이트 절연막, 상기 게이트 절연막 상에 위치하는 소스/드레인 전극, 상기 게이트 절연막과 상기 소스/드레인 전극 사이에 위치하고, 상기 소스/드레인 전극과 비접촉하고 채널영역이 정의된 제1부분 및 상기 소스/드레인 전극과 접촉하는 컨택영역이 정의된 제2부분을 포함하는 산화물 반도체층을 포함하고, 상기 제2부분은, 제1산화물 반도체층, 상기 제1산화물 반도체층 상에 위치하는 제2산화물 반도체층을 포함할 수 있다.

Description

박막 트랜지스터 기판 및 그 제조방법{THIN FILM TRANSISTOR SUBSTRATE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 박막 트랜지스터 기판 및 그 제조방법에 관한 것이다.
일반적으로 박막 트랜지스터(Thin Film Transistor)는 채널 영역, 소스 영역 및 드레인 영역을 제공하는 반도체층과, 채널 영역 상부에 형성되며 게이트 절연막에 의해 반도체층과 전기적으로 절연되는 게이트 전극으로 이루어진다.
상술한 박막 트랜지스터의 반도체층은 대개 비정질 실리콘(amorphous silicon)이나 폴리 실리콘(poly-silicon)과 같은 반도체 물질로 형성되는데, 활성층이 비정실 실리콘으로 형성되면 이동도(mobility)가 낮아 고속으로 동작되는 구동 회로의 구현이 어려우며, 폴리 실리콘으로 형성되면 이동도는 높지만 문턱전압이 불균일하여 별도의 보상 회로가 부가되어야 하는 문제점이 있다.
또한, 저온 폴리 실리콘(low temperature poly-silicon; LTPS)을 이용한 종래의 박막 트랜지스터 제조 방법은 레이저 열처리 등과 같은 고가의 공정이 포함되고 특성 제어가 어렵기 때문에 대면적의 기판에 적용이 어려운 문제점이 있다.
따라서 상술한 문제점을 해결하기 위한 방안으로서 산화물 반도체를 박막 트랜지스터의 반도체층으로 이용하는 연구가 진행되고 있다.
산화물 반도체를 박막 트랜지스터에 포함되는 반도체층으로 이용하는 경우, 소스 전극 및 드레인 전극 형성과정에서 식각액에 의한 반도체층의 채널영역 손상을 방지하기 위하여, 반도체층 위에 식각 방지층을 형성하게 된다.
상술한 식각 방지층은 식각 방지막을 도포하고, 이를 플라즈마 등을 이용하여 패터닝하여 반도체층의 소스영역 및 드레인영역을 노출시키는 방식에 의해 형성되는데, 상술한 패터닝 과정에서 반도체층 일부가 노출되어 플라즈마에 의해 손상이 발생하는 문제점, 이에 따라 반도체층 특성이 저하되는 문제점이 존재하였다.
본 발명이 해결하고자 하는 과제는, 상술한 반도체층 특성이 저하되는 것을 방지함으로써 신뢰도가 향상된 박막 트랜지스터 기판 및 그 제조방법을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은, 절연기판 상에 위치하는 게이트 전극, 상기 게이트 전극 상에 위치하는 게이트 절연막, 상기 게이트 절연막 상에 위치하는 소스/드레인 전극, 상기 게이트 절연막과 상기 소스/드레인 전극 사이에 위치하고, 상기 소스/드레인 전극과 비접촉하고 채널영역이 정의된 제1부분 및 상기 소스/드레인 전극과 접촉하는 컨택영역이 정의된 제2부분 및 상을 포함하는 산화물 반도체층을 포함하고, 상기 제2부분은, 제1산화물 반도체층, 상기 제1산화물 반도체층 상에 위치하는 제2산화물 반도체층; 을 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판은, 절연기판 상에 위치하는 게이트 전극, 상기 게이트 전극 상에 위치하는 게이트 절연막, 상기 게이트 절연막 상에 위치하는 소스/드레인 전극, 상기 게이트 절연막과 상기 소스/드레인 전극 사이에 위치하고, 상기 소스/드레인 전극과 비접촉하고 채널영역이 정의된 제1부분 및 상기 소스/드레인 전극과 접촉하는 컨택영역이 정의된 제2부분을 포함하는 산화물 반도체층을 포함하고, 상기 제2부분의 두께는, 상기 제1부분의 두께 이상일 수 있다.
상기 과제를 해결하기 위한 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판은, 절연기판 상에 위치하는 게이트 전극, 상기 게이트 전극 상에 위치하는 게이트 절연막, 상기 게이트 절연막 상에 위치하는 소스/드레인 전극, 상기 게이트 절연막과 상기 소스/드레인 전극 사이에 위치하고, 상기 소스/드레인 전극과 비접촉하고 채널영역이 정의된 제1부분 및 상기 소스/드레인 전극과 접촉하는 컨택영역이 정의된 제2부분을 포함하는 산화물 반도체층, 상기 제1부분과 상기 소스/드레인 전극 사이에 배치된 산화물 반도체 패턴을 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판은, 절연기판 상에 위치하는 게이트 전극, 상기 게이트 전극 상에 위치하는 게이트 절연막, 상기 게이트 절연막 상에 위치하는 소스/드레인 전극, 상기 게이트 절연막과 상기 소스/드레인 전극 사이에 위치하고, 상기 소스/드레인 전극과 비접촉하고 채널영역이 정의된 제1부분 및 상기 소스/드레인 전극과 접촉하는 컨택영역이 정의된 제2부분을 포함하는 산화물 반도체층을 포함하고, 상기 게이트 절연막 중, 상기 제2부분과 오버랩되는 부분의 표면 거칠기는, 상기 게이트 절연막 중 상기 제1부분과 오버랩되는 부분의 표면거칠기 보다 크게 형성될 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판 제조방법은 절연기판 상에 게이트 전극을 형성하고, 상기 절연기판 및 상기 게이트 전극 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 제1산화물 반도체막을 형성하고, 상기 제1산화물 반도체막을 패터닝하여 제1산화물 반도체층을 형성하고, 상기 절연기판 및 상기 제1산화물 반도체층 상에 식각 방지막을 형성하고, 상기 식각 방지막을 패터닝하여 식각 방지층을 형성하고, 상기 절연기판 전면에 제2산화물 반도체막을 형성하고, 상기 제2산화물 반도체막 상에 소스/드레인 전극용 금속막을 형성하고, 상기 금속막을 패터닝하여 소스전극 및 드레인전극을 형성하는 것을 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판 제조방법은, 절연기판 상에 게이트 전극을 형성하고, 상기 절연기판 및 상기 게이트 전극 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 제1산화물 반도체막을 형성하고, 상기 제1산화물 반도체막 상에 식각 방지막을 형성하고, 상기 제1산화물 반도체막 및 상기 식각 방지막을 동시에 패터닝하여 식각 방지층을 형성하고, 상기 절연기판 전면에 제2산화물 반도체막을 형성하고, 상기 제2산화물 반도체막 상에 소스/드레인 전극용 금속막을 형성하고, 상기 금속막을 패터닝하여 소스전극 및 드레인전극을 형성하는 것을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 의하면 적어도 다음과 같은 효과가 있다.
플라즈마 또는 에칭 가스 등에 의한 박막 트랜지스터의 전기적 특성 저하를 방지할 수 있으며, 이에 따라 신뢰도가 향상된 박막 트랜지스터 기판을 제공할 수 있다.
또한, 몇몇 실시예에 따르면 제조공정중 수행되는 패터닝 공정을 일부 생략할 수 있게 되어, 공정효율성이 향상되는 효과도 추가적으로 거둘 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 3은 본 발명에 또 다른 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 5 내지 도 11은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판 제조방법의 공정 단계별 단면도이다.
도 12 및 도 13은 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판 제조방법의 공정 단계별 단면도이다.
도 14 내지 도 20은 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판 제조방법의 공정 단계별 단면도이다.
도 21 및 도 22는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판 제조방법의 공정 단계별 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위 뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 명세서에서 사용되는 용어인 "박막 트랜지스터 기판"은 박막 트랜지스터를 적어도 하나 포함하는 기판을 말하며, 박막 트랜지스터와 기판 사이에 다른 구조물이 개재되어 있거나, 그 위에 다른 구조물이 형성되어 있는 경우를 배제하지 않는다.
이하, 도면을 참조하여 본 발명의 실시예들에 대하여 설명한다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 1을 참조하면, 본 실시예에 따른 박막 트랜지스터 기판(10a)은 절연기판(110), 게이트 전극(120), 게이트 절연막(130), 산화물 반도체층(S1), 소스 전극(170s) 및 드레인 전극(170d)을 포함할 수 있으며, 식각방지층(151)을 더 포함할 수 있다.
절연기판(110)은 투명한 절연 기판일 수 있다. 예를 들어, 투명한 플라스틱 기판, 투명한 유리 기판, 또는 투명한 석영 기판 등이 적용될 수 있다. 나아가, 기판은 가요성 기판일 수 있다. 예컨대, 절연기판(110)은 강화유리, 또는 PMMA(Polymethyl Methacrylate), PC(Polycarbonate), PI(Polyimide), PET(Polyethylene Terephthalate) 등의 플라스틱 재료의 하나 이상의 조합인 고경도 플라스틱일 수 있으나, 이에 한정되는 것은 아니다.
절연기판(110) 상에는 게이트 전극(120)이 배치될 수 있다. 게이트 전극(120)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 등으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 또한, 게이트 전극(120)은 물리적 성질이 다른 두 개의 도전막(미도시)을 포함하는 다중막 구조를 가질 수도 있다. 이 중 한 도전막은 게이트 전극(120)의 신호 지연이나 전압강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 이루어질 수 있다. 이와는 달리, 다른 도전막은 다른 물질, 특히 산화 아연(ZnO), ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 티타늄, 탄탈륨 등으로 이루어질 수 있다. 이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 상부막, 알루미늄 하부막과 몰리브덴 상부막, 및 티타늄 하부막과 구리 상부막을 들 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 게이트 전극(120)은 다양한 여러 가지 금속과 도전체로 만들어질 수 있다.
한편, 도면에는 미도시하였으나, 절연 기판(110)과 게이트 전극(120) 사이에는 버퍼층이 더 배치될 수 있다. 버퍼층은 절연기판(110)에서 발생하는 수분 또는 불순물의 확산을 방지하는 역할을 한다. 이러한 버퍼층은 산화 규소(SiOx), 질화 규소(SiNx)와 같은 절연막을 이용하여 단층 또는 다중층으로 형성될 수 있으나, 이에 한정되는 것은 아니다.
절연 기판(110) 및 게이트 전극(120) 상에는 게이트 절연막(130)이 위치할 수 있다. 게이트 절연막(130)은 산화 규소(SiOx), 질화 규소(SiNx) 또는 산질화 규소(SiON) 등으로 형성될 수 있다. 구체적으로, 게이트 절연막(130)은 단일층 또는 다중층으로 형성될 수 있으며, 다중층으로 형성될 경우 질화 규소와 산화 규소가 적층된 구조를 가질 수 있다. 이 때, 산화물 반도체층(S1)과 접하는 영역에는 산화 규소 층으로 게이트 절연막(130)을 형성하고, 상기 산화 규소 층의 하부에는 산화 질소 층이 배치될 수도 있다. 산화물 반도체층(S1)에 산화 규소 층이 접할 경우 산화물 반도체층(S1)의 열화를 방지할 수 있는 이점이 존재한다. 게이트 절연막(130)을 산질화 규소 층으로 형성하는 경우, 산질화 규소 층 내에서 산소 농도 분포를 가지게 할 수도 있다. 이 경우에도 산소 농도가 산화물 반도체층(S1)과 인접할수록 높아지게 함으로써, 산화물 반도체층 (S1)의 열화를 방지할 수 있다.
게이트 절연막(130) 상에는 산화물 반도체층(S1)이 배치되어 있다. 산화물 반도체층(S1)은 박막 트랜지스터의 채널영역이 정의된 제1부분(A) 및 소스 전극(170s) 및 드레인 전극(170d)과의 컨택영역이 정의된 제2부분(B)을 포함할 수 있다.
본 실시예에 따른 박막 트랜지스터(10a)의 산화물 반도체층(S1)은 제1부분(A) 및 제2부분(B)의 적층구조가 상이할 수 있다.
예컨대, 제1부분(A)은 제1산화물 반도체층(140)만을 포함하는 단층구조로 형성될 수 있으며, 제2부분(B)은 제1산화물 반도체층(140) 및 제1산화물 반도체층(140) 상에 배치된 제2산화물 반도체층(160)을 포함하는 다층구조로 형성될 수 있다.
제1부분(A)의 제1산화물 반도체층(140) 두께는 제2부분(B)의 제1산화물 반도체층(140) 두께보다 두꺼울 수 있다. 식각 방지층(150)은 후술할 바와 같이 산화물 반도체층(S1) 상부에 식각 방지막을 형성하고 이를 패터닝하여 형성되는데, 식각 방지막 중, 제1부분(A) 상부에 형성된 부분은 채널영역 보호를 위해 식각되지 않고 식각 방지층(151)을 형성하며, 제2부분(B) 상부에 형성된 부분은 컨택영역 형성을 위해 식각된다. 상술한 컨택영역 형성시 식각 방지막의 식각과 함께 제2부분(B)의 제1산화물 반도체층(140) 일부도 식각되는 바, 결과적으로 제2부분(B)의 제1산화물 반도체층(140) 두께는 제1부분(A)의 제1산화물 반도체층(140) 두께보다 얇게 형성될 수 있다.
제2산화물 반도체층(160)은 식각 방지층(150) 형성시 컨택영역 형성을 위해 노출된 제1산화물 반도체층(140) 상에 추가적으로 형성될 수 있다. 제2산화물 반도체층(160) 형성을 통해 소스 전극(170s) 또는 드레인 전극(170d)와 산화물 반도체층(S1)간의 컨택저항 증가를 방지하고 박막 트랜지스터(10a)에의 열화발생 방지 및 박막 트랜지스터(10a)의 성능저하를 방지하는 역할을 할 수 있다.
산화물 반도체층(S1)의 제2부분(B) 두께는 제1부분(A)의 두께보다 두꺼울 수 있다. 보다 구체적으로, 제2부분(B)은, 상부가 일부 식각된 제1산화물 반도체층(140) 상부에 형성된 제2산화물 반도체층(160)을 더 포함하는 바, 제2부분(B)의 제1산화물 반도체층(140) 두께와 제2산화물 반도체층(160) 두께의 합은 제1부분(A)의 제1산화물 반도체층(140) 두께보다 클 수 있다. 바꾸어 말하면, 컨택영역 형성시 식각된 제1산화물 반도체층(140)의 두께보다, 컨택영역 형성을 위해 노출된 제1산화물 반도체층(140) 상에 추가적으로 형성된 제2반도체층(160)의 두께가 더 큰 경우, 제2부분(B) 두께는 제1부분(A)의 두께보다 두껍게 형성될 수 있다.
제1산화물 반도체층(140)과 제2산화물 반도체층(160)은 InZnO, InGaO, InSnO, ZnSnO, GaSnO, GaZnO, GaZnSnO, GaInZnO, HfInZnO 및 ZnO로 이루어진 군으로부터 선택된 어느 하나의 물질을 포함할 수 있다. 또 다른 실시예에 따르면, 제1산화물 반도체층(140)과 제2산화물 반도체층(160)은, AxBxOx 또는 AxBxCxOx로 표현되는 화학식을 갖는 화합물을 포함할 수 있다. A는 Zn 또는 Cd, B는 Ga, Sn 또는 In, C는 Zn, Cd, Ga, In, 또는 Hf를 포함할 수 있다. 여기서 X는 0이 아니며, A, B 및 C는 서로 다르다, 이러한 산화물 반도체층(S1)은 수소화 비정질 규소에 비하여 전하의 유효 이동도(effective mobility)가 2 내지 100배 정도로 뛰어난 반도체 특성을 갖고 있다.
제1산화물 반도체층(140)과 제2산화물 반도체층(160)은 동일한 물질, 예컨대 GaInZnO 또는 GIZO를 포함하는 물질로 이루어질 수 있으나, 이는 하나의 예시일 뿐이다. 즉, 제1산화물 반도체층(140) 및 제2산화물 반도체층(160)은 상술한 물질 중 어느 하나로 이루어질 수도 있으며, 이외에 제1산화물 반도체층(140)과 제2산화물 반도체층(160)이 상이한 물질로 형성되는 것도 가능하다.
산화물 반도체층(S1) 상에는 식각 방지층(151)이 형성될 수 있다. 산화물 반도체층(S1)의 제1부분(A) 상에 형성된 식각 방지층(151)은 후속하는 식각 공정이나 증착 공정시 플라즈마(plasma), 에칭액 또는 에칭 가스에 의해 산화물 반도체층(S1)의 채널영역이 손상되는 것을 방지하는 기능을 할 수 있다. 산화물 반도체층(S1)이 플라즈마, 에칭액 또는 에칭 가스 등에 손상을 받으면 박막 트랜지스터의 성능이 크게 저하될 수 있기 때문이다. 이에 따라, 제1 부분(A) 상에 형성된 식각 방지층(151)은 산화물 반도체층(S1)의 채널영역을 덮을 수 있을 정도로 형성된다. 즉, 산화물 반도체층(S1)의 채널영역이 노출되는 것을 방지하기 위해, 채널영역과 중첩되는 영역에 채널영역보다 채널의 길이 방향으로 더 넓게 형성될 수 있다.
산화물 반도체층(S1) 중, 제1부분(A)과 제2부분(B)을 제외한 부분, 즉 산화물 반도체층(S1)의 단부 상에는 식각 방지 패턴(153)이 형성될 수 있으나, 이에 한정되는 것은 아니다. 식각 방지 패턴(153)은 식각 방지층(151) 형성시 동시에 형성될 수 있다. 예컨대 산화물 반도체층(S1) 및 절연기판(110) 상에 식각 방지막을 형성하고, 식각 방지막 중 제1부분(A) 상부에 형성된 부분 및 산화물 반도체층(S1)의 단부를 감싸는 부분을 제외하고 나머지를 식각함으로써 식각 방지층(151)과 식각 방지패턴(153)을 동시에 형성할 수 있다. 식각 방지패턴(153)을 더 형성함으로써 소스전극(170s)의 양 단부 또는 드레인전극(170d)의 양 단부간의 단차를 줄일 수 있게 된다.
식각 방지 패턴(153)의 형상에는 제한이 없다. 도 1에는 식각 방지 패턴(153)이 산화물 반도체층(S1)의 양 단부 상부면 및 측면을 감싸는 형태로 도시되어 있으나, 이는 하나의 예시일 뿐이며, 산화물 반도체층(S1)의 양 단부 상부면에만 형성되고, 측면은 감싸지 않을 수도 있다.
식각 방지층(151) 및 식각 방지패턴(153)은 산화 규소(SiOx), 질화 규소(SiNx), 산질화규소(SiON), 산화 알루미늄(AlxOx), 산화탄화규소(SiOC)등으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
산화물 반도체층(S1) 및 식각 방지층(151) 상에는 소스전극(170s) 및 드레인전극(170d)이 배치된다. 소스전극(170s)는 산화물 반도체층(S1) 및 식각 방지층(151)의 상부까지 연장 형성될 수 있으며, 드레인전극(170d)은 소스 전극(170s)과 이격되고 게이트 전극(120)을 중심으로 소스 전극(170s)과 대향하도록 산화물 반도체층(S1) 및 식각 방지층(151)의 상부까지 연장 형성될 수 있다.
식각 방지층(151)은 소스 전극(170s) 및 드레인 전극(170d) 사이로 적어도 일부가 노출된다. 식각 방지층(151), 소스 전극(170s) 및 드레인 전극(170d)의 하부에는 산화물 반도체층(S1)이 배치된다. 즉, 산화물 반도체층 (S1)은 식각 방지층(151), 소스 전극(170s) 및 드레인 전극(170d)과 완전히 중첩될 수 있다.
한편, 식각 방지 패턴(153)이 더 형성되는 경우, 소스전극(170s) 및 드레인전극(170d)은 식각 방지패턴(153)의 상부까지 일부 연장 형성될 수 있다. 이러한 경우, 산화물 반도체층 (S1)은 식각 방지층(151), 식각방지패턴(153), 소스 전극(170s) 및 드레인 전극(170d)과 완전히 중첩될 수 있다.
소스전극(170s) 및 드레인전극(170d)은 Ni, Co, Ti, Ag, Cu, Mo, Al, Be, Nb, Au, Fe, Se, 또는 Ta 등으로 이루어진 단일막 또는 다중막 구조로 형성될 수 있다. 또한 상기 금속에 Ti, Zr, W, Ta, Nb, Pt, Hf, O, N에서 선택된 하나 이상의 원소가 포함된 합금도 적용 가능하다. 다중막 구조의 예로는 Ti/Cu, Ta/Al, Ta/Al, Ni/Al, Co/Al, Mo(Mo 합금)/Cu 등과 같은 이중막 또는 Mo/Al/Mo, Ti/Al/Ti, Ta/Al/Ta, Ti/Al/TiN, Ta/Al/TaN, Ni/Al/Ni, Co/Al/Co 등과 같은 삼중막을 들 수 있다. 다만, 이는 하나의 예시일 뿐이며, 소스전극(170s) 및 드레인전극(170d)이 상술한 물질로 제한되는 것은 아니다.
한편, 도면에는 미도시하였으나, 식각방지층(151)과 소스전극(170s) 및/또는 식각방지층(151)과 드레인전극(170d) 사이에는 산화물 반도체 패턴이 더 형성될 수 있으며, 상기 산화물 반도체 패턴은 산화물 반도체층(S3)의 제2부분을 형성하는 물질 중 적어도 어느 하나와 동일한 물질로 형성될 수 있다.
또한 식각 방지 패턴(153)과 소스전극(170s) 또는 식각 방지패턴(153)과 드레인전극(170d) 사이에는 산화물 반도체 패턴이 더 형성될 수도 있다. 보다 구체적인 내용은 후술한다.
도 2는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 단면도를 도시한 것이다. 본 실시예에 따른 박막 트랜지스터 기판(10b)은 절연기판(110), 게이트 전극(120), 게이트 절연막(130), 산화물 반도체층(S2), 소스 전극(170s) 및 드레인 전극(170d)을 포함할 수 있으며, 식각방지층(151) 및 식각 방지 패턴(153)을 더 포함할 수 있다.
절연기판(110), 게이트 전극(120), 게이트 절연막(130), 식각방지층(151), 식각방지패턴(153), 소스 전극(170s) 및 드레인 전극(170d)에 대한 설명은 도 1의 설명에서 상술한 박막 트랜지스터 기판(10a)의 경우와 동일한 바, 생략한다.
산화물 반도체층(S2)은 박막 트랜지스터의 채널영역이 정의된 제1부분(A) 및 소스 전극(170s) 및 드레인 전극(170d)과의 컨택영역이 정의된 제2부분(B)을 포함할 수 있다.
본 실시예에 따른 박막 트랜지스터(10b)의 산화물 반도체층(S2)은, 도 1의 설명에서 상술한 산화물 반도체층(도 1의 S1)과는 달리, 제1부분(A) 및 제2부분(B)의 적층구조가 동일할 수 있다.
예컨대, 제1부분(A)은 제1산화물 반도체층 만을 포함하는 단층구조로 형성될 수 있으며, 제2부분(B)은 제2산화물 반도체층 만을 포함하는 단층구조로 형성될 수 있다. 본 실시예에 따른 산화물 반도체층(S2)의 제조방법에 대한 예시는 후술한다.
제2부분(B)의 두께(D2)는 제1부분(A)의 두께(D1)보다 두꺼울 수 있다.
제1부분(A) 은, 게이트 절연막(130) 상에 제1산화물 반도체막을 도포하고 컨택영역 형성부분을 식각하여 형성될 수 있다. 제2부분(B)의 형성은, 컨택영역 형성을 위해 상술한 제1산화물 반도체막 중 컨택영역에 형성된 부분을 전부 식각하고, 여기에 제2산화물 반도체층을 형성하는 방식으로 이루어질 수 있다. 여기서 종래 형성된 제1산화물 반도체층 두께보다 추후 형성된 제2산화물 반도체층의 두께가 더 큰 경우, 제2부분(B) 두께는 제1부분(A)의 두께보다 두껍게 형성될 수 있다.
제1부분(A)과 제2부분(B)을 이루는 물질을 동일할 수도 있으며, 상이할 수도 있다. 보다 구체적으로 제1부분(A)의 제1산화물 반도체층과 제2부분(B)의 제2산화물 반도체층은 동일한 물질로 형성될 수 있으며, 상이한 물질로 형성되는 것도 가능하다.
이외 산화물 반도체층(S2)에 대한 구체적인 내용, 예컨대 제1산화물 반도체층 및 제2산화물 반도체층에 대한 내용은 도 1의 설명에서 상술한 바와 동일한 바, 생략한다.
도 3은 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 단면도를 도시한 것이다. 본 실시예에 따른 박막 트랜지스터 기판(10c)은, 절연기판(110), 게이트 전극(120), 게이트 절연막(130), 산화물 반도체층(S2), 소스 전극(170s) 및 드레인 전극(170d)을 포함할 수 있으며, 식각방지층(151) 및 식각 방지 패턴(153)을 더 포함할 수 있다.
절연기판(110), 게이트 전극(120), 게이트 절연막(130), 식각방지층(151), 식각방지패턴(153), 소스 전극(170s) 및 드레인 전극(170d)에 대한 설명은 도 1의 설명에서 상술한 박막 트랜지스터 기판(10a)의 경우와 동일한 바, 생략한다.
산화물 반도체층(S3)은 도 1의 설명에서 상술한 산화물 반도체층(도 1의 S1) 또는 도 2의 설명에서 상술한 산화물 반도체층(도 2의 S2)과 동일할 수 있다.
본 실시예에 따른 박막 트랜지스터 기판(10c)은, 식각방지층(151)과 소스전극(170s) 및/또는 식각방지층(151)과 드레인전극(170d) 사이에 배치된 산화물 반도체 패턴(161)을 더 포함할 수 있다.
산화물 반도체 패턴(161)은 산화물 반도체층(S3)의 제2부분을 형성하는 물질 중 적어도 어느 하나와 동일한 물질로 형성될 수 있다.
예컨대, 산화물 반도체층(S3)이 도 1의 설명에서 상술한 산화물 반도체층(도 1의 S1)과 동일한 구조를 갖는 경우, 산화물 반도체 패턴(161)은 제2부분(B)의 제2산화물 반도체층(도 1의 160)과 동일한 물질로 형성될 수 있다.
또한, 산화물 반도체층(S2)이 도 2의 설명에서 상술한 산화물 반도체층(도 2의 S2)과 동일한 구조를 갖는 경우, 산화물 반도체 패턴(161)은 단층구조를 갖는 제2부분(B)과 동일한 물질로 형성될 수 있다.
이외 산화물 반도체층(S3)에 대한 구체적인 내용은 도 1 및 도 2의 설명에서 상술한 바와 동일한 바, 생략한다.
한편, 본 실시예에 따른 박막 트랜지스터 기판(10c)이 식각 방지 패턴(153)을 더 포함하는 경우, 식각 방지 패턴(153)과 소스전극(170s) 또는 식각 방지패턴(153)과 드레인전극(170d) 사이에는 산화물 반도체 패턴(163)이 더 형성될 수 있다.
식각 방지층(151) 상에 배치된 산화물 반도체 패턴(161)과 식각 방지패턴 상에 배치된 산화물 반도체 패턴(163)은 상호 동일한 물질로 형성될 수 있으며, 상호 동시에 형성될 수도 있다.
도 4는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 단면도를 도시한 것이다. 본 실시예에 따른 박막 트랜지스터 기판(10d)은, 절연기판(110), 게이트 전극(120), 산화물 반도체층(S4), 소스 전극(170s) 및 드레인 전극(170d)을 포함할 수 있으며, 식각방지층(151) 및 식각 방지 패턴(153)을 더 포함할 수 있다.
절연기판(110), 게이트 전극(120), 게이트 절연막(130), 식각방지층(151), 식각방지패턴(153), 소스 전극(170s) 및 드레인 전극(170d)에 대한 설명은 도 1의 설명에서 상술한 박막 트랜지스터 기판(10a)의 경우와 동일한 바, 생략한다.
본 실시예에 따른 박막 트랜지스터 기판(10d)의 산화물 반도체층(S4)은, 도 2의 설명에서 상술한 산화물 반도체층(도 2의 S2)와 동일할 수 있다. 예컨대, 산화물 반도체층(S4)은 박막 트랜지스터의 채널영역이 정의된 제1부분(A) 및 소스 전극(170s) 및 드레인 전극(170d)과의 컨택영역이 정의된 제2부분(B)을 포함할 수 있고, 제1부분(A) 및 제2부분(B)의 적층구조가 동일할 수 있다. 본 실시예에 따른 산화물 반도체층(S4)의 제조방법에 대한 예시는 후술한다.
게이트 절연막(130) 중, 제1부분(A)과 대응되는 부분의 표면거칠기(R1)는, 게이트 절연막(130) 중, 제2부분(B)과 대응되는 부분의 표면거칠기(R2)보다 작을 수 있다. 이는 도 2의 설명에서 상술한 바와 같이 컨택영역 형성시 제2부분과 대응되는 부분에 배치된 제1산화물 반도체막을 전부 식각하게 되는 바, 식각 과정에서 제2부분(B)과 대응되는 게이트 절연막(130) 일부도 식각되기 때문이다.
게이트 절연막(130)의 표면거칠기(R1, R2)의 단위는 중심선 평균 거칠기를 나타내는 Ra일 수 있으나, 이에 한정되는 것은 아니다.
도 5 내지 도 11은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판 제조방법의 공정 단계별 단면도로서, 보다 구체적으로는 도 1에 도시된 박막 트랜지스터 기판(도 1의 10a)의 제조방법에 대한 예시적인 공정 단계별 단면도이다.
도 5 내지 도 11을 참조하면, 도 5에 도시된 바와 같이 절연 기판(110) 상에 금속 또는 금속 산화물을 도포하고, 이를 패터닝하여 게이트 전극(120)을 형성한다. 게이트 전극(120)을 형성하는 금속 또는 금속 산화물의 예시는 도 1의 설명에서 상술한 바와 동일한 바, 생략한다. 게이트 전극(120)을 형성한 후, 게이트 전극(120)을 절연기판(110) 전면에 게이트 절연막(130)을 형성한다. 게이트 절연막(130)은 산화 규소(SiOx), 질화 규소(SiNx) 또는 산질화 규소(SiON) 등으로 형성할 수 있다.
이후 도 6에 도시된 바와 같이, 게이트 절연층(130) 상에 제1산화물 반도체층(140)을 형성할 수 있다. 제1산화물 반도체층(140)은 제1산화물 반도체막을 게이트 절연층(130) 상에 증착하고, 이를 패터닝하여 형성할 수 있다. 제1산화물 반도체막은 스퍼터링 (sputtering) 법 또는 증착(evaporation) 법과 같은 물리 기상 증착(physical vapor deposition)(이하, PVD)공정으로 형성할 수 있지만, 그 밖의 다른 공정으로 형성할 수도 있다.
이후 도 7에 도시된 바와 같이 제1산화물 반도체층(140)을 포함하는 절연기판(110) 전면에 식각 방지막(150a)을 형성한다. 식각 방지막(150a)은 플라즈마 화학 기상 증착(plasma enhanced chemical vapor deposition)(이하, PECVD)공정으로 형성할 수 있지만, 이에 한정되는 것은 아니다.
이후 식각 방지막(150a)을 패터닝하여 도 8에 도시된 바와 같이 제1산화물 반도체층(140) 중, 컨택영역이 형성될 부분(B1) 일부를 노출시키고, 산화물 반도체층의 제1부분(A) 및 제1부분(A) 상에 배치되는 식각 방지층(151)을 형성한다.
식각 방지막(150a)의 패터닝 공정은 건식식각 공정, 예컨대 플라즈마 식각 공정에 의해 이루어질 수 있으나, 이에 한정되는 것은 아니다
한편, 식각 방지막(150a)을 패터닝시, 필요에 따라 식각 방지막(150a) 중 제1산화물 반도체층(140)의 양 단부에 위치하는 부분을 식각하지 않음으로써 식각 방지패턴(153)을 더 형성할 수도 있다.
이후 도 9에 도시된 바와 같이, 절연 기판(110) 상부에 제2산화물 반도체막(160a)을 형성함으로써 산화물 반도체층의 제2부분(B)을 형성한다.
제1산화물 반도체층(140)은, 도 8의 설명에서 상술한 식각 방지층(151) 형성시 수행되는 패터닝 공정에 의해 손상을 입을 수 있다. 예컨대 상술한 건식식각 공정에서 플라즈마 또는 에칭 가스 등에 의해 컨택영역이 형성될 부분(B1)과 대응하는 제1산화물 반도체층(140)이 손상을 받을 수 있다. 이에 따라 산화물 반도체층 자체의 전기적 특성 저하, 소스전극 드레인전극과 산화물 반도체층간의 컨택저항 증가, 박막 트랜지스터의 열화 방생 등 다양한 문제점이 발생할 수 있으며, 결과적으로 박막 트랜지스터의 성능이 크게 저하될 수 있다.
그러나, 본 실시예에 따르면, 식각 방지층(151)을 형성한 후, 제2산화물 반도체막(160a)을 추가적으로 형성하는 방법을 통해 산화물 반도체층의 제2부분(B)을 형성하는 바, 컨택저항 증가를 방지할 수 있는 이점, 산화물 반도체층의 특성 저하를 방지할 수 있는 이점, 박막 트랜지스터의 성능 저하를 방지할 수 있는 이점을 갖게 된다.
이후 도 9 및 도 10에 도시된 바와 같이 식각 공정에 의해 제2산화물 반도체막(160a) 중, 식각 방지막(151) 상에 배치된 부분(160a-1)을 제거하면 도 10에 도시된 바와 같은 산화물 반도체층(Sa)을 포함하는 구조물을 얻을 수 있다. 이때 식각 방지패턴(153)이 추가적으로 형성된 경우, 식각 방지패턴(153) 상에 배치된 부분(160a-3)도 함께 제거할 수 있다.
이후 절연 기판(110) 전면에 소스/드레인 전극용 금속막을 형성하고, 이를 패터닝하여 도 11에 도시된 바와 같이 소스전극(170s) 및 드레인전극(170d)를 형성함으로써 박막 트랜지스터 기판을 제조할 수 있다. 소스전극(170s) 및 드레인전극(170d)은 산화물 반도체층(S)의 제1부분(A) 상부에서 상호 이격되며, 산화물 반도체층(S)의 제2부분(B)과 전기적으로 연결된다.
도 12 및 도 13은 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판 제조방법의 공정 단계별 단면도로서, 보다 구체적으로는 도 3에 도시된 박막 트랜지스터 기판(도 3의 10c)의 제조방법에 대한 예시적인 공정 단계별 단면도이다.
도 5 내지 도 8의 설명에서 상술한 방법에 의해 절연기판(110) 상에 게이트전극(120), 게이트절연막(130), 제1산화물 반도체층(140) 및 식각 방지막(151)을 형성한다.
이후 도 12에 도시된 바와 같이, 절연 기판(110) 상부에 제2산화물 반도체막(160a)을 형성한다.
그리고, 도 9 및 도 10에서 설명한 바와는 달리, 제2산화물 반도체막(160a)을 패터닝하지 않고, 제2산화물 반도체막(160a) 상에 소스/드레인 전극용 금속막을 형성한다.
그리고, 소스/드레인 전극용 금속막과 제2산화물 반도체막(160a)을 동시에 패터닝함으로써 도 13에 도시된 바와 같은 박막 트랜지스터 기판을 제조할 수 있다.
본 실시예에 따라 제조된 박막 트랜지스터 기판은, 제2산화물 반도체막(160a) 및 소스/드레인 전극용 금속막을 동시에 식각하여 산화물 반도체층(Sa)의 제2부분(B), 소스전극(170s) 및 드레인전극(170d)을 동시에 형성하게 되는 바, 도 5 내지 도 11에서 설명한 제조방법에 비해 패터닝 공정을 감소시킬 수 있는 이점 및 이에 따라 공정효율성이 향상되는 이점을 갖게 된다.
본 실시예에 따라 제조된 박막 트랜지스터 기판은, 소스전극(170s) 및 드레인전극(170d)과 식각 방지막(151) 사이에 산화물 반도체 패턴(161)이 더 형성되는 구조적 특징을 갖게 되며, 식각 방지 패턴(153)이 더 형성된 경우, 소스전극(170s) 및 드레인전극(170d)과 식각 방지패턴(153) 사이에 추가적으로 산화물 반도체 패턴(163)이 형성되는 구조적 특징을 갖게 된다.
도 14 내지 도 20은 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판 제조방법의 공정 단계별 단면도로서, 보다 구체적으로는 도 2에 도시된 박막 트랜지스터 기판(도 2의 10b), 도 4에 도시된 박막 트랜지스터 기판(10d)의 제조방법에 대한 예시적인 공정 단계별 단면도이다.
도 14 내지 도 20을 참조하면, 도 14에 도시된 바와 같이 절연기판(110) 상에 게이트 전극(120) 및 게이트 절연막(130)을 순차 형성한다. 게이트 전극(120) 및 게이트 절연막(130)의 형성방법에 대한 내용은 도 5의 설명에서 상술한 바와 동일한 바, 생략한다.
이후 도 15에 도시된 바와 같이 게이트 절연막(130) 상부에 제1산화물 반도체막(140a)을 형성하고, 이후 도 16에 도시된 바와 같이 제1산화물 반도체막(140a) 상에 식각 방지막(150a)을 형성한다. 즉, 본 실시예에 따르면 도 6 및 도 7에서 상술한 바와는 달리, 제1산화물 반도체막(140a)을 형성한 후, 별도의 패터닝 과정을 거치지 않고 식각 방지막(150a)을 순차 형성하게 된다.
이후 제1산화물 반도체막(140a)과 식각 방지막(150a)을 동시에 패터닝하여 도 17에 도시된 바와 같은 식각 방지막(151) 및 산화물 반도체층의 제1부분(A)을 이루는 제1산화물 반도체층(141)을 형성할 수 있다.
이때 식각 과정에서 컨택영역이 형성될 부분(B1)에 존재하는 식각 방지막(150a) 및 제1산화물 반도체막(140a)을 전부 식각하게 되는 바, 식각된 부분과 대응하는 영역의 게이트 절연막(130) 상부 또는 추후 형성될 산화물 반도체층의 제2부분과 대응하는 게이트 절연막(130) 상부도 일부 식각된다. 이에 따라 제1산화물 반도체층(141)과 대응하는 게이트 절연막(130) 상부에 비해, 컨택영역 또는 추후 형성될 산화물 반도체층의 제2부분과 대응하는 게이트 절연막(130) 상부는 표면이 거칠게 형성될 수 있다. 즉, 도 4의 설명에서 상술한 바와 같이, 게이트 절연막(130) 중 추후 형성될 산화물 반도체층의 제1부분과 대응하는 부분의 표면거칠기는, 게이트 절연막(130) 중 추후 형성될 산화물 반도체층의 제2부분과 대응하는 부분의 표면거칠기보다 작게 형성될 수 있다.
한편, 상술한 식각과정에서 식각 방지패턴(153)을 추가적으로 더 형성할 수 있으며, 이러한 경우 제1산화물 반도체막(140a) 중 식각 방지패턴(153) 하부에 배치된 부분(143)은 추후 산화물 반도체층의 양 단부가 될 수 있다.
이후 도 18에 도시된 바와 같이 절연기판(110)의 전면에 제2산화물 반도체막(160a)을 형성하고, 제2산화물 반도체막(160a)을 패터닝 하여 컨택영역이 형성될 부분을 제외한 나머지 부분, 예컨대 식각 방지막(151) 상에 배치된 부분(160a-1)을 제거하면 도 19에 도시된 바와 같은 산화물 반도체층(Sb)를 얻을 수 있다. 이때 제2산화물 반도체막(160a)의 두께를 제1산화물 반도체막(140a)의 두께보다 더 두껍게 형성한 경우, 산화물 반도체층 (Sb)중 제2부분(B)의 두께가 제1부분(A)의 두께보다 두껍게 형성될 수 있다. 한편 식각 방지패턴(153)이 추가적으로 형성된 경우, 제2산화물 반도체막(160a)을 패터닝 하는 과정에서 식각 방지패턴(153) 상에 배치된 부분(160a-3)도 함께 제거할 수 있다.
이후 절연 기판(110) 전면에 소스/드레인 전극용 금속막을 형성하고, 이를 패터닝하여 도 20에 도시된 바와 같이 소스전극(170s) 및 드레인전극(170d)를 형성한다. 소스전극(170s) 및 드레인전극(170d)은 산화물 반도체층(S)의 제1부분(A) 상부에서 상호 이격되며, 산화물 반도체층(Sb)의 제2부분(B)과 전기적으로 연결된다.
본 실시예에 따르면, 도 5 내지 도 11의 설명에서 상술한 제조방법에 비하여, 제1산화물 반도체막을 패터닝하는 과정을 생략할 수 있게 되어, 제조공정이 단순해지는 이점, 공정효율성이 향상되는 이점을 갖게 된다.
도 21 및 도 22는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판 제조방법의 공정 단계별 단면도로서, 보다 구체적으로는 도 3에 도시된 박막 트랜지스터 기판(도 3의 10c) 의 제조방법에 대한 예시적인 공정 단계별 단면도이다.
도 21에 도시된 구조는 도 18에 도시된 구조와 같으며, 그 제조방법은 도 14 내지 도 18의 설명에서 상술한 바와 동일하다.
이후 별도로 제2산화물 반도체막(160a)을 패터닝하지 않고, 제2산화물 반도체막(160a) 상에 소스/드레인 전극용 금속막을 형성한다.
그리고, 소스/드레인 전극용 금속막과 제2산화물 반도체막(160a)을 동시에 패터닝함으로써 도 22에 도시된 바와 같은 박막 트랜지스터 기판을 제조할 수 있다.
본 실시예에 따라 제조된 박막 트랜지스터 기판은, 제2산화물 반도체막(160a) 및 소스/드레인 전극용 금속막을 동시에 식각하여 산화물 반도체층(Sb)의 제2부분(B), 소스전극(170s) 및 드레인전극(170d)을 동시에 형성하게 되는 바, 도 14 내지 도 20에서 설명한 제조방법에 비해 패터닝 공정을 감소시킬 수 있는 이점을 갖게 된다.
본 실시예에 따라 제조된 박막 트랜지스터 기판은, 소스전극(170s) 및 드레인전극(170d)과 식각 방지막(151) 사이에 산화물 반도체 패턴(161)이 더 형성되는 구조적 특징을 갖게 되며, 식각 방지 패턴(153)이 더 형성된 경우, 소스전극(170s) 및 드레인전극(170d)과 식각 방지패턴(153) 사이에 추가적으로 산화물 반도체 패턴(163)이 형성되는 구조적 특징을 갖게 된다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10a, 10b, 10c, 10d: 박막 트랜지스터 기판
110: 절연 기판
120: 게이트 전극
130: 게이트 절연막
140: 제1산화물 반도체층
160: 제2산화물 반도체층
S1, S2, S3, S4, Sa, Sb: 산화물 반도체층
A : 산화물 반도체층의 제1부분
B : 산화물 반도체층의 제2부분
170s, 170d : 소스전극, 드레인전극

Claims (20)

  1. 절연기판 상에 위치하는 게이트 전극;
    상기 게이트 전극 상에 위치하는 게이트 절연막;
    상기 게이트 절연막 상에 위치하는 소스/드레인 전극;
    상기 게이트 절연막과 상기 소스/드레인 전극 사이에 위치하고, 상기 소스/드레인 전극과 비접촉하고 채널영역이 정의된 제1부분 및 상기 소스/드레인 전극과 접촉하는 컨택영역이 정의된 제2부분 및 상을 포함하는 산화물 반도체층; 을 포함하고,
    상기 제2부분은,
    제1산화물 반도체층;
    상기 제1산화물 반도체층 상에 위치하는 제2산화물 반도체층; 을 포함하는 박막 트랜지스터 기판.
  2. 제1항에 있어서,
    상기 제1부분은,
    상기 제1산화물 반도체층을 포함하는 박막 트랜지스터 기판.
  3. 제2항에 있어서,
    상기 제1부분은,
    단일층으로 이루어진 박막 트랜지스터 기판.
  4. 제2항에 있어서,
    상기 제1부분에 위치하는 상기 제1산화물 반도체층의 두께는,
    상기 제2부분에 위치하는 상기 제1산화물 반도체층의 두께 이상인 박막 트랜지스터 기판.
  5. 제1항에 있어서,
    상기 제2부분의 두께는,
    상기 제1부분의 두께 이상인 박막 트랜지스터 기판.
  6. 제1항에 있어서,
    상기 산화물 반도체층은,
    InZnO, InGaO, InSnO, ZnSnO, GaSnO, GaZnO, GaZnSnO, GaInZnO, HfInZnO 및 ZnO로 이루어진 군으로부터 선택된 하나 이상의 물질을 포함하는 박막 트랜지스터 기판.
  7. 제1항에 있어서,
    상기 제2산화물 반도체층은,
    상기 제1산화물 반도체층과 동일한 물질로 형성된 박막 트랜지스터 기판.
  8. 제1항에 있어서,
    상기 제1부분과 상기 소스/드레인 전극 사이에 위치하는 식각 방지층; 을 더 포함하는 박막 트랜지스터 기판.
  9. 제8항에 있어서,
    상기 식각 방지층과 상기 제1부분 사이에 위치하는 산화물 반도체 패턴; 을 더 포함하는 박막 트랜지스터 기판.
  10. 제9항에 있어서,
    상기 산화물 반도체 패턴은,
    상기 제2산화물 반도체층과 동일한 물질로 형성된 박막 트랜지스터 기판.
  11. 절연기판 상에 게이트 전극을 형성하고,
    상기 절연기판 및 상기 게이트 전극 상에 게이트 절연막을 형성하고,
    상기 게이트 절연막 상에 제1산화물 반도체막을 형성하고,
    상기 제1산화물 반도체막을 패터닝하여 제1산화물 반도체층을 형성하고,
    상기 절연기판 및 상기 제1산화물 반도체층 상에 식각 방지막을 형성하고,
    상기 식각 방지막을 패터닝하여 식각 방지층을 형성하고,
    상기 절연기판 전면에 제2산화물 반도체막을 형성하고,
    상기 제2산화물 반도체막 상에 소스/드레인 전극용 금속막을 형성하고,
    상기 금속막을 패터닝하여 소스전극 및 드레인전극을 형성하는 것을 포함하는 박막 트랜지스터 기판 제조방법.
  12. 제11항에 있어서,
    상기 금속막을 패터닝하는 것과 동시에 상기 제2산화물 반도체막을 패터닝하는 것을 더 포함하는 박막 트랜지스터 기판 제조방법.
  13. 제11항에 있어서,
    상기 제2산화물 반도체막을 형성하는 것과 상기 금속막을 형성하는 것 사이에,
    상기 제2산화물 반도체막을 패터닝하는 것을 더 포함하는 박막 트랜지스터 기판 제조방법.
  14. 제11항에 있어서,
    상기 제1산화물 반도체막 또는 상기 제2산화물 반도체막은,
    InZnO, InGaO, InSnO, ZnSnO, GaSnO, GaZnO, GaZnSnO, GaInZnO, HfInZnO 및 ZnO로 이루어진 군으로부터 선택된 하나 이상의 물질을 포함하는 박막 트랜지스터 기판 제조방법.
  15. 제11항에 있어서,
    상기 제2산화물 반도체막은,
    상기 제1산화물 반도체층과 동일한 물질로 형성된 박막 트랜지스터 기판 제조방법.
  16. 절연기판 상에 게이트 전극을 형성하고,
    상기 절연기판 및 상기 게이트 전극 상에 게이트 절연막을 형성하고,
    상기 게이트 절연막 상에 제1산화물 반도체막을 형성하고,
    상기 제1산화물 반도체막 상에 식각 방지막을 형성하고,
    상기 제1산화물 반도체막 및 상기 식각 방지막을 동시에 패터닝하여 식각 방지층을 형성하고,
    상기 절연기판 전면에 제2산화물 반도체막을 형성하고,
    상기 제2산화물 반도체막 상에 소스/드레인 전극용 금속막을 형성하고,
    상기 금속막을 패터닝하여 소스전극 및 드레인전극을 형성하는 것을 포함하는 박막 트랜지스터 기판 제조방법.
  17. 제16항에 있어서,
    상기 금속막을 패터닝하는 것과 동시에 상기 제2산화물 반도체막을 패터닝하는 것을 더 포함하는 박막 트랜지스터 기판 제조방법.
  18. 제16항에 있어서,
    상기 제2산화물 반도체막을 형성하는 것과 상기 금속막을 형성하는 것 사이에,
    상기 제2산화물 반도체막을 패터닝하는 것을 더 포함하는 박막 트랜지스터 기판 제조방법.
  19. 제16항에 있어서,
    상기 제1산화물 반도체막 또는 상기 제2산화물 반도체막은,
    InZnO, InGaO, InSnO, ZnSnO, GaSnO, GaZnO, GaZnSnO, GaInZnO, HfInZnO 및 ZnO로 이루어진 군으로부터 선택된 하나 이상의 물질을 포함하는 박막 트랜지스터 기판 제조방법.
  20. 제16항에 있어서,
    상기 제2산화물 반도체막은,
    상기 제1산화물 반도체층과 동일한 물질로 형성된 박막 트랜지스터 기판 제조방법.

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