JP6637367B2 - プログラマブルロジックデバイス - Google Patents
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Description
た電子機器に関する。
全般を指し、電気光学装置、発光表示装置、大規模集積回路および電子機器は全て半導体
装置である。
いう。)に代表される半導体集積回路は、製造時に回路構成を固定され、製造後に回路構
成を変更することはできない。これに対して、プログラマブルロジックデバイス(PLD
:Programmable Logic Device)と呼ばれる半導体集積回路は
、複数の論理回路からなる論理ブロックを単位として、各論理ブロックが配線を介して電
気的に接続される構造となっている。プログラマブルロジックデバイスでは、各論理ブロ
ックの回路構成を電気信号によって制御することができる。
なるので、プログラマブルロジックデバイスを用いることにより、半導体集積回路の設計
、開発に費やされる期間およびコストを大幅に削減させることができる。
(Field Programmable Gate Array)と呼ばれるものも存
在する。いずれにおいても、論理ブロックに設けられている、メモリ部に格納されたデー
タ(コンフィギュレーションデータ)に従ってスイッチの切換を行うプログラマブルスイ
ッチによって各論理ブロックの回路構成を制御している。つまり、各プログラマブルスイ
ッチにデータをプログラミングすることで、プログラマブルロジックデバイスの回路構成
を変更することができる。
y)などの揮発性メモリが主に用いられている。また、その一方で特許文献1に示すよう
に、当該メモリ部に、フラッシュメモリのようにフローティングゲートトランジスタから
なる不揮発性メモリを用いる技術も存在する(特許文献1参照。)。
いスイッチの切換を行うプログラマブルスイッチによって、各論理ブロックの回路構成を
制御しているが、プログラマブルスイッチのメモリ部にSRAMなどの揮発性メモリを用
いる場合、電源電圧の供給が遮断された時に、メモリ部に格納されていたコンフィギュレ
ーションデータが失われる。これにより、プログラマブルスイッチのメモリ部に揮発性メ
モリを用いたプログラマブルロジックデバイスでは、電源投入の度に、当該揮発性メモリ
にコンフィギュレーションデータを毎回書き込む必要がある。よって、電源投入を行って
から論理ブロックを動作させるまでに大きな遅延時間が生じる。
フローティングゲートトランジスタを用いてメモリ部の不揮発化を図る場合、電源電圧の
供給を遮断してもコンフィギュレーションデータは保持される。しかし、データを書き込
む際にはフローティングゲートに電子を注入する必要があるため、高い電位の印加が必要
となり、書き込みに長い時間を要する。そのため、消費電力が増加するという問題がある
。また、当該書き込みの際に生じるトンネル電流によりフローティングゲートのゲート絶
縁層が劣化するという問題もある。
状態の保持が可能で、電源投入後の論理ブロックの起動時間が短く、低消費電力化が可能
な、否定論理積(NAND)回路および否定論理和(NOR)回路を容易に切り替えるこ
とができる論理回路を提供することを課題の一とする。
に小さいトランジスタを用いる。トランジスタのオフ電流を十分に小さくすることができ
る材料としては、例えばワイドバンドギャップ半導体である酸化物半導体を用いて当該ト
ランジスタを構成することができる。このようなトランジスタのオフ電流を十分に小さく
することができる半導体材料を用いることで、電源電位の供給が遮断されたときでも論理
回路の切り替え状態を保持することが可能となる。
0−18A以下、好ましくは1×10−21A以下、より好ましくは1×10−24A以
下とする。このようなトランジスタを用いることにより、データの保持特性に優れ、消費
電力の小さいメモリセルを作製することができる。
乃至第8のトランジスタと、ゲートが接続した第9のトランジスタおよび第10のトラン
ジスタと、ソースまたはドレインの一方が、第9のトランジスタおよび第10のトランジ
スタのゲートと接続する第11のトランジスタと、を有し、第1のトランジスタおよび第
5のトランジスタのソースまたはドレインの一方は高電位電源線に接続され、第4のトラ
ンジスタおよび第8のトランジスタのソースまたはドレインの一方は接地または低電位電
源線に接続され、第1のトランジスタ、第3のトランジスタおよび第8のトランジスタの
ゲートは第1の信号線に接続され、第2のトランジスタ、第4のトランジスタおよび第5
のトランジスタのゲートは第2の信号線に接続され、第6のトランジスタ、第7のトラン
ジスタ、第9のトランジスタおよび第10のトランジスタのゲートは、第11のトランジ
スタのソースまたはドレインの一方と接続してノードを形成し、第11のトランジスタの
ソースまたはドレインの他方は、第3の信号線と接続し、第11のトランジスタのゲート
は第5の信号線と接続し、第9のトランジスタのソースまたはドレインの一方は、第1の
トランジスタのソースまたはドレインの他方および第2のトランジスタのソースまたはド
レインの一方と接続し、第9のトランジスタのソースまたはドレインの他方は、第5のト
ランジスタのソースまたはドレインの他方および第6のトランジスタのソースまたはドレ
インの一方と接続し、第10のトランジスタのソースまたはドレインの一方は、第3のト
ランジスタのソースまたはドレインの一方および第4のトランジスタのソースまたはドレ
インの他方と接続し、第10のトランジスタのソースまたはドレインの他方は、第7のト
ランジスタのソースまたはドレインの一方および第8のトランジスタのソースまたはドレ
インの他方と接続し、第2のトランジスタのソースまたはドレインの他方、第3のトラン
ジスタのソースまたはドレインの他方、第6のトランジスタのソースまたはドレインの他
方および第7のトランジスタのソースまたはドレインの他方は、第4の信号線と接続し、
第11のトランジスタは酸化物半導体を有する論理回路である。
理和または否定論理積へ切り替えることができる論理回路である。
ジスタ、第6のトランジスタおよび第9のトランジスタはpチャネルトランジスタであり
、第3のトランジスタ、第4のトランジスタ、第7のトランジスタ、第8のトランジスタ
、第10のトランジスタおよび第11のトランジスタはnチャネルトランジスタである。
例えば、第1乃至第10のトランジスタは、シリコンをチャネル領域に用いたトランジス
タにより形成し、第11のトランジスタは、酸化物半導体をチャネル領域に用いたトラン
ジスタとした場合、第1乃至第10のトランジスタと積層させて第11のトランジスタを
形成することができるため、回路における占有面積を縮小させることができる。
た一種以上の元素を含む酸化物半導体である。このような酸化物半導体をトランジスタの
チャネル領域に用いることにより、低いオフ電流を有するトランジスタを形成することが
できる。それにより、酸化物半導体を用いたトランジスタを論理回路に適用することによ
って、消費電力を低減させることができる。
保持が可能で、電源投入後の論理ブロックの起動時間が短く、低消費電力化が可能な、否
定論理積(NAND)回路および否定論理和(NOR)回路を容易に切り替えることがで
きる論理回路を提供することができる。
明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細
を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示
す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発
明の構成において、同一部分または同様な機能を有する部分には、同一の符号を異なる図
面間で共通して用い、その繰り返しの説明は省略する。
瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない
。
に付したものであり、数的に限定するものではない。そのため、例えば、「第1の」を「
第2の」または「第3の」などと適宜置き換えて説明することができる。
とき他方をソースと呼ぶ。すなわち、電位の高低によって、それらを区別しない。従って
、本明細書において、ソースとされている部分をドレインと読み替えることもできる。
介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は
、接続対象間での電気信号の授受を可能とするものであれば、特に制限はない。例えば、
「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのス
イッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子な
どが含まれる。
に図示されている場合であっても、実際には、例えば配線の一部が電極としても機能する
場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場合もある。本明細書
において電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持
っている場合も、その範疇に含める。
本実施の形態では、本発明の一態様であるNAND回路およびNOR回路を切り替えるこ
とができる論理回路について、図1を用いて説明する。
トランジスタ103、第4のトランジスタ104が直列に接続し、第5のトランジスタ1
05、第6のトランジスタ106、第7のトランジスタ107、第8のトランジスタ10
8が直列に接続し、第1のトランジスタ101および第5のトランジスタ105のソース
またはドレインの一方が高電位電源線VDDと接続し、第4のトランジスタ104および
第8のトランジスタ108のソースまたはドレインの一方が低電位電源線VSSと接続し
ている。また、第1のトランジスタ101、第3のトランジスタ103および第8のトラ
ンジスタ108のゲートは、第1の信号線S1に接続され、第2のトランジスタ102、
第4のトランジスタ104および第5のトランジスタ105のゲートは第2の信号線S2
に接続され、第6のトランジスタ106、第7のトランジスタ107、第9のトランジス
タ109および第10のトランジスタ110のゲートは、第11のトランジスタ111の
ソースまたはドレインの一方と接続してノードNを形成している。さらに、第11のトラ
ンジスタ111のソースまたはドレインの他方は、第3の信号線S3と接続し、第11の
トランジスタ111のゲートは第5の信号線S5と接続し、第9のトランジスタ109の
ソースまたはドレインの一方は、第1のトランジスタ101のソースまたはドレインの他
方および第2のトランジスタ102のソースまたはドレインの一方と接続し、第9のトラ
ンジスタ109のソースまたはドレインの他方は、第5のトランジスタ105のソースま
たはドレインの他方および第6のトランジスタ106のソースまたはドレインの一方と接
続し、第10のトランジスタ110のソースまたはドレインの一方は、第3のトランジス
タ103のソースまたはドレインの一方および第4のトランジスタ104のソースまたは
ドレインの他方と接続し、第10のトランジスタ110のソースまたはドレインの他方は
、第7のトランジスタ107のソースまたはドレインの一方および第8のトランジスタ1
08のソースまたはドレインの他方と接続し、第2のトランジスタ102のソースまたは
ドレインの他方、第3のトランジスタ103のソースまたはドレインの他方、第6のトラ
ンジスタ106のソースまたはドレインの他方および第7のトランジスタ107のソース
またはドレインの他方は、第4の信号線S4と接続している。
第5のトランジスタ105、第6のトランジスタ106および第9のトランジスタ109
はpチャネルトランジスタであり、第3のトランジスタ103、第4のトランジスタ10
4、第7のトランジスタ107、第8のトランジスタ108、第10のトランジスタ11
0および第11のトランジスタ111はnチャネルトランジスタである。
ことによって、NAND回路またはNOR回路へ切り替えることができる論理回路を形成
することができる。
フを切り替えることによって制御する。ノードNに電荷を保持する場合は、第5の信号線
S5の電位をHigh(H)にして第11のトランジスタ111をオン状態にしてから第
3の信号線S3から電位を入力し、その後第5の信号線S5の電位をLow(L)にする
ことによって第11のトランジスタ111をオフ状態にすることで、ノードNに電荷を保
持することができる。
ジスタ111をオン状態にし、第3の信号線S3の電位を接地させることによって、ノー
ドNに保持した電荷を逃がすことができる。
ンジスタ110をオン状態にし、かつ第6のトランジスタ106および第9のトランジス
タ109をオフ状態とするような電位とする。それにより、ノードNに電荷が保持される
ことで、第7のトランジスタ107および第10のトランジスタ110がオン状態になり
、第6のトランジスタ106および第9のトランジスタ109はオフ状態となる。またノ
ードNに電荷が保持されていない状態(接地された状態)においては、第7のトランジス
タ107および第10のトランジスタ110はオフ状態となり、第6のトランジスタ10
6および第9のトランジスタ109はオン状態となる。
路に切り替わることについて説明する。なお、オフ状態(非導通状態)のトランジスタに
ついては、図中においてバツ印を付けて示す。さらに、酸化物半導体を有するトランジス
タを、図中においてOSと示す。
0がオン状態となり、第6のトランジスタ106および第9のトランジスタ109はオフ
状態となる。このように、ノードNに電荷が保持された状態の回路は、NOR回路として
機能する。NOR回路の動作について図2を用いて説明する。
理回路の動作を図2に示す。図2に示すように、第2のトランジスタ102、第3のトラ
ンジスタ103、第5のトランジスタ105、第7のトランジスタ107、第8のトラン
ジスタ108および第10のトランジスタ110がオン状態(導通状態)となり、第1の
トランジスタ101、第4のトランジスタ104、第6のトランジスタ106、第9のト
ランジスタ109および第11のトランジスタ111がオフ状態(非導通状態)となる。
そのため、低電位電源線VSSに入力されるLの信号が、第4の信号線S4にLとして出
力される。
たはLを入力した場合の信号線S4に出力される信号についてまとめた真理値表を表1に
示す。
回路を、NOR回路として機能させることができる。
0のトランジスタ110がオフ状態となり、第6のトランジスタ106および第9のトラ
ンジスタ109はオン状態となる。このように、ノードNに電荷を保持していない状態の
回路は、NAND回路として機能する。NAND回路の動作について図3を用いて説明す
る。
を図3に示す。図3に示すように、第2のトランジスタ102、第3のトランジスタ10
3、第5のトランジスタ105、第6のトランジスタ106、第8のトランジスタ108
および第9のトランジスタ109がオン状態(導通状態)となり、第1のトランジスタ1
01、第4のトランジスタ104、第7のトランジスタ107、第10のトランジスタ1
10および第11のトランジスタ111がオフ状態(非導通状態)となる。そのため、高
電位電源線VDDに入力されるHの信号が、第4の信号線S4にHとして出力される。
Lを入力した場合の信号線S4に出力される信号についてまとめたものを表2に示す。
る論理回路を、NAND回路として機能させることができる。
ランジスタに、トランジスタのオフ電流を十分に小さくすることができる、酸化物半導体
のようなワイドバンドギャップ半導体を用いることにより、電源電位の供給が遮断されて
いる間も長期間に渡ってノードNに保持した電荷を保持し、論理回路の切り替え状態を保
持することができる。これにより、例えば半導体装置全体またはその一部への電源電圧の
供給を一時的に遮断し、必要なときのみ必要な回路ブロックにおいて電源電圧供給を選択
する駆動方法(ノーマリオフの駆動方法)を用いて、当該論理回路への電源電位の供給を
遮断しても、論理回路の切り替え状態は保持される。よって、ノーマリオフの駆動方法を
用いて、電源投入を行うときに、ノードNへの電荷の注入(書き込み)を省略することが
可能となるので、論理回路の起動時間を短くすることができる。故に、本実施の形態に示
す論理回路を用いることで、ノーマリオフの駆動方法を用いて低消費電力化を図ることが
できる。
Nに与えることで論理回路を切り替えることができるため、プログラマブルスイッチのメ
モリ部にフローティングゲートを用いて電子注入でコンフィギュレーションデータを書き
込む場合と比較して、書き込みに必要な電位および時間を大幅に低減することができる。
また、フローティングゲートに電子注入を行うときに生じたトンネル電流によるゲート絶
縁層の劣化の問題も生じないので、データの書き換え可能回数を増やすことができる。
スを有する半導体装置の動作を停止した状態で、プログラマブルスイッチの切り替えを行
なって論理ブロックの回路構成の変更を行う。これをコンフィギュレーションと呼ぶ。コ
ンフィギュレーションに対して、当該半導体装置の動作中にコンフィギュレーションを行
うことを動的コンフィギュレーションと呼ぶ。上述のように、本実施の形態に示すプログ
ラマブルスイッチはコンフィギュレーションデータの書き込みが高速化されているので、
動的コンフィギュレーションも容易に行うことができる。
れたときでも論理回路の切り替え状態の保持が可能で、電源投入後の論理ブロックの起動
時間が短く、低消費電力化が可能な、否定論理積(NAND)回路および否定論理和(N
OR)回路を容易に切り替えることができる論理回路を提供することができる。
本実施の形態においては、実施の形態1に示す論理回路におけるトランジスタの作製方法
について、図4乃至図7を用いて説明する。例として図1に示す論理回路における、トラ
ンジスタ111、トランジスタ107およびトランジスタ106の作製方法について説明
する。なお、図4乃至図7において、A−Bに示す断面図は、酸化物半導体膜を有するト
ランジスタ111、nチャネルトランジスタ107及びpチャネルトランジスタ106が
形成される領域の断面図に相当し、トランジスタ111は、トランジスタ107及びトラ
ンジスタ106と積層させて形成されており、C−Dに示す断面図は、酸化物半導体膜を
有するトランジスタ111のソース電極またはドレイン電極の一方とnチャネルトランジ
スタ107のゲート電極とが接続されたノードNにおける断面図に相当する。なお、本実
施の形態では、直接図示しないが、図1に示すようにpチャネルトランジスタ106のゲ
ート電極もノードNと電気的に接続される。
た後、n型の半導体基板201の一部にpウェル領域205を形成する。
ウェハー)、化合物半導体基板(SiC基板、サファイア基板、GaN基板等)を用いる
ことができる。
ator)基板として、鏡面研磨ウェハーに酸素イオンを注入した後、高温加熱すること
により、表面から一定の深さに酸化層を形成させるとともに、表面層に生じた欠陥を消滅
させて作られた所謂SIMOX(Separation by IMplanted O
Xygen)基板や、水素イオン注入により形成された微小ボイドの熱処理による成長を
利用して半導体基板を劈開するスマートカット法等を用いて形成したSOI基板を用いて
もよい。
con)法またはSTI(Shallow Trench Isolation)法等を
用いて形成する。
〜1×1016cm−3程度の濃度で添加されている。pウェル領域205は、半導体基
板201の一部にマスクを形成したのち、半導体基板201の一部にホウ素等のp型を付
与する不純物元素を添加して、形成される。
導体基板にn型を付与するリン、ヒ素等の不純物元素が添加されたnウェル領域を形成し
てもよい。
縁膜207b、ゲート電極209aおよびゲート電極209bを形成する。
、熱酸化法により酸化シリコン膜を形成した後に、窒化処理を行うことによって酸化シリ
コン膜の表面を窒化させることにより、酸化シリコン膜と酸素と窒素を有するシリコン膜
(酸化窒化シリコン膜)との積層構造で形成する。次に、酸化シリコン膜または酸窒化シ
リコン膜の一部を選択的にエッチングして、ゲート絶縁膜207aおよびゲート絶縁膜2
07bを形成する。若しくは、厚さ5〜50nmの酸化シリコン、酸化窒化シリコン、高
誘電率物質(high−k材料ともいう。)であるタンタル酸化物、酸化ハフニウム、酸
化ハフニウムシリケート、酸化ジルコニウム、酸化アルミニウム、酸化チタンなどの金属
酸化物、または酸化ランタンなどの希土類酸化物等を、CVD法、スパッタリング法等を
用いて形成した後、選択的に一部をエッチングして、ゲート絶縁膜207aおよびゲート
絶縁膜207bを形成する。
リブデン、クロム、ニオブ等から選択された金属、またはこれらの金属を主成分とする合
金材料若しくは化合物材料を用いることが好ましい。また、リン等の不純物を添加した多
結晶シリコンを用いることができる。また、金属窒化物膜と上記の金属膜の積層構造でゲ
ート電極209aおよびゲート電極209bを形成してもよい。金属窒化物としては、窒
化タンタル、窒化タングステン、窒化モリブデン、窒化チタンを用いることができる。金
属窒化物膜を設けることにより、金属膜の密着性を向上させることができ、剥離を防止す
ることができる。
等により形成した後、該導電膜の一部を選択的にエッチングして形成される。
、該酸化シリコン膜上に窒化タンタル膜及びタングステン膜が積層された導電膜をスパッ
タリング法により形成した後、酸化シリコン膜及び導電膜のそれぞれ一部を選択的にエッ
チングして、ゲート絶縁膜207a、ゲート絶縁膜207b、ゲート電極209aおよび
ゲート電極209bを形成する。
09bの側面にサイドウォール絶縁層を設けた構成としてもよい。しかし、図4に示すよ
うに、高集積化を実現するためには、ゲート電極209aおよびゲート電極209bの側
面にサイドウォール絶縁層を有しない構成とすることが望ましい。
てp型の不純物領域213a、p型の不純物領域213bを形成する。また、pウェル領
域205にn型を付与する不純物元素を添加して、n型の不純物領域211a、n型の不
純物領域211bを形成する。n型の不純物領域211a、n型の不純物領域211b、
p型の不純物領域213a及びp型の不純物領域213bにおけるn型を付与する不純物
元素及びp型を付与する不純物元素の濃度は、1×1019cm−3以上1×1021c
m−3以下である。n型を付与する不純物元素及びp型を付与する不純物元素は、イオン
ドーピング法、イオン注入法等を適宜用いて、半導体基板201及びpウェル領域205
に添加する。
ける場合、当該サイドウォール絶縁層と重畳する領域に、n型の不純物領域211a、n
型の不純物領域211b、p型の不純物領域213a及びp型の不純物領域213bとは
異なる不純物濃度の不純物領域を形成することができる。
207a、ゲート絶縁膜207b、ゲート電極209aおよびゲート電極209b上に、
スパッタリング法、CVD法等により、絶縁膜215および絶縁膜217を形成する。
ン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、
窒化アルミニウムなどを用いればよく、積層または単層で設ける。なお、絶縁膜215を
CVD法により形成することで、絶縁膜215の水素含有量が高まる。このような絶縁膜
215を形成後に加熱処理を行うことにより、半導体基板を水素化し、水素によりダング
リングボンドを終端させ、当該半導体基板中の欠陥を低減することができる。
on Glass)などの無機材料、または、ポリイミド、アクリルなどの有機材料を用
いて形成することで、絶縁膜217の平坦性を高めることができる。
物領域211b、p型の不純物領域213a、p型の不純物領域213bに添加された不
純物元素を活性化するための熱処理を行う。
ランジスタ106を作製することができる。
、開口部にコンタクトプラグ219a乃至コンタクトプラグ219dを形成する。代表的
には、スパッタリング法、CVD法等により導電膜を形成した後、CMP(Chemic
al Mechanical Polishing)法やエッチングなどにより平坦化処
理を行い、導電膜の表面の不要な部分を除去して、導電膜を形成する。
SiH4ガスからCVD法でタングステンシリサイドを形成し、開口部に導電膜を埋め込
むことで形成される。
スパッタリング法、CVD法等により絶縁膜を形成した後、該絶縁膜の一部を選択的にエ
ッチングし、溝部を有する絶縁膜221を形成する。次に、スパッタリング法、CVD法
等により導電膜を形成した後、CMP法やエッチングなどにより平坦化処理を行い、該導
電膜の表面の不要な部分を除去して、配線223a乃至配線223cを形成する(図5(
A)参照。)。
イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンからなる
単体金属、またはこれを主成分とする合金を単層構造または積層構造として用いる。例え
ば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する
二層構造、タングステン膜上にチタン膜を積層する二層構造、銅−マグネシウム−アルミ
ニウム合金膜上に銅膜を積層する二層構造、チタン膜と、そのチタン膜上に重ねてアルミ
ニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などがある。なお、酸化
インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
する酸化物半導体膜を有するトランジスタにおける電気特性のばらつきを低減することが
できる。また、歩留まり高く酸化物半導体膜を有するトランジスタを形成することができ
る。
3cに含まれる水素を脱離させることが好ましい。この結果、後の加熱処理において、後
に形成される絶縁膜及び酸化物半導体膜中に水素が拡散することを防ぐことができる。な
お、加熱処理は、不活性雰囲気、減圧雰囲気または乾燥空気雰囲気にて、100℃以上基
板の歪み点未満で行う。また、プラズマ処理は、希ガス、酸素、窒素または酸化窒素(亜
酸化窒素、一酸化窒素、二酸化窒素など)を用いる。
法等により、絶縁膜225を形成する。絶縁膜225としては、酸化シリコン、酸化窒化
シリコン、窒化酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化
アルミニウム、酸化窒化アルミニウムを単層または積層して形成する。また、絶縁膜22
5として、加熱により酸素の一部が脱離する酸化絶縁膜を用いて形成することが好ましい
。加熱により酸素の一部が脱離する酸化絶縁膜としては、化学量論的組成比を満たす酸素
よりも多くの酸素を含む酸化絶縁膜を用いる。加熱により酸素の一部が脱離する酸化絶縁
膜は、加熱により酸素が脱離するため、後の工程で行う加熱により酸化物半導体膜に酸素
を拡散させることができる。
25の表面の平均面粗さ(Ra)は、1nm以下、好ましくは0.3nm以下、より好ま
しくは0.1nm以下とする。
SO4287:1997)で定義されている中心線平均粗さ(Ra)を、測定面に対して
適用できるよう三次元に拡張したものであり、基準面から指定面までの偏差の絶対値を平
均した値で表現される。
、基準面から指定面までの偏差の絶対値を平均した値で表現され、次の式(1)で与えら
れる。
)(X2,Y1)(X2,Y2)で表される4点により囲まれる長方形の領域とし、指定
面が理想的にフラットであるとしたときの面積をS0とする。また、基準面とは、指定面
の平均の高さにおける、XY平面と平行な面のことである。つまり、指定面の高さの平均
値をZ0とするとき、基準面の高さもZ0で表される。平均面粗さ(Ra)は原子間力顕
微鏡(AFM:Atomic Force Microscope)にて評価可能である
。
理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を
行うのが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、絶
縁膜225の表面の平坦性をさらに向上させることができる。
プラズマ処理は、真空のチャンバーに不活性ガス、例えばアルゴンガスなどの希ガスを導
入し、被処理面を陰極とする電界を印加して行う。その原理としてはプラズマドライエッ
チング法と同等であるが、不活性ガスを用いて行う。すなわち、このプラズマ処理は、被
処理面に不活性ガスのイオンを照射して、スパッタリング効果により表面の微細な凹凸を
平坦化する処理である。このことから、当該プラズマ処理を「逆スパッタ処理」と呼ぶこ
ともできる。
ルゴンの陽イオンが加速される。加速されたアルゴンの陽イオンは被処理面をスパッタす
る。このとき、該被処理面の凸部から優先的にスパッタされる。被処理面からスパッタさ
れた粒子は、被処理面の別の場所に付着する。このとき、該被処理面の凹部に優先的に付
着する。このように凸部を削り、凹部を埋めることで被処理面の平坦性が向上する。なお
、プラズマ処理とCMP処理と併用することにより絶縁膜225のさらなる平坦化を図る
ことができる。
物をスパッタリングの効果で除去することも可能である。
素、水、水酸基、水素化物などの不純物を除去しておくことが好ましい。特に処理室の内
壁に吸着して存在するこれらの不純物を除去することが重要である。ここで、加熱処理は
、例えば、100℃以上450℃以下で行えばよい。また、処理室の排気は、ドライポン
プなどの粗引きポンプと、スパッタイオンポンプ、ターボ分子ポンプ及びクライオポンプ
などの高真空ポンプとを適宜組み合わせて行うとよい。ターボ分子ポンプは大きいサイズ
の分子の排気が優れる一方、水素や水の排気能力が低い。さらに、ターボ分子ポンプと、
水の排気能力の高いクライオポンプまたは水素の排気能力の高いスパッタイオンポンプを
組み合わせることが有効となる。またこのとき、不活性ガスを導入しながら不純物の除去
を行うと、排気するだけでは脱離しにくい水などの脱離速度をさらに大きくすることがで
きる。このような処理を行って酸化物半導体の成膜前に処理室の不純物を除去することに
より、酸化物半導体への水素、水、水酸基、水素化物などの混入を低減することができる
。
ー基板を搬入し、ダミー基板上に酸化物半導体膜を成膜して、ターゲット表面、または防
着板に付着した水素、水分を取り除く工程を行ってもよい。
を用いて酸化物半導体膜227を形成する(図5(B)参照。)。ここでは、酸化物半導
体膜227として、スパッタリング法により、1nm以上50nm以下、更に好ましくは
3nm以上30nm以下の厚さで酸化物半導体膜を形成する。酸化物半導体膜227の厚
さを上記厚さとすることで、トランジスタの微細化に伴って発生するおそれのある短チャ
ネル効果を抑制することができる。
るいは亜鉛(Zn)を含むことが好ましい。特にInとZnを含むことが好ましい。また
、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライ
ザーとして、それらに加えてガリウム(Ga)を有することが好ましい。また、スタビラ
イザーとしてスズ(Sn)を有することが好ましい。また、スタビライザーとしてハフニ
ウム(Hf)を有することが好ましい。また、スタビライザーとしてアルミニウム(Al
)を有することが好ましい。
Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム
(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホル
ミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ル
テチウム(Lu)のいずれか一種あるいは複数種を有してもよい。
であるIn−Zn系酸化物、Sn−Zn系酸化物、Al−Zn系酸化物、Zn−Mg系酸
化物、Sn−Mg系酸化物、In−Mg系酸化物、In−Ga系酸化物、三元系金属酸化
物であるIn−Ga−Zn系酸化物(IGZOとも表記する)、In−Al−Zn系酸化
物、In−Sn−Zn系酸化物、Sn−Ga−Zn系酸化物、Al−Ga−Zn系酸化物
、Sn−Al−Zn系酸化物、In−Hf−Zn系酸化物、In−La−Zn系酸化物、
In−Ce−Zn系酸化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化物、I
n−Sm−Zn系酸化物、In−Eu−Zn系酸化物、In−Gd−Zn系酸化物、In
−Tb−Zn系酸化物、In−Dy−Zn系酸化物、In−Ho−Zn系酸化物、In−
Er−Zn系酸化物、In−Tm−Zn系酸化物、In−Yb−Zn系酸化物、In−L
u−Zn系酸化物、四元系金属酸化物であるIn−Sn−Ga−Zn系酸化物、In−H
f−Ga−Zn系酸化物、In−Al−Ga−Zn系酸化物、In−Sn−Al−Zn系
酸化物、In−Sn−Hf−Zn系酸化物、In−Hf−Al−Zn系酸化物を用いるこ
とができる。また、上記酸化物半導体に酸化シリコンを含んでもよい。ここで、例えば、
In−Ga−Zn系酸化物とは、インジウム(In)、ガリウム(Ga)、亜鉛(Zn)
を主成分として有する酸化物という意味であり、InとGaとZnの比率は問わない。ま
た、InとGaとZn以外の金属元素が入っていてもよい。このとき、上記酸化物半導体
においては、化学量論比に対し、酸素を過剰にすると好ましい。酸素を過剰にすることで
酸化物半導体膜の酸素欠損に起因するキャリアの生成を抑制することができる。
で表記される材料を用いてもよい。なお、Mは、Ga、Fe、Mn及びCoから選ばれた
一の金属元素または複数の金属元素を示す。また、酸化物半導体として、In3SnO5
(ZnO)n(n>0、且つ、nは整数)で表記される材料を用いてもよい。
1×1018atoms/cm3以下、さらに好ましくは2×1016atoms/cm
3以下であることが望ましい。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結
合するとキャリアが生成されることがあり、トランジスタのオフ電流の上昇の原因となる
ためである。
てもよい。
もバンドギャップが広く、真性キャリア密度がシリコンよりも小さい、ワイドバンドギャ
ップ半導体とする。このように、バンドギャップの広い酸化物半導体を用いることで、ト
ランジスタのオフ電流を低減することができる。
後者の場合、アモルファス構造でも、多結晶構造でもよい。また、アモルファス中に結晶
性を有する部分を含む構造でも、非アモルファス構造でもよい。
これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高
い移動度を得ることができる。
の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。
表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく
、上述のように、絶縁膜225の表面の平均面粗さ(Ra)を、1nm以下、好ましくは
0.3nm以下、より好ましくは0.1nm以下とし、その上に酸化物半導体膜227を
形成することが好ましい。
化亜鉛、二元系金属酸化物であるIn−Zn系酸化物、Sn−Zn系酸化物、Al−Zn
系酸化物、Zn−Mg系酸化物、Sn−Mg系酸化物、In−Mg系酸化物、In−Ga
系酸化物、三元系金属酸化物であるIn−Ga−Zn系酸化物(IGZOとも表記する)
、In−Al−Zn系酸化物、In−Sn−Zn系酸化物、Sn−Ga−Zn系酸化物、
Al−Ga−Zn系酸化物、Sn−Al−Zn系酸化物、In−Hf−Zn系酸化物、I
n−La−Zn系酸化物、In−Ce−Zn系酸化物、In−Pr−Zn系酸化物、In
−Nd−Zn系酸化物、In−Sm−Zn系酸化物、In−Eu−Zn系酸化物、In−
Gd−Zn系酸化物、In−Tb−Zn系酸化物、In−Dy−Zn系酸化物、In−H
o−Zn系酸化物、In−Er−Zn系酸化物、In−Tm−Zn系酸化物、In−Yb
−Zn系酸化物、In−Lu−Zn系酸化物、四元系金属酸化物であるIn−Sn−Ga
−Zn系酸化物、In−Hf−Ga−Zn系酸化物、In−Al−Ga−Zn系酸化物、
In−Sn−Al−Zn系酸化物、In−Sn−Hf−Zn系酸化物、In−Hf−Al
−Zn系酸化物を用いることができる。
成比は、例えば、原子数比でIn:Ga:Zn=1:1:1(=1/3:1/3:1/3
)(モル数比に換算するとIn2O3:Ga2O3:ZnO=1:1:2)、In:Ga
:Zn=2:2:1(=2/5:2/5:1/5)(モル数比に換算するとIn2O3:
Ga2O3:ZnO=1:1:1)などとすればよい。このような原子数比のIn−Ga
−Zn系酸化物やその組成の近傍の酸化物をターゲットとして用いることができる。
トの組成比は、例えば、原子数比で、In:Sn:Zn=1:1:1(=1/3:1/3
:1/3)、In:Sn:Zn=2:1:3(=1/3:1/6:1/2)、In:Sn
:Zn=2:1:5(=1/4:1/8:5/8、In:Sn:Zn=1:2:2(=1
/5:2/5:2/5)、In:Sn:Zn=20:45:35などとすればよい。この
ような原子数比のIn−Sn−Zn系酸化物やその組成の近傍の酸化物をターゲットとし
て用いることができる。
、原子数比で、In:Zn=50:1〜1:2(モル数比に換算するとIn2O3:Zn
O=25:1〜1:4)、好ましくはIn:Zn=20:1〜1:1(モル数比に換算す
るとIn2O3:ZnO=10:1〜1:2)、さらに好ましくはIn:Zn=15:1
〜1.5:1(モル数比に換算するとIn2O3:ZnO=15:2〜3:4)とする。
例えば、In−Zn−O系酸化物半導体の形成に用いるターゲットは、原子数比がIn:
Zn:O=X:Y:Zのとき、Z>1.5X+Yとする。このような原子数比のIn−Z
n−O系酸化物やその組成の近傍の酸化物をターゲットとして用いることができる。
応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キ
ャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度
等を適切なものとすることが好ましい。
ら、In−Ga−Zn系酸化物でも、バルク内欠陥密度を低減することにより移動度を上
げることができる。
c=1)である酸化物の組成が、原子数比がIn:Ga:Zn=A:B:C(A+B+C
=1)の酸化物の組成の近傍であるとは、a、b、cが、(a―A)2+(b―B)2+
(c―C)2≦r2を満たすことをいい、rは、例えば、0.05とすればよい。他の酸
化物でも同様である。
ス及び酸素の混合ガスを適宜用いる。なお、希ガス及び酸素の混合ガスの場合、希ガスに
対して酸素のガス比を高めることが好ましい。また、スパッタリングガスは、酸化物半導
体膜への水素、水、水酸基、水素化物などの混入を防ぐために、水素、水、水酸基、水素
化物などの不純物が十分に除去された高純度ガスを用いた雰囲気とすることが望ましい。
C電源装置、DC電源装置等を適宜用いることができる。
秒以下とすることが好ましく、それによりスパッタリング法により成膜する際、膜中への
不純物の混入を低減することができる。このように、酸化物半導体膜の成膜工程において
、更に好ましくは酸化絶縁膜の成膜工程において、処理室の圧力、処理室のリークレート
などにおいて、不純物の混入を極力抑えることによって、酸化物半導体膜に含まれる水素
を含む不純物の混入を低減することができる。また、酸化絶縁膜から酸化物半導体膜への
水素などの不純物の拡散を低減することができる。
Crystalline Oxide Semiconductor)膜を用いてもよい
。
または六角形状の原子配列を有し、c軸においては、金属原子が層状または金属原子と酸
素原子とが層状に配列しており、ab面(あるいは表面または界面)においては、a軸ま
たはb軸の向きが異なる(c軸を中心に回転した)結晶を含む酸化物半導体のことである
。
角形もしくは六角形、または正三角形もしくは正六角形の原子配列を有し、かつc軸方向
に垂直な方向から見て金属原子が層状または金属原子と酸素原子が層状に配列した相を含
む酸化物半導体をいう。
、CAAC−OSは結晶化した部分(結晶部分)を含むが、1つの結晶部分と他の結晶部
分の境界を明確に判別できないこともある。
を構成する個々の結晶部分のc軸は一定の方向(例えば、CAAC−OSを形成する基板
面やCAAC−OSの表面や膜面、界面等に垂直な方向)に揃っていてもよい。あるいは
、CAAC−OSを構成する個々の結晶部分のab面の法線は一定の方向(例えば、基板
面、表面、膜面、界面等に垂直な方向)を向いていてもよい。
外光の照射による電気的特性の変化を抑制することができる。特に、上述のように、絶縁
膜225の表面の平均面粗さ(Ra)を、1nm以下、好ましくは0.3nm以下、より
好ましくは0.1nm以下とし、その上にc軸配向を有する結晶を含む酸化物半導体膜を
形成することが好ましい。これにより、c軸配向を有する結晶を含む酸化物半導体膜の結
晶性を向上させ、当該酸化物半導体膜を用いたトランジスタの移動度の向上を図ることが
できる。
する。なお、特に断りがない限り、図10乃至図12は上方向をc軸方向とし、c軸方向
と直交する面をab面とする。なお、単に上半分、下半分という場合、ab面を境にした
場合の上半分、下半分をいう。また、図10において、丸で囲まれたOは4配位のOを示
し、二重丸で囲まれたOは3配位のOを示す。
配位のO)と、を有する構造を示す。ここでは、金属原子が1個に対して、近接の酸素原
子のみ示した構造を小グループと呼ぶ。図10(A)の構造は、八面体構造をとるが、簡
単のため平面構造で示している。なお、図10(A)の上半分および下半分にはそれぞれ
3個ずつ4配位のOがある。図10(A)に示す小グループは電荷が0である。
配位のO)と、Gaに近接の2個の4配位のOと、を有する構造を示す。3配位のOは、
いずれもab面に存在する。図10(B)の上半分および下半分にはそれぞれ1個ずつ4
配位のOがある。また、Inも5配位をとるため、図10(B)に示す構造をとりうる。
図10(B)に示す小グループは電荷が0である。
造を示す。図10(C)の上半分には1個の4配位のOがあり、下半分には3個の4配位
のOがある。または、図10(C)の上半分に3個の4配位のOがあり、下半分に1個の
4配位のOがあってもよい。図10(C)に示す小グループは電荷が0である。
造を示す。図10(D)の上半分には3個の4配位のOがあり、下半分には3個の4配位
のOがある。図10(D)に示す小グループは電荷が+1となる。
4配位のOがあり、下半分には1個の4配位のOがある。図10(E)に示す小グループ
は電荷が−1となる。
大グループ(ユニットセルともいう。)と呼ぶ。
6配位のInの上半分の3個のOは下方向にそれぞれ3個の近接Inを有し、下半分の3
個のOは上方向にそれぞれ3個の近接Inを有する。図10(B)に示す5配位のGaの
上半分の1個のOは下方向に1個の近接Gaを有し、下半分の1個のOは上方向に1個の
近接Gaを有する。図10(C)に示す4配位のZnの上半分の1個のOは下方向に1個
の近接Znを有し、下半分の3個のOは上方向にそれぞれ3個の近接Znを有する。この
様に、金属原子の上方向の4配位のOの数と、そのOの下方向にある近接金属原子の数は
等しく、同様に金属原子の下方向の4配位のOの数と、そのOの上方向にある近接金属原
子の数は等しい。Oは4配位なので、下方向にある近接金属原子の数と、上方向にある近
接金属原子の数の和は4になる。従って、金属原子の上方向にある4配位のOの数と、別
の金属原子の下方向にある4配位のOの数との和が4個のとき、金属原子を有する二種の
小グループ同士は結合することができる。例えば、6配位の金属原子(InまたはSn)
が下半分の4配位のOを介して結合する場合、4配位のOが3個であるため、5配位の金
属原子(GaまたはIn)または4配位の金属原子(Zn)のいずれかと結合することに
なる。
また、このほかにも、層構造の合計の電荷が0となるように複数の小グループが結合して
中グループを構成する。
す。図11(B)に、3つの中グループで構成される大グループを示す。なお、図11(
C)は、図11(B)の層構造をc軸方向から観察した場合の原子配列を示す。
、例えば、Snの上半分および下半分にはそれぞれ3個ずつ4配位のOがあることを丸枠
の3として示している。同様に、図11(A)において、Inの上半分および下半分には
それぞれ1個ずつ4配位のOがあり、丸枠の1として示している。また、同様に、図11
(A)において、下半分には1個の4配位のOがあり、上半分には3個の4配位のOがあ
るZnと、上半分には1個の4配位のOがあり、下半分には3個の4配位のOがあるZn
とを示している。
ら順に4配位のOが3個ずつ上半分および下半分にあるSnが、4配位のOが1個ずつ上
半分および下半分にあるInと結合し、そのInが、上半分に3個の4配位のOがあるZ
nと結合し、そのZnの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分
および下半分にあるInと結合し、そのInが、上半分に1個の4配位のOがあるZn2
個からなる小グループと結合し、この小グループの下半分の1個の4配位のOを介して4
配位のOが3個ずつ上半分および下半分にあるSnと結合している構成である。この中グ
ループが複数結合して大グループを構成する。
67、−0.5と考えることができる。例えば、In(6配位または5配位)、Zn(4
配位)、Sn(5配位または6配位)の電荷は、それぞれ+3、+2、+4である。従っ
て、Snを含む小グループは電荷が+1となる。そのため、Snを含む層構造を形成する
ためには、電荷+1を打ち消す電荷−1が必要となる。電荷−1をとる構造として、図1
0(E)に示すように、2個のZnを含む小グループが挙げられる。例えば、Snを含む
小グループが1個に対し、2個のZnを含む小グループが1個あれば、電荷が打ち消され
るため、層構造の合計の電荷を0とすることができる。
−O系の結晶(In2SnZn3O8)を得ることができる。なお、得られるIn−Sn
−Zn−O系の層構造は、In2SnZn2O7(ZnO)m(mは0または自然数。)
とする組成式で表すことができる。
系金属酸化物であるIn−Ga−Zn系酸化物(IGZOとも表記する。)、In−Al
−Zn系酸化物、Sn−Ga−Zn系酸化物、Al−Ga−Zn系酸化物、Sn−Al−
Zn系酸化物や、In−Hf−Zn系酸化物、In−La−Zn系酸化物、In−Ce−
Zn系酸化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化物、In−Sm−Z
n系酸化物、In−Eu−Zn系酸化物、In−Gd−Zn系酸化物、In−Tb−Zn
系酸化物、In−Dy−Zn系酸化物、In−Ho−Zn系酸化物、In−Er−Zn系
酸化物、In−Tm−Zn系酸化物、In−Yb−Zn系酸化物、In−Lu−Zn系酸
化物や、二元系金属酸化物であるIn−Zn系酸化物、Sn−Zn系酸化物、Al−Zn
系酸化物、Zn−Mg系酸化物、Sn−Mg系酸化物、In−Mg系酸化物や、In−G
a系酸化物、などを用いた場合も同様である。
ル図を示す。
ら順に4配位のOが3個ずつ上半分および下半分にあるInが、4配位のOが1個上半分
にあるZnと結合し、そのZnの下半分の3個の4配位のOを介して、4配位のOが1個
ずつ上半分および下半分にあるGaと結合し、そのGaの下半分の1個の4配位のOを介
して、4配位のOが3個ずつ上半分および下半分にあるInと結合している構成である。
この中グループが複数結合して大グループを構成する。
、図12(B)の層構造をc軸方向から観察した場合の原子配列を示している。
ぞれ+3、+2、+3であるため、In、ZnおよびGaのいずれかを含む小グループは
、電荷が0となる。そのため、これらの小グループの組み合わせであれば中グループの合
計の電荷は常に0となる。
中グループに限定されず、In、Ga、Znの配列が異なる中グループを組み合わせた大
グループも取りうる。
る際に、基板温度が200℃を超えて700℃以下、好ましくは300℃を超えて500
℃以下、より好ましくは400℃以上450℃以下となるように、基板を加熱する。この
ように、基板を加熱しながら酸化物半導体膜227を成膜することにより、酸化物半導体
膜227をCAAC−OS膜とすることができる。
上5nm以下の薄い膜厚の第1の酸化物半導体膜を成膜したのち、同様の方法で加熱しな
がらさらに厚い膜厚の第2の酸化物半導体膜を成膜し、第1の酸化物半導体膜と第2の酸
化物半導体膜を積層して、CAAC−OSの酸化物半導体膜227を形成しても良い。
る際に、基板の加熱を行わない、または基板温度を200℃未満、より好ましくは180
℃未満として基板を加熱する。このように、酸化物半導体膜227を成膜することにより
、酸化物半導体膜227を非晶質構造とすることができる。
℃以下、好ましくは400℃以上、より好ましくは500℃、さらに好ましくは550℃
以上の温度で加熱処理を行って、当該非晶質構造の酸化物半導体膜の少なくとも一部を結
晶化し、CAAC−OSの酸化物半導体膜227を形成しても良い。なお、当該熱処理は
不活性ガス雰囲気下で行うことができる。不活性ガス雰囲気としては、窒素、または希ガ
ス(ヘリウム、ネオン、アルゴン等)を主成分とする雰囲気であって、水、水素などが含
まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウ
ム、ネオン、アルゴン等の希ガスの純度を、6N(99.9999%)以上、好ましくは
7N(99.99999%)以上(すなわち、不純物濃度が1ppm以下、好ましくは0
.1ppm以下)とする。また、当該熱処理は、後述する脱水化または脱水素化の熱処理
などで兼ねることも可能である。
を行ってもよい。熱処理を行うことによって、酸化物半導体膜227中に含まれる水素原
子を含む物質をさらに除去し、酸化物半導体膜227の構造を整え、バンドギャップ中の
欠陥準位を低減することができる。当該熱処理は不活性ガス雰囲気下で行い、熱処理の温
度は、300℃以上700℃以下、好ましくは450℃以上600℃以下、また、基板が
歪み点を有する場合は基板の歪み点未満とする。不活性ガス雰囲気としては、窒素、また
は希ガス(ヘリウム、ネオン、アルゴン等)を主成分とする雰囲気であって、水、水素な
どが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、
ヘリウム、ネオン、アルゴン等の希ガスの純度を、6N(99.9999%)以上、好ま
しくは7N(99.99999%)以上(すなわち、不純物濃度が1ppm以下、好まし
くは0.1ppm以下)とする。
素雰囲気下、450℃、1時間の条件で行うことができる。
熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、LRTA(Lamp
Rapid Thermal Annealing)装置、GRTA(Gas Rap
id Thermal Annealing)装置等のRTA(Rapid Therm
al Annealing)装置を用いることができる。LRTA装置は、ハロゲンラン
プ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリ
ウムランプ、高圧水銀ランプなどのランプから発する光(電磁波)の輻射により、被処理
物を加熱する装置である。GRTA装置は、高温のガスを用いて熱処理を行う装置である
。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物
と反応しない不活性気体が用いられる。なお、加熱処理装置としてGRTA装置を用いる
場合には、その熱処理時間が短いため、650℃〜700℃の高温に加熱した不活性ガス
中で基板を加熱してもよい。
純度のN2Oガス、又は超乾燥エア(CRDS(キャビティリングダウンレーザー分光法
)方式の露点計を用いて測定した場合の水分量が20ppm(露点換算で−55℃)以下
、好ましくは1ppm以下、好ましくは10ppb以下の空気。)を導入することが好ま
しい。特にこれらのガスには、水、水素などが含まれないことが好ましい。また、同じ炉
に導入する酸素ガスまたはN2Oガスの純度を、6N以上好ましくは7N以上(即ち不純
物濃度を1ppm以下、好ましくは0.1ppm以下。)とすることが好ましい。酸素ガ
スまたはN2Oガスの作用によって、脱水化または脱水素化処理による不純物の排除工程
で低減してしまった酸化物半導体を構成する主成分材料の一つである酸素を供給すること
ができる。
または脱水素化などと呼ぶこともできる。当該熱処理は、例えば、酸化物半導体層を島状
に加工する前、ゲート絶縁膜の形成後などのタイミングにおいて行うことも可能である。
また、このような脱水化または脱水素化の熱処理は、一回に限らず複数回行っても良い。
形成する。それから、酸化物半導体膜229上に、スパッタリング法、CVD法等により
絶縁膜231を形成する。そして、絶縁膜231上にゲート電極233を形成する(図6
(A)参照。)。
コン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはGa−Zn−O系金属酸
化物膜などを用いればよく、積層または単層で設ける。また、絶縁膜231は、絶縁膜2
25に示すような、加熱により酸素が脱離する酸化絶縁膜を用いてもよい。絶縁膜231
に加熱により酸素が脱離する膜を用いることで、後の加熱処理により酸化物半導体膜22
9に生じる酸素欠損を修復することができ、トランジスタの電気特性の劣化を抑制できる
。
ハフニウムシリケート(HfSixOyNz)、窒素が添加されたハフニウムアルミネー
ト(HfAlxOyNz)、酸化ハフニウム、酸化イットリウムなどのhigh−k材料
を用いることでゲート絶縁膜の厚さを薄くしてもゲートリークを低減できる。
m以下、より好ましくは10nm以上30nm以下とするとよい。
グステンから選ばれた金属元素、または上述した金属元素を成分とする合金などを用いて
形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択
された金属元素を用いてもよい。また、ゲート電極233は、単層構造でも、二層以上の
積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウ
ム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、
窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜上にタングステン
膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらに
その上にチタン膜を形成する三層構造などがある。また、アルミニウムに、チタン、タン
タル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素と
の合金膜、もしくは窒化膜を用いてもよい。
化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化
物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加し
たインジウム錫酸化物などの透光性を有する導電性材料を適用することもできる。また、
上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
ッタリング法、CVD法、蒸着法等で導電膜を形成した後、該導電膜の一部を選択的にエ
ッチングして、形成される。
窒素を含むIn−Ga−Zn−O膜や、窒素を含むIn−Sn−O膜や、窒素を含むIn
−Ga−O膜や、窒素を含むIn−Zn−O膜や、窒素を含むSn−O膜や、窒素を含む
In−O膜や、金属窒化膜(InN、ZnNなど)を設けることが好ましい。これらの膜
は5eV、好ましくは5.5eV以上の仕事関数を有し、トランジスタのしきい値電圧を
プラスにすることができ、所謂ノーマリオフのスイッチング素子を実現できる。例えば、
窒素を含むIn−Ga−Zn−O膜を用いる場合、少なくとも酸化物半導体膜229より
高い窒素濃度、具体的には7原子%以上の窒素を含むIn−Ga−Zn−O膜を用いる。
231から酸化物半導体膜229に酸素を拡散させて、酸化物半導体膜229に含まれる
酸素欠陥を補填し、酸素欠陥を低減することができる。
2の熱処理。)を行ってもよい。熱処理の温度は、200℃以上450℃以下とするのが
好ましく、250℃以上350℃以下とするのがより好ましい。このような熱処理を行う
ことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、酸
化物半導体膜229と接する絶縁膜231または絶縁膜225が酸素を含む場合、酸化物
半導体膜229に酸素を供給し、該酸化物半導体膜229の酸素欠損を補填することもで
きる。このように、上述の熱処理には酸素を供給する効果があるため、当該熱処理を、加
酸化(加酸素化)などと呼ぶこともできる。
化の熱処理のタイミングはこれに限定されず、絶縁膜231の形成後に適宜行えばよい。
膜229中の不純物を低減し、酸素欠損を補填することで、酸化物半導体膜229を、そ
の主成分以外の不純物が極力含まれないように高純度化することができる。
処理を行う。この結果、図6(B)に示すように、ゲート電極233に覆われ、ドーパン
トが添加されない第1の領域235aと、ドーパントを含む一対の第2の領域235b、
第2の領域235cを形成する。ゲート電極233をマスクにしてドーパントを添加する
ため、セルフアラインで、ドーパントが添加されない第1の領域235a、及びドーパン
トを含む一対の第2の領域235b、第2の領域235cを形成することができる。なお
、ゲート電極233と重畳する第1の領域235aはチャネル領域として機能する。また
、ドーパントを含む一対の第2の領域235b、第2の領域235cは、ソース領域およ
びドレイン領域として機能する。また、第1の領域235a、及びドーパントを含む一対
の第2の領域235b、第2の領域235cを酸化物半導体膜235と示す。
m3未満、好ましくは1×1018atoms/cm3以下、より好ましくは5×101
7atoms/cm3以下、さらに好ましくは1×1016atoms/cm3以下とす
ることが好ましい。酸化物半導体及び水素の結合により、水素の一部がドナーとなり、キ
ャリアである電子が生じてしまう。これらのため、酸化物半導体膜235の第1の領域2
35a中の水素濃度を低減することで、しきい値電圧のマイナスシフトを低減することが
できる。
の濃度は、5×1018atoms/cm3以上1×1022atoms/cm3以下、
好ましくは5×1018atoms/cm3以上5×1019atoms/cm3未満と
する。
め、キャリア密度または欠陥を増加させることができる。このため、ドーパントを含まな
い第1の領域235aと比較して導電性を高めることができる。なお、ドーパント濃度を
増加させすぎると、ドーパントがキャリアの移動を阻害することになり、ドーパントを含
む一対の第2の領域235b、第2の領域235cの導電性を低下させることになる。
/cm以上1000S/cm以下、好ましくは10S/cm以上1000S/cm以下と
することが好ましい。
オンインプランテーション法を用いることができる。また、添加するドーパントとしては
、ホウ素、窒素、リン、及びヒ素の少なくとも一以上がある。または、ドーパントとして
は、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノンの少なくとも一以上がある
。または、ドーパントとしては、水素がある。なお、ドーパントとして、ホウ素、窒素、
リン、及びヒ素の一以上と、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノンの
一以上と、水素とを適宜組み合わしてもよい。
絶縁膜などが形成されている状態を示したが、酸化物半導体膜229が露出している状態
でドーパントの添加を行ってもよい。
法などによる注入する以外の方法でも行うことができる。例えば、添加する元素を含むガ
ス雰囲気にてプラズマを発生させて、被添加物に対してプラズマ処理を行うことによって
、ドーパントを添加することができる。上記プラズマを発生させる装置としては、ドライ
エッチング装置やプラズマCVD装置、高密度プラズマCVD装置などを用いることがで
きる。
50℃以下、好ましくは250℃以上325℃以下とする。または、250℃から325
℃まで徐々に温度上昇させながら加熱してもよい。
の抵抗を低減することができる。なお、当該加熱処理において、ドーパントを含む一対の
第2の領域235b、第2の領域235cは、結晶状態でも非晶質状態でもよい。
、及びゲート絶縁膜239、並びに電極241a、電極241bを形成する。
窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化
アルミニウムなどを用いればよく、積層または単層で設ける。なお、サイドウォール絶縁
膜237として、絶縁膜225と同様に、加熱により酸素の一部が脱離する酸化絶縁膜を
用いて形成してもよい。
とによって形成してもよい。
る絶縁膜を形成する。絶縁膜は、スパッタリング法、CVD法等により形成する。また、
当該絶縁膜の厚さは特に限定はないが、ゲート電極233の形状に応じる被覆性を考慮し
て、適宜選択すればよい。
ッチングは、異方性の高いエッチングであり、サイドウォール絶縁膜237は、絶縁膜に
異方性の高いエッチング工程を行うことでセルフアラインに形成することができる。
緩和領域として機能する幅は、サイドウォール絶縁膜237の幅に対応し、またサイドウ
ォール絶縁膜237の幅は、ゲート電極233の厚さにも影響されることから、電界緩和
領域の範囲が、所望の範囲となるように、ゲート電極233の厚さを決めればよい。
絶縁膜231をエッチングし、酸化物半導体膜235を露出させることで、ゲート絶縁膜
239を形成することができる。
用いて形成することができる。なお、一対の電極241a、電極241bは配線として機
能させてもよい。
る。または、スパッタリング法、CVD法、蒸着法等で導電膜を形成した後、該導電膜の
一部を選択的にエッチングして、一対の電極241a、電極241bを形成する。
39の側面と接するように形成されることが好ましい。即ち、トランジスタの一対の電極
241a、電極241bの端部がサイドウォール絶縁膜237上に位置し、酸化物半導体
膜235において、ドーパントを含む一対の第2の領域235b、第2の領域235cの
露出部を、チャネル長方向において全て覆っていることが好ましい。この結果、ドーパン
トが含まれる一対の第2の領域235b、第2の領域235cにおいて、一対の電極24
1a、電極241bと接する領域がソース領域及びドレイン領域として機能すると共に、
サイドウォール絶縁膜237及びゲート絶縁膜239と重なる領域が電界緩和領域として
機能する。また、サイドウォール絶縁膜237の長さにより電界緩和領域の幅が制御でき
るため、一対の電極241a、電極241bを形成するためのマスク合わせの精度を緩和
することができる。よって、複数のトランジスタにおけるばらつきを低減することができ
る。
を設けたが、本発明はこれに限られるものではなく、サイドウォール絶縁膜237を設け
ない構成とすることもできる。また、本実施の形態では、一対の第2の領域235b、第
2の領域235cを形成した後でサイドウォール絶縁膜237を設けたが、本発明はこれ
に限られるものではなく、サイドウォール絶縁膜237を設けた後で一対の第2の領域2
35b、第2の領域235cを形成しても良い。
、絶縁膜243及び絶縁膜245を形成する。
窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化
アルミニウムなどを用いればよく、積層または単層で設ける。なお、絶縁膜245として
、外部への酸素の拡散を防ぐ絶縁膜を用いることで、絶縁膜243から脱離する酸素を酸
化物半導体膜に供給することができる。外部への酸素の拡散を防ぐ絶縁膜の代表例として
は、酸化アルミニウム、酸化窒化アルミニウム等がある。また、絶縁膜245として、外
部からの水素の拡散を防ぐ絶縁膜を用いることで、外部から酸化物半導体膜への水素の拡
散を低減することが可能であり、酸化物半導体膜の欠損を低減することができる。外部か
らの水素の拡散を防ぐ絶縁膜の代表例としては、窒化シリコン、窒化酸化シリコン、窒化
アルミニウム、窒化酸化アルミニウム等がある。また、絶縁膜243を、加熱により酸素
の一部が脱離する酸化絶縁膜、外部への酸素の拡散を防ぐ絶縁膜と、酸化絶縁膜との3層
構造とすることで、効率よく酸化物半導体膜へ酸素を拡散すると共に、外部への酸素の脱
離を抑制することが可能であり、温度及び湿度の高い状態でも、トランジスタの特性の変
動を低減することができる。
1を作製することができる。なお、上記トランジスタ111のチャネル部は、i型(真性
半導体)またはi型に限りなく近い酸化物半導体膜235を有するため、極めて優れた特
性を示す。
限られるものではなく、例えばボトムゲート構造としても良い。また、本実施の形態でト
ランジスタ111は、一対の電極241aおよび電極241bが、一対の第2の領域23
5bおよび第2の領域235cの上面の少なくとも一部と接する構成としているが、本発
明はこれに限られるものではない。
膜245のそれぞれ一部を選択的にエッチングし、開口部を形成して、ゲート電極209
a、電極241aおよび電極241bのそれぞれ一部を露出する。次に、開口部に導電膜
を成膜した後、該導電膜の一部を選択的にエッチングして、配線249および配線250
を形成する。配線249および配線250は、コンタクトプラグ219a〜219dに示
す材料を適宜用いることができる。
極241a)とトランジスタ107のゲート電極209aとを電気的に接続するノードN
として機能する。なお、図7(B)では、直接的に示していないが、同様に配線249は
、トランジスタ106のゲート電極209bとも電気的に接続されるものとする。また、
配線250は、トランジスタ111のソース電極またはドレイン電極の他方(電極241
b)として機能し、図3に示す信号線S3と電気的に接続される。また、図7(B)では
直接的に示していないが、トランジスタ111のゲート電極233も、図3に示す信号線
S5と電気的に接続されるものとする。
を有する論理回路を作成することができる。
りトランジスタのオフ電流を十分に小さくすることができる。さらに、該トランジスタを
ノードNにおける電荷保持状態を切り替えるためのトランジスタとして用いることにより
、電源電位の供給が遮断されたときでもノードNの電荷保持状態を保つことが可能な論理
回路を作製することができる。つまり、酸化物半導体を用いたトランジスタは、ノードN
における電荷保持状態を切り替えることによって、不揮発性のメモリとして機能する。ま
た、電源投入後の論理ブロックの起動時間を短くした論理回路を作製することができる。
これにより、ノーマリオフの駆動方法を用いて、低消費電力化を図ることができるプログ
ラマブルロジックデバイスを提供することができる。
)が知られている。MTJ素子は、絶縁膜を介して上下に配置している膜中のスピンの向
きが平行であれば低抵抗状態、反平行であれば高抵抗状態となることで情報を記憶する素
子である。したがって、本実施の形態で示す酸化物半導体を用いたトランジスタによるメ
モリとは原理が全く異なっている。表3はMTJ素子と、本実施の形態に係る半導体装置
との対比を示す。
いう欠点がある。また、MTJ素子は電流駆動であるため、シリコンのバイポーラデバイ
スと相性が良いが、バイポーラデバイスは集積化に不向きである。そして、MTJ素子は
書き込み電流が微少とはいえメモリの大容量化によって消費電力が増大してしまうといっ
た問題がある。
また、MTJ素子に用いる磁性体のナノスケール化によって生じる磁化揺らぎを制御する
必要がある。
セスに組み入れるには相当の注意を要する。MTJ素子はビット当たりの材料コストから
見ても高価であると考えられる。
導体材料が金属酸化物であること以外は、素子構造や動作原理がシリコンMOSFETと
同様である。また、酸化物半導体を用いたトランジスタは磁界の影響を受けず、ソフトエ
ラーも生じ得ないといった特質を有する。このことからシリコン集積回路と非常に整合性
が良いといえる。
み合わせて用いることもでき、他の実施の形態に示す構成、方法などと適宜組み合わせて
用いることもできる。
本実施の形態では、先の実施の形態で示した酸化物半導体膜を有するトランジスタについ
て、電界効果移動度を理論的に導出し、当該電界効果移動度を用いてトランジスタ特性を
導出する。
、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因として
は半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Levinsonモデル
を用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出
せる。
テンシャル障壁(粒界等)が存在すると仮定すると、次の式(2)で表現できる。
。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Levinsonモデルでは
、次の式(3)で表現できる。
誘電率、nは単位面積当たりのチャネルに含まれるキャリア数、Coxは単位面積当たり
の容量、Vgはゲート電圧、tはチャネルの厚さである。なお、厚さ30nm以下の半導
体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。線形領域に
おけるドレイン電流Idは、次の式(4)で表現できる。
また、Vdはドレイン電圧である。式(4)の両辺をVgで割り、更に両辺の対数を取る
と、次の式(5)となる。
)、横軸を1/Vgとする直線の傾きから欠陥密度Nが求められる。すなわち、トランジ
スタのId―Vg特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム
(In)、スズ(Sn)、亜鉛(Zn)の比率が、In:Sn:Zn=1:1:1のもの
では欠陥密度Nは1×1012cm−2程度である。
2/Vsが導出される。欠陥のあるIn−Sn−Zn酸化物で測定される移動度は40c
m2/Vs程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い
酸化物半導体の移動度μ0は120cm2/Vsとなると予想できる。
てトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁物界面からxだけ離れ
た場所における移動度μ1は、次の式(6)で表現できる。
り求めることができ、上記の測定結果からは、B=4.75×107cm/s、l=10
nm(界面散乱が及ぶ深さ)である。Dが増加する(すなわち、ゲート電圧が高くなる)
と式(6)の第2項が増加するため、移動度μ1は低下することがわかる。
μを計算した結果を図13に示す。なお、計算にはシノプシス社製デバイスシミュレーシ
ョンソフト、Sentaurus Deviceを使用し、酸化物半導体のバンドギャッ
プ、電子親和力、比誘電率、厚さをそれぞれ、2.8電子ボルト、4.7電子ボルト、1
5、15nmとした。これらの値は、スパッタリング法により形成された薄膜を測定して
得られたものである。
子ボルト、4.6電子ボルトとした。また、ゲート絶縁物の厚さは100nm、比誘電率
は4.1とした。チャネル長およびチャネル幅はともに10μm、ドレイン電圧Vdは0
.1Vである。
つけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。
なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること(AL
F:Atomic Layer Flatness)が望ましい。
性を計算した結果を図14乃至図16に示す。なお、計算に用いたトランジスタの断面構
造を図17に示す。図17に示すトランジスタは酸化物半導体層にn+の導電型を呈する
第2の領域1103bおよび第2の領域1103cを有する。第2の領域1103bおよ
び第2の領域1103cの抵抗率は2×10−3Ωcmとする。
込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物1102の上に形成
される。トランジスタは第2の領域1103b、第2の領域1103cと、それらに挟ま
れ、チャネル形成領域となる真性の第1の領域1103aと、ゲート電極1105を有す
る。ゲート電極1105の幅(つまりチャネル長にあたる。)を33nmとする。
た、ゲート電極1105の両側面にはサイドウォール絶縁膜1106aおよびサイドウォ
ール絶縁膜1106b、ゲート電極1105の上部には、ゲート電極1105と他の配線
との短絡を防止するための絶縁物1107を有する。サイドウォール絶縁膜の幅は5nm
とする。また、第2の領域1103bおよび第2の領域1103cに接して、ソース電極
1108aおよびドレイン電極1108bを有する。なお、このトランジスタにおけるチ
ャネル幅を40nmとする。
埋め込み絶縁物1102の上に形成され、第2の領域1103b、第2の領域1103c
と、それらに挟まれた真性の第1の領域1103aと、幅33nmのゲート電極1105
とゲート絶縁膜1104とサイドウォール絶縁膜1106aおよびサイドウォール絶縁膜
1106bと絶縁物1107とソース電極1108aおよびドレイン電極1108bを有
する点で図17(A)に示すトランジスタと同じである。
ウォール絶縁膜1106aおよびサイドウォール絶縁膜1106bの下の半導体領域の導
電型である。図17(A)に示すトランジスタでは、サイドウォール絶縁膜1106aお
よびサイドウォール絶縁膜1106bの下の半導体領域はn+の導電型を呈する第2の領
域1103bおよび第2の領域1103cであるが、図17(B)に示すトランジスタで
は、真性の第1の領域1103aである。すなわち、第2の領域1103b(第2の領域
1103c)とゲート電極1105がLoffだけ重ならない領域ができている。この領
域をオフセット領域といい、その幅Loffをオフセット長という。図から明らかなよう
に、オフセット長は、サイドウォール絶縁膜1106a(サイドウォール絶縁膜1106
b)の幅と同じである。
スシミュレーションソフト、Sentaurus Deviceを使用した。図14は、
図17(A)に示される構造のトランジスタのドレイン電流Id(実線)および移動度μ
(点線)のゲート電圧Vg(ゲートとソースの電位差)依存性を示す。ドレイン電流Id
は、ドレイン電圧(ドレインとソースの電位差)を+1Vとし、移動度μはドレイン電圧
を+0.1Vとして計算したものである。
mとしたものであり、図14(C)は5nmとしたものである。ゲート絶縁膜が薄くなる
ほど、特にオフ状態でのドレイン電流Id(オフ電流)が顕著に低下する。一方、移動度
μのピーク値やオン状態でのドレイン電流Id(オン電流)には目立った変化が無い。ゲ
ート電圧1V前後で、ドレイン電流はメモリ素子等で必要とされる10μAを超えること
が示された。
mとしたもののドレイン電流Id(実線)および移動度μ(点線)のゲート電圧Vg依存
性を示す。ドレイン電流Idは、ドレイン電圧を+1Vとし、移動度μはドレイン電圧を
+0.1Vとして計算したものである。図15(A)はゲート絶縁膜の厚さを15nmと
したものであり、図15(B)は10nmとしたものであり、図15(C)は5nmとし
たものである。
を15nmとしたもののドレイン電流Id(実線)および移動度μ(点線)のゲート電圧
依存性を示す。ドレイン電流Idは、ドレイン電圧を+1Vとし、移動度μはドレイン電
圧を+0.1Vとして計算したものである。図16(A)はゲート絶縁膜の厚さを15n
mとしたものであり、図16(B)は10nmとしたものであり、図16(C)は5nm
としたものである。
ク値やオン電流には目立った変化が無い。
cm2/Vs程度、図16では40cm2/Vsと、オフセット長Loffが増加するほ
ど低下する。また、オフ電流も同様な傾向がある。一方、オン電流にはオフセット長Lo
ffの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。
また、いずれもゲート電圧1V前後で、ドレイン電流はメモリ素子等で必要とされる10
μAを超えることが示された。また、このように移動度の高いトランジスタを、先の実施
の形態で示した論理回路を切り替えるためのトランジスタに用いることにより、ノードN
への書き込みを高速でおこなうことができるので、動的コンフィギュレーションを容易に
行うことができるプログラマブルロジックデバイスを提供することができる。
本実施の形態では、先の実施の形態で示した酸化物半導体膜を有するトランジスタについ
て、特にIn、Sn、Znを主成分とする酸化物半導体膜を有するトランジスタについて
説明する。
、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を
形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成
比で5atomic%以上含まれる元素をいう。
で、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタ
のしきい値電圧をプラスシフトさせ、ノーマリオフ化させることが可能となる。以下、I
n、Sn、Znを主成分とする酸化物半導体膜を有するトランジスタを作製して各種測定
を行った結果について説明する。
する。図23(A)は、当該トランジスタの平面図であり、図23(B)は図23(A)
の一点鎖線A−Bに対応する断面図である。
膜602と、下地絶縁膜602上に設けられた酸化物半導体膜606と、酸化物半導体膜
606と接する一対の電極614と、酸化物半導体膜606および一対の電極614上に
設けられたゲート絶縁膜608と、ゲート絶縁膜608を介して酸化物半導体膜606と
重畳して設けられたゲート電極610と、ゲート絶縁膜608およびゲート電極610を
覆って設けられた層間絶縁膜616と、ゲート絶縁膜608および層間絶縁膜616に設
けられた開口部を介して一対の電極614と接続する配線618と、層間絶縁膜616お
よび配線618を覆って設けられた保護膜620と、を有する。ここで、一対の電極61
4は、当該トランジスタのソース電極およびドレイン電極として機能する。
半導体膜606としてはIn−Sn−Zn−O膜を、一対の電極614としてはタングス
テン膜を、ゲート絶縁膜608としては酸化シリコン膜を、ゲート電極610としては窒
化タンタル膜とタングステン膜との積層構造を、層間絶縁膜616としては酸化窒化シリ
コン膜とポリイミド膜との積層構造を、配線618としてはチタン膜、アルミニウム膜、
チタン膜がこの順で形成された積層構造を、保護膜620としてはポリイミド膜を、それ
ぞれ用いた。
614との重畳する幅をLovと呼ぶ。同様に、酸化物半導体膜606に対する一対の電
極614のはみ出しをdWと呼ぶ。
μm、チャネル幅Wが10μmである酸化物半導体膜と、厚さ100nmのゲート絶縁膜
を用いたトランジスタの特性(ドレイン電流Id(実線)および移動度μ(点線)のゲー
ト電圧依存性)である。なお、Vdは10Vとした。
とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動
度は18.8cm2/Vsが得られている。一方、基板を意図的に加熱してIn、Sn、
Znを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが可能
となる。図18(B)は基板を200℃に加熱してIn、Sn、Znを主成分とする酸化
物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は32.2cm
2/Vsが得られている。
理をすることによって、さらに高めることができる。図18(C)は、In、Sn、Zn
を主成分とする酸化物半導体膜を200℃でスパッタリング成膜した後、650℃で熱処
理をしたときのトランジスタ特性を示す。このとき電界効果移動度は34.5cm2/V
sが得られている。
まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸
化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のよう
に電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水
化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるため
とも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を
図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には10
0cm2/Vsを超える電界効果移動度を実現することも可能になると推定される。
化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はそ
の後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結
晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
移動度の向上のみならず、トランジスタのノーマリオフ化を図ることにも寄与している。
基板を意図的に加熱しないで形成されたIn、Sn、Znを主成分とする酸化物半導体膜
をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾
向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、こ
のしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタ
がノーマリオフとなる方向に動き、このような傾向は図18(A)と図18(B)の対比
からも確認することができる。
可能であり、組成比としてIn:Sn:Zn=2:1:3とすることでトランジスタのノ
ーマリオフ化を期待することができる。また、ターゲットの組成比をIn:Sn:Zn=
2:1:3とすることで結晶性の高い酸化物半導体膜を得ることができる。
より好ましくは400℃以上であり、より高温で成膜し或いは熱処理することでトランジ
スタのノーマリオフ化を図ることが可能となる。
下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・脱
水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めること
ができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜
に注入する方法を適用しても良い。
、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成
される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間
に存在する酸素であり、その酸素濃度は1×1016cm−3以上2×1020cm−3
以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。
、より安定な酸化物半導体膜を得ることができる。例えば、組成比In:Sn:Zn=1
:1:1のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化
物半導体膜は、X線回折(XRD:X−Ray Diffraction)でハローパタ
ンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させる
ことができる。熱処理温度は任意であるが、例えば650℃の熱処理を行うことで、X線
回折により明確な回折ピークを観測することができる。
AXS社製X線回折装置D8 ADVANCEを用い、Out−of−Plane法で
測定した。
料Bの作製方法を説明する。
。
DC)として成膜した。ターゲットは、In:Sn:Zn=1:1:1[原子数比]のI
n−Sn−Zn−Oターゲットを用いた。なお、成膜時の基板加熱温度は200℃とした
。このようにして作製した試料を試料Aとした。
熱処理は、はじめに窒素雰囲気で1時間の加熱処理を行い、温度を下げずに酸素雰囲気で
さらに1時間の加熱処理を行っている。このようにして作製した試料を試料Bとした。
が観測されなかったが、試料Bでは、2θが35deg近傍および37deg〜38de
gに結晶由来のピークが観測された。
こと及び/又は成膜後に熱処理することによりトランジスタの特性を向上させることがで
きる。
に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半
導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによ
ってトランジスタのノーマリオフ化を図ることができ、酸化物半導体が高純度化されるこ
とによりオフ電流を1aA/μm以下にすることができる。ここで、上記オフ電流値の単
位は、チャネル幅1μmあたりの電流値を示す。
す。ここでは、簡単のため測定時の基板温度の逆数に1000を掛けた数値(1000/
T)を横軸としている。
0−18A/μm)以下、85℃の場合には100zA/μm(1×10−19A/μm
)以下、室温(27℃)の場合には1zA/μm(1×10−21A/μm)以下にする
ことができる。好ましくは、125℃において0.1aA/μm(1×10−19A/μ
m)以下に、85℃において10zA/μm(1×10−20A/μm)以下に、室温に
おいて0.1zA/μm(1×10−22A/μm)以下にすることができる。
からのリークや処理室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図る
ことが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−70℃以
下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不
純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。
In、Sn、Znを主成分とする酸化物半導体は熱処理によって膜中の水分を除去するこ
とができるが、In、Ga、Znを主成分とする酸化物半導体と比べて水分の放出温度が
高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
、基板温度と電気的特性の関係について評価した。
が片側3μm(合計6μm)、dWが0μmである。なお、Vdは10Vとした。なお、
基板温度は−40℃、−25℃、25℃、75℃、125℃および150℃で行った。こ
こで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をLovと呼び、
酸化物半導体膜に対する一対の電極のはみ出しをdWと呼ぶ。
2(A)に基板温度としきい値電圧の関係を、図22(B)に基板温度と電界効果移動度
の関係を示す。
の範囲は−40℃〜150℃で1.09V〜−0.23Vであった。
なお、その範囲は−40℃〜150℃で36cm2/Vs〜32cm2/Vsであった。
従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
ランジスタによれば、オフ電流を1aA/μm以下に保ちつつ、電界効果移動度を30c
m2/Vs以上、好ましくは40cm2/Vs以上、より好ましくは60cm2/Vs以
上とし、LSIで要求されるオン電流の値を満たすことができる。例えば、L/W=33
nm/40nmのFETで、ゲート電圧2.7V、ドレイン電圧1.0Vのとき12μA
以上のオン電流を流すことができる。
るためのトランジスタに用いることにより、電源電位の供給が遮断されたときでもノード
Nの電荷保持状態を保つことが可能となる。これにより、電源投入後のノードNへのデー
タの書き込みを省略することが可能となるので、論理ブロックの起動時間を短くすること
ができる。よって、ノーマリオフの駆動方法を用いて、低消費電力化を図ることができる
プログラマブルロジックデバイスを提供することができる。
替えるためのトランジスタに用いることにより、ノードNへのデータの書き込みを高速で
おこなうことができるので、動的コンフィギュレーションを容易に行うことができるプロ
グラマブルロジックデバイスを提供することができる。
成されるトランジスタを混載しても、動作速度を犠牲にすることのないプログラマブルロ
ジックデバイスを提供することができる。
本発明の一態様に係る論理回路を用いることで、消費電力の低い電子機器を提供すること
が可能である。特に電力の供給を常時受けることが困難な携帯用の電子機器の場合、本発
明の一態様に係る消費電力の低い半導体装置をその構成要素に追加することにより、連続
使用時間が長くなるといったメリットが得られる。
ータ、記録媒体を備えた画像再生装置(代表的にはDVD:Digital Versa
tile Disc等の記録媒体を再生し、その画像を表示しうるディスプレイを有する
装置)に用いることができる。その他に、本発明の一態様に係る半導体装置を用いること
ができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、
ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ(ヘッドマウントディス
プレイ)、ナビゲーションシステム、音響再生装置(カーオーディオ、デジタルオーディ
オプレイヤー等)、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預
け入れ払い機(ATM)、自動販売機などが挙げられる。
子書籍などの携帯用の電子機器に応用した場合について説明する。
421、アナログベースバンド回路422、デジタルベースバンド回路423、バッテリ
ー424、電源回路425、アプリケーションプロセッサ426、フラッシュメモリ43
0、ディスプレイコントローラ431、メモリ回路432、ディスプレイ433、タッチ
センサ439、音声回路437、キーボード438などより構成されている。ディスプレ
イ433は表示部434、ソースドライバ435、ゲートドライバ436によって構成さ
れている。アプリケーションプロセッサ426はCPU427、DSP428、インター
フェース429を有している。例えば、CPU427、デジタルベースバンド回路423
、メモリ回路432、DSP428、インターフェース429、ディスプレイコントロー
ラ431、音声回路437のいずれかまたは全てに上記実施の形態で示したプログラマブ
ルロジックデバイスを採用することによって、消費電力を低減することができる。
イクロプロセッサ453、フラッシュメモリ454、音声回路455、キーボード456
、メモリ回路457、タッチパネル458、ディスプレイ459、ディスプレイコントロ
ーラ460によって構成される。マイクロプロセッサ453はCPU461、DSP46
2、インターフェース463を有している。例えば、CPU461、音声回路455、メ
モリ回路457、ディスプレイコントローラ460、DSP462、インターフェース4
63のいずれかまたは全てに上記実施の形態で示したプログラマブルロジックデバイスを
採用することで、消費電力を低減することが可能になる。
宜組み合わせて用いることができる。
102 トランジスタ
103 トランジスタ
104 トランジスタ
105 トランジスタ
106 トランジスタ
107 トランジスタ
108 トランジスタ
109 トランジスタ
110 トランジスタ
111 トランジスタ
201 半導体基板
203 素子分離領域
205 pウェル領域
215 絶縁膜
217 絶縁膜
221 絶縁膜
225 絶縁膜
227 酸化物半導体膜
229 酸化物半導体膜
231 絶縁膜
233 ゲート電極
235 酸化物半導体膜
237 サイドウォール絶縁膜
239 ゲート絶縁膜
243 絶縁膜
245 絶縁膜
249 配線
250 配線
421 RF回路
422 アナログベースバンド回路
423 デジタルベースバンド回路
424 バッテリー
425 電源回路
426 アプリケーションプロセッサ
427 CPU
428 DSP
429 インターフェース
430 フラッシュメモリ
431 ディスプレイコントローラ
432 メモリ回路
433 ディスプレイ
434 表示部
435 ソースドライバ
436 ゲートドライバ
437 音声回路
438 キーボード
439 タッチセンサ
451 バッテリー
452 電源回路
453 マイクロプロセッサ
454 フラッシュメモリ
455 音声回路
456 キーボード
457 メモリ回路
458 タッチパネル
459 ディスプレイ
460 ディスプレイコントローラ
461 CPU
462 DSP
463 インターフェース
600 基板
602 下地絶縁膜
606 酸化物半導体膜
608 ゲート絶縁膜
610 ゲート電極
614 電極
616 層間絶縁膜
618 配線
620 保護膜
1101 下地絶縁膜
1102 絶縁物
1104 ゲート絶縁膜
1105 ゲート電極
1107 絶縁物
207a ゲート絶縁膜
207b ゲート絶縁膜
209a ゲート電極
209b ゲート電極
211a 不純物領域
211b 不純物領域
213a 不純物領域
213b 不純物領域
219a コンタクトプラグ
219b コンタクトプラグ
219c コンタクトプラグ
219d コンタクトプラグ
223a 配線
223b 配線
223c 配線
235a 領域
235b 領域
235c 領域
241a 電極
241b 電極
1103a 領域
1103b 領域
1103c 領域
1106a サイドウォール絶縁膜
1106b サイドウォール絶縁膜
1108a ソース電極
1108b ドレイン電極
Claims (3)
- 電源電位の供給が遮断されたときでも、論理ブロックの回路構成の切り替え状態を保持する機能を有するプログラマブルロジックデバイスであって、
ノードと、酸化物半導体を有するトランジスタと、nチャネルトランジスタと、pチャネルトランジスタと、配線と、を有し、
前記酸化物半導体を有するトランジスタは、前記ノードと前記配線との導通又は非導通を制御する機能を有し、
前記ノードの電荷保持状態に応じて、前記nチャネルトランジスタ又はpチャネルトランジスタの一方の導通状態を保持し、前記切り替え状態を保持する機能を有し、
前記ノードは、容量素子が接続されていないプログラマブルロジックデバイス。 - 請求項1において、
前記nチャネルトランジスタ及び前記pチャネルトランジスタは、シリコンを有するプログラマブルロジックデバイス。 - 請求項1又は請求項2において、
前記酸化物半導体を有するトランジスタは、前記nチャネルトランジスタ及び前記pチャネルトランジスタの上方に設けられているプログラマブルロジックデバイス。
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