JP2003115754A - 不揮発性セレクタ及び集積回路装置 - Google Patents
不揮発性セレクタ及び集積回路装置Info
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Abstract
(57)【要約】
【課題】 不揮発性記憶機能を有するセレクタ及びそれ
を配置した半導体集積回路装置を提供する。 【解決手段】 マルチプレクサは、前段ゲートに第１〜
第４切り換え部１０Ａ〜１０Ｄを備え、各切り換え部１
０は、直列キャパシタ３とＦＥＴ４とによって構成され
ている。直列キャパシタ３は、強誘電体キャパシタ１と
常誘電体キャパシタ２とを有し、その中間ノードがＦＥ
Ｔ４のゲート電極８に接続されている。切り換え部１０
Ａ，１０Ｂからなる単位セレクタＵse11において、選択
信号Ｄ１の論理値１，０に応じて、切り換え部１０Ａ，
１０Ｂの各ＦＥＴ４がＯＮ・ＯＦＦに交替的に切り換わ
るように、２つのキャパシタの容量差に応じて中間ノー
ド９に電圧が分配され、強誘電体キャパシタ１に動作状
態が不揮発で記憶される。
を配置した半導体集積回路装置を提供する。 【解決手段】 マルチプレクサは、前段ゲートに第１〜
第４切り換え部１０Ａ〜１０Ｄを備え、各切り換え部１
０は、直列キャパシタ３とＦＥＴ４とによって構成され
ている。直列キャパシタ３は、強誘電体キャパシタ１と
常誘電体キャパシタ２とを有し、その中間ノードがＦＥ
Ｔ４のゲート電極８に接続されている。切り換え部１０
Ａ，１０Ｂからなる単位セレクタＵse11において、選択
信号Ｄ１の論理値１，０に応じて、切り換え部１０Ａ，
１０Ｂの各ＦＥＴ４がＯＮ・ＯＦＦに交替的に切り換わ
るように、２つのキャパシタの容量差に応じて中間ノー
ド９に電圧が分配され、強誘電体キャパシタ１に動作状
態が不揮発で記憶される。
Description
【０００１】
【発明の属する技術分野】本発明は、各種論理回路に用
いられるセレクタ及びこれを備えた集積回路装置に係
り、特に、不揮発性の記憶機能を有するものに関する。
いられるセレクタ及びこれを備えた集積回路装置に係
り、特に、不揮発性の記憶機能を有するものに関する。
【０００２】
【従来の技術】近年汎用されているＭＩＳＦＥＴの基本
論理回路のひとつにマルチプレクサ・デマルチプレクサ
がある。マルチプレクサは選択回路とも言われ、デマル
チプレクサは分配回路とも言われ、両者は、選択信号に
応じて入力データを選択又は分配する回路である。
論理回路のひとつにマルチプレクサ・デマルチプレクサ
がある。マルチプレクサは選択回路とも言われ、デマル
チプレクサは分配回路とも言われ、両者は、選択信号に
応じて入力データを選択又は分配する回路である。
【０００３】図１４（ａ），（ｂ）は、従来の４入力の
マルチプレクサの電気回路図及び選択信号に応じた入出
力関係を表に示す図である。図１４（ａ）に示すよう
に、従来のマルチプレクサは、４つの入力信号Ｉn1，Ｉ
n2，Ｉn3，Ｉn4をそれぞれ受ける４つの前段側ＮＭＩＳ
ＦＥＴ１００１〜１００４と、２つの前段側ＮＭＩＳＦ
ＥＴ１００１，１００２の出力を受ける後段側ＮＭＩＳ
ＦＥＴ１００５と、２つの前段側ＮＭＩＳＦＥＴ１００
３，１００４の出力を受ける後段側ＮＭＩＳＦＥＴ１０
０６と、２つの後段側ＮＭＩＳＦＥＴ１００５，１００
６の出力を受ける出力端子１００７と、２つの前段側Ｎ
ＭＩＳＦＥＴ１００１，１００３には選択信号Ｄ１を、
２つの前段側ＮＭＩＳＦＥＴ１００２，１００４には反
転選択信号／Ｄ１をそれぞれ供給する前段側ＳＲＡＭ１
０１１と、後段側ＮＭＩＳＦＥＴ１００５には選択信号
Ｄ２を、後段側ＮＭＩＳＦＥＴ１００６には反転選択信
号／Ｄ２をそれぞれ供給するＳＲＡＭ１０１２とを備え
ている。
マルチプレクサの電気回路図及び選択信号に応じた入出
力関係を表に示す図である。図１４（ａ）に示すよう
に、従来のマルチプレクサは、４つの入力信号Ｉn1，Ｉ
n2，Ｉn3，Ｉn4をそれぞれ受ける４つの前段側ＮＭＩＳ
ＦＥＴ１００１〜１００４と、２つの前段側ＮＭＩＳＦ
ＥＴ１００１，１００２の出力を受ける後段側ＮＭＩＳ
ＦＥＴ１００５と、２つの前段側ＮＭＩＳＦＥＴ１００
３，１００４の出力を受ける後段側ＮＭＩＳＦＥＴ１０
０６と、２つの後段側ＮＭＩＳＦＥＴ１００５，１００
６の出力を受ける出力端子１００７と、２つの前段側Ｎ
ＭＩＳＦＥＴ１００１，１００３には選択信号Ｄ１を、
２つの前段側ＮＭＩＳＦＥＴ１００２，１００４には反
転選択信号／Ｄ１をそれぞれ供給する前段側ＳＲＡＭ１
０１１と、後段側ＮＭＩＳＦＥＴ１００５には選択信号
Ｄ２を、後段側ＮＭＩＳＦＥＴ１００６には反転選択信
号／Ｄ２をそれぞれ供給するＳＲＡＭ１０１２とを備え
ている。
【０００４】図１４（ｂ）に示すように、選択信号Ｄ
１，Ｄ２の各論理値の４種類の組み合わせに応じて、出
力信号Ｏutは、入力信号Ｉn1〜Ｉn4のいずれかに一義的
に定まる。つまり、選択信号Ｄ１，Ｄ２の組み合わせに
１対１に対応して、出力信号Ｏutが切り替えられる。
１，Ｄ２の各論理値の４種類の組み合わせに応じて、出
力信号Ｏutは、入力信号Ｉn1〜Ｉn4のいずれかに一義的
に定まる。つまり、選択信号Ｄ１，Ｄ２の組み合わせに
１対１に対応して、出力信号Ｏutが切り替えられる。
【０００５】一方、デマルチプレクサは、マルチプレク
サと入出力関係が反対の動作をするものであり、出力端
子１００７から入力信号Ｉn1〜Ｉn4が入力されたとする
と、選択信号Ｄ１，Ｄ２の４種類のデータに応じて、図
１４（ａ）に示す入力信号Ｉn1〜Ｉn4に対応する入力端
子から入力信号Ｉn1〜Ｉn4のいずれかが一義的に出力さ
れる。
サと入出力関係が反対の動作をするものであり、出力端
子１００７から入力信号Ｉn1〜Ｉn4が入力されたとする
と、選択信号Ｄ１，Ｄ２の４種類のデータに応じて、図
１４（ａ）に示す入力信号Ｉn1〜Ｉn4に対応する入力端
子から入力信号Ｉn1〜Ｉn4のいずれかが一義的に出力さ
れる。
【０００６】
【発明が解決しようとする課題】以上のように、従来の
マルチプレクサにおいては、ＳＲＡＭ（ＦＦ）に制御デ
ータを予め保存しておき、その内容によってマルチプレ
クサ動作を行なわせている。したがって、ＳＲＡＭのデ
ータが保持されている場合、すなわち、回路の電源が入
っている状態では、マルチプレクサの動作はＳＲＡＭの
記憶内容にしたがうが、電源が切断された後は、マルチ
プレクサの動作を行うためにはＳＲＡＭにデータを保持
させておく手段が必要となる。
マルチプレクサにおいては、ＳＲＡＭ（ＦＦ）に制御デ
ータを予め保存しておき、その内容によってマルチプレ
クサ動作を行なわせている。したがって、ＳＲＡＭのデ
ータが保持されている場合、すなわち、回路の電源が入
っている状態では、マルチプレクサの動作はＳＲＡＭの
記憶内容にしたがうが、電源が切断された後は、マルチ
プレクサの動作を行うためにはＳＲＡＭにデータを保持
させておく手段が必要となる。
【０００７】また、このＳＲＡＭに格納されたデータ
を、フラッシュメモリなどの不揮発性メモリに格納して
おき、動作時に、不揮発性メモリのデータをマルチプレ
クサのＳＲＡＭにダウンロードすることも考えられる
が、不揮発性メモリと、ダウンロードという動作とが別
途必要となってしまう。
を、フラッシュメモリなどの不揮発性メモリに格納して
おき、動作時に、不揮発性メモリのデータをマルチプレ
クサのＳＲＡＭにダウンロードすることも考えられる
が、不揮発性メモリと、ダウンロードという動作とが別
途必要となってしまう。
【０００８】近年多く用いられる携帯機器などでは、電
池などの電源供給や消費電力の観点から、不揮発性で動
作を記憶しておく機能が要求されており、揮発性でしか
記憶する機能がない場合には、電源投入時のデータの再
ダウンロードが必要になってしまうという問題がある。
池などの電源供給や消費電力の観点から、不揮発性で動
作を記憶しておく機能が要求されており、揮発性でしか
記憶する機能がない場合には、電源投入時のデータの再
ダウンロードが必要になってしまうという問題がある。
【０００９】また、マルチプレクサ等の回路を、前回の
処理データを用いて、演算や、学習を行なっていくよう
なニューロデバイスに応用する場合にも、記憶内容が揮
発性であることは問題となる。
処理データを用いて、演算や、学習を行なっていくよう
なニューロデバイスに応用する場合にも、記憶内容が揮
発性であることは問題となる。
【００１０】そこで、本発明者たちは、不揮発性記憶機
能を有するデバイスを利用してマルチプレクサ等の回路
を構成することを試みた。
能を有するデバイスを利用してマルチプレクサ等の回路
を構成することを試みた。
【００１１】不揮発性記憶機能を有するデバイスの代表
的なものとして、フラッシュメモリや、強誘電体メモリ
（ＦＲＡＭ（登録商標））が既に市場に登場している。
特に、ＭＩＳＦＥＴ（Metal Insulator Semiconductor
Field Effect Transistor ）のゲート絶縁膜を強誘電体
膜によって構成したＭＦＳＦＥＴ（Metal Ferroelectri
cs Semiconductor ＦＥＴ），ＭＦＭＳＦＥＴ（Metal F
erroelectrics Metal Semiconductor ＦＥＴ），ＭＦＭ
ＩＳＦＥＴ（Metal Ferroelectrics Metal Insulator S
emiconductor ＦＥＴ）（以下、これらをＭＦＳ型ＦＥ
Ｔと総称する）が提案されている。このＭＦＳ型ＦＥＴ
は、小型で高速の不揮発性メモリとして機能することが
期待されている。
的なものとして、フラッシュメモリや、強誘電体メモリ
（ＦＲＡＭ（登録商標））が既に市場に登場している。
特に、ＭＩＳＦＥＴ（Metal Insulator Semiconductor
Field Effect Transistor ）のゲート絶縁膜を強誘電体
膜によって構成したＭＦＳＦＥＴ（Metal Ferroelectri
cs Semiconductor ＦＥＴ），ＭＦＭＳＦＥＴ（Metal F
erroelectrics Metal Semiconductor ＦＥＴ），ＭＦＭ
ＩＳＦＥＴ（Metal Ferroelectrics Metal Insulator S
emiconductor ＦＥＴ）（以下、これらをＭＦＳ型ＦＥ
Ｔと総称する）が提案されている。このＭＦＳ型ＦＥＴ
は、小型で高速の不揮発性メモリとして機能することが
期待されている。
【００１２】ＭＦＳ型ＦＥＴは、半導体基板とゲート電
極との間に強誘電体の抗電界以上の電圧が印加される
と、強誘電体膜の分極が変化して、電圧の印加が停止し
た後も、強誘電体膜に残留分極が生じることを利用した
ものである。すなわち、残留分極の向きに応じて、ＭＦ
Ｓ型ＦＥＴがノーマリーオンあるいはノーマリーオフと
なるので、このＦＥＴのオン又はオフの相違が情報とし
て記憶される。
極との間に強誘電体の抗電界以上の電圧が印加される
と、強誘電体膜の分極が変化して、電圧の印加が停止し
た後も、強誘電体膜に残留分極が生じることを利用した
ものである。すなわち、残留分極の向きに応じて、ＭＦ
Ｓ型ＦＥＴがノーマリーオンあるいはノーマリーオフと
なるので、このＦＥＴのオン又はオフの相違が情報とし
て記憶される。
【００１３】しかしながら、強誘電体膜の分極反転をさ
せるためには、ゲート−半導体基板間に電圧を印加する
必要があり、通常の論理素子で使われる２値の論理値Ｌ
（０Ｖ）とＨ（電源電圧ＶＤＤ）とを用いる場合、強誘
電体膜の残留分極を反転させるためには、基板−ゲート
電極間に逆電界をかける必要があり、素子構造が複雑に
なるという問題がある。
せるためには、ゲート−半導体基板間に電圧を印加する
必要があり、通常の論理素子で使われる２値の論理値Ｌ
（０Ｖ）とＨ（電源電圧ＶＤＤ）とを用いる場合、強誘
電体膜の残留分極を反転させるためには、基板−ゲート
電極間に逆電界をかける必要があり、素子構造が複雑に
なるという問題がある。
【００１４】本発明の目的は、強誘電体膜を有しなが
ら、従来のＭＦＳ型ＦＥＴとは異なる簡素な構造のＦＥ
Ｔを利用して、不揮発性の信号選択動作を行なう不揮発
性セレクタ及びこれを用いた集積回路装置を提供するこ
とにある。
ら、従来のＭＦＳ型ＦＥＴとは異なる簡素な構造のＦＥ
Ｔを利用して、不揮発性の信号選択動作を行なう不揮発
性セレクタ及びこれを用いた集積回路装置を提供するこ
とにある。
【００１５】
【課題を解決するための手段】本発明の不揮発性セレク
タは、少なくとも１つの単位セレクタを備え、選択信号
及び反転選択信号に応じ、複数の入力信号のうちの少な
くとも１つの入力信号の通過を遮断して他の入力信号を
通過させるセレクタであって、上記単位セレクタは、中
間ノードを挟んで互いに直列に接続され、少なくとも一
方が強誘電体キャパシタである第１キャパシタ及び第２
キャパシタを有し、両端に上記選択信及び反転選択信号
を受ける少なくとも１つの直列キャパシタと、上記直列
キャパシタの中間ノードに接続されるゲート電極と、上
記入力部，出力部として機能する第１，第２の不純物拡
散層とを有する第１ＦＥＴと、上記直列キャパシタの中
間ノードに接続されるゲート電極と、上記入力部，出力
部として機能する第１，第２の不純物拡散層とを有する
第２ＦＥＴとを備え、上記直列キャパシタの両側に選択
信号及び反転選択信号を受けたとき、上記反転信号の論
理値に応じて、上記中間ノードの電位が上記第１，第２
ＦＥＴのうち一方がＯＮに他方がＯＦＦに交替的に切り
換わるものである。
タは、少なくとも１つの単位セレクタを備え、選択信号
及び反転選択信号に応じ、複数の入力信号のうちの少な
くとも１つの入力信号の通過を遮断して他の入力信号を
通過させるセレクタであって、上記単位セレクタは、中
間ノードを挟んで互いに直列に接続され、少なくとも一
方が強誘電体キャパシタである第１キャパシタ及び第２
キャパシタを有し、両端に上記選択信及び反転選択信号
を受ける少なくとも１つの直列キャパシタと、上記直列
キャパシタの中間ノードに接続されるゲート電極と、上
記入力部，出力部として機能する第１，第２の不純物拡
散層とを有する第１ＦＥＴと、上記直列キャパシタの中
間ノードに接続されるゲート電極と、上記入力部，出力
部として機能する第１，第２の不純物拡散層とを有する
第２ＦＥＴとを備え、上記直列キャパシタの両側に選択
信号及び反転選択信号を受けたとき、上記反転信号の論
理値に応じて、上記中間ノードの電位が上記第１，第２
ＦＥＴのうち一方がＯＮに他方がＯＦＦに交替的に切り
換わるものである。
【００１６】これにより、単位セレクタにおいて、選択
信号の論理値がたとえば１であるときに、中間ノードの
電位に応じて第１ＦＥＴがＯＮに、第２ＦＥＴがＯＦＦ
になるとすると、選択信号の論理値が０であるときに
は、中間ノードの電位に応じて第１ＦＥＴがＯＦＦに、
第２ＦＥＴがＯＮになるので、セレクタ機能が確保され
る。そして、強誘電体キャパシタの残留分極によって、
その中間ノードの電位が保持されるため、不揮発性記憶
機能を有しつつ、素子構造の簡素なセレクタが実現す
る。
信号の論理値がたとえば１であるときに、中間ノードの
電位に応じて第１ＦＥＴがＯＮに、第２ＦＥＴがＯＦＦ
になるとすると、選択信号の論理値が０であるときに
は、中間ノードの電位に応じて第１ＦＥＴがＯＦＦに、
第２ＦＥＴがＯＮになるので、セレクタ機能が確保され
る。そして、強誘電体キャパシタの残留分極によって、
その中間ノードの電位が保持されるため、不揮発性記憶
機能を有しつつ、素子構造の簡素なセレクタが実現す
る。
【００１７】上記少なくとも１つの直列キャパシタは、
第１，第２の直列キャパシタを含み、上記第１直列キャ
パシタの中間ノードが上記第１ＦＥＴのゲート電極に接
続され、上記第２直列キャパシタの中間ノードが上記第
２ＦＥＴのゲート電極に接続され、上記第１，第２ＦＥ
Ｔの導電型は互いに等しく、上記第１直列キャパシタの
第１キャパシタと、上記第２直列キャパシタの第２キャ
パシタとは、共通の第１配線により接続され、上記第１
直列キャパシタの第２キャパシタと、上記第２直列キャ
パシタの第１キャパシタとは、共通の第２配線により接
続され、上記第１配線から上記反転信号又は反転選択信
号が供給され、上記第２配線から上記反転反転信号又は
反転信号が供給されることにより、たとえばｎチャネル
型ＦＥＴのみを用いて高速動作を行なわせることなどが
可能になる。
第１，第２の直列キャパシタを含み、上記第１直列キャ
パシタの中間ノードが上記第１ＦＥＴのゲート電極に接
続され、上記第２直列キャパシタの中間ノードが上記第
２ＦＥＴのゲート電極に接続され、上記第１，第２ＦＥ
Ｔの導電型は互いに等しく、上記第１直列キャパシタの
第１キャパシタと、上記第２直列キャパシタの第２キャ
パシタとは、共通の第１配線により接続され、上記第１
直列キャパシタの第２キャパシタと、上記第２直列キャ
パシタの第１キャパシタとは、共通の第２配線により接
続され、上記第１配線から上記反転信号又は反転選択信
号が供給され、上記第２配線から上記反転反転信号又は
反転信号が供給されることにより、たとえばｎチャネル
型ＦＥＴのみを用いて高速動作を行なわせることなどが
可能になる。
【００１８】その場合、上記第１，第２直列キャパシタ
における各第１キャパシタ及び各第２キャパシタは、印
加電圧に対する分極のヒステリシス特性が互いに異なる
強誘電体膜をそれぞれ有する各１対の強誘電体キャパシ
タであることにより、不揮発性記憶機能がより確実に得
られる。
における各第１キャパシタ及び各第２キャパシタは、印
加電圧に対する分極のヒステリシス特性が互いに異なる
強誘電体膜をそれぞれ有する各１対の強誘電体キャパシ
タであることにより、不揮発性記憶機能がより確実に得
られる。
【００１９】上記第１，第２直列キャパシタにおける各
１対の強誘電体キャパシタ同士の容量値は、上記各強誘
電体膜の材料が共通で厚みの相違に応じて相異なってい
ることにより、占有面積の増大を抑制しつつ、工程の簡
素化を図ることができる。
１対の強誘電体キャパシタ同士の容量値は、上記各強誘
電体膜の材料が共通で厚みの相違に応じて相異なってい
ることにより、占有面積の増大を抑制しつつ、工程の簡
素化を図ることができる。
【００２０】上記第１，第２直列キャパシタにおける各
１対の強誘電体キャパシタ同士の容量値は、上記各強誘
電体膜の面積の相違に応じて相異なっていることによ
り、設計の容易化と工程数の低減とを図ることができ
る。
１対の強誘電体キャパシタ同士の容量値は、上記各強誘
電体膜の面積の相違に応じて相異なっていることによ
り、設計の容易化と工程数の低減とを図ることができ
る。
【００２１】上記第１，第２直列キャパシタにおける各
第１キャパシタ及び各第２キャパシタは、一方が強誘電
体キャパシタで、他方が常誘電体キャパシタであっても
よい。
第１キャパシタ及び各第２キャパシタは、一方が強誘電
体キャパシタで、他方が常誘電体キャパシタであっても
よい。
【００２２】上記第１直列キャパシタの中間ノードに接
続されるゲート電極と、上記入力部，出力部として機能
する第１，第２の不純物拡散層とを有するもう１つの第
１ＦＥＴと、上記第２直列キャパシタの中間ノードに接
続されるゲート電極と、上記入力部，出力部として機能
する第１，第２の不純物拡散層とを有するもう１つの第
２ＦＥＴとを有するもう１つの単位セレクタをさらに備
えていることにより、不揮発性セレクタ中の直列キャパ
シタの数を低減することにより、占有面積の小さい不揮
発性セレクタが得られる。
続されるゲート電極と、上記入力部，出力部として機能
する第１，第２の不純物拡散層とを有するもう１つの第
１ＦＥＴと、上記第２直列キャパシタの中間ノードに接
続されるゲート電極と、上記入力部，出力部として機能
する第１，第２の不純物拡散層とを有するもう１つの第
２ＦＥＴとを有するもう１つの単位セレクタをさらに備
えていることにより、不揮発性セレクタ中の直列キャパ
シタの数を低減することにより、占有面積の小さい不揮
発性セレクタが得られる。
【００２３】上記少なくとも１つのキャパシタは、１つ
の直列キャパシタであり、上記第１，第２ＦＥＴのうち
の一方がｎチャネル型ＦＥＴで他方がｐチャネル型ＦＥ
Ｔであることにより、単位セレクタごとに直列キャパシ
タの数を低減することができるので、さらに占有面積の
小さい不揮発性セレクタが得られる。
の直列キャパシタであり、上記第１，第２ＦＥＴのうち
の一方がｎチャネル型ＦＥＴで他方がｐチャネル型ＦＥ
Ｔであることにより、単位セレクタごとに直列キャパシ
タの数を低減することができるので、さらに占有面積の
小さい不揮発性セレクタが得られる。
【００２４】上記直列キャパシタにおける第１キャパシ
タ及び第２キャパシタは、印加電圧に対する分極のヒス
テリシス特性が互いに異なる強誘電体膜をそれぞれ有す
る各１対の強誘電体キャパシタであることにより、不揮
発性記憶機能がより確実に得られる。
タ及び第２キャパシタは、印加電圧に対する分極のヒス
テリシス特性が互いに異なる強誘電体膜をそれぞれ有す
る各１対の強誘電体キャパシタであることにより、不揮
発性記憶機能がより確実に得られる。
【００２５】上記直列キャパシタにおける第１キャパシ
タ及び第２キャパシタは、一方が強誘電体キャパシタ
で、他方が常誘電体キャパシタであってもよい。
タ及び第２キャパシタは、一方が強誘電体キャパシタ
で、他方が常誘電体キャパシタであってもよい。
【００２６】２n （ｎは２以上の自然数）個の入力信号
を受ける２n-1 対の上記第１，第２ＦＥＴを有し、共通
の選択信号及び反転選択信号を上記直列キャパシタの両
側に受ける２n-1 個の単位セレクタを配置したゲート部
を備えていることにより、１つのゲート部の動作状態を
不揮発で記憶することができる。
を受ける２n-1 対の上記第１，第２ＦＥＴを有し、共通
の選択信号及び反転選択信号を上記直列キャパシタの両
側に受ける２n-1 個の単位セレクタを配置したゲート部
を備えていることにより、１つのゲート部の動作状態を
不揮発で記憶することができる。
【００２７】上記ゲート部の複数個を、上記単位セレク
タの数が後段側に向かうほど半分に低減されるように配
置することにより、マルチプレクサ機能を確保すること
ができる。
タの数が後段側に向かうほど半分に低減されるように配
置することにより、マルチプレクサ機能を確保すること
ができる。
【００２８】上記複数のゲート部のうち最後段のゲート
部の出力側に配置され、中間ノードを挟んで互いに直列
に接続され、少なくとも一方が強誘電体キャパシタであ
る第１キャパシタ及び第２キャパシタを有し、両端に上
記出力信号及び反転出力信号を受ける直列キャパシタを
さらに備えていることにより、電源の遮断後の再起動時
にも、遮断時の状態から動作することができる。
部の出力側に配置され、中間ノードを挟んで互いに直列
に接続され、少なくとも一方が強誘電体キャパシタであ
る第１キャパシタ及び第２キャパシタを有し、両端に上
記出力信号及び反転出力信号を受ける直列キャパシタを
さらに備えていることにより、電源の遮断後の再起動時
にも、遮断時の状態から動作することができる。
【００２９】本発明の半導体集積回路装置は、少なくと
も１つの単位セレクタを備え、選択信号及び反転選択信
号に応じ、複数の入力信号のうちの少なくとも１つの入
力信号の通過を遮断して他の入力信号を通過させるセレ
クタを備えた半導体集積回路装置であって、上記単位セ
レクタは、中間ノードを挟んで互いに直列に接続され、
少なくとも一方が強誘電体キャパシタである第１キャパ
シタ及び第２キャパシタを有し、両端に上記選択信号及
び反転選択信号を受ける少なくとも１つの直列キャパシ
タと、上記直列キャパシタの中間ノードに接続されるゲ
ート電極と、上記入力部，出力部として機能する第１，
第２の不純物拡散層とを有する第１ＦＥＴと、上記直列
キャパシタの中間ノードに接続されるゲート電極と、上
記入力部，出力部として機能する第１，第２の不純物拡
散層とを有する第２ＦＥＴとを備え、上記直列キャパシ
タの両側に選択信号及び反転選択信号を受けたとき、上
記反転信号の論理値に応じて、上記中間ノードの電位が
上記第１，第２ＦＥＴのうち一方がＯＮに他方がＯＦＦ
に交替的に切り換わるものであり、ＦＰＧＡ（Field Pr
ogrammable Gate-array ），認識システム中に配置され
る暗号チップ回路中に配置される半導体集積回路装置で
ある。
も１つの単位セレクタを備え、選択信号及び反転選択信
号に応じ、複数の入力信号のうちの少なくとも１つの入
力信号の通過を遮断して他の入力信号を通過させるセレ
クタを備えた半導体集積回路装置であって、上記単位セ
レクタは、中間ノードを挟んで互いに直列に接続され、
少なくとも一方が強誘電体キャパシタである第１キャパ
シタ及び第２キャパシタを有し、両端に上記選択信号及
び反転選択信号を受ける少なくとも１つの直列キャパシ
タと、上記直列キャパシタの中間ノードに接続されるゲ
ート電極と、上記入力部，出力部として機能する第１，
第２の不純物拡散層とを有する第１ＦＥＴと、上記直列
キャパシタの中間ノードに接続されるゲート電極と、上
記入力部，出力部として機能する第１，第２の不純物拡
散層とを有する第２ＦＥＴとを備え、上記直列キャパシ
タの両側に選択信号及び反転選択信号を受けたとき、上
記反転信号の論理値に応じて、上記中間ノードの電位が
上記第１，第２ＦＥＴのうち一方がＯＮに他方がＯＦＦ
に交替的に切り換わるものであり、ＦＰＧＡ（Field Pr
ogrammable Gate-array ），認識システム中に配置され
る暗号チップ回路中に配置される半導体集積回路装置で
ある。
【００３０】これにより、種々のデータを保持するため
のＳＲＡＭ等のメモリを別途配置して、そのデータをラ
ッチするような動作が不要になり、構成及び制御の簡素
化を図ることができる。
のＳＲＡＭ等のメモリを別途配置して、そのデータをラ
ッチするような動作が不要になり、構成及び制御の簡素
化を図ることができる。
【００３１】
【発明の実施の形態】以下、本発明の実施形態における
不揮発性マルチプレクサの動作について図面を参照しな
がら説明する。
不揮発性マルチプレクサの動作について図面を参照しな
がら説明する。
【００３２】（第１の実施形態）図１は、第１の実施形
態における不揮発性セレクタである不揮発性マルチプレ
クサの回路図である。
態における不揮発性セレクタである不揮発性マルチプレ
クサの回路図である。
【００３３】図１に示すように、本実施形態のマルチプ
レクサは、４つの入力端子Ｔi1〜Ｔi4からそれぞれ４つ
の入力信号Ｉn1〜Ｉn4を受け、２つの制御端子Ｔd1，Ｔ
d2から受けた選択信号Ｄ１，Ｄ２に応じて４つの入力信
号Ｉn1〜Ｉn4から選択された１つの入力信号を、出力端
子Ｔout から出力信号Ｔout として出力するように構成
されている。そして、４つの入力信号から２つの入力信
号を選ぶ前段ゲートには、入力信号の通過・遮断を切り
換えるための第１〜第４切り換え部１０Ａ〜１０Ｄを備
えている。各切り換え部１０は、直列キャパシタ３と、
ｎチャネル型のＦＥＴ４とによって構成されている。直
列キャパシタ３は、中間ノード９を介して直列に接続さ
れた第１キャパシタ（高容量側キャパシタ）である強誘
電体キャパシタ１と、第２キャパシタ（低容量側キャパ
シタ）である常誘電体キャパシタ２とを有している。ま
た、ＦＥＴ４のゲート電極８は、中間ノード９に接続さ
れている。
レクサは、４つの入力端子Ｔi1〜Ｔi4からそれぞれ４つ
の入力信号Ｉn1〜Ｉn4を受け、２つの制御端子Ｔd1，Ｔ
d2から受けた選択信号Ｄ１，Ｄ２に応じて４つの入力信
号Ｉn1〜Ｉn4から選択された１つの入力信号を、出力端
子Ｔout から出力信号Ｔout として出力するように構成
されている。そして、４つの入力信号から２つの入力信
号を選ぶ前段ゲートには、入力信号の通過・遮断を切り
換えるための第１〜第４切り換え部１０Ａ〜１０Ｄを備
えている。各切り換え部１０は、直列キャパシタ３と、
ｎチャネル型のＦＥＴ４とによって構成されている。直
列キャパシタ３は、中間ノード９を介して直列に接続さ
れた第１キャパシタ（高容量側キャパシタ）である強誘
電体キャパシタ１と、第２キャパシタ（低容量側キャパ
シタ）である常誘電体キャパシタ２とを有している。ま
た、ＦＥＴ４のゲート電極８は、中間ノード９に接続さ
れている。
【００３４】前段ゲートには、選択信号Ｄ１を受けて反
転選択信号／Ｄ１を生成する第１インバータ１１と、第
１インバータ１１から反転選択信号／Ｄ１を受けて、選
択信号Ｄ１を生成する第２インバータ１２とを備えてい
る。第１インバータ１１から出力される反転選択信号／
Ｄ１は、信号線１４を介してすべての切り換え部１０Ａ
〜１０Ｄの各直列キャパシタ３に送られ、第２インバー
タ１２から出力される選択信号Ｄ１は、信号線１３を介
してすべての切り換え部１０Ａ〜１０Ｄの各直列キャパ
シタ３に送られる。つまり、各直列キャパシタ３の両端
には、選択信号Ｄ１と反転選択信号／Ｄ１とが印加され
る。
転選択信号／Ｄ１を生成する第１インバータ１１と、第
１インバータ１１から反転選択信号／Ｄ１を受けて、選
択信号Ｄ１を生成する第２インバータ１２とを備えてい
る。第１インバータ１１から出力される反転選択信号／
Ｄ１は、信号線１４を介してすべての切り換え部１０Ａ
〜１０Ｄの各直列キャパシタ３に送られ、第２インバー
タ１２から出力される選択信号Ｄ１は、信号線１３を介
してすべての切り換え部１０Ａ〜１０Ｄの各直列キャパ
シタ３に送られる。つまり、各直列キャパシタ３の両端
には、選択信号Ｄ１と反転選択信号／Ｄ１とが印加され
る。
【００３５】ここで、前段ゲートにおいて、第１，第２
切り換え部１０Ａ，１０Ｂにより、１つの単位セレクタ
Ｕse11が構成され、第３，第４切り換え部１０Ｃ，１０
Ｄにより、１つの単位セレクタＵse12が構成されてい
る。単位セレクタＵse11の一方の切り換え部１０Ａにお
いては、強誘電体キャパシタ１に選択信号Ｄ１が印加さ
れ、常誘電体キャパシタ２に反転選択信号／Ｄ１が印加
される。一方、単位セレクタＵse11の他方の切り換え部
１０Ｂにおいては、常誘電体キャパシタ２に選択信号Ｄ
１が印加され、強誘電体キャパシタ１に反転選択信号／
Ｄ１が印加される。同様に、単位セレクタＵse12の一方
の切り換え部１０Ｃにおいては、強誘電体キャパシタ１
に選択信号Ｄ１が印加され、常誘電体キャパシタ２に反
転選択信号／Ｄ１が印加される。一方、単位セレクタＵ
se12の他方の切り換え部１０Ｄにおいては、常誘電体キ
ャパシタ２に選択信号Ｄ１が印加され、強誘電体キャパ
シタ１に反転選択信号／Ｄ１が印加される。言い換える
と、いずれの単位セレクタＵse11，Ｕse12においても、
一方の切り換え部の強誘電体キャパシタに印加される電
圧と、他方の切り換え部の強誘電体キャパシタに印加さ
れる電圧とは正負が逆になっている。
切り換え部１０Ａ，１０Ｂにより、１つの単位セレクタ
Ｕse11が構成され、第３，第４切り換え部１０Ｃ，１０
Ｄにより、１つの単位セレクタＵse12が構成されてい
る。単位セレクタＵse11の一方の切り換え部１０Ａにお
いては、強誘電体キャパシタ１に選択信号Ｄ１が印加さ
れ、常誘電体キャパシタ２に反転選択信号／Ｄ１が印加
される。一方、単位セレクタＵse11の他方の切り換え部
１０Ｂにおいては、常誘電体キャパシタ２に選択信号Ｄ
１が印加され、強誘電体キャパシタ１に反転選択信号／
Ｄ１が印加される。同様に、単位セレクタＵse12の一方
の切り換え部１０Ｃにおいては、強誘電体キャパシタ１
に選択信号Ｄ１が印加され、常誘電体キャパシタ２に反
転選択信号／Ｄ１が印加される。一方、単位セレクタＵ
se12の他方の切り換え部１０Ｄにおいては、常誘電体キ
ャパシタ２に選択信号Ｄ１が印加され、強誘電体キャパ
シタ１に反転選択信号／Ｄ１が印加される。言い換える
と、いずれの単位セレクタＵse11，Ｕse12においても、
一方の切り換え部の強誘電体キャパシタに印加される電
圧と、他方の切り換え部の強誘電体キャパシタに印加さ
れる電圧とは正負が逆になっている。
【００３６】また、後段ゲートには、選択信号Ｄ２を受
けて反転選択信号／Ｄ２を生成する第１インバータ２１
と、第１インバータ２１から反転選択信号／Ｄ２を受け
て、選択信号Ｄ２を生成する第２インバータ２２とを備
えている。第１インバータ２１から出力される反転選択
信号／Ｄ２は、信号線２３からすべての切り換え部２０
Ａ，２０Ｂの各直列キャパシタ３に送られ、第２インバ
ータ２２から出力される選択信号Ｄ２は、信号線２４を
介してすべての切り換え部２０Ａ，２０Ｂの各直列キャ
パシタ３に送られる。つまり、各直列キャパシタ３の両
端には、選択信号Ｄ２と反転選択信号／Ｄ２とが印加さ
れる。後段ゲートにおいて、２つの切り換え部２０Ａ，
２０Ｂにより、単位セレクタＵse21が構成されている。
単位セレクタＵse21の一方の切り換え部２０Ａにおいて
は、強誘電体キャパシタ１に選択信号Ｄ２が印加され、
常誘電体キャパシタ２に反転選択信号／Ｄ２が印加され
る。一方、単位セレクタＵse21の他方の切り換え部２０
Ｂにおいては、常誘電体キャパシタ２に選択信号Ｄ２が
印加され、強誘電体キャパシタ１に反転選択信号／Ｄ２
が印加される。言い換えると、後段ゲートの単位セレク
タにおいても、一方の切り換え部の強誘電体キャパシタ
に印加される電圧と、他方の切り換え部の強誘電体キャ
パシタに印加される電圧とは正負が逆になっている。
けて反転選択信号／Ｄ２を生成する第１インバータ２１
と、第１インバータ２１から反転選択信号／Ｄ２を受け
て、選択信号Ｄ２を生成する第２インバータ２２とを備
えている。第１インバータ２１から出力される反転選択
信号／Ｄ２は、信号線２３からすべての切り換え部２０
Ａ，２０Ｂの各直列キャパシタ３に送られ、第２インバ
ータ２２から出力される選択信号Ｄ２は、信号線２４を
介してすべての切り換え部２０Ａ，２０Ｂの各直列キャ
パシタ３に送られる。つまり、各直列キャパシタ３の両
端には、選択信号Ｄ２と反転選択信号／Ｄ２とが印加さ
れる。後段ゲートにおいて、２つの切り換え部２０Ａ，
２０Ｂにより、単位セレクタＵse21が構成されている。
単位セレクタＵse21の一方の切り換え部２０Ａにおいて
は、強誘電体キャパシタ１に選択信号Ｄ２が印加され、
常誘電体キャパシタ２に反転選択信号／Ｄ２が印加され
る。一方、単位セレクタＵse21の他方の切り換え部２０
Ｂにおいては、常誘電体キャパシタ２に選択信号Ｄ２が
印加され、強誘電体キャパシタ１に反転選択信号／Ｄ２
が印加される。言い換えると、後段ゲートの単位セレク
タにおいても、一方の切り換え部の強誘電体キャパシタ
に印加される電圧と、他方の切り換え部の強誘電体キャ
パシタに印加される電圧とは正負が逆になっている。
【００３７】以上のように、本実施形態の不揮発性マル
チプレクサは、前段ゲートに単位セレクタＵse11，Ｕse
12を、後段ゲートに単位セレクタＵse21を配置した構成
となっている。ここでいう単位セレクタとは、２つの入
力信号から１つの入力信号を選択する機能を有するもの
である。
チプレクサは、前段ゲートに単位セレクタＵse11，Ｕse
12を、後段ゲートに単位セレクタＵse21を配置した構成
となっている。ここでいう単位セレクタとは、２つの入
力信号から１つの入力信号を選択する機能を有するもの
である。
【００３８】以下、本実施形態における単位セレクタの
機能について説明する。
機能について説明する。
【００３９】図２は、強誘電体キャパシタの両端に印加
される電圧に対する強誘電体膜の分極の変化を示す特性
図である。図３は、常誘電体キャパシタの両端に印加さ
れる電圧に対する常誘電体膜の分極の変化を示す特性図
である。
される電圧に対する強誘電体膜の分極の変化を示す特性
図である。図３は、常誘電体キャパシタの両端に印加さ
れる電圧に対する常誘電体膜の分極の変化を示す特性図
である。
【００４０】図２に示すように、強誘電体キャパシタ１
中の強誘電体膜は、その両端に印加される電界の増大に
応じた分極量を示し、電圧の印加を停止した後も残留分
極が残るヒステリシス特性を有している。なお、同じ強
誘電体材料であっても、面積が大きい場合には、全体と
しての分極量も大きくなるので、図２に示すヒステリシ
ス特性線の残留分極が見かけ上大きくなるが、電界を横
軸にとると、その場合でも、ヒステリシス特性は図２に
示すとおりになる。また、強誘電体膜中の残留分極は、
抗電界といわれる電界を越えると正負が反転する特性を
有しているが、抗電界以下の電界においても、マイナー
ループとよばれる、ヒステリシス曲線を描く。一方、図
３に示すように、常誘電体キャパシタ２中の常誘電体膜
は、印加電圧に対してリニアに変化し、電圧の印加を停
止した後には分極は０となり、ヒステリシス特性は有し
ていない。
中の強誘電体膜は、その両端に印加される電界の増大に
応じた分極量を示し、電圧の印加を停止した後も残留分
極が残るヒステリシス特性を有している。なお、同じ強
誘電体材料であっても、面積が大きい場合には、全体と
しての分極量も大きくなるので、図２に示すヒステリシ
ス特性線の残留分極が見かけ上大きくなるが、電界を横
軸にとると、その場合でも、ヒステリシス特性は図２に
示すとおりになる。また、強誘電体膜中の残留分極は、
抗電界といわれる電界を越えると正負が反転する特性を
有しているが、抗電界以下の電界においても、マイナー
ループとよばれる、ヒステリシス曲線を描く。一方、図
３に示すように、常誘電体キャパシタ２中の常誘電体膜
は、印加電圧に対してリニアに変化し、電圧の印加を停
止した後には分極は０となり、ヒステリシス特性は有し
ていない。
【００４１】ここで、高容量側キャパシタである強誘電
体キャパシタ１と、低容量側キャパシタである常誘電体
キャパシタ２とを直列に接続した状態で、両端に電圧を
印加すると、その電圧が、強誘電体キャパシタ１および
常誘電体キャパシタ２の実効的な容量と、ＦＥＴ４のゲ
ート酸化膜の実効的な容量とに応じて分配される。すな
わち、強誘電体キャパシタ１と常誘電体キャパシタ２に
蓄えられる電荷量が等しくなるように電圧は分配される
ので、実効的に容量の小さい方のキャパシタには、多く
の電圧が分配されることとなる。
体キャパシタ１と、低容量側キャパシタである常誘電体
キャパシタ２とを直列に接続した状態で、両端に電圧を
印加すると、その電圧が、強誘電体キャパシタ１および
常誘電体キャパシタ２の実効的な容量と、ＦＥＴ４のゲ
ート酸化膜の実効的な容量とに応じて分配される。すな
わち、強誘電体キャパシタ１と常誘電体キャパシタ２に
蓄えられる電荷量が等しくなるように電圧は分配される
ので、実効的に容量の小さい方のキャパシタには、多く
の電圧が分配されることとなる。
【００４２】その結果、中間ノード９に現れる電位，つ
まり、ＦＥＴ４のゲートバイアスは、直列キャパシタ３
の両端に印加される信号Ｄ１，／Ｄ１間の電位差（又は
信号Ｄ２，／Ｄ２間の電位差）と、強誘電体キャパシタ
１，常誘電体キャパシタ２及びゲート酸化膜に分配され
る電圧比によってきまることとなる。
まり、ＦＥＴ４のゲートバイアスは、直列キャパシタ３
の両端に印加される信号Ｄ１，／Ｄ１間の電位差（又は
信号Ｄ２，／Ｄ２間の電位差）と、強誘電体キャパシタ
１，常誘電体キャパシタ２及びゲート酸化膜に分配され
る電圧比によってきまることとなる。
【００４３】本実施形態における回路構成の場合、直列
キャパシタ３の両端に印加される電圧は、一般的に、論
理値“０”，“１”に対応した電圧０Ｖと電源電圧ＶＤ
Ｄである。すなわち、直列キャパシタ３の両端には、つ
ねに、電源電圧に相当する電圧が順方向もしくは逆方向
に印加されていることとなる。また、強誘電体の分極
は、印加電圧を除いても残留している。したがって、１
つの単位セレクタにおける２つの切り換え部のうち中間
ノード９の電圧は、強誘電体キャパシタ１と常誘電体キ
ャパシタ２の印加電圧に対する実効的な容量によって、
分配された電圧を維持することとなる。
キャパシタ３の両端に印加される電圧は、一般的に、論
理値“０”，“１”に対応した電圧０Ｖと電源電圧ＶＤ
Ｄである。すなわち、直列キャパシタ３の両端には、つ
ねに、電源電圧に相当する電圧が順方向もしくは逆方向
に印加されていることとなる。また、強誘電体の分極
は、印加電圧を除いても残留している。したがって、１
つの単位セレクタにおける２つの切り換え部のうち中間
ノード９の電圧は、強誘電体キャパシタ１と常誘電体キ
ャパシタ２の印加電圧に対する実効的な容量によって、
分配された電圧を維持することとなる。
【００４４】例えば、強誘電体キャパシタ１の容量が常
誘電体キャパシタ２の容量よりも大きい場合、選択信号
Ｄ１の論理値が１のときには、単位セレクタＵse11の切
り換え部１０Ａの直列キャパシタ３においては、常誘電
体キャパシタ２に大きい電圧が分配されるので、中間ノ
ード９の電位は、ＶＤＤ／２よりも高い第１電位Ｖｈと
なる。一方、単位セレクタＵse11の切り換え部１０Ｂの
直列キャパシタ３においては、常誘電体キャパシタ２に
大きい電圧が分配されるので、中間ノード９の電位は、
ＶＤＤ／２よりも低い第２電位Ｖｌとなる。一方、選択
信号Ｄ１の論理値が０のときには、切り換え部１０Ａの
中間ノード９の電位はＶＤＤ／２よりも低い第２電位Ｖ
ｌとなり、切り換え部１０Ｂの中間ノード９の電位はＶ
ＤＤ／２よりも高い第１電位Ｖｈとなる。
誘電体キャパシタ２の容量よりも大きい場合、選択信号
Ｄ１の論理値が１のときには、単位セレクタＵse11の切
り換え部１０Ａの直列キャパシタ３においては、常誘電
体キャパシタ２に大きい電圧が分配されるので、中間ノ
ード９の電位は、ＶＤＤ／２よりも高い第１電位Ｖｈと
なる。一方、単位セレクタＵse11の切り換え部１０Ｂの
直列キャパシタ３においては、常誘電体キャパシタ２に
大きい電圧が分配されるので、中間ノード９の電位は、
ＶＤＤ／２よりも低い第２電位Ｖｌとなる。一方、選択
信号Ｄ１の論理値が０のときには、切り換え部１０Ａの
中間ノード９の電位はＶＤＤ／２よりも低い第２電位Ｖ
ｌとなり、切り換え部１０Ｂの中間ノード９の電位はＶ
ＤＤ／２よりも高い第１電位Ｖｈとなる。
【００４５】そこで、本実施形態においては、第１電位
ＶｈをＦＥＴ４のしきい値電圧よりも高く、第２電位Ｖ
ｌをＦＥＴ４のしきい値電圧よりも低くなるように設計
しておく。すると、選択信号Ｄ１の論理値が１の場合に
は、切り換え部１０ＡのＦＥＴ４がＯＮに、切り換え部
１０ＢのＦＥＴ４がＯＦＦになるので、２つの入力信号
Ｉn1，Ｉn2のうち一方の入力信号Ｉn1が選択される。一
方、選択信号Ｄ１の論理値が０の場合には、切り換え部
１０ＡのＦＥＴ４がＯＦＦに、切り換え部１０ＢのＦＥ
Ｔ４がＯＮになるので、２つの入力信号Ｉn1，Ｉn2のう
ち他方の入力信号Ｉn2が選択される。
ＶｈをＦＥＴ４のしきい値電圧よりも高く、第２電位Ｖ
ｌをＦＥＴ４のしきい値電圧よりも低くなるように設計
しておく。すると、選択信号Ｄ１の論理値が１の場合に
は、切り換え部１０ＡのＦＥＴ４がＯＮに、切り換え部
１０ＢのＦＥＴ４がＯＦＦになるので、２つの入力信号
Ｉn1，Ｉn2のうち一方の入力信号Ｉn1が選択される。一
方、選択信号Ｄ１の論理値が０の場合には、切り換え部
１０ＡのＦＥＴ４がＯＦＦに、切り換え部１０ＢのＦＥ
Ｔ４がＯＮになるので、２つの入力信号Ｉn1，Ｉn2のう
ち他方の入力信号Ｉn2が選択される。
【００４６】同様に、単位セレクタＵse12において、選
択信号Ｄ１の論理値が１の場合には、切り換え部１０Ｃ
のＦＥＴ４がＯＮに、切り換え部１０ＤのＦＥＴ４がＯ
ＦＦになるので、２つの入力信号Ｉn3，Ｉn4のうち一方
の入力信号Ｉn3が選択される。一方、選択信号Ｄ１の論
理値が０の場合には、切り換え部１０ＣのＦＥＴ４がＯ
ＦＦに、切り換え部１０ＤのＦＥＴ４がＯＮになるの
で、２つの入力信号Ｉn3，Ｉn4のうち他方の入力信号Ｉ
n4が選択される。
択信号Ｄ１の論理値が１の場合には、切り換え部１０Ｃ
のＦＥＴ４がＯＮに、切り換え部１０ＤのＦＥＴ４がＯ
ＦＦになるので、２つの入力信号Ｉn3，Ｉn4のうち一方
の入力信号Ｉn3が選択される。一方、選択信号Ｄ１の論
理値が０の場合には、切り換え部１０ＣのＦＥＴ４がＯ
ＦＦに、切り換え部１０ＤのＦＥＴ４がＯＮになるの
で、２つの入力信号Ｉn3，Ｉn4のうち他方の入力信号Ｉ
n4が選択される。
【００４７】同様に、後段側の単位セレクタＵse21にお
いて、選択信号Ｄ２の論理値が１の場合には、切り換え
部２０ＡのＦＥＴ４がＯＮに、切り換え部２０ＢのＦＥ
Ｔ４がＯＦＦになるので、単位セレクタＵse11の出力信
号が選択される。一方、選択信号Ｄ２の論理値が０の場
合には、切り換え部２０ＡのＦＥＴ４がＯＦＦに、切り
換え部２０ＢのＦＥＴ４がＯＮになるので、単位セレク
タＵse12の出力信号が選択される。
いて、選択信号Ｄ２の論理値が１の場合には、切り換え
部２０ＡのＦＥＴ４がＯＮに、切り換え部２０ＢのＦＥ
Ｔ４がＯＦＦになるので、単位セレクタＵse11の出力信
号が選択される。一方、選択信号Ｄ２の論理値が０の場
合には、切り換え部２０ＡのＦＥＴ４がＯＦＦに、切り
換え部２０ＢのＦＥＴ４がＯＮになるので、単位セレク
タＵse12の出力信号が選択される。
【００４８】図４は、選択信号Ｄ１，Ｄ２の論地値の組
み合わせに対する入出力関係を表にして示す図である。
同図に示すように、選択信号Ｄ１，Ｄ２の論理値の組み
合わせに応じて出力信号が、４つの入力信号Ｉn1〜１n4
のうちのいずれか１つを一義的に選択するようになって
いる。つまり、マルチプレクサ動作が達成される。そし
て、直列キャパシタ３の両端部の電位は、フローティン
グ状態に近いため、電源を切断した後も、中間ノード９
の電位は保たれることとなる。つまり、各切り換え部１
０Ａ〜１０Ｄ，２０Ａ，２０Ｂの強誘電体キャパシタ１
に生じた残留分極により、マルチプレクサ動作が不揮発
で記憶されることになる。
み合わせに対する入出力関係を表にして示す図である。
同図に示すように、選択信号Ｄ１，Ｄ２の論理値の組み
合わせに応じて出力信号が、４つの入力信号Ｉn1〜１n4
のうちのいずれか１つを一義的に選択するようになって
いる。つまり、マルチプレクサ動作が達成される。そし
て、直列キャパシタ３の両端部の電位は、フローティン
グ状態に近いため、電源を切断した後も、中間ノード９
の電位は保たれることとなる。つまり、各切り換え部１
０Ａ〜１０Ｄ，２０Ａ，２０Ｂの強誘電体キャパシタ１
に生じた残留分極により、マルチプレクサ動作が不揮発
で記憶されることになる。
【００４９】図５（ａ），（ｂ）は、単位セレクタの構
造例を示す平面図及びVa−Va線における断面図である。
図５（ａ），（ｂ）に示すように、半導体基板３０の表
面部の素子分離３１に囲まれる１つの活性領域には、ｎ
型不純物を含む３つのソース・ドレイン領域３４ａ，３
４ｂ，３４ｃが設けられている。半導体基板３０の各ソ
ース・ドレイン領域３４ａ，３４ｃ間、及び３４ｂ，３
４ｃ間に位置する領域の上には、ゲート酸化膜を挟んで
各ＦＥＴ４のゲート電極８が設けられている。また、基
板上には、各ＦＥＴを覆う第１層間絶縁膜４０が形成さ
れており、第１層間絶縁膜４０の上に強誘電体キャパシ
タ１及び常誘電体キャパシタ２からなる直列キャパシタ
３が形成されている。一方の切り換え部１０Ａにおい
て、強誘電体キャパシタ１は、Ｐｔからなる下部電極１
ａ及び上部電極１ｂと、下部電極１ａ−上部電極１ｂ間
に介設されたＰＺＴからなる強誘電体膜１ｃとを備えて
いる。常誘電体キャパシタ２は、ポリシリコンからなる
下部電極２ａ及び上部電極２ｂと、下部電極２ａ−上部
電極２ｂ間に介設された酸化シリコンからなる常誘電体
膜２ｃとを備えている。強誘電体キャパシタ１の下部電
極１ａ及び常誘電体キャパシタ１の下部電極２ａは、第
１層間絶縁膜１１０を貫通するＷプラグ４１によってゲ
ート電極８に接続されている。他方の切り換え部１０Ｂ
も、上記一方の切り換え部１０Ａと同じ構造を有してい
る。なお、図５においては、便宜上、強誘電体キャパシ
タ１と常誘電体キャパシタ２とを同じ断面内に現れてい
るように記載しているが、各常誘電体キャパシタ２はゲ
ート電極８の幅方向に沿って強誘電体キャパシタ１と並
ぶように配置されており、各常誘電体キャパシタ２の下
部電極２ａは、図５には示されているＷプラグを介して
各ゲート電極８にそれぞれ接続されている。
造例を示す平面図及びVa−Va線における断面図である。
図５（ａ），（ｂ）に示すように、半導体基板３０の表
面部の素子分離３１に囲まれる１つの活性領域には、ｎ
型不純物を含む３つのソース・ドレイン領域３４ａ，３
４ｂ，３４ｃが設けられている。半導体基板３０の各ソ
ース・ドレイン領域３４ａ，３４ｃ間、及び３４ｂ，３
４ｃ間に位置する領域の上には、ゲート酸化膜を挟んで
各ＦＥＴ４のゲート電極８が設けられている。また、基
板上には、各ＦＥＴを覆う第１層間絶縁膜４０が形成さ
れており、第１層間絶縁膜４０の上に強誘電体キャパシ
タ１及び常誘電体キャパシタ２からなる直列キャパシタ
３が形成されている。一方の切り換え部１０Ａにおい
て、強誘電体キャパシタ１は、Ｐｔからなる下部電極１
ａ及び上部電極１ｂと、下部電極１ａ−上部電極１ｂ間
に介設されたＰＺＴからなる強誘電体膜１ｃとを備えて
いる。常誘電体キャパシタ２は、ポリシリコンからなる
下部電極２ａ及び上部電極２ｂと、下部電極２ａ−上部
電極２ｂ間に介設された酸化シリコンからなる常誘電体
膜２ｃとを備えている。強誘電体キャパシタ１の下部電
極１ａ及び常誘電体キャパシタ１の下部電極２ａは、第
１層間絶縁膜１１０を貫通するＷプラグ４１によってゲ
ート電極８に接続されている。他方の切り換え部１０Ｂ
も、上記一方の切り換え部１０Ａと同じ構造を有してい
る。なお、図５においては、便宜上、強誘電体キャパシ
タ１と常誘電体キャパシタ２とを同じ断面内に現れてい
るように記載しているが、各常誘電体キャパシタ２はゲ
ート電極８の幅方向に沿って強誘電体キャパシタ１と並
ぶように配置されており、各常誘電体キャパシタ２の下
部電極２ａは、図５には示されているＷプラグを介して
各ゲート電極８にそれぞれ接続されている。
【００５０】さらに、第１層間絶縁膜４０の上には、各
キャパシタ１，２を覆う第２層間絶縁膜５０が設けられ
ており、第２層間絶縁膜５０の上に信号線１３，１４が
設けられている。信号線１３は、第２層間絶縁膜５０を
貫通するＷプラグ５１により、第１切り換え部１０Ａの
強誘電体キャパシタ１の上部電極１ｂと、第２切り換え
部１０Ｂの常誘電体キャパシタ２の上部電極２ｂとにそ
れぞれ接続されている。信号線１４は、第２層間絶縁膜
５０を貫通するＷプラグ５１により、第１切り換え部１
０Ａの常誘電体キャパシタ２の上部電極２ｂと、第２切
り換え部１０Ｂの強誘電体キャパシタ１の上部電極１ｂ
とにそれぞれ接続されている。そして、各ＦＥＴ４の両
端のソース・ドレイン領域３４ａ，３４ｂに入力信号を
受けて、各ＦＥＴ４間のソース・ドレイン領域３４ｃか
ら出力信号を出力する。
キャパシタ１，２を覆う第２層間絶縁膜５０が設けられ
ており、第２層間絶縁膜５０の上に信号線１３，１４が
設けられている。信号線１３は、第２層間絶縁膜５０を
貫通するＷプラグ５１により、第１切り換え部１０Ａの
強誘電体キャパシタ１の上部電極１ｂと、第２切り換え
部１０Ｂの常誘電体キャパシタ２の上部電極２ｂとにそ
れぞれ接続されている。信号線１４は、第２層間絶縁膜
５０を貫通するＷプラグ５１により、第１切り換え部１
０Ａの常誘電体キャパシタ２の上部電極２ｂと、第２切
り換え部１０Ｂの強誘電体キャパシタ１の上部電極１ｂ
とにそれぞれ接続されている。そして、各ＦＥＴ４の両
端のソース・ドレイン領域３４ａ，３４ｂに入力信号を
受けて、各ＦＥＴ４間のソース・ドレイン領域３４ｃか
ら出力信号を出力する。
【００５１】以上、単位セレクタＵse11の構造を例にと
って説明したが、単位セレクタＵse12，Ｕse21の構造も
図５に示す構造と基本的に同じである。
って説明したが、単位セレクタＵse12，Ｕse21の構造も
図５に示す構造と基本的に同じである。
【００５２】なお、強誘電体キャパシタ１の強誘電体膜
１ｃとしては、強誘電体メモリなどで一般的に用いられ
る，Ｙ１やＰＺＴといわれる強誘電体材料を用いること
ができる。また、常誘電体キャパシタ２の常誘電体膜２
ｃとしては、シリコン酸化膜を用いるのが製造技術上簡
便であるが、特に材料が限定されるものでない。
１ｃとしては、強誘電体メモリなどで一般的に用いられ
る，Ｙ１やＰＺＴといわれる強誘電体材料を用いること
ができる。また、常誘電体キャパシタ２の常誘電体膜２
ｃとしては、シリコン酸化膜を用いるのが製造技術上簡
便であるが、特に材料が限定されるものでない。
【００５３】また、本実施形態においては、強誘電体キ
ャパシタ１の容量が常誘電体キャパシタ２の容量よりも
大きいとしているが、この大小関係が逆であってもよ
い。
ャパシタ１の容量が常誘電体キャパシタ２の容量よりも
大きいとしているが、この大小関係が逆であってもよ
い。
【００５４】（第２の実施形態）図６は、第２の実施形
態に係るマルチプレクサの回路図である。本実施形態に
おいては、第１の実施形態の常誘電体キャパシタ２に代
えて、低容量側強誘電体キャパシタ５を備えている。つ
まり、直列キャパシタ３が、強誘電体キャパシタ１と低
容量側強誘電体キャパシタ５とを有している。
態に係るマルチプレクサの回路図である。本実施形態に
おいては、第１の実施形態の常誘電体キャパシタ２に代
えて、低容量側強誘電体キャパシタ５を備えている。つ
まり、直列キャパシタ３が、強誘電体キャパシタ１と低
容量側強誘電体キャパシタ５とを有している。
【００５５】本実施形態では、高容量側キャパシタ，低
容量側キャパシタ共に強誘電体膜を有する強誘電体キャ
パシタによって構成している点が特徴である。そして、
本実施形態においては、低容量側強誘電体キャパシタ５
のヒステリシス曲線の形状が強誘電体キャパシタ１とは
異なっていて、強誘電体キャパシタ１よりも小さい残留
分極を示すものとする。
容量側キャパシタ共に強誘電体膜を有する強誘電体キャ
パシタによって構成している点が特徴である。そして、
本実施形態においては、低容量側強誘電体キャパシタ５
のヒステリシス曲線の形状が強誘電体キャパシタ１とは
異なっていて、強誘電体キャパシタ１よりも小さい残留
分極を示すものとする。
【００５６】本実施形態においては、１つの単位セレク
タの構造は、図５に示す第１の実施形態において、常誘
電体キャパシタ２に代えて、低容量側強誘電体キャパシ
タ５を設けるだけであるので、その図示を省略する。た
だし、低容量側強誘電体キャパシタ５の下部電極，強誘
電体膜及び上部電極の材質は、強誘電体キャパシタ１の
下部電極１ａ，強誘電体膜１ｃ及び上部電極１ｂとそれ
ぞれ同じであるとし、低容量側強誘電体キャパシタ５の
面積が強誘電体キャパシタ１よりも小さいものとする。
タの構造は、図５に示す第１の実施形態において、常誘
電体キャパシタ２に代えて、低容量側強誘電体キャパシ
タ５を設けるだけであるので、その図示を省略する。た
だし、低容量側強誘電体キャパシタ５の下部電極，強誘
電体膜及び上部電極の材質は、強誘電体キャパシタ１の
下部電極１ａ，強誘電体膜１ｃ及び上部電極１ｂとそれ
ぞれ同じであるとし、低容量側強誘電体キャパシタ５の
面積が強誘電体キャパシタ１よりも小さいものとする。
【００５７】そして、本実施形態においても、１つの単
位セレクタにおいて、選択信号Ｄ１の論理値に応じて、
中間ノード９の電位の電位は、第１の実施形態と基本的
に同じように定まる。つまり、高容量側キャパシタであ
る強誘電体キャパシタ１と、低容量側強誘電体キャパシ
タ５とを直列に接続した状態で、両端に電圧を印加する
と、その電圧が、強誘電体キャパシタ１および低容量側
強誘電体キャパシタ５の実効的な容量と、ＦＥＴ４のゲ
ート酸化膜の実効的な容量とに応じて分配される。すな
わち、強誘電体キャパシタ１と低容量側強誘電体キャパ
シタ５に蓄えられる電荷量が等しくなるように電圧は分
配されるので、実効的に容量の小さい方のキャパシタに
は、多くの電圧が分配される。そして、これを利用し
て、第１の実施形態と同様のマルチプレクサ動作を行な
わせることができる。
位セレクタにおいて、選択信号Ｄ１の論理値に応じて、
中間ノード９の電位の電位は、第１の実施形態と基本的
に同じように定まる。つまり、高容量側キャパシタであ
る強誘電体キャパシタ１と、低容量側強誘電体キャパシ
タ５とを直列に接続した状態で、両端に電圧を印加する
と、その電圧が、強誘電体キャパシタ１および低容量側
強誘電体キャパシタ５の実効的な容量と、ＦＥＴ４のゲ
ート酸化膜の実効的な容量とに応じて分配される。すな
わち、強誘電体キャパシタ１と低容量側強誘電体キャパ
シタ５に蓄えられる電荷量が等しくなるように電圧は分
配されるので、実効的に容量の小さい方のキャパシタに
は、多くの電圧が分配される。そして、これを利用し
て、第１の実施形態と同様のマルチプレクサ動作を行な
わせることができる。
【００５８】本実施形態においても、図４に示すよう
な、選択信号Ｄ１，Ｄ２の論地値の組み合わせに対する
入出力関係が得られる。
な、選択信号Ｄ１，Ｄ２の論地値の組み合わせに対する
入出力関係が得られる。
【００５９】特に、本実施形態によると、第１の実施形
態に比べて、１つの切り換え部において２つ強誘電体キ
ャパシタの不揮発性記憶機能を利用しているので、不揮
発性記憶機能がより強化されるという利点がある。ま
た、各キャパシタ１，５の下部電極，強誘電体膜及び上
部電極を共通の工程で形成することができるので、製造
工程の簡素化を図ることができる。
態に比べて、１つの切り換え部において２つ強誘電体キ
ャパシタの不揮発性記憶機能を利用しているので、不揮
発性記憶機能がより強化されるという利点がある。ま
た、各キャパシタ１，５の下部電極，強誘電体膜及び上
部電極を共通の工程で形成することができるので、製造
工程の簡素化を図ることができる。
【００６０】２つの強誘電体キャパシタ１，５の実効的
な容量値を相異ならせる手段としては、互いに比誘電率
が異なる２つの強誘電体材料を用いる、同じ強誘電体材
料を用いてその面積を相異ならせる、同じ強誘電体材料
を用いて強誘電体キャパシタ１，５の各強誘電体膜の膜
厚を相異ならせるという３つの手段が有力である。しか
し、本実施形態のように、同じ強誘電体材料を用いてそ
の面積を相異ならせるか、同じ強誘電体材料を用いて強
誘電体キャパシタ１，５の各強誘電体膜の膜厚を相異な
らせるかが、製造上簡便である。
な容量値を相異ならせる手段としては、互いに比誘電率
が異なる２つの強誘電体材料を用いる、同じ強誘電体材
料を用いてその面積を相異ならせる、同じ強誘電体材料
を用いて強誘電体キャパシタ１，５の各強誘電体膜の膜
厚を相異ならせるという３つの手段が有力である。しか
し、本実施形態のように、同じ強誘電体材料を用いてそ
の面積を相異ならせるか、同じ強誘電体材料を用いて強
誘電体キャパシタ１，５の各強誘電体膜の膜厚を相異な
らせるかが、製造上簡便である。
【００６１】本実施形態のように、両者の面積の大小の
相違によって実効的な容量を変化させる場合には、上述
した工程数の低減効果の他に、設計による変更が可能で
あるため、設計段階での特性変更が可能であるという利
点もある。
相違によって実効的な容量を変化させる場合には、上述
した工程数の低減効果の他に、設計による変更が可能で
あるため、設計段階での特性変更が可能であるという利
点もある。
【００６２】また、強誘電体膜の膜厚を変化させる場合
であっても、強誘電体材料は同一のものを利用できるた
め、比誘電率が相異なる強誘電体材料を使用することに
比べると、材料数を低減できるというメリットを有す
る。また、膜厚を薄くした場合には、専有面積の増大を
抑制することもできる。
であっても、強誘電体材料は同一のものを利用できるた
め、比誘電率が相異なる強誘電体材料を使用することに
比べると、材料数を低減できるというメリットを有す
る。また、膜厚を薄くした場合には、専有面積の増大を
抑制することもできる。
【００６３】（第３の実施形態）図７は、第３の実施形
態における不揮発性セレクタである不揮発性マルチプレ
クサの回路図である。
態における不揮発性セレクタである不揮発性マルチプレ
クサの回路図である。
【００６４】図７に示すように、本実施形態のマルチプ
レクサは、４つの入力端子Ｔi1〜Ｔi4からそれぞれ４つ
の入力信号Ｉn1〜Ｉn4を受け、２つの制御端子Ｔd1，Ｔ
d2から受けた選択信号Ｄ１，Ｄ２に応じて４つの入力信
号Ｉn1〜Ｉn4から選択された１つの入力信号を、出力端
子Ｔout から出力信号Ｔout として出力するように構成
されている。そして、４つの入力信号から２つの入力信
号を選ぶ前段ゲートには、入力信号の通過・遮断を切り
換えるための第１〜第４切り換え部１１０Ａ〜１１０Ｄ
を備えている。各切り換え部１１０は、直列キャパシタ
１０３と、ＦＥＴ１０４とによって構成されている。直
列キャパシタ１０３は、中間ノード１０９を介して直列
に接続された高容量側キャパシタである強誘電体キャパ
シタ１０１と、低容量側キャパシタである常誘電体キャ
パシタ１０２とを有している。
レクサは、４つの入力端子Ｔi1〜Ｔi4からそれぞれ４つ
の入力信号Ｉn1〜Ｉn4を受け、２つの制御端子Ｔd1，Ｔ
d2から受けた選択信号Ｄ１，Ｄ２に応じて４つの入力信
号Ｉn1〜Ｉn4から選択された１つの入力信号を、出力端
子Ｔout から出力信号Ｔout として出力するように構成
されている。そして、４つの入力信号から２つの入力信
号を選ぶ前段ゲートには、入力信号の通過・遮断を切り
換えるための第１〜第４切り換え部１１０Ａ〜１１０Ｄ
を備えている。各切り換え部１１０は、直列キャパシタ
１０３と、ＦＥＴ１０４とによって構成されている。直
列キャパシタ１０３は、中間ノード１０９を介して直列
に接続された高容量側キャパシタである強誘電体キャパ
シタ１０１と、低容量側キャパシタである常誘電体キャ
パシタ１０２とを有している。
【００６５】また、本実施形態においては、第１，第３
切り換え部１１０Ａ，１１０Ｃの各ゲート電極１０８
は、共通の中間ノード１０９を介して共通の直列キャパ
シタ１０３に接続され、第２，第４第４切り換え部１１
０Ｂ，１１０Ｄの各ゲート電極１０８は、共通の中間ノ
ード１０９を介して共通の直列キャパシタ１０３に接続
されている。つまり、第１，第３切り換え部１１０Ａ，
１１０Ｃは直列キャパシタ１０３を共有し、第２，第４
切り換え部１１０Ｂ，１１０Ｄは直列キャパシタ１０３
を共有している。
切り換え部１１０Ａ，１１０Ｃの各ゲート電極１０８
は、共通の中間ノード１０９を介して共通の直列キャパ
シタ１０３に接続され、第２，第４第４切り換え部１１
０Ｂ，１１０Ｄの各ゲート電極１０８は、共通の中間ノ
ード１０９を介して共通の直列キャパシタ１０３に接続
されている。つまり、第１，第３切り換え部１１０Ａ，
１１０Ｃは直列キャパシタ１０３を共有し、第２，第４
切り換え部１１０Ｂ，１１０Ｄは直列キャパシタ１０３
を共有している。
【００６６】前段ゲートには、選択信号Ｄ１を受けて反
転選択信号／Ｄ１を生成する第１インバータ１１１と、
第１インバータ１１１から反転選択信号／Ｄ１を受け
て、選択信号Ｄ１を生成する第２インバータ１１２とを
備えている。第１インバータ１１１から出力される反転
選択信号／Ｄ１は、信号線１１３を介して第１，第２切
り換え部１１０Ａ，１１０Ｂの各直列キャパシタ１０３
に送られ、第２インバータ１１２から出力される選択信
号Ｄ１は、信号線１１４を介して第１，第２切り換え部
１１０Ａ〜１１０Ｄの各直列キャパシタ１０３に送られ
る。つまり、各直列キャパシタ１０３の両端には、選択
信号Ｄ１と反転選択信号／Ｄ１とが印加される。
転選択信号／Ｄ１を生成する第１インバータ１１１と、
第１インバータ１１１から反転選択信号／Ｄ１を受け
て、選択信号Ｄ１を生成する第２インバータ１１２とを
備えている。第１インバータ１１１から出力される反転
選択信号／Ｄ１は、信号線１１３を介して第１，第２切
り換え部１１０Ａ，１１０Ｂの各直列キャパシタ１０３
に送られ、第２インバータ１１２から出力される選択信
号Ｄ１は、信号線１１４を介して第１，第２切り換え部
１１０Ａ〜１１０Ｄの各直列キャパシタ１０３に送られ
る。つまり、各直列キャパシタ１０３の両端には、選択
信号Ｄ１と反転選択信号／Ｄ１とが印加される。
【００６７】そして、前段ゲートにおいて、第１，第２
切り換え部１１０Ａ，１１０Ｂにより、１つの単位セレ
クタＵse111 が構成され、第３，第４切り換え部１１０
Ｃ，１１０Ｄにより、１つの単位セレクタＵse112 が構
成されている。単位セレクタＵse111 の一方の切り換え
部１１０Ａにおいては、強誘電体キャパシタ１０１に選
択信号Ｄ１が印加され、常誘電体キャパシタ１０２に反
転選択信号／Ｄ１が印加される。一方、単位セレクタＵ
se111 の他方の切り換え部１１０Ｂにおいては、常誘電
体キャパシタ１０２に選択信号Ｄ１が印加され、強誘電
体キャパシタ１０１に反転選択信号／Ｄ１が印加され
る。同様に、単位セレクタＵse112 の一方の切り換え部
１１０Ｃにおいては、強誘電体キャパシタ１０１に選択
信号Ｄ１が印加され、常誘電体キャパシタ１０２に反転
選択信号／Ｄ１が印加される。一方、単位セレクタＵse
112 の他方の切り換え部１１０Ｄにおいては、常誘電体
キャパシタ１０２に選択信号Ｄ１が印加され、強誘電体
キャパシタ１０１に反転選択信号／Ｄ１が印加される。
言い換えると、いずれの単位セレクタＵse111 ，Ｕse11
2 においても、一方の切り換え部の強誘電体キャパシタ
に印加される電圧と、他方の切り換え部の強誘電体キャ
パシタに印加される電圧とは正負が逆になっている。
切り換え部１１０Ａ，１１０Ｂにより、１つの単位セレ
クタＵse111 が構成され、第３，第４切り換え部１１０
Ｃ，１１０Ｄにより、１つの単位セレクタＵse112 が構
成されている。単位セレクタＵse111 の一方の切り換え
部１１０Ａにおいては、強誘電体キャパシタ１０１に選
択信号Ｄ１が印加され、常誘電体キャパシタ１０２に反
転選択信号／Ｄ１が印加される。一方、単位セレクタＵ
se111 の他方の切り換え部１１０Ｂにおいては、常誘電
体キャパシタ１０２に選択信号Ｄ１が印加され、強誘電
体キャパシタ１０１に反転選択信号／Ｄ１が印加され
る。同様に、単位セレクタＵse112 の一方の切り換え部
１１０Ｃにおいては、強誘電体キャパシタ１０１に選択
信号Ｄ１が印加され、常誘電体キャパシタ１０２に反転
選択信号／Ｄ１が印加される。一方、単位セレクタＵse
112 の他方の切り換え部１１０Ｄにおいては、常誘電体
キャパシタ１０２に選択信号Ｄ１が印加され、強誘電体
キャパシタ１０１に反転選択信号／Ｄ１が印加される。
言い換えると、いずれの単位セレクタＵse111 ，Ｕse11
2 においても、一方の切り換え部の強誘電体キャパシタ
に印加される電圧と、他方の切り換え部の強誘電体キャ
パシタに印加される電圧とは正負が逆になっている。
【００６８】また、後段ゲートには、選択信号Ｄ２を受
けて反転選択信号／Ｄ２を生成する第１インバータ１２
１と、第１インバータ１２１から反転選択信号／Ｄ２を
受けて、選択信号Ｄ２を生成する第２インバータ１２２
とを備えている。第１インバータ１２１から出力される
反転選択信号／Ｄ２は、信号線１２３からすべての切り
換え部１２０Ａ，１２０Ｂの各直列キャパシタ１０３に
送られ、第２インバータ１２２から出力される選択信号
Ｄ２は、信号線１２４を介してすべての切り換え部１２
０Ａ，１２０Ｂの各直列キャパシタ１０３に送られる。
つまり、各直列キャパシタ１０３の両端には、選択信号
Ｄ２と反転選択信号／Ｄ２とが印加される。後段ゲート
において、２つの切り換え部１２０Ａ，１２０Ｂによ
り、単位セレクタＵse121 が構成されている。単位セレ
クタＵse121 の一方の切り換え部１２０Ａにおいては、
強誘電体キャパシタ１０１に選択信号Ｄ２が印加され、
常誘電体キャパシタ１０２に反転選択信号／Ｄ２が印加
される。一方、単位セレクタＵse121 の他方の切り換え
部１２０Ｂにおいては、常誘電体キャパシタ１０２に選
択信号Ｄ２が印加され、強誘電体キャパシタ１０１に反
転選択信号／Ｄ２が印加される。言い換えると、後段ゲ
ートの単位セレクタにおいても、一方の切り換え部の強
誘電体キャパシタに印加される電圧と、他方の切り換え
部の強誘電体キャパシタに印加される電圧とは正負が逆
になっている。
けて反転選択信号／Ｄ２を生成する第１インバータ１２
１と、第１インバータ１２１から反転選択信号／Ｄ２を
受けて、選択信号Ｄ２を生成する第２インバータ１２２
とを備えている。第１インバータ１２１から出力される
反転選択信号／Ｄ２は、信号線１２３からすべての切り
換え部１２０Ａ，１２０Ｂの各直列キャパシタ１０３に
送られ、第２インバータ１２２から出力される選択信号
Ｄ２は、信号線１２４を介してすべての切り換え部１２
０Ａ，１２０Ｂの各直列キャパシタ１０３に送られる。
つまり、各直列キャパシタ１０３の両端には、選択信号
Ｄ２と反転選択信号／Ｄ２とが印加される。後段ゲート
において、２つの切り換え部１２０Ａ，１２０Ｂによ
り、単位セレクタＵse121 が構成されている。単位セレ
クタＵse121 の一方の切り換え部１２０Ａにおいては、
強誘電体キャパシタ１０１に選択信号Ｄ２が印加され、
常誘電体キャパシタ１０２に反転選択信号／Ｄ２が印加
される。一方、単位セレクタＵse121 の他方の切り換え
部１２０Ｂにおいては、常誘電体キャパシタ１０２に選
択信号Ｄ２が印加され、強誘電体キャパシタ１０１に反
転選択信号／Ｄ２が印加される。言い換えると、後段ゲ
ートの単位セレクタにおいても、一方の切り換え部の強
誘電体キャパシタに印加される電圧と、他方の切り換え
部の強誘電体キャパシタに印加される電圧とは正負が逆
になっている。
【００６９】以上のように、本実施形態の不揮発性マル
チプレクサは、前段ゲートに単位セレクタＵse111 ，Ｕ
se112 を、後段ゲートに単位セレクタＵse121 を配置し
た構成となっている。つまり、実質的には、第１の実施
形態と同じ構成となっている。
チプレクサは、前段ゲートに単位セレクタＵse111 ，Ｕ
se112 を、後段ゲートに単位セレクタＵse121 を配置し
た構成となっている。つまり、実質的には、第１の実施
形態と同じ構成となっている。
【００７０】本実施形態の特徴は、前段ゲートにおい
て、２つの切り換え部１１０Ａ及び１１０Ｃとが１つの
直列キャパシタ１０３を共有し、２つの切り換え部１１
０Ｂと１１０Ｄとが１つの直列キャパシタ１０３を共有
している点である。
て、２つの切り換え部１１０Ａ及び１１０Ｃとが１つの
直列キャパシタ１０３を共有し、２つの切り換え部１１
０Ｂと１１０Ｄとが１つの直列キャパシタ１０３を共有
している点である。
【００７１】図８は、前段ゲートの構造例を示す平面図
である。同図に示すように、半導体基板の表面部の素子
分離に囲まれる２つの活性領域には、ｎ型不純物を含む
３つのソース・ドレイン領域１３４ａ，１３４ｂ，１３
４ｃがそれぞれ設けられている。半導体基板の各ソース
・ドレイン領域１３４ａ，１３４ｃ間、及び１３４ｂ，
１３４ｃ間に位置する領域の上には、ゲート酸化膜を挟
んで各ＦＥＴ１０４のゲート電極１０８が設けられてい
る。また、基板上には、各ＦＥＴを覆う第１層間絶縁膜
が形成されており、第１層間絶縁膜の上に強誘電体キャ
パシタ１０１及び常誘電体キャパシタ１０２からなる２
つの直列キャパシタ１０３が形成されている。一方の強
誘電体キャパシタ１０１の下部電極１０１ａは、Ｗプラ
グ１４１を介して第１，第３切り換え部１１０Ａ，１１
０Ｃの各ゲート電極１０８にそれぞれ接続されている。
他方の強誘電体キャパシタ１０１の下部電極１０１ａ
は、Ｗプラグ１４１を介して第２，第４切り換え部１１
０Ｂ，１１０Ｄの各ゲート電極１０８にそれぞれ接続さ
れている。強誘電体キャパシタ１０１及び常誘電体キャ
パシタ１０２の断面構造は、第１の実施形態における図
５に示すとおりである。
である。同図に示すように、半導体基板の表面部の素子
分離に囲まれる２つの活性領域には、ｎ型不純物を含む
３つのソース・ドレイン領域１３４ａ，１３４ｂ，１３
４ｃがそれぞれ設けられている。半導体基板の各ソース
・ドレイン領域１３４ａ，１３４ｃ間、及び１３４ｂ，
１３４ｃ間に位置する領域の上には、ゲート酸化膜を挟
んで各ＦＥＴ１０４のゲート電極１０８が設けられてい
る。また、基板上には、各ＦＥＴを覆う第１層間絶縁膜
が形成されており、第１層間絶縁膜の上に強誘電体キャ
パシタ１０１及び常誘電体キャパシタ１０２からなる２
つの直列キャパシタ１０３が形成されている。一方の強
誘電体キャパシタ１０１の下部電極１０１ａは、Ｗプラ
グ１４１を介して第１，第３切り換え部１１０Ａ，１１
０Ｃの各ゲート電極１０８にそれぞれ接続されている。
他方の強誘電体キャパシタ１０１の下部電極１０１ａ
は、Ｗプラグ１４１を介して第２，第４切り換え部１１
０Ｂ，１１０Ｄの各ゲート電極１０８にそれぞれ接続さ
れている。強誘電体キャパシタ１０１及び常誘電体キャ
パシタ１０２の断面構造は、第１の実施形態における図
５に示すとおりである。
【００７２】さらに、第１層間絶縁膜の上には、各キャ
パシタ１０１，１０２を覆う第２層間絶縁膜が設けられ
ており、第２層間絶縁膜の上に信号線１１３，１１４が
設けられている。信号線１１３は、第２層間絶縁膜を貫
通するＷプラグ１５１を介して、一方の直列キャパシタ
１０３の強誘電体キャパシタ１０１の上部電極１０１ｂ
と、他方の直列キャパシタ１０３の常誘電体キャパシタ
１０２の上部電極１０２ｂとにそれぞれ接続されてい
る。信号線１１４は、第２層間絶縁膜を貫通するＷプラ
グ１５１を介して、他方の直列キャパシタ１０３の常誘
電体キャパシタ１０２の上部電極１０２ｂと、一方の直
列キャパシタ１０３の強誘電体キャパシタ１０１の上部
電極１０１ｂとにそれぞれ接続されている。そして、各
ＦＥＴ１０４の両端のソース・ドレイン領域１３４ａ，
１３４ｂに入力信号を受けて、各ＦＥＴ１０４間のソー
ス・ドレイン領域１３４ｃから出力信号を出力する。
パシタ１０１，１０２を覆う第２層間絶縁膜が設けられ
ており、第２層間絶縁膜の上に信号線１１３，１１４が
設けられている。信号線１１３は、第２層間絶縁膜を貫
通するＷプラグ１５１を介して、一方の直列キャパシタ
１０３の強誘電体キャパシタ１０１の上部電極１０１ｂ
と、他方の直列キャパシタ１０３の常誘電体キャパシタ
１０２の上部電極１０２ｂとにそれぞれ接続されてい
る。信号線１１４は、第２層間絶縁膜を貫通するＷプラ
グ１５１を介して、他方の直列キャパシタ１０３の常誘
電体キャパシタ１０２の上部電極１０２ｂと、一方の直
列キャパシタ１０３の強誘電体キャパシタ１０１の上部
電極１０１ｂとにそれぞれ接続されている。そして、各
ＦＥＴ１０４の両端のソース・ドレイン領域１３４ａ，
１３４ｂに入力信号を受けて、各ＦＥＴ１０４間のソー
ス・ドレイン領域１３４ｃから出力信号を出力する。
【００７３】本実施形態においては、第１の実施形態に
比べ、前段ゲートにおける直列キャパシタの数が半分で
済むので、マルチプレクサを構成する集積回路装置の面
積の低減を図ることができる利点がある。
比べ、前段ゲートにおける直列キャパシタの数が半分で
済むので、マルチプレクサを構成する集積回路装置の面
積の低減を図ることができる利点がある。
【００７４】（第４の実施形態）図９は、第４の実施形
態に係るマルチプレクサの回路図である。本実施形態の
マルチプレクサは、第１の実施形態のマルチプレクサに
加えて、出力端子Ｔoutの出力状態を不揮発で記憶する
ための出力信号保持部６０を備えている。出力信号保持
部６０は、強誘電体キャパシタ６１及び常誘電体キャパ
シタ６２を中間ノード６９によって接続してなる直列キ
ャパシタ６３を備えている。また、マルチプレクサの後
段ゲートから出力される信号Ｐroutを反転してなる反転
信号／Ｐroutを生成するインバータ７１と、中間ノード
６９と出力端子Ｔout との間に介設されたインバータ７
２とが設けられている。
態に係るマルチプレクサの回路図である。本実施形態の
マルチプレクサは、第１の実施形態のマルチプレクサに
加えて、出力端子Ｔoutの出力状態を不揮発で記憶する
ための出力信号保持部６０を備えている。出力信号保持
部６０は、強誘電体キャパシタ６１及び常誘電体キャパ
シタ６２を中間ノード６９によって接続してなる直列キ
ャパシタ６３を備えている。また、マルチプレクサの後
段ゲートから出力される信号Ｐroutを反転してなる反転
信号／Ｐroutを生成するインバータ７１と、中間ノード
６９と出力端子Ｔout との間に介設されたインバータ７
２とが設けられている。
【００７５】この構成により、直列キャパシタ６３の両
端には、マルチプレクサから出力される信号Ｐroutとそ
の反転信号／Ｐroutとが印加される。したがって、各切
り換え部１０における中間ノード９の電位と同様の作用
により、出力信号保持部６０の中間ノード６９の電位
は、強誘電体キャパシタ６１と常誘電体キャパシタ６２
との容量値の相違に応じて、信号Ｐroutの論理値が１で
あれば低電位に、信号Ｐroutの論理値が０であれば高電
位に保持される。そして、インバータ７２で中間ノード
６９の電位が反転され、この反転信号が出力信号Ｏutと
して出力端子Ｔout から出力される。
端には、マルチプレクサから出力される信号Ｐroutとそ
の反転信号／Ｐroutとが印加される。したがって、各切
り換え部１０における中間ノード９の電位と同様の作用
により、出力信号保持部６０の中間ノード６９の電位
は、強誘電体キャパシタ６１と常誘電体キャパシタ６２
との容量値の相違に応じて、信号Ｐroutの論理値が１で
あれば低電位に、信号Ｐroutの論理値が０であれば高電
位に保持される。そして、インバータ７２で中間ノード
６９の電位が反転され、この反転信号が出力信号Ｏutと
して出力端子Ｔout から出力される。
【００７６】したがって、本実施形態のマルチプレクサ
によると、第１の実施形態のマルチプレクサと同様の動
作を行なうことができると共に、出力信号の論理値を不
揮発性で保持することができるために、たとえば電源の
切断後に、電源が投入された時点ですぐに切断前の状態
から作動することができる。
によると、第１の実施形態のマルチプレクサと同様の動
作を行なうことができると共に、出力信号の論理値を不
揮発性で保持することができるために、たとえば電源の
切断後に、電源が投入された時点ですぐに切断前の状態
から作動することができる。
【００７７】なお、入力端子Ｔi1〜Ｔi4の後段側に、出
力信号保持部と同じ構成を有する入力信号保持部を設け
てもよい。その場合には、各入力信号Ｉn1〜Ｉn4の論理
値を不揮発性で保持することが可能になる。その場合に
は、後述するごとく本実施形態のマルチプレクサをデマ
ルチプレクサとして動作させた場合に、その出力状態不
揮発で記憶することができるので、電源の切断後、再投
入時に切断時の状態からデマルチ動作が可能になるなど
の利点が得られる。
力信号保持部と同じ構成を有する入力信号保持部を設け
てもよい。その場合には、各入力信号Ｉn1〜Ｉn4の論理
値を不揮発性で保持することが可能になる。その場合に
は、後述するごとく本実施形態のマルチプレクサをデマ
ルチプレクサとして動作させた場合に、その出力状態不
揮発で記憶することができるので、電源の切断後、再投
入時に切断時の状態からデマルチ動作が可能になるなど
の利点が得られる。
【００７８】（第５の実施形態）図１０は、第５の実施
形態における不揮発性セレクタである不揮発性マルチプ
レクサの回路図である。
形態における不揮発性セレクタである不揮発性マルチプ
レクサの回路図である。
【００７９】図１０に示すように、本実施形態のマルチ
プレクサは、第１の実施形態における前段ゲートの第
２，第４の切り換え部１０Ａ，１０Ｄにおいて、直列キ
ャパシタを除去し、かつ、ｎチャネル型ＦＥＴ４に代え
てｐチャネル型ＦＥＴ４’を配置した構成を有してい
る。そして、第２，第４の切り換え部１０Ａ，１０Ｄの
ｐチャネル型ＦＥＴ４’のゲート電極８は、第１，第３
切り換え部１０Ａ，１０Ｃの中間ノード９に接続されて
いる。また、第１の実施形態における前段ゲートの後段
ゲートの第２切り換え部２０Ｂにおいて、直列キャパシ
タを除去し、かつ、ｎチャネル型ＦＥＴ４に代えてｐチ
ャネル型ＦＥＴ４’を配置した構成を有している。そし
て、第２の切り換え部２０Ａのｐチャネル型ＦＥＴ４’
のゲート電極８は、第１切り換え部２０Ａの中間ノード
９に接続されている。他の要素の構造は、図１に示すと
おりである。
プレクサは、第１の実施形態における前段ゲートの第
２，第４の切り換え部１０Ａ，１０Ｄにおいて、直列キ
ャパシタを除去し、かつ、ｎチャネル型ＦＥＴ４に代え
てｐチャネル型ＦＥＴ４’を配置した構成を有してい
る。そして、第２，第４の切り換え部１０Ａ，１０Ｄの
ｐチャネル型ＦＥＴ４’のゲート電極８は、第１，第３
切り換え部１０Ａ，１０Ｃの中間ノード９に接続されて
いる。また、第１の実施形態における前段ゲートの後段
ゲートの第２切り換え部２０Ｂにおいて、直列キャパシ
タを除去し、かつ、ｎチャネル型ＦＥＴ４に代えてｐチ
ャネル型ＦＥＴ４’を配置した構成を有している。そし
て、第２の切り換え部２０Ａのｐチャネル型ＦＥＴ４’
のゲート電極８は、第１切り換え部２０Ａの中間ノード
９に接続されている。他の要素の構造は、図１に示すと
おりである。
【００８０】本実施形態のマルチプレクサによると、前
段ゲートにおいて、単位セレクタＵse11の第１，第２切
り換え部１０Ａ，１０Ｂの双方において、強誘電体キャ
パシタ１に選択信号Ｄ１が印加され、常誘電体キャパシ
タ２に反転選択信号／Ｄ１が印加される。同様に、単位
セレクタＵse12の第３，第４切り換え部１０Ｃ，１０Ｄ
の双方において、強誘電体キャパシタ１に選択信号Ｄ１
が印加され、常誘電体キャパシタ２に反転選択信号／Ｄ
１が印加される。言い換えると、いずれの単位セレクタ
Ｕse11，Ｕse12においても、一方の切り換え部の強誘電
体キャパシタに印加される電圧と、他方の切り換え部の
強誘電体キャパシタに印加される電圧とは正負が同じに
なっている。
段ゲートにおいて、単位セレクタＵse11の第１，第２切
り換え部１０Ａ，１０Ｂの双方において、強誘電体キャ
パシタ１に選択信号Ｄ１が印加され、常誘電体キャパシ
タ２に反転選択信号／Ｄ１が印加される。同様に、単位
セレクタＵse12の第３，第４切り換え部１０Ｃ，１０Ｄ
の双方において、強誘電体キャパシタ１に選択信号Ｄ１
が印加され、常誘電体キャパシタ２に反転選択信号／Ｄ
１が印加される。言い換えると、いずれの単位セレクタ
Ｕse11，Ｕse12においても、一方の切り換え部の強誘電
体キャパシタに印加される電圧と、他方の切り換え部の
強誘電体キャパシタに印加される電圧とは正負が同じに
なっている。
【００８１】また、後段ゲートにおいても、第１，第２
切り換え部２０Ａ，２０Ｂの双方において、強誘電体キ
ャパシタ１に選択信号Ｄ２が印加され、常誘電体キャパ
シタ２に反転選択信号／Ｄ２が印加される。言い換える
と、後段ゲートの単位セレクタにおいても、一方の切り
換え部の強誘電体キャパシタに印加される電圧と、他方
の切り換え部の強誘電体キャパシタに印加される電圧と
は正負が同じになっている。
切り換え部２０Ａ，２０Ｂの双方において、強誘電体キ
ャパシタ１に選択信号Ｄ２が印加され、常誘電体キャパ
シタ２に反転選択信号／Ｄ２が印加される。言い換える
と、後段ゲートの単位セレクタにおいても、一方の切り
換え部の強誘電体キャパシタに印加される電圧と、他方
の切り換え部の強誘電体キャパシタに印加される電圧と
は正負が同じになっている。
【００８２】したがって、強誘電体キャパシタ１の容量
が常誘電体キャパシタ２の容量よりも大きい場合、選択
信号Ｄ１，Ｄ２の論理値が１のときには、各中間ノード
９の電位は、ＶＤＤ／２よりも高い第１電位Ｖｈとな
る。一方、選択信号Ｄ１，Ｄ２の論理値が０のときに
は、各中間ノード９の電位はＶＤＤ／２よりも低い第２
電位Ｖｌとなる。
が常誘電体キャパシタ２の容量よりも大きい場合、選択
信号Ｄ１，Ｄ２の論理値が１のときには、各中間ノード
９の電位は、ＶＤＤ／２よりも高い第１電位Ｖｈとな
る。一方、選択信号Ｄ１，Ｄ２の論理値が０のときに
は、各中間ノード９の電位はＶＤＤ／２よりも低い第２
電位Ｖｌとなる。
【００８３】そこで、本実施形態においては、第１電位
Ｖｈをｎチャネル型ＦＥＴ４のしきい値電圧よりも高
く、かつ、ｐチャネル型ＦＥＴ４のしきい値電圧よりも
高くなるように設計しておく。すると、選択信号Ｄ１の
論理値が１の場合には、切り換え部１０ＡのＦＥＴ４が
ＯＮに、切り換え部１０ＢのＦＥＴ４がＯＦＦになるの
で、２つの入力信号Ｉn1，Ｉn2のうち一方の入力信号Ｉ
n1が選択される。一方、選択信号Ｄ１の論理値が０の場
合には、切り換え部１０ＡのＦＥＴ４がＯＦＦに、切り
換え部１０ＢのＦＥＴ４がＯＮになるので、２つの入力
信号Ｉn1，Ｉn2のうち他方の入力信号Ｉn2が選択され
る。他の単位セレクタＵse12，Ｕse21においても同様で
ある。
Ｖｈをｎチャネル型ＦＥＴ４のしきい値電圧よりも高
く、かつ、ｐチャネル型ＦＥＴ４のしきい値電圧よりも
高くなるように設計しておく。すると、選択信号Ｄ１の
論理値が１の場合には、切り換え部１０ＡのＦＥＴ４が
ＯＮに、切り換え部１０ＢのＦＥＴ４がＯＦＦになるの
で、２つの入力信号Ｉn1，Ｉn2のうち一方の入力信号Ｉ
n1が選択される。一方、選択信号Ｄ１の論理値が０の場
合には、切り換え部１０ＡのＦＥＴ４がＯＦＦに、切り
換え部１０ＢのＦＥＴ４がＯＮになるので、２つの入力
信号Ｉn1，Ｉn2のうち他方の入力信号Ｉn2が選択され
る。他の単位セレクタＵse12，Ｕse21においても同様で
ある。
【００８４】本実施形態によると、第１の実施形態と同
様のマルチプレクサ動作を実現することができ、かつ、
第１の実施形態に比べて、前段ゲート及び後段ゲートの
双方において、直列キャパシタの数が半分で済むので、
マルチプレクサを構成する集積回路装置の面積の低減を
図ることができる利点がある。
様のマルチプレクサ動作を実現することができ、かつ、
第１の実施形態に比べて、前段ゲート及び後段ゲートの
双方において、直列キャパシタの数が半分で済むので、
マルチプレクサを構成する集積回路装置の面積の低減を
図ることができる利点がある。
【００８５】なお、第２，第４の実施形態においても、
各切り換え部１０Ｂ，１０Ｄ，２０Ｂにおいて、ｎチャ
ネル型のＦＥＴ４に代えてｐチャネル型ＦＥＴを配置
し、直列キャパシタ３を除去することができる。
各切り換え部１０Ｂ，１０Ｄ，２０Ｂにおいて、ｎチャ
ネル型のＦＥＴ４に代えてｐチャネル型ＦＥＴを配置
し、直列キャパシタ３を除去することができる。
【００８６】（第６の実施形態）図１１は、第６の実施
形態に係るＦＰＧＡ（Field Programmable Gate-arra
y）の回路図である。本実施形態においては、上記第１
〜第５の実施形態のうちいずれか１つの構成を有するマ
ルチプレクサＭu1〜Ｍu10 ，Ｍu21 を配置し、ＬＵＴ
（Look Up Table）、レジスタ（Ｒeg）、ＳＲロジック
（Set/Reset Logic）などを配置している。
形態に係るＦＰＧＡ（Field Programmable Gate-arra
y）の回路図である。本実施形態においては、上記第１
〜第５の実施形態のうちいずれか１つの構成を有するマ
ルチプレクサＭu1〜Ｍu10 ，Ｍu21 を配置し、ＬＵＴ
（Look Up Table）、レジスタ（Ｒeg）、ＳＲロジック
（Set/Reset Logic）などを配置している。
【００８７】本実施形態によると、プログラムの書き込
みが可能なＦＰＧＡにおいて、本発明の不揮発性セレク
タ（単位セレクタ）を有するマルチプレクサを配置する
ことにより、ＳＲＡＭがなくても不揮発で書き込まれた
プログラムに応じたマルチプレクサ動作を記憶すること
ができるので、回路の占有面積の低減や制御の簡素化な
どを図ることができる。
みが可能なＦＰＧＡにおいて、本発明の不揮発性セレク
タ（単位セレクタ）を有するマルチプレクサを配置する
ことにより、ＳＲＡＭがなくても不揮発で書き込まれた
プログラムに応じたマルチプレクサ動作を記憶すること
ができるので、回路の占有面積の低減や制御の簡素化な
どを図ることができる。
【００８８】（第７の実施形態）図１２は、第７の実施
形態に係る認識システムの一部の構成を示す回路図であ
る。同図に示すように、認識システムには、標準パター
ンを記憶する標準パターン記憶部２５１と、周知の動的
計画法を利用して２つのパターンの距離を計算するマッ
チング部２５２と、類似部分検出部２００と、標準パタ
ーン平均化処理部２５３と、距離−類似部割合記憶部２
５４とを備えている。
形態に係る認識システムの一部の構成を示す回路図であ
る。同図に示すように、認識システムには、標準パター
ンを記憶する標準パターン記憶部２５１と、周知の動的
計画法を利用して２つのパターンの距離を計算するマッ
チング部２５２と、類似部分検出部２００と、標準パタ
ーン平均化処理部２５３と、距離−類似部割合記憶部２
５４とを備えている。
【００８９】類似部分検出部２００には、ＤＰ距離の値
が第Ｋ番目以内に小さい値かどうかを判定する判定部２
０１と、判定部２０１の指令に応じて、マッチング部２
５２の計算結果である歪み関数と、Ｉフレーム分のＤＰ
対応ベクトル距離と、その標準パターンのカテゴリ名
と、ＤＰ距離とを、それぞれ、記憶部２０３，記憶部２
０４，記憶部２０５，記憶部２０５に送るとともに、標
準パターン記憶部２５１よりそのカテゴリ名のパターン
のフレーム数を受け取り記憶部２０７に送るマルチプレ
クサ２０２とが配置されている。
が第Ｋ番目以内に小さい値かどうかを判定する判定部２
０１と、判定部２０１の指令に応じて、マッチング部２
５２の計算結果である歪み関数と、Ｉフレーム分のＤＰ
対応ベクトル距離と、その標準パターンのカテゴリ名
と、ＤＰ距離とを、それぞれ、記憶部２０３，記憶部２
０４，記憶部２０５，記憶部２０５に送るとともに、標
準パターン記憶部２５１よりそのカテゴリ名のパターン
のフレーム数を受け取り記憶部２０７に送るマルチプレ
クサ２０２とが配置されている。
【００９０】なお、類似部分検出部２００には、平滑化
ＤＰ対応ベクトル距離計算部２０８、平滑化ＤＰ対応ベ
クトル距離を１フレームづつシフトして１個求めたもの
を記憶する記憶部２０９、平均化フレーム数計算部２１
０、比較部２１１などがさらに配置されているが、これ
らの要素の動作は、本発明には直接関係がないので説明
を省略する。
ＤＰ対応ベクトル距離計算部２０８、平滑化ＤＰ対応ベ
クトル距離を１フレームづつシフトして１個求めたもの
を記憶する記憶部２０９、平均化フレーム数計算部２１
０、比較部２１１などがさらに配置されているが、これ
らの要素の動作は、本発明には直接関係がないので説明
を省略する。
【００９１】この認識システムは、類似した標準パター
ンの中から、類似した標準パターンの組とその類似した
部分を正確に検出し、その部分のみを平均化すること
で、高い認識率を得ようとするものである。
ンの中から、類似した標準パターンの組とその類似した
部分を正確に検出し、その部分のみを平均化すること
で、高い認識率を得ようとするものである。
【００９２】そして、類似部分検出部２００内のマルチ
プレクサ２０２として、第１〜第５の実施形態のうちの
いずれか１つの構成を有する不揮発性マルチプレクサを
設けることにより、判定部２０１のデータをラッチする
必要がなくなる。つまり、前回の判定結果を、不揮発で
マルチプレクサ２０２に保持することができるので、回
路の占有面積の低減や制御の簡素化などを図ることがで
きる。
プレクサ２０２として、第１〜第５の実施形態のうちの
いずれか１つの構成を有する不揮発性マルチプレクサを
設けることにより、判定部２０１のデータをラッチする
必要がなくなる。つまり、前回の判定結果を、不揮発で
マルチプレクサ２０２に保持することができるので、回
路の占有面積の低減や制御の簡素化などを図ることがで
きる。
【００９３】図１２に示す認識システムは、本発明を適
用することができる認識システムの一例にすぎず、本発
明の不揮発性セレクタを配置したマルチプレクサは、図
１２に示す以外の他の認識システムに配置することもで
きる。
用することができる認識システムの一例にすぎず、本発
明の不揮発性セレクタを配置したマルチプレクサは、図
１２に示す以外の他の認識システムに配置することもで
きる。
【００９４】（第８の実施形態）図１３は、第８の実施
形態に係る暗号チップ回路の構成を概略的に示すブロッ
ク回路図である。
形態に係る暗号チップ回路の構成を概略的に示すブロッ
ク回路図である。
【００９５】本実施形態の暗号チップは、マトリクス状
のメモリセルアレイを備え、データ群を記憶するデータ
メモリ３０１と、データメモリ３０１の列方向に配置さ
れたデータ群を選択するためのマルチプレクサ３０２
と、データメモリ３０１の行方向に配置されたデータ群
を選択するためのマルチプレクサ３０３と、暗号キーを
記憶するＲＯＭ等の制御データメモリ３０４と、マッチ
ング回路３０５，３０６とを備えている。
のメモリセルアレイを備え、データ群を記憶するデータ
メモリ３０１と、データメモリ３０１の列方向に配置さ
れたデータ群を選択するためのマルチプレクサ３０２
と、データメモリ３０１の行方向に配置されたデータ群
を選択するためのマルチプレクサ３０３と、暗号キーを
記憶するＲＯＭ等の制御データメモリ３０４と、マッチ
ング回路３０５，３０６とを備えている。
【００９６】本実施形態の暗号チップ回路においては、
制御データメモリ３０４に格納されている暗号キーとな
る制御データに応じて、データメモリ３０１からデータ
群を取り出して、行及び列毎にマルチプレクサ３０２，
３０３からマッチング回路３０５，３０５にデータ群を
送って、予め保有されている暗号と送られてきた暗号と
の暗号の一致・不一致を判定することができる。その場
合、マルチプレクサ３０２，３０３の動作が不揮発で記
憶されているので、おおむね一定の動作を繰り返すこと
になる暗号の確認作業を迅速に行なうことができる。
制御データメモリ３０４に格納されている暗号キーとな
る制御データに応じて、データメモリ３０１からデータ
群を取り出して、行及び列毎にマルチプレクサ３０２，
３０３からマッチング回路３０５，３０５にデータ群を
送って、予め保有されている暗号と送られてきた暗号と
の暗号の一致・不一致を判定することができる。その場
合、マルチプレクサ３０２，３０３の動作が不揮発で記
憶されているので、おおむね一定の動作を繰り返すこと
になる暗号の確認作業を迅速に行なうことができる。
【００９７】（その他の実施形態）上記各実施形態で
は、４つの入力信号から１つを選択するマルチプレクサ
について説明したが、入力数が４つよりも多い場合であ
っても本発明を適用することができる。たとえば、８つ
の入力から１つを選ぶマルチプレクサを構成する場合に
は、図１，図６，図７，図８，図９及び図１０に示す前
段ゲートのさらに前段側に４つの単位セレクタを配置し
て、３つの選択信号の論理値１，０の組み合わせに応じ
て、各単位セレクタが動作するように構成すればよい。
また、２つの入力から１つを選択する場合には、１つの
１つの選択信号の論理値１，０に応じて動作する１つの
単位セレクタだけを配置すればよい。つまり、２n 個
（ｎ≧２）のセレクタ回路については、上記各実施形態
を適用することができる。
は、４つの入力信号から１つを選択するマルチプレクサ
について説明したが、入力数が４つよりも多い場合であ
っても本発明を適用することができる。たとえば、８つ
の入力から１つを選ぶマルチプレクサを構成する場合に
は、図１，図６，図７，図８，図９及び図１０に示す前
段ゲートのさらに前段側に４つの単位セレクタを配置し
て、３つの選択信号の論理値１，０の組み合わせに応じ
て、各単位セレクタが動作するように構成すればよい。
また、２つの入力から１つを選択する場合には、１つの
１つの選択信号の論理値１，０に応じて動作する１つの
単位セレクタだけを配置すればよい。つまり、２n 個
（ｎ≧２）のセレクタ回路については、上記各実施形態
を適用することができる。
【００９８】ただし、入力信号が２n 個でなくてもよ
い。その場合、２n 個のＦＥＴのうち不要な入力部を有
するものが現れるが、当該ＦＥＴの出力部を例えば接地
しておくことにより、マルチプレクサ動作を確保するこ
とができる。
い。その場合、２n 個のＦＥＴのうち不要な入力部を有
するものが現れるが、当該ＦＥＴの出力部を例えば接地
しておくことにより、マルチプレクサ動作を確保するこ
とができる。
【００９９】さらに、入力端子Ｔi1〜Ｔi4と、出力端子
Ｔout へのデータの入出力関係を逆にしたい場合、つま
り、出力端子Ｔout から入力されたデータと選択信号Ｄ
１，Ｄ２の論理値の組み合わせに応じて、４つの入力端
子Ｔi1〜Ｔi4から図４に示す入力信号Ｉn1〜Ｉn4を出力
させたい場合には、入力方向を逆にすればよい。これｎ
により、各実施形態のマルチプレクサは、不揮発性のデ
マルチプレクサとして動作することになる。
Ｔout へのデータの入出力関係を逆にしたい場合、つま
り、出力端子Ｔout から入力されたデータと選択信号Ｄ
１，Ｄ２の論理値の組み合わせに応じて、４つの入力端
子Ｔi1〜Ｔi4から図４に示す入力信号Ｉn1〜Ｉn4を出力
させたい場合には、入力方向を逆にすればよい。これｎ
により、各実施形態のマルチプレクサは、不揮発性のデ
マルチプレクサとして動作することになる。
【０１００】上記実施形態において、強誘電体キャパシ
タと常誘電体キャパシタとを備えた場合には、強誘電体
キャパシタを高容量側キャパシタとし常誘電体キャパシ
タを低容量側キャパシタとしてが、強誘電体キャパシタ
が低容量側キャパシタで、常誘電体キャパシタが高容量
側キャパシタでもよい。
タと常誘電体キャパシタとを備えた場合には、強誘電体
キャパシタを高容量側キャパシタとし常誘電体キャパシ
タを低容量側キャパシタとしてが、強誘電体キャパシタ
が低容量側キャパシタで、常誘電体キャパシタが高容量
側キャパシタでもよい。
【０１０１】なお、すべての切り換え部に不揮発性記憶
機能をもたせる必要はなく、共通の選択信号，反転選択
信号を受ける切り換え部だけに不揮発性記憶機能をもた
せてもよい。例えば、図１等に示す後段ゲートに代え
て、ＡＮＤ回路，ＯＲ回路，ＮＡＮＤ回路等の論理演算
回路を配置して、前段ゲートから出力される２つの信号
の論理演算を行なうような構成を採ることもできる。
機能をもたせる必要はなく、共通の選択信号，反転選択
信号を受ける切り換え部だけに不揮発性記憶機能をもた
せてもよい。例えば、図１等に示す後段ゲートに代え
て、ＡＮＤ回路，ＯＲ回路，ＮＡＮＤ回路等の論理演算
回路を配置して、前段ゲートから出力される２つの信号
の論理演算を行なうような構成を採ることもできる。
【０１０２】
【発明の効果】本発明によれば、不揮発背動作状態を記
憶することができるセレクタや、セレクタを配置した半
導体集積回路の提供を図ることができる。
憶することができるセレクタや、セレクタを配置した半
導体集積回路の提供を図ることができる。
【図１】第１の実施形態における不揮発性セレクタであ
る不揮発性マルチプレクサの回路図である。
る不揮発性マルチプレクサの回路図である。
【図２】強誘電体キャパシタの両端に印加される電圧に
対する強誘電体膜の分極の変化を示す特性図である。
対する強誘電体膜の分極の変化を示す特性図である。
【図３】常誘電体キャパシタの両端に印加される電圧に
対する常誘電体膜の分極の変化を示す特性図である。
対する常誘電体膜の分極の変化を示す特性図である。
【図４】選択信号Ｄ１，Ｄ２の論地値の組み合わせに対
する入出力関係を表にして示す図である。
する入出力関係を表にして示す図である。
【図５】（ａ），（ｂ）は、第１の実施形態の単位セレ
クタの構造例を示す平面図及びVa−Va線における断面図
である。
クタの構造例を示す平面図及びVa−Va線における断面図
である。
【図６】第２の実施形態に係るマルチプレクサの回路図
である。
である。
【図７】第３の実施形態における不揮発性セレクタであ
る不揮発性マルチプレクサの回路図である。
る不揮発性マルチプレクサの回路図である。
【図８】第３の実施形態の前段ゲートの構造例を示す平
面図である。
面図である。
【図９】第４の実施形態に係るマルチプレクサの回路図
である。
である。
【図１０】第５の実施形態における不揮発性セレクタで
ある不揮発性マルチプレクサの回路図である。
ある不揮発性マルチプレクサの回路図である。
【図１１】第６の実施形態に係るＦＰＧＡの回路図であ
る。
る。
【図１２】第７の実施形態に係る認識システムの一部の
構成を示す回路図である。
構成を示す回路図である。
【図１３】第８の実施形態に係る暗号チップ回路の構成
を概略的に示すブロック回路図である。
を概略的に示すブロック回路図である。
【図１４】（ａ），（ｂ）は、従来の４入力のマルチプ
レクサの電気回路図及び選択信号に応じた入出力関係を
表に示す図である。
レクサの電気回路図及び選択信号に応じた入出力関係を
表に示す図である。
１ 強誘電体キャパシタ
２ 常誘電体キャパシタ
３ 直列キャパシタ
４ ＦＥＴ
８ ゲート電極
９ 中間ノード
１０ 切り換え部
１１ インバータ
１２ インバータ
１３ 信号線
１４ 信号線
２１ インバータ
２２ ＩｎＡＢ
２３ 信号線
２４ 信号線
Ｔi 入力端子
Ｔout 出力端子
Ｔd 制御端子
Ｕse 単位セレクタ
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Ｆターム(参考） 5F048 AB01 AB03 AC03 AC10 BA01
5F083 FR00 JA15 JA32 JA38 JA39
MA06 MA18 ZA12
5J042 BA01 CA00 CA02 CA07 CA27
DA00
5J055 AX00 BX03 CX00 DX12 DX61
DX73 EX02 EX07 EY00 EY10
EY21 EZ07 FX00 FX20 FX37
GX01 GX02 GX06 GX07 GX08
Claims (16)
- 【請求項１】 少なくとも１つの単位セレクタを備え、
選択信号及び反転選択信号に応じ、複数の入力信号のう
ちの少なくとも１つの入力信号の通過を遮断して他の入
力信号を通過させるセレクタであって、 上記単位セレクタは、 中間ノードを挟んで互いに直列に接続され、少なくとも
一方が強誘電体キャパシタである第１キャパシタ及び第
２キャパシタを有し、両端に上記選択信号及び反転選択
信号を受ける少なくとも１つの直列キャパシタと、 上記直列キャパシタの中間ノードに接続されるゲート電
極と、上記入力部，出力部として機能する第１，第２の
不純物拡散層とを有する第１ＦＥＴと、 上記直列キャパシタの中間ノードに接続されるゲート電
極と、上記入力部，出力部として機能する第１，第２の
不純物拡散層とを有する第２ＦＥＴとを備え、 上記直列キャパシタの両側に選択信号及び反転選択信号
を受けたとき、上記反転信号の論理値に応じて、上記中
間ノードの電位が上記第１，第２ＦＥＴのうち一方がＯ
Ｎに他方がＯＦＦに交替的に切り換わることを特徴とす
る不揮発性セレクタ。 - 【請求項２】 請求項１記載の不揮発性セレクタにおい
て、 上記少なくとも１つの直列キャパシタは、第１，第２の
直列キャパシタを含み、 上記第１直列キャパシタの中間ノードが上記第１ＦＥＴ
のゲート電極に接続され、 上記第２直列キャパシタの中間ノードが上記第２ＦＥＴ
のゲート電極に接続され、 上記第１，第２ＦＥＴの導電型は互いに等しく、 上記第１直列キャパシタの第１キャパシタと、上記第２
直列キャパシタの第２キャパシタとは、共通の第１配線
により接続され、 上記第１直列キャパシタの第２キャパシタと、上記第２
直列キャパシタの第１キャパシタとは、共通の第２配線
により接続され、 上記第１配線から上記反転信号又は反転選択信号が供給
され、上記第２配線から上記反転反転信号又は反転信号
が供給されることを特徴とする不揮発性セレクタ。 - 【請求項３】 請求項２記載の不揮発性セレクタにおい
て、 上記第１，第２直列キャパシタにおける各第１キャパシ
タ及び各第２キャパシタは、印加電圧に対する分極のヒ
ステリシス特性が互いに異なる強誘電体膜をそれぞれ有
する各１対の強誘電体キャパシタであることを特徴とす
る不揮発性セレクタ。 - 【請求項４】 請求項３記載の不揮発性セレクタにおい
て、 上記第１，第２直列キャパシタにおける各１対の強誘電
体キャパシタ同士の容量値は、上記各強誘電体膜の材料
が共通で厚みの相違に応じて相異なっている特徴とする
不揮発性セレクタ。 - 【請求項５】 請求項３記載の不揮発性セレクタにおい
て、 上記第１，第２直列キャパシタにおける各１対の強誘電
体キャパシタ同士の容量値は、上記各強誘電体膜の材料
が共通で面積の相違に応じて相異なっている特徴とする
不揮発性セレクタ。 - 【請求項６】 請求項２記載の不揮発性セレクタにおい
て、 上記第１，第２直列キャパシタにおける各第１キャパシ
タ及び各第２キャパシタは、一方が強誘電体キャパシタ
で、他方が常誘電体キャパシタであることを特徴とする
不揮発性セレクタ。 - 【請求項７】 請求項２〜６のうちいずれか１つに記載
の不揮発性セレクタにおいて、 上記第１直列キャパシタの中間ノードに接続されるゲー
ト電極と、上記入力部，出力部として機能する第１，第
２の不純物拡散層とを有するもう１つの第１ＦＥＴと、 上記第２直列キャパシタの中間ノードに接続されるゲー
ト電極と、上記入力部，出力部として機能する第１，第
２の不純物拡散層とを有するもう１つの第２ＦＥＴとを
有するもう１つの単位セレクタをさらに備えていること
を特徴とする不揮発性セレクタ。 - 【請求項８】 請求項１記載の不揮発性セレクタにおい
て、 上記少なくとも１つのキャパシタは、１つの直列キャパ
シタであり、 上記第１，第２ＦＥＴのうちの一方がｎチャネル型ＦＥ
Ｔで他方がｐチャネル型ＦＥＴであることを特徴とする
不揮発性セレクタ。 - 【請求項９】 請求項８記載の不揮発性セレクタにおい
て、 上記直列キャパシタにおける第１キャパシタ及び第２キ
ャパシタは、印加電圧に対する分極のヒステリシス特性
が互いに異なる強誘電体膜をそれぞれ有する各１対の強
誘電体キャパシタであることを特徴とする不揮発性セレ
クタ。 - 【請求項１０】 請求項９記載の不揮発性セレクタにお
いて、 上記直列キャパシタにおける第１キャパシタ及び第２キ
ャパシタは、一方が強誘電体キャパシタで、他方が常誘
電体キャパシタであることを特徴とする不揮発性セレク
タ。 - 【請求項１１】 請求項１〜１０のうちいずれか１つに
記載の不揮発性セレクタにおいて、 ２n （ｎは２以上の自然数）個の入力信号を受ける２
n-1 対の上記第１，第２ＦＥＴを有し、共通の選択信号
及び反転選択信号を上記直列キャパシタの両側に受ける
２n-1 個の単位セレクタを配置したゲート部を備えてい
ることを特徴とする不揮発性セレクタ。 - 【請求項１２】 請求項１１記載の不揮発性セレクタに
おいて、 上記ゲート部の複数個を、上記単位セレクタの数が後段
側に向かうほど半分に低減されるように配置したことを
特徴とする不揮発性セレクタ。 - 【請求項１３】 請求項１２記載の不揮発性セレクタに
おいて、 上記複数のゲート部のうち最後段のゲート部の出力側に
配置され、中間ノードを挟んで互いに直列に接続され、
少なくとも一方が強誘電体キャパシタである第１キャパ
シタ及び第２キャパシタを有し、両端に上記出力信号及
び反転出力信号を受ける直列キャパシタをさらに備えて
いることを特徴とする不揮発性セレクタ。 - 【請求項１４】 少なくとも１つの単位セレクタを備
え、選択信号及び反転選択信号に応じ、複数の入力信号
のうちの少なくとも１つの入力信号の通過を遮断して他
の入力信号を通過させるセレクタを備えた半導体集積回
路装置であって、 上記単位セレクタは、 中間ノードを挟んで互いに直列に接続され、少なくとも
一方が強誘電体キャパシタである第１キャパシタ及び第
２キャパシタを有し、両端に上記選択信号及び反転選択
信号を受ける少なくとも１つの直列キャパシタと、 上記直列キャパシタの中間ノードに接続されるゲート電
極と、上記入力部，出力部として機能する第１，第２の
不純物拡散層とを有する第１ＦＥＴと、 上記直列キャパシタの中間ノードに接続されるゲート電
極と、上記入力部，出力部として機能する第１，第２の
不純物拡散層とを有する第２ＦＥＴとを備え、 上記直列キャパシタの両側に選択信号及び反転選択信号
を受けたとき、上記反転信号の論理値に応じて、上記中
間ノードの電位が上記第１，第２ＦＥＴのうち一方がＯ
Ｎに他方がＯＦＦに交替的に切り換わるものであり、 ＦＰＧＡ（Field Programmable Gate-array ）として機
能することを特徴とする半導体集積回路装置。 - 【請求項１５】 少なくとも１つの単位セレクタを備
え、選択信号及び反転選択信号に応じ、複数の入力信号
のうちの少なくとも１つの入力信号の通過を遮断して他
の入力信号を通過させるセレクタを備えた半導体集積回
路装置であって、 上記単位セレクタは、 中間ノードを挟んで互いに直列に接続され、少なくとも
一方が強誘電体キャパシタである第１キャパシタ及び第
２キャパシタを有し、両端に上記選択信号及び反転選択
信号を受ける少なくとも１つの直列キャパシタと、 上記直列キャパシタの中間ノードに接続されるゲート電
極と、上記入力部，出力部として機能する第１，第２の
不純物拡散層とを有する第１ＦＥＴと、 上記直列キャパシタの中間ノードに接続されるゲート電
極と、上記入力部，出力部として機能する第１，第２の
不純物拡散層とを有する第２ＦＥＴとを備え、 上記直列キャパシタの両側に選択信号及び反転選択信号
を受けたとき、上記反転信号の論理値に応じて、上記中
間ノードの電位が上記第１，第２ＦＥＴのうち一方がＯ
Ｎに他方がＯＦＦに交替的に切り換わるものであり、 認識システム中に配置されることを特徴とする半導体集
積回路装置。 - 【請求項１６】 少なくとも１つの単位セレクタを備
え、選択信号及び反転選択信号に応じ、複数の入力信号
のうちの少なくとも１つの入力信号の通過を遮断して他
の入力信号を通過させるセレクタを備えた半導体集積回
路装置であって、 上記単位セレクタは、 中間ノードを挟んで互いに直列に接続され、少なくとも
一方が強誘電体キャパシタである第１キャパシタ及び第
２キャパシタを有し、両端に上記選択信号及び反転選択
信号を受ける少なくとも１つの直列キャパシタと、 上記直列キャパシタの中間ノードに接続されるゲート電
極と、上記入力部，出力部として機能する第１，第２の
不純物拡散層とを有する第１ＦＥＴと、 上記直列キャパシタの中間ノードに接続されるゲート電
極と、上記入力部，出力部として機能する第１，第２の
不純物拡散層とを有する第２ＦＥＴとを備え、 上記直列キャパシタの両側に選択信号及び反転選択信号
を受けたとき、上記反転信号の論理値に応じて、上記中
間ノードの電位が上記第１，第２ＦＥＴのうち一方がＯ
Ｎに他方がＯＦＦに交替的に切り換わるものであり、 暗号チップ回路に配置されることを特徴とする半導体集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002162673A JP2003115754A (ja) | 2001-06-06 | 2002-06-04 | 不揮発性セレクタ及び集積回路装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001170582 | 2001-06-06 | ||
| JP2001-170582 | 2001-06-06 | ||
| JP2002162673A JP2003115754A (ja) | 2001-06-06 | 2002-06-04 | 不揮発性セレクタ及び集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003115754A true JP2003115754A (ja) | 2003-04-18 |
Family
ID=26616417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002162673A Pending JP2003115754A (ja) | 2001-06-06 | 2002-06-04 | 不揮発性セレクタ及び集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003115754A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010050440A1 (ja) * | 2008-10-30 | 2010-05-06 | 独立行政法人産業技術総合研究所 | 再構成可能集積回路 |
| JP2014003598A (ja) * | 2012-05-25 | 2014-01-09 | Semiconductor Energy Lab Co Ltd | 半導体装置の駆動方法 |
| WO2014125979A1 (en) * | 2013-02-13 | 2014-08-21 | Semiconductor Energy Laboratory Co., Ltd. | Programmable logic device and semiconductor device |
| JP2016154365A (ja) * | 2011-05-19 | 2016-08-25 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
2002
- 2002-06-04 JP JP2002162673A patent/JP2003115754A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010109683A (ja) * | 2008-10-30 | 2010-05-13 | National Institute Of Advanced Industrial Science & Technology | 再構成可能集積回路 |
| US8461870B2 (en) | 2008-10-30 | 2013-06-11 | National Institute Of Advanced Industrial Science And Technology | Non-volatile multiplexer-type programmable routing switch |
| WO2010050440A1 (ja) * | 2008-10-30 | 2010-05-06 | 独立行政法人産業技術総合研究所 | 再構成可能集積回路 |
| JP2016154365A (ja) * | 2011-05-19 | 2016-08-25 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2020022168A (ja) * | 2011-05-19 | 2020-02-06 | 株式会社半導体エネルギー研究所 | プログラマブルロジックデバイス |
| JP2014003598A (ja) * | 2012-05-25 | 2014-01-09 | Semiconductor Energy Lab Co Ltd | 半導体装置の駆動方法 |
| JP2018050335A (ja) * | 2012-05-25 | 2018-03-29 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US9048832B2 (en) | 2013-02-13 | 2015-06-02 | Semiconductor Energy Laboratory Co., Ltd. | Programmable logic device and semiconductor device |
| KR20150119862A (ko) * | 2013-02-13 | 2015-10-26 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 프로그래머블 로직 디바이스 및 반도체 장치 |
| US9379711B2 (en) | 2013-02-13 | 2016-06-28 | Semiconductor Energy Laboratory Co., Ltd. | Programmable logic device and semiconductor device |
| JP2014179975A (ja) * | 2013-02-13 | 2014-09-25 | Semiconductor Energy Lab Co Ltd | プログラマブルロジックデバイス、及び半導体装置 |
| US10230368B2 (en) | 2013-02-13 | 2019-03-12 | Semiconductor Energy Laboratory Co., Ltd. | Programmable logic device and semiconductor device |
| WO2014125979A1 (en) * | 2013-02-13 | 2014-08-21 | Semiconductor Energy Laboratory Co., Ltd. | Programmable logic device and semiconductor device |
| KR102125593B1 (ko) | 2013-02-13 | 2020-06-22 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 프로그래머블 로직 디바이스 및 반도체 장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040224 |