JP2018050335A - 半導体装置 - Google Patents

Abstract

【課題】マルチプレクサの面積を縮小すると共に、消費電力の低減が可能な半導体装置の
駆動方法を提供する。
【解決手段】メモリ及びマルチプレクサを有する選択回路を有する半導体装置の動作方法
であって、メモリは、第１のトランジスタと第１の容量素子が接続し、第２のトランジス
タと第２の容量素子が接続する。マルチプレクサは、第３のトランジスタのソース及びド
レインの一方が第１の入力端子と接続し、他方が出力端子と接続し、第４のトランジスタ
のソース及びドレインの一方が第２の入力端子と接続し、他方が出力端子と接続する。ま
た、第１のトランジスタ、第１の容量素子、並びに第３のトランジスタのゲートが接続さ
れたノードに第１の電位を保持させた後、第１の電位より高い第２の電位をノードに保持
させるステップを有する。
【選択図】図１

Description

選択回路を有する半導体装置の駆動方法、及び当該半導体装置を用いた電子機器に関す
る。

集積回路において、入力信号を選択する選択回路の一例としてマルチプレクサが用いら
れている。マルチプレクサは、複数の入力信号から一つの出力信号を出力する回路である
。ここで、マルチプレクサを有する半導体装置の一例としてリコンフィギャラブル論理回
路を説明する。

リコンフィギャラブル論理回路は、複数の論理エレメントで構成される複数の論理ブロ
ックと、複数の論理ブロックを接続する配線と、プログラマブルスイッチと、入出力ブロ
ックとで構成される。

リコンフィギャラブル論理回路は、各論理エレメントの機能を変更することで、または
配線間接続によって、自由度の高い論理構成を得ることができる。例えば、論理エレメン
ト内のルックアップテーブルの出力をマルチプレクサで選択して、論理エレメントの論理
を変更させることが一般的である。この場合、マルチプレクサは、外部からの信号によっ
て動作が決定される方式以外に、メモリに予め記憶されたデータをもとに動作が決定され
る方式がある。このようなメモリとマルチプレクサよりなる回路をプログラマブルマルチ
プレクサという（特許文献１参照）。

ここで、特許文献２で示されるような代表的なマルチプレクサの構造について説明する
。図１２（Ａ）は、２入力１出力のマルチプレクサであり、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒ
ａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、トランジスタＴ１１、及びトランジスタＴ
１２を有する。トランジスタＴ１１、Ｔ１２は、入力端子と出力端子との間の導通を制御
するものであり、トランスファーゲートとも呼ばれる。トランジスタＴ１１のソース及び
ドレインの一方は入力端子ＩＮ＿Ａと接続し、ソース及びドレインの他方は出力端子ＯＵ
Ｔと接続し、ゲートはＳＲＡＭの端子Ｄと接続する。トランジスタＴ１２のソース及びド
レインの一方は入力端子ＩＮ＿Ｂと接続し、ソース及びドレインの他方は出力端子ＯＵＴ
と接続し、ゲートはＳＲＡＭの端子ＤＢと接続する。ＳＲＡＭに保持され、端子Ｄ及び端
子ＤＢから出力される選択信号の論理値の組み合わせに応じて、入力端子ＩＮ＿Ａ及び入
力端子ＩＮ＿Ｂに入力される信号の一方が出力端子ＯＵＴから出力される。

しかしながら、トランジスタＴ１１及びＴ１２がｎチャネル型トランジスタの場合、ト
ランジスタＴ１１またはＴ１２から出力端子へ出力される信号の電位は、入力端子ＩＮ＿
Ａ及び入力端子ＩＮ＿Ｂに入力される信号の電位から、トランジスタＴ１１またはＴ１２
のしきい値電圧分降下した電位となってしまう。

そのため、端子Ｄあるいは端子ＤＢの電位を、入力端子ＩＮ＿Ａ及び入力端子ＩＮ＿Ｂ
に入力される最高の電位より、しきい値電圧以上高くすることが必要である。このことは
、ＳＲＡＭの電源電圧を高くすることを意味する。

例えば、入力端子ＩＮ＿Ａ及び入力端子ＩＮ＿Ｂに入力される最高の電位を＋１Ｖとし
、トランジスタＴ１１及びＴ１２のしきい値電圧を共に＋０．５Ｖの場合、端子Ｄあるい
は端子ＤＢの電位は＋１．５Ｖ以上であることが必要である。しかしながら、高速動作（
この場合はマルチプレクサの抵抗を下げること）が必要な場合、端子Ｄあるいは端子ＤＢ
の電位を、＋１．６Ｖ以上、好ましくは＋１．７Ｖ以上とする必要がある。そのためには
、ＳＲＡＭの高電位ノードの電位を＋１．６Ｖ、好ましくは＋１．７Ｖ以上とすることが
求められる。

そこで、図１２（Ｂ）に示すように、トランジスタＴ１１及びＴ１２の代わりにトラン
スミッションゲートＴＧ１及びトランスミッションゲートＴＧ２を用いることで、入力信
号に対する出力信号の電位の変動を抑制する方法が用いられる。

米国特許第７０３０６５０号明細書 米国特許第６７８１８６５号明細書

しかしながら、図１２（Ｂ）に示すトランスミッションゲートＴＧ１及びトランスミッ
ションゲートＴＧ２を有するマルチプレクサは、２つの異なる導電型のトランジスタで構
成される。このため、マルチプレクサの面積が増加してしまう。特に、ｐチャネル型トラ
ンジスタの電界効果移動度は、ｎチャネル型トランジスタの電界効果移動度の約３分の１
程度であるので、ｎチャネル型トランジスタと同等の電流を流すためには、ｐチャネル型
トランジスタのチャネル幅を大きくすることが求められる。この結果、例えば、ｐチャネ
ル型トランジスタはｎチャネル型トランジスタの約３倍の面積が必要とされる。

また、ＳＲＡＭに用いられるインバータは安定した状態であっても、高電位ノードと低
電位ノードの間に少なからず電流（待機電流）が流れる。待機電流は回路の微細化ととも
に著しく増大するため、近年では、待機時の消費電力の増加が問題となっている。そして
、待機電流はインバータの電源電圧に対して指数関数的に増大する。

特に、図１２（Ａ）に示すトランスファーゲートを有するマルチプレクサは、上記した
ようにＳＲＡＭの電源電圧をより高くすることが求められるため、待機電流が著しく大き
くなる。

そこで、本発明の一態様は、マルチプレクサの面積を縮小すると共に、消費電力の低減
が可能な半導体装置の駆動方法を提供する。

本発明の一態様は、メモリ及びマルチプレクサを有する選択回路を有する半導体装置の
動作方法であって、メモリは、第１のトランジスタのソース及びドレインの一方と第１の
容量素子が接続し、第２のトランジスタのソース及びドレインの一方と第２の容量素子が
接続する。マルチプレクサは、第３のトランジスタのソース及びドレインの一方が第１の
入力端子と接続し、ソース及びドレインの他方が出力端子と接続し、第４のトランジスタ
のソース及びドレインの一方が第２の入力端子と接続し、ソース及びドレインの他方が出
力端子と接続する。また、第１のトランジスタのソース及びドレインの一方、第１の容量
素子の一対の電極の一方、並びに第３のトランジスタのゲートが接続された第１のノード
に、第１の入力端子に入力される第１の信号および第２の入力端子に入力される第２の信
号の最高電位より高く、かつ、第１の入力端子に入力される第１の信号および第２の入力
端子に入力される第２の信号にかかわらず第３のトランジスタをオン状態とすることので
きる電位（第１の電位）を保持させ、第２のトランジスタのソース及びドレインの一方、
第２の容量素子の一対の電極の一方、並びに第４のトランジスタのゲートが接続された第
２のノードに、第１の入力端子に入力される第１の信号及び第２の入力端子に入力される
第２の信号にかかわらず第４のトランジスタをオフ状態とすることのできる電位を保持さ
せる第１のステップと、第１の入力端子に第１の信号を入力し、第２の入力端子に第２の
信号を入力し、第１の信号を出力端子から出力する第２のステップを有する。

本発明の一態様は、メモリ及びマルチプレクサを有する選択回路を有する半導体装置の
動作方法であって、メモリは、第１のトランジスタのソース及びドレインの一方と第１の
容量素子が接続し、第２のトランジスタのソース及びドレインの一方と第２の容量素子が
接続する。マルチプレクサは、第３のトランジスタのソース及びドレインの一方が第１の
入力端子と接続し、ソース及びドレインの他方が出力端子と接続し、第４のトランジスタ
のソース及びドレインの一方が第２の入力端子と接続し、ソース及びドレインの他方が出
力端子と接続する。また、第１のトランジスタのソース及びドレインの一方、第１の容量
素子の一対の電極の一方、並びに第３のトランジスタのゲートが接続された第１のノード
と、第２のトランジスタのソース及びドレインの一方、第２の容量素子の一対の電極の一
方、並びに第４のトランジスタのゲートが接続された第２のノードとの一方に第１の電位
を保持させた後、第１の電位より高い第２の電位を第１のノード及び第２のノードの一方
に保持させる第１のステップと、第１の入力端子に第１の信号を入力し、第２の入力端子
に第２の信号を入力し、第１の信号及び第２の信号の一方を出力端子から出力する第２の
ステップを有する。

なお、上記第１のステップにおいて、第１のトランジスタのソース及びドレインの他方
並びに第２のトランジスタのソース及びドレインの他方に互いに相補的な信号を入力して
、第１のノード及び第２のノードの一方に第１の電位を保持させて、第３のトランジスタ
及び第４のトランジスタの一方をオン状態とする。次に、第１のトランジスタのソース及
びドレインの他方及び第２のトランジスタのソース及びドレインの他方に同電位の信号を
入力して、第１のノード及び第２のノードの一方に第２の電位を保持させてもよい。

なお、第１のステップにおいて、第１のノード及び第２のノードの他方に、第３のトラ
ンジスタ及び第４のトランジスタの他方をオフ状態とする第３の電位を保持させてもよい
。

第１のノードと接続する第１のトランジスタ、及び第２のノードと接続する第２のトラ
ンジスタとして、ワイドギャップ半導体にチャネル領域を有するトランジスタを形成する
こと、また、第１の容量素子の容量および第２の容量素子の容量を適切に設定あるいは選
定することで、第１のノード及び第２のノードの電位を必要とする期間（１０ミリ秒乃至
１０年）にわたって保持できる。このため、使用していない状態における半導体装置の電
源遮断が可能であり、消費電力を低減することができる。また、半導体装置の起動時にお
いて第１のノード及び第２のノードに再度データを書き込む必要がなく、起動時間を短く
できると共に、消費電力を低減することができる。

また、第１のトランジスタのソース及びドレインの一方、第１の容量素子の一対の電極
の一方、並びに第３のトランジスタのゲートが接続された第１のノード、または第２のト
ランジスタのソース及びドレインの一方、第２の容量素子の一対の電極の一方、並びに第
４のトランジスタのゲートが接続された第２のノードに第１の電位を保持させた後、第１
の電位より高い第２の電位を第１のノードまたは第２のノードに保持させることで、トラ
ンスミッションゲートと、同等またはそれ以上の特性を得ることができる。このため、ｐ
チャネル型トランジスタが不要であり、選択回路の面積を縮小することが可能である。

また、第３のトランジスタのゲートあるいは第４のトランジスタのゲートには、第１の
入力端子や第２の入力端子の信号の電位に関わらずそれらのトランジスタをオンとするこ
とのできる電位を与える。本発明の一態様においては、ＳＲＡＭ等のインバータを有する
回路を用いなくても、トランジスタＴ３、Ｔ４をオン状態またはオフ状態とすることが可
能であるため、待機電流が生じず、消費電力が大きく削減できる。

本発明の一態様により、選択回路を有する半導体装置の消費電力を低減することが可能
であると共に、半導体装置における選択回路の面積を縮小することが可能であり、半導体
装置の小型化が可能である。

本発明の一態様に係る選択回路を説明する回路図である。 本発明の一態様に係る選択回路の動作方法を説明するタイミングチャート図である。 本発明の一態様に係る選択回路の動作方法を説明する回路図である。 本発明の一態様に係る選択回路の動作方法を説明する回路図である。 本発明の一態様に係る半導体装置を説明するブロック図である。 選択回路の出力波形の例を説明する図である。 本発明の一態様に係る半導体装置を説明するブロック図である。 本発明の一態様に係る半導体装置を説明する上面図である。 本発明の一態様に係る半導体装置を説明する上面図である。 本発明の一態様に係る半導体装置を説明する断面図である。 本発明の一態様に係る半導体装置を説明する断面図である。 従来の選択回路を説明する回路図である。

以下では、実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の
説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を
様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以
下に示す実施の形態の記載内容に限定して解釈されるものではない。

なお、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合
や、回路動作において電流の方向が変化する場合などには入れかわることがある。このた
め、本明細書においては、「ソース」や「ドレイン」の用語は、入れかえて用いることが
できるものとする。

回路図上は独立している構成要素どうしが電気的に接続しているように図示されている
場合であっても、実際には、例えば配線の一部が電極としても機能する場合など、一の導
電膜が、複数の構成要素の機能を併せ持っている場合もある。本明細書において電気的に
接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、
その範疇に含める。

図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の
位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずし
も、図面等に開示された位置、大きさ、範囲などに限定されない。

「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すもの
である。

（実施の形態１）
本実施の形態では、選択回路を有する半導体装置及びその駆動方法の一形態について、
図１乃至図４を用いて説明する。

図１は、メモリＭＥＭ及びマルチプレクサＭＵＸを有する選択回路ＰＭＵＸの回路図で
ある。

図１において、メモリＭＥＭはトランジスタＴ１、容量素子Ｃ１、トランジスタＴ２、
及び容量素子Ｃ２を有する。

トランジスタＴ１のソース及びドレインの一方は端子Ｄに接続され、ソース及びドレイ
ンの他方は容量素子Ｃ１の第１の電極に接続され、ゲートはワード線ＷＬに接続される。
容量素子Ｃ１の第２の電極は端子Ｅに接続される。

トランジスタＴ２のソース及びドレインの一方は端子Ｅに接続され、ソース及びドレイ
ンの他方は容量素子Ｃ２の第１の電極に接続され、ゲートはワード線ＷＬに接続される。
容量素子Ｃ２の第２の電極は端子Ｄに接続される。

マルチプレクサＭＵＸは、トランジスタＴ３及びトランジスタＴ４を有する。

トランジスタＴ３のソース及びドレインの一方は入力端子ＩＮ＿Ａに接続され、ソース
及びドレインの他方は出力端子ＯＵＴに接続され、ゲートはトランジスタＴ１のソース及
びドレインの他方、及び容量素子Ｃ１の第１電極に接続される。当該接続領域をノードＮ
１とする。

トランジスタＴ４のソース及びドレインの一方は入力端子ＩＮ＿Ｂに接続され、ソース
及びドレインの他方は出力端子ＯＵＴに接続され、ゲートはトランジスタＴ２のソース及
びドレインの他方、及び容量素子Ｃ２の第１電極に接続される。当該接続領域をノードＮ
２とする。

ここでは、容量素子Ｃ１の容量はノードＮ１の容量と等しく、容量素子Ｃ２の容量はノ
ードＮ２の容量と等しいものとする。なお、ノードＮ１の容量には配線間等の寄生容量の
他にトランジスタＴ３がオン状態の場合のゲート容量を含む。また、ノードＮ２の容量に
は配線間等の寄生容量の他にトランジスタＴ４がオン状態の場合のゲート容量を含む。

次に、選択回路の動作方法について、図２乃至図４を用いて説明する。

図２は、端子Ｄ、端子Ｅ、ワード線ＷＬ、ノードＮ１、ノードＮ２、入力端子ＩＮ＿Ａ
、入力端子ＩＮ＿Ｂ、及び出力端子ＯＵＴの電位を示すタイミングチャートである。

端子Ｄの低電位をＶＤ＿Ｌ（例えば、０Ｖ）、高電位をＶＤ＿Ｈ（例えば、＋１Ｖ）と
する。端子Ｅの低電位をＶＥ＿Ｌ（例えば、０Ｖ）、高電位をＶＥ＿Ｈ（例えば、＋１Ｖ
）とする。

ワード線ＷＬの低電位をＶＷＬ＿Ｌ（例えば、０Ｖ）、高電位をＶＷＬ＿Ｈ（例えば、
＋２Ｖ）とする。

入力端子ＩＮ＿Ａ及び入力端子ＩＮ＿Ｂの低電位をＶＩＮ＿Ｌ（例えば、０Ｖ）、高電
位をＶＩＮ＿Ｈ（例えば、＋１Ｖ）とする。好ましくは、ＶＤ＿Ｈ≦ＶＩＮ＿Ｈ、ＶＥ＿
Ｈ≦ＶＩＮ＿Ｈ、ＶＤ＿Ｌ≧ＶＩＮ＿Ｌ、ＶＥ＿Ｌ≧ＶＩＮ＿Ｌとし、より好ましくは、
ＶＤ＿Ｈ＝ＶＥ＿Ｈ＝ＶＩＮ＿Ｈ、ＶＤ＿Ｌ＝ＶＥ＿Ｌ＝ＶＩＮ＿Ｌする。特に、ＶＤ＿
ＨとＶＥ＿ＨをＶＩＮ＿Ｈよりさらに低く、あるいは、ＶＤ＿ＬとＶＥ＿ＬをＶＩＮ＿Ｌ
よりさらに高くすれば、ワード線ＷＬの電位変動をより小さくすることができるので、半
導体装置の消費電力を低減できる。

図３は、図２におけるプログラムモード４０における選択回路ＰＭＵＸの動作方法であ
り、図４は、図２におけるユーザーモード４３における選択回路ＰＭＵＸの動作方法であ
る。なお、プログラムモード４０は、メモリＭＥＭにデータを書込む第１の期間４１、及
びノードＮ１またはノードＮ２の電位を制御し、マルチプレクサＭＵＸの状態を決定する
第２の期間４２を有する。また、ユーザーモード４３は、入力端子ＩＮ＿Ａ及び入力端子
ＩＮ＿Ｂに任意のデータを入力して、予め設定されたマルチプレクサＭＵＸの状態に応じ
て出力する期間である。

なお、トランジスタＴ１乃至トランジスタＴ４のしきい値をそれぞれＶｔｈ＿Ｔ１乃至
Ｖｔｈ＿Ｔ４とする。なお、Ｖｔｈ＿Ｔ１及びＶｔｈ＿Ｔ２は同じしきい値電圧（例えば
、＋１Ｖ）とする。また、Ｖｔｈ＿Ｔ３及びＶｔｈ＿Ｔ４は同じしきい値電圧であり、且
つＶｔｈ＿Ｔ１及びＶｔｈ＿Ｔ２より低い値（例えば、＋０．５Ｖ）とする。

図２及び図３（Ａ）を用いて、プログラムモード４０の第１の期間４１における動作方
法について説明する。

プログラムモード４０の第１の期間４１では、入力端子ＩＮ＿Ａ及び入力端子ＩＮ＿Ｂ
、の電位をそれぞれ低電位、即ちＶＩＮ＿Ｌとする。入力端子ＩＮ＿Ａ及び入力端子ＩＮ
＿Ｂと出力端子ＯＵＴは、トランジスタＴ３及びトランジスタＴ４で絶縁されているよう
に考えられるが、トランジスタＴ３及びトランジスタＴ４が通常のシリコンを用いたＭＯ
Ｓトランジスタの場合、１０ミリ秒より長い時間スケールでは、これらの間は導通してい
るものとみなせるので、出力端子ＯＵＴの電位もＶＩＮ＿Ｌとなる。

次に、トランジスタＴ３またはトランジスタＴ４の一方をオン状態とするように、端子
Ｄ及び端子Ｅの一方を高電位とし、他方を低電位とする。例えば、トランジスタＴ３をオ
ン状態、トランジスタＴ４をオフ状態とするために、端子Ｄの電位を高電位、即ちＶＤ＿
Ｈとし、端子Ｅの電位を低電位、即ちＶＥ＿Ｌとする。また、ワード線ＷＬに高電位、即
ちＶＷＬ＿Ｈを印加する。

この結果、トランジスタＴ１及びトランジスタＴ２はオン状態となり、ノードＮ１の電
位は端子Ｄの高電位、即ちＶＤ＿Ｈとなり、ノードＮ２の電位は端子Ｅの低電位、即ちＶ
Ｅ＿Ｌとなる。また、この段階でトランジスタＴ３はオン状態となり、トランジスタＴ４
はオフ状態となる。その後、ワード線ＷＬの電位を低電位、即ちＶＷＬ＿Ｌとする。

図２及び図３（Ｂ）を用いて、プログラムモード４０の第２の期間４２における動作方
法について説明する。

プログラムモード４０の第２の期間４２では、トランジスタＴ１及びトランジスタＴ２
をオフ状態とする。さらに、端子Ｄ及び端子Ｅを高電位、即ちＶＤ＿Ｈ、ＶＥ＿Ｈとする
。このとき、ノードＮ１はフローティングであるため、トランジスタＴ１及び容量素子Ｃ
１の容量結合により、ノードＮ１の電位は、ＶＤ＿Ｈ＋α（ただし、α＝（ＶＥ＿Ｈ−Ｖ
Ｅ＿Ｌ）／２）、となる。なお、ノードＮ２の電位はＶＥ＿Ｌのままである。また、この
段階でトランジスタＴ３はオン状態となり、トランジスタＴ４はオフ状態となる。

以上の動作方法により、ノードＮ１またはノードＮ２の電位を、各高電位より高くする
ことができる。即ち、マルチプレクサＭＵＸに含まれるトランジスタＴ３またはＴ４のゲ
ートの電位を、入力端子ＩＮ＿Ａまたは入力端子ＩＮ＿Ｂに入力される電位よりしきい値
電圧分高い電位あるいはそれ以上の電位とすることができる。

以上でプログラムモードが終了する。

図２及び図４を用いて、ユーザーモード４３における動作方法について説明する。

ユーザーモード４３では、端子Ｄ及び端子Ｅはそれぞれ高電位、即ちＶＤ＿Ｈ及びＶＥ
＿Ｈとし、ワード線ＷＬは低電位、即ちＶＷＬ＿Ｌとし、トランジスタＴ１及びトランジ
スタＴ２をオフ状態とする。

入力端子ＩＮ＿Ａ及び入力端子ＩＮ＿Ｂの電位は任意とし、例えば、図２に示すような
パルスを与える。このとき、ノードＮ１の電位はＶＤ＿Ｈ＋αであり、ノードＮ２の電位
はＶＥ＿Ｌであるため、トランジスタＴ３はオン状態、トランジスタＴ４はオフ状態とな
る。したがって、入力端子ＩＮ＿Ｂに入力されたパルス（図４においてＶＩＮ＿Ｂで示す
）は３出力端子ＯＵＴから出力されず、入力端子ＩＮ＿Ａに入力されたパルス（図４にお
いてＶＩＮ＿Ａで示す）のみが出力端子ＯＵＴから出力される。ここで、ＶＤ＿Ｈ＋α≧
ＶＩＮ＿Ｈ＋Ｖｔｈ＿Ｔ３であれば、入力端子ＩＮ＿ＡからトランジスタＴ３のソース及
びドレインの一方に入力された信号の電位がトランジスタＴ３のソース及びドレインの他
方から出力された信号の電位においてほとんど低下せず、出力端子ＯＵＴから出力される
。ＶＤ＿Ｈ＝ＶＥ＿Ｈ＝ＶＩＮ＿Ｈ＝＋１Ｖ、ＶＤ＿Ｌ＝ＶＥ＿Ｌ＝ＶＩＮ＿Ｌ＝０Ｖの
場合、α＝＋０．５Ｖであり、Ｖｔｈ＿Ｔ３及びＶｔｈ＿Ｔ４を共に＋０．５Ｖとすると
、入力端子ＩＮ＿Ａから入力されたパルスの高電位は、ほぼその電位を保ったまま出力端
子ＯＵＴから出力される。

なお、ノードＮ１の電位が高電位ＶＤ＿Ｈの場合には、ノードＮ１の高電位と入力端子
ＩＮ＿Ａの高電位が同じであるため、出力端子ＯＵＴには、Ｖｔｈ＿Ｔ３分低い電位、即
ちＶＩＮ＿Ｈ−Ｖｔｈ＿Ｔ３が出力されてしまう。例えば、Ｖｔｈ＿Ｔ３及びＶｔｈ＿Ｔ
４が共に＋０．５Ｖの場合、入力端子ＩＮ＿Ａから入力されたパルスは、入力端子ＩＮ＿
Ａより０．５Ｖ低い電位が出力端子ＯＵＴから出力される。

なお、容量素子Ｃ１の容量がノードＮ１の容量に比べて大きい場合、ノードＮ１の電位
の上昇量が増加するため好ましい。また、容量素子Ｃ２の容量がノードＮ２の容量に比べ
て大きい場合、ノードＮ２の電位の上昇量が増加するため好ましい。なお、ノードＮ１及
びノードＮ２で生じる寄生容量が大きいと、プログラムモードの第２の期間４２における
ノードＮ１またはノードＮ２の電圧上昇量が低下するので、マルチプレクサＭＵＸ及びメ
モリＭＥＭを近接させて、ノードＮ１及びノードＮ２で生じる寄生容量を低減することが
好ましい。

メモリＭＥＭに含まれるトランジスタＴ１及びＴ２は、ワイドギャップ半導体にチャネ
ル領域を有するトランジスタとすることが好ましい。ワイドギャップ半導体とは、バンド
ギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である半
導体であり、代表的には、窒化ガリウム、窒化アルミニウム、窒化インジウム等の化合物
半導体、シリコンカーバイド、酸化物半導体等がある。酸化物半導体の代表例としては、
Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体、酸化インジウム、インジウム錫酸化物、インジウムガ
リウム酸化物、インジウム亜鉛酸化物、酸化錫、酸化亜鉛、酸化ガリウムなどを用いるこ
とができる。なお、これに限られず、ノードＮ１及びノードＮ２に保持するデータの保持
期間が短い場合、シリコン、化合物半導体等にチャネル領域を有するトランジスタを用い
ることができる。なお、酸化物半導体にチャネル領域を有するトランジスタの詳細につい
ては、実施の形態３において説明する。

ワイドギャップ半導体にチャネル領域を有するトランジスタはオフ電流が小さい。さら
に、酸化物半導体にチャネル領域を有するトランジスタはオフ電流が極めて小さい。代表
的には、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値
）は、１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０^−２１Ａ）以下、好ましくは１
０ｚＡ以下、さらに好ましくは１００ｙＡ（１ｙＡ（ヨクトアンペア）は１×１０^−２４
Ａ）以下となる。このため、トランジスタＴ１及びトランジスタＴ２にワイドギャップ半
導体、さらに好ましくは酸化物半導体にチャネル領域を有するトランジスタを用いること
で、ノードＮ１及びノードＮ２の電位は任意の期間（１０ミリ秒乃至１０年）にわたって
保持できるため、使用していない状態における電源遮断が可能であり、消費電力を低減す
ることができる。また、起動時においてノードＮ１及びノードＮ２において再度データを
書き込む必要がなく、起動時間を短くできると共に、消費電力を低減することができる。

なお、トランジスタＴ１及びトランジスタＴ２には、ワイドギャップ半導体以外の半導
体を用いることも可能であり、例えば、バルクシリコンあるいは薄膜のシリコンを用いて
もよい。また、ノードＮ１及びノードＮ２の電位が時間と共に変動する場合は、適切な間
隔で上記のプログラムモードの動作方法を繰り返せばよい。なお、トランジスタＴ１及び
トランジスタＴ２に酸化物半導体にチャネル領域を有するトランジスタを用いることで、
プログラムモードを繰り返す間隔を長くすることができ、書換え回数を減らすことが可能
であるため、消費電力を低減することができる。

また、本実施の形態に示す選択回路は、図１２（Ｂ）に示すようなトランスミッション
ゲートを用いた場合と、同等またはそれ以上の特性を得ることができる。このため、ｐチ
ャネル型トランジスタが不要であり、選択回路の面積を縮小することが可能である。また
、図１２（Ｂ）に示すマルチプレクサに設けられるｐチャネル型トランジスタに必要であ
った領域を図１に示すトランジスタＴ３及びトランジスタＴ４に用いることが可能であり
、トランジスタのチャネル幅を拡大することで、トランジスタＴ３及びトランジスタＴ４
のオン電流を高めることができる。この結果、トランジスタＴ３及びトランジスタＴ４の
応答速度が向上し、選択回路の高速動作が可能である。

なお、トランスファーゲートは、ゲートの電位が十分に高ければ、トランスミッション
ゲートよりもパルスの立ち上がりが急峻であり、パルスの中間電位（高電位でも低電位で
もない電位）の滞在時間が十分に短いという特徴を有する。出力端子ＯＵＴは何らかの経
路を経て、インバータに入力されるのであるが、パルスの中間電位が入力されると、イン
バータの高電位ノードと低電位ノードの間に貫通電流が生じる。このため消費電力が増大
するのみならず、インバータの劣化や破壊をもたらすこととなる。したがって、中間電位
が入力される時間は可能な限り短いことが望ましい。

図６に、トランスミッションゲートまたはトランスファーゲートを有する選択回路の出
力パルスの波形の数値計算結果を示す。ここで、トランジスタの特性としてはグラジュア
ルチャネルモデルを用いた。また、トランスミッションゲートとトランスファーゲートの
トランジスタのゲート容量は、負荷の容量に比べると十分に小さいものとして無視してい
る。また、入力パルスは無限に短い時間で電位０Ｖから＋１Ｖに立ち上がるという理想的
な状態を想定する。

曲線Ｘは、トランスミッションゲートの出力パルスの波形である。ｎチャネル型トラン
ジスタ（しきい値電圧：＋０．５Ｖ）のゲートの電位を＋１Ｖ、ｐチャネル型トランジス
タ（しきい値電圧：−０．５Ｖ）のゲートの電位を０Ｖとした。チャネル幅はｎチャネル
型トランジスタ、ｐチャネル型トランジスタとも実効的に等しいものとする。したがって
、現実的には、ｐチャネル型トランジスタのチャネル幅はｎチャネル型トランジスタの３
倍ある。

図６から明らかなように、曲線Ｘは線形に上昇する。そのため、中間電位の滞在時間が
比較的長くなる。中間電位としては＋０．４Ｖから＋０．６Ｖを想定すればよい。トラン
スミッションゲートでは中間電位の滞在時間は図６にτ１で示される。

曲線Ｙは、トランスファーゲートの出力パルスの波形である。ｎチャネル型トランジス
タ（しきい値電圧：＋０．５Ｖ）のゲートの電位を＋１．６Ｖとした。チャネル幅は、上
記のトランスミッションゲートのｎチャネル型トランジスタと等しいとする。曲線Ｙはよ
り急峻に立ち上がり、中間電位の滞在時間τ２は、τ１のおおよそ３分の１である。この
ため、より貫通電流の発生を抑制できる。

曲線Ｚは、曲線Ｙのトランスファーゲートの２倍のチャネル幅を有するトランスファー
ゲートの出力パルスの波形である。曲線Ｚはさらに急峻に立ち上がり、中間電位の滞在時
間は、τ２のおおよそ半分である。このため、より貫通電流の発生を抑制できる。

なお、本実施の形態では、選択回路として２入力１出力の選択回路を示したが、適宜２
ｎ（ｎは１以上の整数）入力１出力の選択回路、あるいはその他の入力数と出力数を有す
る選択回路に適用することができる。

（実施の形態２）
本実施の形態では、実施の形態１に示す選択回路を有する半導体装置について説明する
。なお、ここでは、半導体装置は、記憶装置、プロセッサ、中央演算処理装置（ＣＰＵ）
、画像処理回路、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、マイ
クロコントローラ、リコンフィギャラブル論理回路などの、半導体素子を用いた各種半導
体集積回路をその範疇に含む。また、本発明の半導体装置は、上記半導体集積回路を用い
たＲＦタグ、表示装置などの各種装置も、その範疇に含む。表示装置には、液晶表示装置
、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素に備えた発光装置、電子ペー
パー、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐ
ｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ
Ｄｉｓｐｌａｙ）等が、その範疇に含まれる。本実施の形態では、半導体装置の一形態と
してリコンフィギャラブル論理回路を用いて説明する。

図５（Ａ）は、リコンフィギャラブル論理回路５０の一形態を示すブロック図である。
リコンフィギャラブル論理回路５０は、リコンフィギャラブル論理回路５０の周辺に沿っ
て設けられ、外部からの入力信号及び外部への出力信号を制御する入出力ブロック（図示
せず）と、様々な機能を実現できる複数の論理ブロック５１と、論理ブロック５１に接続
する配線５５と、配線５５の結線状態をスイッチ等によって変更するプログラマブルスイ
ッチ５３とを有する。また、論理ブロック５１には複数の論理エレメント５７が含まれる
。また、リコンフィギャラブル論理回路５０は、更に、マルチプライヤ（乗算器）、ＰＬ
Ｌ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）ブロック、メモリ等を有していてもよい。マ
ルチプライヤ（乗算器）は、複数のデータの乗算を高速で行う機能を有する。ＰＬＬブロ
ックは、クロック信号を論理エレメント５７内部の回路に供給する機能を有する。

図５（Ｂ）は、論理エレメント５７の一形態を示すブロック図である。論理エレメント
５７は、複数の回路構成（コンテキスト）に対応して各々設定されたコンフィギュレーシ
ョンデータを変更することによって、論理ブロック５１の機能を適宜変更することができ
る。コンフィグレーションデータは、論理ブロック５１に設けられているメモリに格納さ
れている。

論理エレメント５７は、コンフィギュレーションメモリ及び選択回路を有するルックア
ップテーブルＬＵＴと、レジスタ６１と、レジスタ６１及びルックアップテーブルＬＵＴ
の出力の切り替えを行うための選択回路ＰＭＵＸとを有する。ここでは、選択回路ＰＭＵ
Ｘとしては、実施の形態１に示すような、メモリＭＥＭ及びマルチプレクサＭＵＸを有す
る、２入力１出力構造の選択回路を用いることができる。

ルックアップテーブルＬＵＴは、入力信号に対して、コンフィギュレーションデータに
応じた演算処理を行い、信号を出力する。

レジスタ６１は、ルックアップテーブルＬＵＴで出力された信号の一部を保持する。ク
ロック信号ＣＬＫの入力により、当該レジスタ６１に保持された信号をクロック信号ＣＬ
Ｋに同期させて選択回路ＰＭＵＸに出力する。

選択回路ＰＭＵＸは、ルックアップテーブルＬＵＴから出力された出力信号と、レジス
タ６１から出力された出力信号とを選択するための回路である。選択信号の入力に従い、
ルックアップテーブルＬＵＴから出力された出力信号またはレジスタ６１から出力された
出力信号を論理エレメント５７から、別の論理エレメントへ出力する。

図５（Ｂ）において、実施の形態１に示す選択回路ＰＭＵＸをレジスタ６１及び出力端
子ＯＵＴの間に設けることができる。なお、ルックアップテーブルＬＵＴに設けられる選
択回路に実施の形態１に示す選択回路を適用することができる。また、ルックアップテー
ブルＬＵＴとレジスタ６１の間に、実施の形態１に示す選択回路を設けることができる。

次に、論理エレメント５７において、配線５５とルックアップテーブルＬＵＴの間に選
択回路ＰＭＵＸ＿１乃至ＰＭＵＸ＿４を設ける構成について、図７を用いて説明する。

図７（Ａ）は、論理エレメント５７において、選択回路ＰＭＵＸ＿１乃至ＰＭＵＸ＿４
を介して配線５５及びルックアップテーブルＬＵＴが接続された領域の拡大図である。図
７（Ｂ）は、図７（Ａ）における配線５５及び選択回路ＰＭＵＸ＿１の接続部における拡
大図である。

選択回路ＰＭＵＸ＿１はメモリＭＥＭ＿１乃至ＭＥＭ＿３を有する。また、メモリＭＥ
Ｍ＿１のノードＮ２１にゲートが接続され、ソース及びドレインの一方が配線５５Ａに接
続されるトランジスタＴ２１と、メモリＭＥＭ＿１のノードＮ２１にゲートが接続され、
ソース及びドレインの一方が配線５５Ｂに接続されるトランジスタＴ２２と、メモリＭＥ
Ｍ＿１のノードＮ２２にゲートが接続され、ソース及びドレインの一方が配線５５Ｅに接
続されるトランジスタＴ２３と、メモリＭＥＭ＿１のノードＮ２２にゲートが接続され、
ソース及びドレインの一方が配線５５Ｆに接続されるトランジスタＴ２４とを有する。

また、メモリＭＥＭ＿２のノードＮ３１にゲートが接続され、ソース及びドレインの一
方がトランジスタＴ２１のソース及びドレインの他方に接続されるトランジスタＴ３１と
、メモリＭＥＭ＿２のノードＮ３１にゲートが接続され、ソース及びドレインの一方が配
線５５Ｃに接続されるトランジスタＴ３２と、メモリＭＥＭ＿２のノードＮ３２にゲート
が接続され、ソース及びドレインの一方が配線５５Ｄに接続されるトランジスタＴ３３と
、メモリＭＥＭ＿２のノードＮ３２にゲートが接続され、ソース及びドレインの一方がト
ランジスタＴ２４のソース及びドレインの他方に接続されるトランジスタＴ３４とを有す
る。

また、メモリＭＥＭ＿３のノードＮ４１にゲートが接続され、ソース及びドレインの一
方がトランジスタＴ２２のソース及びドレインの他方に接続されるトランジスタＴ４１と
、メモリＭＥＭ＿３のノードＮ４１にゲートが接続され、ソース及びドレインの一方が、
トランジスタＴ３２のソース及びドレインの他方に接続されるトランジスタＴ４２と、メ
モリＭＥＭ＿３のノードＮ４２にゲートが接続され、ソース及びドレインの一方がトラン
ジスタＴ３３のソース及びドレインの他方に接続されるトランジスタＴ４３と、メモリＭ
ＥＭ＿３のノードＮ４２にゲートが接続され、ソース及びドレインの一方がトランジスタ
Ｔ２３のソース及びドレインの他方に接続されるトランジスタＴ４４とを有する。

トランジスタＴ３１のソース及びドレインの他方、トランジスタＴ４１のソース及びド
レインの他方、トランジスタＴ４２のソース及びドレインの他方、トランジスタＴ４３の
ソース及びドレインの他方、トランジスタＴ４４のソース及びドレインの他方、及びトラ
ンジスタＴ３４のソース及びドレインの他方が、出力端子ＯＵＴと接続する。出力端子Ｏ
ＵＴは、ルックアップテーブルＬＵＴの入力端子と接続する。

図７（Ａ）に示すように、実施の形態１に示す選択回路ＰＭＵＸを配線５５及びルック
アップテーブルＬＵＴの間に設けることができる。なお、図７（Ｂ）に示す選択回路ＰＭ
ＵＸ＿１は６入力１出力である。

本実施の形態により、選択回路を有する半導体装置の消費電力を低減することが可能で
あると共に、半導体装置における選択回路の面積を縮小することが可能であり、半導体装
置の小型化が可能である。

（実施の形態３）
本実施の形態では、選択回路の構造について、図８乃至図１０を用いて説明する。

図８及び図９は、選択回路のマルチプレクサ及びメモリにおける主要な構造物の位置と
形状を示す平面図であり、図１０（Ａ）は、図８及び図９の一点破線Ａ−Ｂにおける断面
図であり、図１０（Ｂ）は、図８及び図９の一点破線Ｃ−Ｄにおける断面図である。なお
、図１０において、トランジスタ７０４ａ及びトランジスタ７０４ｂはそれぞれ、図１に
示すトランジスタＴ３及びトランジスタＴ４に相当し、トランジスタ７５０は、図１に示
すトランジスタＴ１に相当する。また、容量素子７５１は、図１に示す容量素子Ｃ１に相
当する。

トランジスタ７０４ａ及びトランジスタ７０４ｂは、ｎチャネル型トランジスタ（ＮＭ
ＯＳＦＥＴ）である。トランジスタ７０４ａ及びトランジスタ７０４ｂは、ＳＴＩ（Ｓｈ
ａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）７０２によって他の素子と絶縁分離さ
れている。ＳＴＩ７０２を用いることにより、ＬＯＣＯＳによる素子分離法で発生した素
子分離部のバーズビークを抑制することができ、素子分離部の縮小等が可能となる。一方
で、構造の微細化が要求されない半導体装置においてはＳＴＩ７０２の形成は必ずしも必
要ではなく、ＬＯＣＯＳ等の素子分離手段を用いることもできる。

トランジスタ７０４ａは、半導体基板７０１中に設けられたチャネル領域と、チャネル
領域を挟むように設けられた不純物領域７０５（ソース領域及びドレイン領域ともいう）
と、チャネル領域上に設けられたゲート絶縁膜７０６ａと、ゲート絶縁膜７０６ａ上にチ
ャネル領域と重畳するように設けられたゲート電極７０７ａとを有する。ゲート電極７０
７ａは単層または多層とすることができる。なお、ゲート電極７０７ａを、加工精度を高
めるための第１の材料からなる第１の導電膜と、低抵抗化を目的とした第２の材料からな
る第２の導電膜との積層構造としてもよい。

トランジスタ７０４ｂは、トランジスタ７０４ａと同様の構造を有し、半導体基板７０
１中に設けられたチャネル領域と、チャネル領域を挟むように設けられた不純物領域７０
５（ソース領域及びドレイン領域ともいう）と、チャネル領域上に設けられたゲート絶縁
膜７０６ｂと、ゲート絶縁膜７０６ｂ上にチャネル領域と重畳するように設けられたゲー
ト電極７０７ｂとを有する。

また、半導体基板７０１中に設けられた不純物領域７０５には、コンタクトプラグ７１
４ａ、コンタクトプラグ７１４ｃ、及びコンタクトプラグ７１４ｄが接続されている。こ
こで、コンタクトプラグ７１４ａ、コンタクトプラグ７１４ｃ、及びコンタクトプラグ７
１４ｄは、トランジスタ７０４ａ及びトランジスタ７０４ｂのソース電極やドレイン電極
としても機能する。また、コンタクトプラグ７１４ｂは、トランジスタ７０４ａのゲート
電極７０７ａと配線７１９ｂを接続する。

また、不純物領域７０５とチャネル領域の間には、不純物領域７０５と異なる不純物領
域が設けられている。該不純物領域は、導入された不純物の濃度によって、ＬＤＤ領域や
エクステンション領域としてチャネル領域近傍の電界分布を制御する機能を果たす。ゲー
ト電極７０７ａ及びゲート電極７０７ｂの側壁にはサイドウォール絶縁膜７１０を有する
。サイドウォール絶縁膜７１０を用いることで、ＬＤＤ領域やエクステンション領域を形
成することができる。

トランジスタ７０４ａ及びトランジスタ７０４ｂは、公知のＭＯＳ（Ｍｅｔａｌ Ｏｘ
ｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタの作製方法を用いて形成することが
できる。

コンタクトプラグ７１４ａ〜７１４ｄは、導電材料として、アルミニウム、チタン、ク
ロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、または
タングステンからなる単体金属、またはこれを主成分とする合金を単層構造または積層構
造として用いる。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上
にチタン膜を積層する二層構造、タングステン膜上にチタン膜を積層する二層構造、銅−
マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜または窒化チ
タン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層
し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜また
は窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウ
ム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成す
る三層構造等がある。

コンタクトプラグ７１４ａ〜７１４ｄは、スパッタリング法、ＣＶＤ法、メッキ法等に
より導電膜を形成した後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉ
ｓｈｉｎｇ）法、エッチング法等により平坦化処理を行い、導電膜の表面の不要な部分を
除去して形成することができる。

また、トランジスタ７０４ａ及びトランジスタ７０４ｂは、絶縁膜７１１により被覆さ
れている。絶縁膜７１１には保護膜としての機能を持たせることができ、外部からチャネ
ル領域への不純物の侵入を防止することができる。また、絶縁膜７１１をＣＶＤ法による
窒化シリコン等の材料とすることで、チャネル領域に単結晶シリコンを用いた場合には加
熱処理によって水素化を行うことができる。また、絶縁膜７１１に引張応力または圧縮応
力を有する絶縁膜を用いることで、チャネル領域を構成する半導体材料に歪みを与えるこ
とができる。ｎチャネル型のトランジスタの場合にはチャネル領域となるシリコン材料に
引張応力を、ｐチャネル型のトランジスタの場合にはチャネル領域となるシリコン材料に
圧縮応力を付加することで、各トランジスタの移動度を向上させることができる。絶縁膜
７１１はスパッタリング法またはＣＶＤ法により形成することができる。

絶縁膜７１１上には絶縁膜７１２が形成される。絶縁膜７１２は、酸化シリコン、酸化
窒化シリコン、窒化酸化シリコン、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉ
ｌｉｃａｔｅ Ｇｌａｓｓ）、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌ
ａｓｓ）、炭素を添加した酸化シリコン（ＳｉＯＣ）、フッ素を添加した酸化シリコン（
ＳｉＯＦ）、Ｓｉ（ＯＣ_２Ｈ_５）_４を原料とした酸化シリコンであるＴＥＯＳ（Ｔｅｔｒ
ａｅｔｈｙｌ ｏｒｔｈｏｓｉｌｉｃａｔｅ）、ＨＳＱ（Ｈｙｄｒｏｇｅｎ Ｓｉｌｉｓ
ｅｓｑｕｉｏｘａｎｅ）を原料とした絶縁体、ＭＳＱ（Ｍｅｔｈｙｌ Ｓｉｌｓｅｓｑｕ
ｉｏｘａｎｅ）、ＯＳＧ（Ｏｒｇａｎｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）を原料とした
絶縁体、有機ポリマー系の材料等の絶縁体を用いることができる。特に半導体装置の微細
化を進める場合には、配線間の寄生容量が顕著になり信号遅延が増大するため、比誘電率
ｋが低く、代表的には３．０以下の材料を用いることが好ましい。また該絶縁膜にコンタ
クトプラグ７１４ａ、７１４ｂを埋め込んだ後にＣＭＰ処理を行うため、絶縁膜には機械
的強度が要求される。この機械的強度が確保できる限りにおいて、これらを多孔質（ポー
ラス）化させて低誘電率化することができる。絶縁膜７１２は、スパッタリング法、ＣＶ
Ｄ法、スピンコート法（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ：ＳＯＧともいう）を含む塗布法等
により形成する。

絶縁膜７１２上には絶縁膜７１５が形成される。また、絶縁膜７１５中に配線７１９ａ
〜７１９ｄが埋め込まれている。配線７１９ａは図１に示す入力端子ＩＮ＿Ａと接続する
と共に、コンタクトプラグ７１４ａを介して、トランジスタ７０４ａに接続する。配線７
１９ｂは図１に示すノードＮ１の一部に相当し、コンタクトプラグ７１４ｂを介して、ト
ランジスタ７０４ａのゲート電極７０７ａと接続する。配線７１９ｃは図１に示す出力端
子ＯＵＴと接続すると共に、コンタクトプラグ７１４ｃを介して、トランジスタ７０４ａ
及びトランジスタ７０４ｂに接続する。配線７１９ｄは図１に示す入力端子ＩＮ＿Ｂと接
続すると共に、コンタクトプラグ７１４ｄを介して、トランジスタ７０４ｂに接続する。

絶縁膜７１５は、スパッタリング法、ＣＶＤ法、スピンコート法を含む塗布法等により
形成する。

配線７１９ａ〜７１９ｄは、例えば銅、アルミニウム等の低抵抗な導電性材料を用いる
ことが好ましい。低抵抗な導電性材料を用いることで、配線７１９ａ〜７１９ｄを伝播す
る信号のＲＣ遅延を低減することができる。配線７１９ａ〜７１９ｄに銅を用いる場合に
は、半導体基板７０１のチャネル領域への銅の拡散を防止するため、絶縁膜７１２及び配
線７１９ａ〜７１９ｄの間にバリア膜を形成することが好ましい。バリア膜として、例え
ば窒化タンタル、窒化タンタルとタンタルとの積層、窒化チタン、窒化チタンとチタンと
の積層等による膜を用いることができるが、配線材料の拡散防止機能、及び配線材料や下
地膜等との密着性が確保される程度においてこれらの材料からなる膜に限られない。また
、コンタクトプラグ７１４ａ〜７１４ｄ及び配線７１９ａ〜７１９ｄをデュアルダマシン
法を用いて、同一の材料を用いて形成してもよい。

図８（Ａ）は、ゲート電極７０７ａ、７０７ｂ、コンタクトプラグ７１４ａ〜７１４ｄ
、及び配線７１９ａ〜７１９ｄの上面図である。

絶縁膜７１５及び配線７１９ａ〜７１９ｄ上にはバリア膜７２４及び絶縁膜７２５が積
層される。また、バリア膜７２４及び絶縁膜７２５中にコンタクトプラグ７２３ａ、７２
３ｂが埋め込まれている。

コンタクトプラグ７２３ａは、配線７１９ｂに接続される。コンタクトプラグ７２３ａ
、７２３ｂはコンタクトプラグ７１４ａ〜７１４ｄと同様に形成することができる。

バリア膜７２４は、水素、水、及び酸素のブロッキング効果を有する絶縁膜で形成する
ことが好ましく、代表的には酸化アルミニウム膜で形成する。バリア膜７２４はスパッタ
リング法またはＣＶＤ法により形成することができる。

絶縁膜７２５は、加熱により酸素の一部が脱離する酸化絶縁膜を用いて形成することが
好ましい。加熱により酸素の一部が脱離する酸化絶縁膜としては、化学量論的組成を満た
す酸素よりも多くの酸素を含む酸化絶縁膜を用いることが好ましい。加熱により酸素の一
部が脱離する酸化絶縁膜は、加熱処理により酸化物半導体膜に酸素を拡散させることがで
きる。絶縁膜７２５の代表例としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリ
コン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化アルミニウム、酸化窒化
アルミニウム等がある。

絶縁膜７２５は、５０ｎｍ以上、好ましくは２００ｎｍ以上３０００ｎｍ以下、好まし
くは３００ｎｍ以上１０００ｎｍ以下とする。絶縁膜７２５を厚くすることで、絶縁膜７
２５の酸素脱離量を増加させることができると共に、絶縁膜７２５及び後に形成される酸
化物半導体膜との界面における界面準位を低減することが可能である。

ここで、「加熱により酸素の一部が脱離する」とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓ
ｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子
に換算しての酸素の放出量が１．０×１０^１８ａｔｏｍｓ／ｃｍ^３以上、好ましくは３．
０×１０^２０ａｔｏｍｓ／ｃｍ^３以上であることをいう。

上記構成において、加熱により酸素放出される絶縁膜は、酸素が過剰な酸化シリコン（
ＳｉＯ_Ｘ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯ_Ｘ（Ｘ＞２）
）とは、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単
位体積当たりのシリコン原子数及び酸素原子数は、ラザフォード後方散乱法により測定し
た値である。

絶縁膜７２５はスパッタリング法またはＣＶＤ法により形成することができる。また、
ＣＶＤ法で絶縁膜を形成した後、該絶縁膜に酸素を添加してもよい。

図１０（Ａ）において、絶縁膜７２５上にトランジスタ７５０及び容量素子７５１が形
成される。

トランジスタ７５０は、絶縁膜７２５上に形成される一対の電極７２６ａ、７２６ｂと
、絶縁膜７２５及び一対の電極７２６ａ、７２６ｂ上に形成される酸化物半導体膜７３１
ａと、酸化物半導体膜７３１ａ上に形成されるゲート絶縁膜７３２と、ゲート絶縁膜７３
２を介して酸化物半導体膜７３１ａと重なるゲート電極７３３ａとを有する。また、ゲー
ト絶縁膜７３２及びゲート電極７３３ａを覆う絶縁膜７２７を有する。なお、図１０（Ｂ
）においては、絶縁膜７２５上に、図１に示すトランジスタＴ２のチャネル領域として機
能する酸化物半導体膜７３１ｂが形成される。

図８（Ｂ）は、コンタクトプラグ７２３ａ、７２３ｂ、及び一対の電極７２６ａ、７２
６ｂ、７２６ｃ、７２６ｄの上面図である。図９（Ａ）は、酸化物半導体膜７３１ａ、７
３１ｂ、ゲート電極７３３ａ、及び第２の電極７３３ｂ、７３３ｃの上面図である。

なお、一対の電極７２６ａ、７２６ｂと酸化物半導体膜７３１ａは接触するが、一対の
電極７２６ａ、７２６ｂと、ゲート電極７３３ａとを、図８（Ｂ）及び図９（Ａ）に示す
ような形状及び配置とすることにより、電極７２６ｂとゲート電極７３３ａの間の寄生容
量を低減できる。

電極７２６ｂは容量素子７５１の第１の電極であるため、トランジスタ７５０のオフ状
態にともなって、電極７２６ｂの電位（すなわち、ゲート電極７０７ａの電位）が低下す
る。ゲート電極７０７ａの電位の低下は、選択回路の特性にとって好ましくないので、で
きるだけ少ないほうがよい。電極７２６ａ、７２６ｂ、ゲート電極７３３ａの形状と配置
を上記のようにすることで、電極７２６ｂとゲート電極７３３ａの間の寄生容量を小さく
でき、ゲート電極７０７ａの電位の低下を抑制できる。

容量素子７５１は、絶縁膜７２５上に形成される第１の電極として機能する電極７２６
ｂ、ゲート絶縁膜７３２、及び第２の電極７３３ｂを有する。

一対の電極７２６ａ、７２６ｂ、７２６ｃ、７２６ｄは、コンタクトプラグ７１４ａ〜
７１４ｄと同様の材料を用いて形成することができる。なお、一対の電極７２６ａ、７２
６ｂ、７２６ｃ、７２６ｄとして、酸化インジウム、酸化錫または酸化亜鉛を含む透明導
電材料を用いてもよい。一対の電極７２６ａ、７２６ｂ、７２６ｃ、７２６ｄは、スパッ
タリング法、ＣＶＤ法、メッキ法等により形成することができる。

酸化物半導体膜７３１ａ、７３１ｂは、少なくともインジウム（Ｉｎ）若しくは亜鉛（
Ｚｎ）を含むことが好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。また、
該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に
、スタビライザーの一または複数を有することが好ましい。

スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、ア
ルミニウム（Ａｌ）、またはジルコニウム（Ｚｒ）等がある。また、他のスタビライザー
としては、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（
Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム
（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビ
ウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）等があ
る。

例えば、酸化物半導体として、一元系金属酸化物である酸化インジウム、酸化スズ、酸
化亜鉛、二元系金属酸化物であるＩｎ−Ｚｎ系金属酸化物、Ｓｎ−Ｚｎ系金属酸化物、Ａ
ｌ−Ｚｎ系金属酸化物、Ｚｎ−Ｍｇ系金属酸化物、Ｓｎ−Ｍｇ系金属酸化物、Ｉｎ−Ｍｇ
系金属酸化物、Ｉｎ−Ｇａ系金属酸化物、Ｉｎ−Ｗ系金属酸化物、三元系金属酸化物であ
るＩｎ−Ｇａ−Ｚｎ系金属酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系金属酸
化物、Ｉｎ−Ｓｎ−Ｚｎ系金属酸化物、Ｓｎ−Ｇａ−Ｚｎ系金属酸化物、Ａｌ−Ｇａ−Ｚ
ｎ系金属酸化物、Ｓｎ−Ａｌ−Ｚｎ系金属酸化物、Ｉｎ−Ｈｆ−Ｚｎ系金属酸化物、Ｉｎ
−Ｌａ−Ｚｎ系金属酸化物、Ｉｎ−Ｃｅ−Ｚｎ系金属酸化物、Ｉｎ−Ｐｒ−Ｚｎ系金属酸
化物、Ｉｎ−Ｎｄ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｍ−Ｚｎ系金属酸化物、Ｉｎ−Ｅｕ−Ｚ
ｎ系金属酸化物、Ｉｎ−Ｇｄ−Ｚｎ系金属酸化物、Ｉｎ−Ｔｂ−Ｚｎ系金属酸化物、Ｉｎ
−Ｄｙ−Ｚｎ系金属酸化物、Ｉｎ−Ｈｏ−Ｚｎ系金属酸化物、Ｉｎ−Ｅｒ−Ｚｎ系金属酸
化物、Ｉｎ−Ｔｍ−Ｚｎ系金属酸化物、Ｉｎ−Ｙｂ−Ｚｎ系金属酸化物、Ｉｎ−Ｌｕ−Ｚ
ｎ系金属酸化物、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系金属酸化物、Ｉｎ−
Ｈｆ−Ｇａ−Ｚｎ系金属酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｎ−Ａ
ｌ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系金属酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ
系金属酸化物を用いることができる。

なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系金属酸化物とは、ＩｎとＧａとＺｎを主成
分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、Ｉ
ｎとＧａとＺｎ以外の金属元素が入っていてもよい。

また、酸化物半導体として、ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０、且つ、ｍは整数でない
）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれ
た一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ_２ＳｎＯ
_５（ＺｎＯ）_ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｇａ：
Ｚｎ＝２：２：１（＝２／５：２／５：１／５）、あるいはＩｎ：Ｇａ：Ｚｎ＝３：１：
２（＝１／２：１／６：１／３）の原子数比のＩｎ−Ｇａ−Ｚｎ系金属酸化物やその組成
の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１
／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）
あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ
−Ｓｎ−Ｚｎ系金属酸化物やその組成の近傍の酸化物を用いるとよい。

しかし、これらに限られず、必要とする半導体特性及び電気特性（電界効果移動度、し
きい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性
を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子
間距離、密度等を適切なものとすることが好ましい。

例えば、Ｉｎ−Ｓｎ−Ｚｎ系金属酸化物では比較的容易に高い移動度が得られる。しか
しながら、Ｉｎ−Ｇａ−Ｚｎ系金属酸化物でも、バルク内欠陥密度を低くすることにより
移動度を上げることができる。

また、酸化物半導体膜７３１ａ、７３１ｂに形成することが可能な金属酸化物は、エネ
ルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上で
ある。このように、エネルギーギャップの広い酸化物半導体を用いることで、トランジス
タを高耐圧とすることができると共に、オフ電流を低減することができる。

さらに、酸化物半導体膜７３１ａ、７３１ｂにおいて、二次イオン質量分析法（ＳＩＭ
Ｓ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られ
る水素濃度を５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、好ましくは１×１０^１８ａｔｏｍｓ
／ｃｍ^３以下、より好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは
１×１０^１６ａｔｏｍｓ／ｃｍ^３以下とすることが好ましい。

酸化物半導体膜７３１ａ、７３１ｂに含まれる水素は、金属原子と結合する酸素と反応
して水となると共に、酸素が脱離した格子（あるいは酸素が脱離した部分）には欠損が形
成されてしまう。また、水素の一部が酸素と結合することで、キャリアである電子が生じ
てしまう。これらのため、酸化物半導体膜の成膜工程において、水素を含む不純物を極め
て減らすことにより、酸化物半導体膜の水素濃度を低減することが可能である。このため
、水素をできるだけ除去し、高純度化させた酸化物半導体膜をチャネル領域とすることに
より、しきい値電圧のマイナスシフトを低減することができ、またトランジスタのソース
及びドレインにおけるリーク電流を、代表的には、オフ電流（単位チャネル幅（１μｍ）
あたりの値）を数百ｙＡ〜数百ｚＡにまで低減することが可能であり、トランジスタの電
気特性を向上させることができる。

加熱処理により、酸化物半導体膜７３１ａ、７３１ｂの水素を低減することができる。

また、酸化物半導体膜７３１ａ、７３１ｂに含まれる酸素欠損を低減することで、酸素
欠損に起因するトランジスタの電気特性の変動を低減することができ、信頼性を高めるこ
とができる。また、酸化物半導体膜７３１ａ、７３１ｂは、化学量論比を満たす酸素より
も多くの酸素を含む酸素が添加された酸化物半導体膜を用いることが好ましい。酸化物半
導体膜に酸素を添加することで、酸素欠損を低減することが可能であり、酸素を添加する
方法としては、イオン注入法、イオンドーピング法、プラズマ処理等がある。また、酸化
物半導体膜に接するように加熱により酸素放出される絶縁膜を設けた後、加熱処理するこ
とで、加熱により酸素放出される絶縁膜から酸化物半導体膜へ酸素が拡散し、酸素欠損量
を低減することができる。

また、酸化物半導体膜７３１ａ、７３１ｂは、非晶質構造、単結晶構造、または多結晶
構造であってもよい。

また、酸化物半導体膜７３１ａ、７３１ｂとして、結晶部分を有するＣＡＡＣ−ＯＳ（
Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎ
ｄｕｃｔｏｒともいう。）膜を用いてもよい。

以下では、酸化物半導体膜の構造について説明する。

酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。
非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸
化物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎ
ｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。

非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない
酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造
の酸化物半導体膜が典型である。

微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結
晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも
原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よ
りも欠陥準位密度が低いという特徴がある。

ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの
結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−
ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体
内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも
欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行
う。

ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃ
ｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち
結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、Ｃ
ＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観
察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原
子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹
凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面Ｔ
ＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列している
ことを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られ
ない。

断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有し
ていることがわかる。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）
装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ
膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピーク
が現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属され
ることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に
概略垂直な方向を向いていることが確認できる。

一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐ
ｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピーク
は、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ_４の単結晶酸
化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）
として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面
に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを
５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は
不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平
行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に
配列した金属原子の各層は、結晶のａｂ面に平行な面である。

本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置
されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」
とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って
、８５°以上９５°以下の場合も含まれる。

なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を
行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面ま
たは上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の
形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成
面または上面の法線ベクトルと平行にならないこともある。

また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ
膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上
面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡ
ＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部
分的に結晶化度の異なる領域が形成されることもある。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ
法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現
れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向
性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍
にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変
動が小さい。よって、当該トランジスタは、信頼性が高い。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、Ｃ
ＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。

また、酸化物半導体膜７３１ａ、７３１ｂは、複数の酸化物半導体膜が積層された構造
でもよい。例えば、酸化物半導体膜７３１ａ、７３１ｂを、第１の酸化物半導体膜と第２
の酸化物半導体膜の積層として、第１の酸化物半導体膜と第２の酸化物半導体膜に、異な
る組成の金属酸化物を用いてもよい。例えば、第１の酸化物半導体膜に二元系金属酸化物
乃至四元系金属酸化物の一を用い、第２の酸化物半導体膜に第１の酸化物半導体膜と異な
る二元系金属酸化物乃至四元系金属酸化物を用いてもよい。

また、第１の酸化物半導体膜と第２の酸化物半導体膜の構成元素を同一とし、両者の組
成を異ならせてもよい。例えば、第１の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝
１：１：１とし、第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝３：１：２とし
てもよい。また、第１の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２とし
、第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝２：１：３としてもよい。

この時、第１の酸化物半導体膜と第２の酸化物半導体膜のうち、ゲート電極に近い側（
チャネル側）の酸化物半導体膜のＩｎとＧａの含有率をＩｎ＞Ｇａとするとよい。またゲ
ート電極から遠い側（バックチャネル側）の酸化物半導体膜のＩｎとＧａの含有率をＩｎ
≦Ｇａとするとよい。

また、酸化物半導体膜７３１ａ、７３１ｂを４層構造とし、第１の酸化物半導体膜〜第
４の酸化物半導体膜の構成元素を同一とし、且つそれぞれの組成を異ならせてもよい。例
えば、第１の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２とし、第２の酸
化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１とし、第３の酸化物半導体膜の
原子数比をＩｎ：Ｇａ：Ｚｎ＝３：１：２とし、第４の酸化物半導体膜の原子数比をＩｎ
：Ｇａ：Ｚｎ＝１：３：２としてもよい。

Ｇａ及びＺｎよりＩｎの原子数比が小さい酸化物半導体膜、代表的には原子数比がＩｎ
：Ｇａ：Ｚｎ＝１：３：２である第１の酸化物半導体膜及び第４の酸化物半導体膜は、Ｇ
ａ、Ｚｎ、及びＩｎの原子数比が同じ酸化物半導体膜、代表的には第２の酸化物半導体膜
、及びＧａ及びＺｎよりＩｎの原子数比が大きい酸化物半導体膜、代表的には第３の酸化
物半導体膜と比較して、絶縁性が高い。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２
である第１の酸化物半導体膜及び第４の酸化物半導体膜が非晶質構造であると、さらに絶
縁性が高まる。このため、第２の酸化物半導体膜及び第３の酸化物半導体膜がチャネル領
域として機能し、第１の酸化物半導体膜及び第４の酸化物半導体膜はゲート絶縁膜として
機能する。

また、第１の酸化物半導体膜〜第４の酸化物半導体膜の構成元素は同一であるため、第
１の酸化物半導体膜及び第４の酸化物半導体膜は、第２の酸化物半導体膜及び第３の酸化
物半導体膜それぞれとの界面におけるトラップ準位が少ない。このため、酸化物半導体膜
７３１ａ、７３１ｂを上記構造とすることで、トランジスタの経時変化や光ＢＴストレス
試験によるしきい値電圧の変動量を低減することができる。

酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有
率を多くすることにより、より多くのｓ軌道が重なるため、Ｉｎ＞Ｇａの組成となる酸化
物はＩｎ≦Ｇａの組成となる酸化物と比較して高い移動度を備える。また、ＧａはＩｎと
比較して酸素欠損の形成エネルギーが大きく酸素欠損が生じにくいため、Ｉｎ≦Ｇａの組
成となる酸化物はＩｎ＞Ｇａの組成となる酸化物と比較して安定した特性を備える。

チャネル側にＩｎ＞Ｇａの組成となる酸化物半導体を適用し、バックチャネル側にＩｎ
≦Ｇａの組成となる酸化物半導体を適用することで、トランジスタの電界効果移動度およ
び信頼性をさらに高めることが可能となる。

また、酸化物半導体膜７３１ａ、７３１ｂとして、結晶性の異なる酸化物半導体の積層
構造を適用してもよい。すなわち、単結晶酸化物半導体、多結晶酸化物半導体、非晶質酸
化物半導体、またはＣＡＡＣ−ＯＳを適宜組み合わせた構成としてもよい。また、酸化物
半導体膜７３１ａ、７３１ｂを積層構造とし、一部に非晶質酸化物半導体を適用すると、
酸化物半導体膜７３１ａ、７３１ｂの内部応力や外部からの応力を緩和し、トランジスタ
の特性ばらつきが低減され、また、トランジスタの信頼性をさらに高めることが可能とな
る。

酸化物半導体膜７３１ａ、７３１ｂの厚さは、１ｎｍ以上１００ｎｍ以下、更に好まし
くは１ｎｍ以上３０ｎｍ以下、更に好ましくは１ｎｍ以上５０ｎｍ以下、更に好ましくは
３ｎｍ以上２０ｎｍ以下とすることが好ましい。

酸化物半導体膜７３１ａ、７３１ｂにおいて、アルカリ金属またはアルカリ土類金属の
濃度は、１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは２×１０^１６ａｔｏｍ
ｓ／ｃｍ^３以下であることが望ましい。アルカリ金属及びアルカリ土類金属は、酸化物半
導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流の上昇の原因
となるためである。

酸化物半導体膜７３１ａ、７３１ｂには、５×１０^１８ａｔｏｍｓ／ｃｍ^３以下の窒素
が含まれてもよい。

酸化物半導体膜７３１ａ、７３１ｂは、スパッタリング法、塗布法、印刷法、パルスレ
ーザー蒸着法等を用いて形成することができる。

ゲート絶縁膜７３２は、酸化シリコン、酸化窒化シリコン、Ｇａ−Ｚｎ系金属酸化物、
酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イッ
トリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いればよ
く、積層または単層で設ける。ゲート絶縁膜７３２は、スパッタリング法またはＣＶＤ法
により形成することができる。

ゲート電極７３３ａ及び第２の電極７３３ｂ、７３３ｃは、アルミニウム、クロム、銅
、タンタル、チタン、モリブデン、タングステンから選ばれた金属元素、または上述した
金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いて形成する
ことができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金
属元素を用いてもよい。また、ゲート電極７３３ａは、単層構造でも、二層以上の積層構
造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上
にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チ
タン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン
膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム
膜を積層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウム
に、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムか
ら選ばれた元素の膜、または複数組み合わせた合金膜、もしくは窒化膜を用いてもよい。

また、ゲート電極７３３ａ及び第２の電極７３３ｂ、７３３ｃは、インジウム錫酸化物
、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸
化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、イン
ジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電
性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素
の積層構造とすることもできる。ゲート電極７３３ａ及び第２の電極７３３ｂ、７３３ｃ
は、一対の電極７２６ａ、７２６ｂと同様の形成方法を適宜用いることができる。

また、ゲート電極７３３ａとゲート絶縁膜７３２との間に、Ｉｎ−Ｇａ−Ｚｎ系酸窒化
物半導体膜、Ｉｎ−Ｓｎ系酸窒化物半導体膜、Ｉｎ−Ｇａ系酸窒化物半導体膜、Ｉｎ−Ｚ
ｎ系酸窒化物半導体膜、Ｓｎ系酸窒化物半導体膜、Ｉｎ系酸窒化物半導体膜、金属窒化膜
（ＩｎＮ、ＺｎＮ等）等を設けることが好ましい。これらの膜は５ｅＶ以上、好ましくは
５．５ｅＶ以上の仕事関数を有し、酸化物半導体の電子親和力よりも大きい値であるため
、酸化物半導体を用いたトランジスタのしきい値電圧をプラスにシフトすることができ、
所謂ノーマリーオフのスイッチング素子を実現できる。例えば、Ｉｎ−Ｇａ−Ｚｎ系酸窒
化物半導体膜を用いる場合、少なくとも酸化物半導体膜７３１ａ、７３１ｂより高い窒素
濃度、具体的には７原子％以上のＩｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜を用いる。

絶縁膜７２７は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン
、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム
等を用いればよく、積層または単層で設ける。

絶縁膜７２７上には絶縁膜７２８が形成される。また、絶縁膜７２７及び絶縁膜７２８
とゲート絶縁膜７３２を貫通するコンタクトプラグ７３５ａ、７３５ｄ並びに絶縁膜７２
７及び絶縁膜７２８を貫通するコンタクトプラグ７３５ｂ、７３５ｃが形成される。絶縁
膜７２８、コンタクトプラグ７３５ａ〜７３５ｄ上には絶縁膜７３０が形成され、絶縁膜
７３０中には配線７３７ａ、７３７ｂが埋めこまれる。

図９（Ｂ）は、コンタクトプラグ７３５ａ〜７３５ｄ、及び配線７３７ａ、７３７ｂの
上面図である。

配線７３７ａ、７３７ｂはそれぞれ、図１に示す端子Ｄ及び端子Ｅと接続する。配線７
３７ａはコンタクトプラグ７３５ａを介してトランジスタ７５０と接続し、配線７３７ｂ
はコンタクトプラグ７３５ｂを介して容量素子７５１と接続する。トランジスタ７５０及
び容量素子７５１は、電極７２６ｂにより接続される。

絶縁膜７２８は絶縁膜７１２と同様に形成することができる。また、コンタクトプラグ
７３５ａ及びコンタクトプラグ７３５ｂはコンタクトプラグ７１４ａ〜７１４ｄと同様に
形成することができる。また、絶縁膜７３０は、絶縁膜７１５と同様に形成することがで
きる。また、配線７３７ａ及び配線７３７ｂは、配線７１９ａ〜７１９ｄと同様に形成す
ることができる。

配線７３７ａ及び配線７３７ｂ上には、バリア膜７４０が設けられている。バリア膜７
４０は、バリア膜７２４と同様に形成することができる。

なお、トランジスタ７５０として、図１０の構造の代わりに、一対の電極が酸化物半導
体膜７３１ａ及びゲート絶縁膜７３２の間に設けられる構造とすることができる。

また、図１０（Ａ）に示すトランジスタ７５０はトップゲート構造であるが、適宜ボト
ムゲート構造とすることができる。ボトムゲート構造のトランジスタについて、図１１を
用いて説明する。

図１１は、図１０に示す選択回路において、バリア膜７２４からバリア膜７４０の間に
おける他の形態である。

バリア膜７２４上には絶縁膜７２５が形成される。また、バリア膜７２４及び絶縁膜７
５５中にコンタクトプラグ７２３が形成されている。

絶縁膜７２５上にトランジスタ７８０及び容量素子７８１が形成される。

トランジスタ７８０は、絶縁膜７２５上に形成される第１のゲート電極７６１ａと、第
１のゲート電極７６１ａ上に形成される第１のゲート絶縁膜７６５と、第１のゲート絶縁
膜７６５上に形成される酸化物半導体膜７６７と、酸化物半導体膜７６７に接する一対の
電極７６９ａ、７６９ｂと、酸化物半導体膜７６７及び一対の電極７６９ａ、７６９ｂ上
に形成される第２のゲート絶縁膜７７１と、第２のゲート絶縁膜７７１を介して酸化物半
導体膜７６７と重なる第２のゲート電極７７３ａとを有する。また、第２のゲート絶縁膜
７７１及び第２のゲート電極７７３ａを覆う絶縁膜７７５を有する。

なお、絶縁膜７２５上には絶縁膜７６０が形成される。また、絶縁膜７６０の中に、第
１のゲート電極７６１ａ、配線７６１ｂ、及び配線７６１ｃが埋め込まれている。また、
配線７６１ｂ、７６１ｃはそれぞれ、一対の電極７６９ａ、７６９ｂと接している。

容量素子７８１は、絶縁膜７６０及び配線７６１ｃ上に形成される、第１の電極として
機能する電極７６９ｂ、第２のゲート絶縁膜７７１、及び第２の電極７７３ｂを有する。

トランジスタ７８０はコンタクトプラグ７３５ａを介して配線７３７ａと接続する。容
量素子７８１はコンタクトプラグ７３５ｂを介して配線７３７ｂと接続する。トランジス
タ７８０及び容量素子７８１は、電極７６９ｂにより接続される。

第１のゲート電極７６１ａ、配線７６１ｂ、及び配線７６１ｃは、図１０に示すゲート
電極７３３ａと同様に形成することができる。

第１のゲート絶縁膜７６５及び酸化物半導体膜７６７は、図１０に示すゲート絶縁膜７
３２及び酸化物半導体膜７３１ａ、７３１ｂと同様に形成することができる。

一対の電極７６９ａ、７６９ｂは、図１０（Ａ）に示す一対の電極７２６ａ、７２６ｂ
と同様に形成することができる。

第２のゲート絶縁膜７７１は、図１０に示すゲート絶縁膜７３２と同様に形成すること
ができる。

第２のゲート電極７７３ａ及び第２の電極７７３ｂは、図１０に示すゲート電極７３３
ａと同様に形成することができる。

絶縁膜７７５は、図１０に示す絶縁膜７２７と同様に形成することができる。

本実施の形態に示すトランジスタ７８０は、酸化物半導体膜７６７、第１のゲート絶縁
膜７６５及び第２のゲート絶縁膜７７１を介して対向する第１のゲート電極７６１ａ及び
第２のゲート電極７７３ａを有する。第１のゲート電極７６１ａと第２のゲート電極７７
３ａに異なる電位を印加することで、トランジスタ７８０のしきい値電圧を制御し、好ま
しくは、しきい値電圧のマイナスシフトを抑制することができる。または、第１のゲート
電極７６１ａ及び第２のゲート電極７７３ａに同電位を印加することで、トランジスタ７
８０のオン電流を増加させることができる。

なお、トランジスタ７８０として、図１１に示す構造の代わりに、一対の電極が酸化物
半導体膜７６７及び第１のゲート絶縁膜７６５の間に設けられる構造とすることができる
。

また、トランジスタ７８０として、第１のゲート電極７６１ａ及び第２のゲート電極７
７３ａを有するトランジスタを示したが、第１のゲート電極７６１ａのみを有するトラン
ジスタとしてもよい。

以上のように、選択回路を有する半導体装置を作製することができる。

このような半導体装置は、既述の構成に限らず、発明の趣旨を逸脱しない範囲において
、任意に変更が可能である。例えば、図１０においては、トランジスタ７０４ａ及びトラ
ンジスタ７０４ｂと、トランジスタ７５０との間に、配線を有する層を１層設けたが、こ
れを２層以上とすることができる。または、配線を用いず、コンタクトプラグのみによっ
て各素子を直接接続することができる。この場合、例えばシリコン貫通電極（Ｔｈｒｏｕ
ｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ：ＴＳＶ）技術を用いることもできる。また、配線は銅等
の材料を絶縁膜中に埋め込むことで形成する場合について説明したが、例えばバリア膜、
配線材料層、及びバリア膜の三層構造としてフォトリソグラフィ工程により配線パターン
に加工したものを用いてもよい。

本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。

Claims (1)

1. 第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタ、第１の容量素子、及び第２の容量素子、を有し、
   前記第１のトランジスタのソース及びドレインの一方は、前記第１の容量素子の一対の電極の一方と電気的に接続され、
   前記第１のトランジスタのソース及びドレインの他方、並びに前記第２の容量素子の一対の電極の他方は、第１の端子と電気的に接続され、
   前記第２のトランジスタのソース及びドレインの一方は、前記第２の容量素子の一対の電極の一方と電気的に接続され、
   前記第２のトランジスタのソース及びドレインの他方、並びに前記第１の容量素子の一対の電極の他方は、第２の端子と電気的に接続され、
   前記第３のトランジスタのソース及びドレインの一方は、第１の入力端子と電気的に接続され、
   前記第３のトランジスタのソース及びドレインの他方は、出力端子と電気的に接続され、
   前記第４のトランジスタのソース及びドレインの一方は、第２の入力端子と電気的に接続され、
   前記第４のトランジスタのソース及びドレインの他方は、前記出力端子と電気的に接続され、
   第１のノードは、前記第１のトランジスタのソース及びドレインの一方、前記第１の容量素子の一対の電極の一方、並びに前記第３のトランジスタのゲートと電気的に接続され、
   第２のノードは、前記第２のトランジスタのソース及びドレインの一方、前記第２の容量素子の一対の電極の一方、並びに前記第４のトランジスタのゲートと電気的に接続されることを特徴とする半導体装置。

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