JP2012257200A - 記憶装置 - Google Patents
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Abstract
【解決手段】揮発性の第1の記憶回路と、酸化物半導体層にチャネルが形成されるトランジスタを有する不揮発性の第2の記憶回路と、を有し、高周波数で駆動する場合、電源電圧が供給されている期間では、第1の記憶回路にデータ信号を書き込み及び当該データ信号を出力し、電源電圧の供給が停止する前の期間である、電源電圧が供給されている期間の一部では、第2の記憶回路にデータ信号を書き込み、低周波数で駆動する場合、電源電圧が供給されている期間では、第2の記憶回路にデータ信号を書き込み、第2の記憶回路に書き込まれたデータ信号を第1の記憶回路に書き込み、第1の記憶回路に書き込まれたデータ信号を出力する記憶装置に関する。
【選択図】図1
Description
<図1に示す記憶装置の構成>
図1に本実施の形態の記憶装置の回路図を示す。
図1に示す記憶装置130を、高周波数で駆動させる場合のタイミングチャートを図2に、低周波数で駆動させる場合のタイミングチャートを図3に示す。
まず高周波数においての記憶装置130の動作を図2を用いて説明する。
記憶装置130が通常に動作する期間を期間T1とする。期間T1において、クロック信号CLKがスイッチ139に入力される。また位相反転素子135を介してクロック信号CLKの位相が反転した信号CLKbがスイッチ134に入力される。
第1のトランジスタ101及び保持容量102を有する記憶回路120にデータ信号Dを書き込む期間を、期間T2とする。また期間T2は、後述する期間T3(電源電圧供給停止期間)の前の期間である。すなわち、電源電圧Vxの供給が停止する前に、記憶回路120にデータ信号Dが書き込まれる。
電源電圧Vxの供給を停止する期間を期間T3とする。期間T3のはじめに、記憶装置130への電源電圧Vxの供給を停止する。また、第1のトランジスタ101を制御する制御信号OS_WEをローレベル電位(VSS)とする。これにより第1のトランジスタ101をオフ状態とする。電源電圧Vxの供給が停止すると、記憶回路121に保持されていたデータ(DataA)は消える。しかし、記憶回路121への電源電圧Vxの供給が停止した後においても、保持容量102に保持されているデータ信号D(DataA)は保持される。保持容量102に接続されている第1のトランジスタ101はリーク電流が極めて小さいため、保持容量102によって保持されたデータ信号D(DataA)を長期間保つことができる。こうして、記憶装置100は電源電圧Vxの供給が停止した後も、データ信号D(DataA)を保持する。期間T3は、記憶装置130への電源電圧Vxの供給が停止している期間に対応する。
電源電圧Vxの供給を再開する期間を期間T4とする。期間T4のはじめに記憶装置130への電源電圧Vxの供給を再開する。この際、第1のトランジスタ101を制御する制御信号OS_WEはローレベル電位(VSS)であり、第1のトランジスタ101はオフ状態のままである。そのためデータ信号D(DataA)は、保持容量102に保持されたままである。
記憶回路120に書き込まれたデータ信号Dを読み出す期間を期間T5とする。期間T5のはじめに、選択信号SELがローレベル電位(VSS)からハイレベル電位(VDD)となる。選択回路136にハイレベル電位(VDD)の選択信号SELが入力され、保持容量102に保持されていたデータ信号D(DataA)が記憶回路121に入力される。スイッチ139が期間T4の終わりで導通状態となっているため、記憶回路121に入力されたデータ信号D(DataA)は、出力信号Q(DataA)として出力される。
次いで低周波数においての記憶装置の動作を図3を用いて説明する。
まず高周波数での動作と同様に、期間T1において、クロック信号CLKがスイッチ139に入力される。また位相反転素子135を介してクロック信号CLKの位相が反転した信号CLKbがスイッチ134に入力される。
記憶装置100が低周波数で駆動する場合、期間T2において期間T1の終わりと同じ状態が保持される。
次いで、期間T3の動作について説明する。期間T3のはじめに、記憶装置130への電源電圧Vxの供給を停止する。また、第1のトランジスタ101を制御する制御信号OS_WEをローレベル電位(VSS)とする。これにより第1のトランジスタ101をオフ状態とする。電源電圧Vxの供給が停止すると、記憶回路121に保持されていたデータ(DataA)は消える。しかし、記憶回路121への電源電圧Vxの供給が停止した後においても、保持容量102に保持されているデータ信号D(DataA)は保持される。保持容量102に接続されている第1のトランジスタ101はリーク電流が極めて小さいため、保持容量102によって保持されたデータ信号D(DataA)を長期間保つことができる。こうして、記憶装置130は電源電圧Vxの供給が停止した後も、データ信号D(DataA)を保持する。期間T3は、記憶装置130への電源電圧Vxの供給が停止している期間に対応する。
次いで、期間T4の動作について説明する。期間T4のはじめに記憶装置130への電源電圧Vxの供給を再開する。この際、第1のトランジスタ101を制御する制御信号OS_WEはローレベル電位(VSS)であり、第1のトランジスタ101はオフ状態のままである。そのためデータ信号D(DataA)は、保持容量102に保持されたままである。
次いで、期間T5の動作について説明する。期間T4の終わりで、選択信号SELはハイレベル電位(VDD)となっている。選択回路136にハイレベル電位(VDD)の選択信号SELが入力され、保持容量102に保持されていたデータ信号D(DataA)が記憶回路121に入力される。スイッチ139が期間T4の終わりで導通状態となっているため、記憶回路121に入力されたデータ信号D(DataA)は、出力信号Q(DataA)として出力される。
図4に本実施の形態の記憶装置のより具体的な回路図を示す。
図4に示す記憶装置100を、高周波数で駆動させる場合のタイミングチャートを図2に、低周波数で駆動させる場合のタイミングチャートを図3に示す。
まず高周波数においての記憶装置100の動作を図2を用いて説明する。
記憶装置100が通常に動作する期間を期間T1とする。期間T1において、クロック信号CLKがインバータ105の入力端子及びアナログスイッチ109の第1の端子に入力される。これによりインバータ105の出力端子から、クロック信号CLKと位相が反転された信号CLKbが、アナログスイッチ104の第1の端子に入力される。
第1のトランジスタ101及び保持容量102を有する記憶回路120にデータ信号Dを書き込む期間を、期間T2とする。また期間T2は、後述する期間T3(電源電圧供給停止期間)の前の期間である。すなわち、電源電圧Vxの供給が停止する前に、記憶回路120にデータ信号Dが書き込まれる。
電源電圧Vxの供給を停止する期間を期間T3とする。期間T3のはじめに、記憶装置100への電源電圧Vxの供給を停止する。また、第1のトランジスタ101を制御する制御信号OS_WEをローレベル電位(VSS)とする。これにより第1のトランジスタ101をオフ状態とする。電源電圧Vxの供給が停止すると、記憶回路121に保持されていたデータ(DataA)は消える。しかし、記憶回路121への電源電圧Vxの供給が停止した後においても、保持容量102に保持されているデータ信号D(DataA)は保持される。保持容量102に接続されている第1のトランジスタ101はリーク電流が極めて小さいため、保持容量102によって保持されたデータ信号D(DataA)を長期間保つことができる。こうして、記憶装置100は電源電圧Vxの供給が停止した後も、データ信号D(DataA)を保持する。期間T3は、記憶装置100への電源電圧Vxの供給が停止している期間に対応する。
電源電圧Vxの供給を再開する期間を期間T4とする。期間T4のはじめに記憶装置100への電源電圧Vxの供給を再開する。この際、第1のトランジスタ101を制御する制御信号OS_WEはローレベル電位(VSS)であり、第1のトランジスタ101はオフ状態のままである。そのためデータ信号D(DataA)は、保持容量102に保持されたままである。
記憶回路120に書き込まれたデータ信号Dを読み出す期間を期間T5とする。期間T5のはじめに、選択信号SELがローレベル電位(VSS)からハイレベル電位(VDD)となる。セレクタ106にハイレベル電位(VDD)の選択信号SELが入力され、保持容量102に保持されていたデータ信号D(DataA)が記憶回路121に入力される。アナログスイッチ109が期間T4の終わりで導通状態となっているため、記憶回路121に入力されたデータ信号D(DataA)は、出力信号Q(DataA)として出力される。
次いで低周波数においての記憶装置の動作を図3を用いて説明する。
まず高周波数での動作と同様に、期間T1において、クロック信号CLKがインバータ105の入力端子及びアナログスイッチ109の第1の端子に入力される。これによりインバータ105の出力端子から、クロック信号CLKと逆の位相を有する信号CLKbが、アナログスイッチ104の第1の端子に入力される。
記憶装置100が低周波数で駆動する場合、期間T2において期間T1の終わりと同じ状態が保持される。
次いで、期間T3の動作について説明する。期間T3のはじめに、記憶装置100への電源電圧Vxの供給を停止する。また、第1のトランジスタ101を制御する制御信号OS_WEをローレベル電位(VSS)とする。これにより第1のトランジスタ101をオフ状態とする。電源電圧Vxの供給が停止すると、記憶回路121に保持されていたデータ(DataA)は消える。しかし、記憶回路121への電源電圧Vxの供給が停止した後においても、保持容量102に保持されているデータ信号D(DataA)は保持される。保持容量102に接続されている第1のトランジスタ101はリーク電流が極めて小さいため、保持容量102によって保持されたデータ信号D(DataA)を長期間保つことができる。こうして、記憶装置100は電源電圧Vxの供給が停止した後も、データ信号D(DataA)を保持する。期間T3は、図4に示す記憶装置100への電源電圧Vxの供給が停止している期間に対応する。
次いで、期間T4の動作について説明する。期間T4のはじめに記憶装置100への電源電圧Vxの供給を再開する。この際、第1のトランジスタ101を制御する制御信号OS_WEはローレベル電位(VSS)であり、第1のトランジスタ101はオフ状態のままである。そのためデータ信号D(DataA)は、保持容量102に保持されたままである。
次いで、期間T5の動作について説明する。期間T4の終わりで、選択信号SELはハイレベル電位(VDD)となっている。セレクタ106にハイレベル電位(VDD)の選択信号SELが入力され、保持容量102に保持されていたデータ信号D(DataA)が記憶回路121に入力される。アナログスイッチ109が期間T4の終わりで導通状態となっているため、記憶回路121に入力されたデータ信号D(DataA)は、出力信号Q(DataA)として出力される。
上述のように、記憶回路120に含まれる第1のトランジスタ101は、酸化物半導体層にチャネルが形成されるトランジスタであり、記憶回路121は、珪素層にチャネルが形成されるトランジスタ(第2のトランジスタ)により形成されている。特に図4に示すように、記憶回路121がインバータ107及びインバータ108によって構成される場合、インバータ107及びインバータ108はそれぞれ、pチャネル型トランジスタ及びnチャネル型トランジスタによって形成することができる。
本実施の形態では、実施の形態1とは異なる構造を有した、酸化物半導体トランジスタについて説明する。
本実施の形態では、記憶装置の構造の一形態について説明する。
本実施の形態では、実施の形態1で示した記憶装置130又は記憶装置100を複数用いた記憶装置の構成について説明する。
本実施の形態では、上述の実施の形態で示した記憶装置を用いた信号処理回路の構成について説明する。
本実施の形態では、開示される発明の一態様に係る信号処理回路の一つである、CPU(Central Processing Unit(中央処理装置、又は中央演算処理装置))の構成について説明する。
開示される発明の一態様に係る信号処理回路を用いることで、消費電力の低い電子機器を提供することが可能である。特に電力の供給を常時受けることが困難な携帯用の電子機器の場合、開示される発明の一態様に係る消費電力の低い信号処理回路をその構成要素に追加することにより、連続使用時間が長くなるといったメリットが得られる。また、オフ電流が低いトランジスタを用いることで、オフ電流の高さをカバーするための冗長な回路設計が不要となるため、信号処理回路の集積度を高めることができ、信号処理回路を高機能化させることができる。
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Levinsonモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。そこで、本実施の形態では、半導体内部に欠陥がない理想的な酸化物半導体の電界効果移動度を理論的に導き出すとともに、このような酸化物半導体を用いて微細なトランジスタを作製した場合の特性の計算結果を示す。
線形領域におけるドレイン電流Idは、以下の式で表現できる。
本実施の形態では、In、Sn、及びZnを主成分として含む酸化物半導体膜(In−Sn−Zn−O系酸化物半導体膜の一例)をチャネル形成領域に用いたトランジスタについて説明する。
本実施の形態では、上述の実施の形態とは異なる構造を有した、酸化物半導体膜を用いたトランジスタについて説明する。なお、酸化物半導体膜を構成する酸化物半導体は、In、Sn、及びZnを含む酸化物半導体(In−Sn−Zn−O系酸化物半導体)を用いてもよいし、他の実施の形態において説明した他の酸化物半導体を用いてもよい。
本実施の形態では、実施の形態10とは異なるIn−Sn−Zn−O膜を酸化物半導体膜に用いたトランジスタの他の一例について示す。なお、本実施の形態では酸化物半導体膜を構成する酸化物半導体として、In、Sn、及びZnを含む酸化物半導体(In−Sn−Zn系酸化物半導体)を用いた場合について説明するが、他の実施の形態において説明した他の酸化物半導体を用いることもできる。
101 トランジスタ
102 保持容量
104 アナログスイッチ
105 インバータ
106 セレクタ
107 インバータ
108 インバータ
109 アナログスイッチ
120 記憶回路
121 記憶回路
123 トランジスタ
130 記憶装置
134 スイッチ
135 位相反転素子
136 選択回路
139 スイッチ
150 信号処理回路
151 演算回路
152 演算回路
153 記憶装置
154 記憶装置
155 記憶装置
156 制御装置
157 電源制御回路
400 記憶装置
401 スイッチング素子
402 記憶素子
403 記憶素子群
410 記憶装置
421 RF回路
422 アナログベースバンド回路
423 デジタルベースバンド回路
424 バッテリー
425 電源回路
426 アプリケーションプロセッサ
427 CPU
428 DSP
429 インターフェース
430 フラッシュメモリ
431 ディスプレイコントローラ
432 メモリ回路
433 ディスプレイ
434 表示部
435 ソースドライバ
436 ゲートドライバ
437 音声回路
438 キーボード
439 タッチセンサ
441 メモリコントローラ
442 記憶装置
443 記憶装置
444 スイッチ
445 スイッチ
451 バッテリー
452 電源回路
453 マイクロプロセッサ
454 フラッシュメモリ
455 音声回路
456 キーボード
457 メモリ回路
458 タッチパネル
459 ディスプレイ
460 ディスプレイコントローラ
600 基板
602 下地絶縁層
606 酸化物半導体膜
608 ゲート絶縁膜
610 ゲート電極
614 一対の電極
616 層間絶縁膜
618 配線
620 保護膜
700 基板
701 絶縁膜
702 半導体膜
703 ゲート絶縁膜
707 ゲート電極
709 一対の不純物領域
710 チャネル形成領域
712 絶縁膜
713 絶縁膜
716 酸化物半導体層
719 導電膜
720 導電膜
721 ゲート絶縁膜
722 ゲート電極
731 基板
732 絶縁膜
901 トランジスタ
902 絶縁膜
903 酸化物半導体層
904 ソース電極
905 ドレイン電極
906 ゲート絶縁膜
907 ゲート電極
908 高濃度領域
909 チャネル形成領域
911 トランジスタ
912 絶縁膜
913 酸化物半導体層
914 ソース電極
915 ドレイン電極
916 ゲート絶縁膜
917 ゲート電極
918 高濃度領域
919 チャネル形成領域
921 トランジスタ
922 絶縁膜
923 酸化物半導体層
924 ソース電極
925 ドレイン電極
926 ゲート絶縁膜
927 ゲート電極
928 高濃度領域
929 低濃度領域
930 サイドウォール
931 チャネル形成領域
941 トランジスタ
942 絶縁膜
943 酸化物半導体層
944 ソース電極
945 ドレイン電極
946 ゲート絶縁膜
947 ゲート電極
948 高濃度領域
949 低濃度領域
950 サイドウォール
951 チャネル形成領域
1101 基板
1102 下地絶縁層
1104 保護絶縁膜
1106a 高抵抗領域
1106b 低抵抗領域
1106 酸化物半導体膜
1108 ゲート絶縁膜
1110 ゲート電極
1112 側壁絶縁膜
1114 一対の電極
1116 層間絶縁膜
1118 配線
3000 基板
3001 トランジスタ
3004 論理回路
3106 素子分離絶縁膜
3303 電極
3503 電極
3505 電極
3003a 電極
3003b 電極
3003c 電極
3100a 配線
3100b 配線
3100c 配線
3100d 配線
3140a 絶縁膜
3140b 絶縁膜
3141a 絶縁膜
3141b 絶縁膜
3142a 絶縁膜
3142b 絶縁膜
3170a 記憶素子
3170b 記憶素子
3171a トランジスタ
3171b トランジスタ
3501a 電極
3501b 電極
3501c 電極
3502a 電極
3502b 電極
3502c 電極
3503a 電極
3503b 電極
8101 下地絶縁膜
8102 埋め込み絶縁物
8103a 半導体領域
8103b 半導体領域
8103c 半導体領域
8104 ゲート絶縁膜
8105 ゲート電極
8106a 側壁絶縁物
8106b 側壁絶縁物
8107 絶縁物
8108a ソース電極
8108b ドレイン電極
9900 基板
9901 ALU
9902 ALU・Controller
9903 Instruction・Decoder
9904 Interrupt・Controller
9905 Timing・Controller
9906 Register
9907 Register・Controller
9908 Bus・I/F
9909 ROM
9920 ROM・I/F
Claims (7)
- 電源電圧が供給されている期間のみデータ信号を保持する揮発性の第1の記憶回路と、
酸化物半導体層にチャネルが形成されるトランジスタと、前記トランジスタのソース及びドレインの一方と電気的に接続された保持容量とを有する不揮発性の第2の記憶回路と、
選択信号が入力され、前記選択信号に応じて第1の入力端子への信号の入力又は第2の入力端子への信号の入力を切り替え、前記第1の入力端子又は前記第2の入力端子に入力された信号を前記第1の記憶回路に出力する選択回路と、
第1の信号と位相が反転した第2の信号に応じて、導通状態又は非導通状態となり、前記トランジスタのソース及びドレインの他方及び前記選択回路と接続されている第1のスイッチと、
前記第1の信号に応じて、導通状態又は非導通状態となり、前記第1の記憶回路及び前記選択回路と接続されている第2のスイッチと、
を有し、
前記選択回路は、前記第1のスイッチ及び前記トランジスタのソース及びドレインの他方と接続された前記第1の入力端子と、前記トランジスタのソース及びドレインの一方及び前記保持容量と接続された前記第2の入力端子と、前記第2の記憶回路と接続された出力端子とを有することを特徴とする記憶装置。 - 請求項1において、
前記第1の記憶回路は、ラッチ回路であることを特徴とする記憶装置。 - 請求項2において、
前記ラッチ回路は、第1のインバータ及び第2のインバータを有し、
前記第1のインバータの入力端子及び前記第2のインバータの出力端子が電気的に接続されており、
前記第1のインバータの出力端子及び前記第2のインバータの入力端子が電気的に接続されていることを特徴とする記憶装置。 - 請求項1乃至請求項3のいずれか一項において、
前記第1の記憶回路は、珪素層にチャネルが形成されるトランジスタによって形成されることを特徴とする記憶装置。 - 請求項1乃至請求項4のいずれか一項において、
第1のスイッチ、第2のスイッチ、選択回路、位相反転素子を有することを特徴とする記憶装置。 - 請求項5において、
前記第1のスイッチ及び前記第2のスイッチのそれぞれは、アナログスイッチであることを特徴とする記憶装置。 - 請求項5又は請求項6において、
前記位相反転素子は、インバータであることを特徴とする記憶装置。
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