KR100498505B1 - 승압전압 발생회로 및 승압전압 발생방법 - Google Patents

승압전압 발생회로 및 승압전압 발생방법 Download PDF

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Abstract

승압 전압 발생회로 및 승압전압 발생방법이 개시된다. 상기 승압 전압 발생회로는 정상 동작모드, 테스트 모드 및 번-인 테스트 모드에서 어레이 전압이 변하는 경우에도 상기 어레이 전압과 항상 일정한 전압차이를 유지하도록 승압전압을 발생한다. 상기 승압전압 발생회로는 감지 신호를 발생하는 감지신호 발생회로, 상기 감지 신호에 응답하여 구동신호를 발생하는 펄스 발생회로, 및 상기 구동신호에 응답하여 워드라인을 제어하기 위한 승압 전압을 발생하는 펌핑회로를 구비하며, 상기 감지 신호 발생회로는 제1입력단, 기준 전압을 수신하는 제2입력단 및 상기 감지신호를 출력하는 출력단을 구비하는 비교기, 상기 승압 전압과 상기 제1입력단사이에 접속되는 저항, 및 상기 제1입력단과 접지전압사이에 접속되는 정 전류원을 구비한다. 상기 승압전압 발생방법은 상기 어레이 전압이 변하는 경우에도 상기 어레이 전압과 항상 일정한 전압차이를 유지하도록 승압전압을 발생한다.

Description

승압전압 발생회로 및 승압전압 발생방법{Boost voltage generating circuit and boost voltage generating method}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 승압 전압과 어레이 기준 전압사이에 일정한 전압차이를 갖도록 상기 승압 전압을 발생하는 승압 전압 발생회로 및 승압 전압 발생방법에 관한 것이다.
DRAM에서는 메모리 셀 어레이를 구성하는 메모리 셀의 워드라인을 제어하기 위하여 외부전원전압보다 전압레벨이 높은 승압 전압을 사용한다. 일반적으로 어레이 기준 전압은 상기 메모리 셀 어레이 및 상기 메모리 셀 주변회로에 인가되는 기준전압을 의미한다.
일반적인 승압 전압 발생회로에서, 상기 승압 전압의 변화율이 상기 어레이 기준전압의 변화율보다 크면, 테스트 모드(test mode) 및 번-인 스트레스 모드(burn-in stress mode)에서 상기 승압 전압은 원하지 않게 증가된다. 따라서 높은 승압 전압에서도 견딜 수 있는 메모리 셀의 셀 트랜지스터가 필요하다.
또한, 원하는 어레이 기준전압에서 DUT(device under test)에 전압 스트레스를 가하기 위하여 상기 DUT는 높은 승압 전압에 의한 오버-스트레스(over-stress)를 감수해야 한다.
따라서 높은 승압전압 때문에 전압 스트레스용 어레이 기준전압은 원하는 전압보다 낮게 설정되어야 하므로, 상기 DUT를 테스트하기 위한 시간은 증가한다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 어레이 기준전압의 변화율과 동일한 변화율을 갖는 승압 전압을 발생하는 승압 전압 발생회로 및 승압 전압 발생방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 승압 전압 발생회로는 감지 신호를 발생하는 감지신호 발생회로; 상기 감지 신호에 응답하여 구동신호를 발생하는 펄스 발생회로; 및 상기 구동신호에 응답하여 워드라인을 제어하기 위한 승압 전압을 발생하는 펌핑회로를 구비하며, 상기 감지 신호 발생회로는 제1입력단, 기준 전압을 수신하는 제2입력단 및 상기 감지신호를 출력하는 출력단을 구비하는 비교기; 상기 승압 전압과 상기 제1입력단사이에 접속되는 저항; 및 상기 제1입력단과 접지전압사이에 접속되는 정 전류원을 구비한다.
상기 펄스 발생회로는 링 오실레이터인 것이 바람직하다. 상기 펄스 발생회로는 제1논리상태(논리 하이)를 갖는 상기 감지신호에 응답하여 비활성화된다. 상기 정 전류원은 바이어스 전압에 응답하여 게이팅되는 NMOS트랜지스터이다.
상기 비교기는 제1인버터; 상기 제1인버터의 출력신호를 수신하고 상기 감지신호를 출력하는 제2인버터; 상기 제1입력단의 전압과 상기 기준전압의 차이를 증폭하는 차동 증폭기; 전원전압과 상기 제1인버터의 입력단에 접속되고, 상기 차동 증폭기의 출력신호에 응답하는 스위칭되는 스위칭 회로; 및 상기 제1인버터의 입력단과 상기 접지전압 사이에 접속되고, 바이어스 전압에 응답하여 게이팅되는 전류원을 구비한다. 상기 스위칭회로는 PMOS트랜지스터이다.
상기 기술적 과제를 달성하기 위한 반도체 메모리장치에서 워드라인을 제어하는 승압 전압을 발생하는 방법은 제1전압과 어레이 기준전압을 비교하고 그 비교결과로서 감지신호를 출력하는 단계; 상기 감지신호에 응답하여 구동신호를 발생하는 단계; 및 상기 구동신호에 응답하여 상기 승압전압을 발생하는 단계를 구비하며, 상기 제1전압은 상기 승압전압과 상기 어레이 기준전압사이의 전압차이이고, 상기 전압차이는 일정하다. 상기 전압차이는 저항과 상기 저항에 흐르는 정 전류에 의하여 발생된다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 실시예에 따른 승압전압 발생회로의 블락도를 나타낸다. 도 1을 참조하면 메모리 셀의 워드라인을 제어하는 승압전압(VPP)을 발생하는 승압전압 발생회로(100)는 감지신호 발생회로(10), 펄스 발생회로(30) 및 펌핑회로(50)를 구비한다.
감지신호 발생회로(10)는 감지신호(VPPDET)를 발생하고, 펄스 발생회로(30)는 감지신호(VPPDET)에 응답하여 구동신호(PEN)를 발생한다. 펄스 발생회로(30)는 링-오실레이터로 구현될 수 있다. 펌핑회로(50)는 구동신호(PEN)에 응답하여 반도체 메모리 장치의 메모리 셀의 워드라인을 제어하기 위한 승압전압(VPP)을 발생한다.
감지신호 발생회로(10)는 비교기(17), 저항(11) 및 정 전류원(15)을 구비한다. 비교기(17)는 노드(13)에 접속되는 제1입력단, 어레이 기준전압(VREFA)을 수신하는 제2입력단, 및 감지신호(VPPDET)를 출력하는 출력단을 구비한다.
저항(11)은 승압전압(VPP)과 노드(13)사이에 접속되고, 정 전류원(15)은 노드(13)와 접지전압(VSS)사이에 접속된다. 따라서 승압전압(VPP)과 어레이 기준전압 (VREFA)사이에는 항상 일정한 전압차이가 유지된다. 상기 전압차이는 저항(11)과 상기 저항(11)에 흐르는 정 전류(I_CON)에 의하여 결정된다.
도 2는 도 1에 도시된 감지신호 발생회로의 구체적인 회로도를 나타낸다. 도 2를 참조하면, 감지신호 발생회로(10)는 저항(11), 정 전류원(15) 및 비교기(17)를 구비한다.
정 전류원(15)은 NMOS 트랜지스터로 구현되고, NMOS 트랜지스터(15)는 노드(13)와 접지전압(VSS)사이에 접속된다. 바이어스 전압(VBIAS)은 NMOS 트랜지스터(15)의 게이트로 입력된다. 바이어스 전압(VBIAS)이 일정한 경우, NMOS 트랜지스터(15)는 외부전원전압(VDD)과 독립적으로 정 전류(I_CON)를 흘릴 수 있다.
비교기(17)는 차동 증폭기(1700), 스위칭 회로(1717), 제1인버터(1723), 제2인버터(1731) 및 전류원(1721)을 구비한다.
차동 증폭기(1700)는 제1입력단으로 입력되는 노드(13)의 전압(Vmid)과 제2입력단으로 입력되는 기준전압(VREFA)의 차이를 증폭하고, 증폭결과를 스위칭 회로(1717)로 출력한다.
NMOS트랜지스터(1701)는 노드(1705)와 노드(1707)사이에 접속되고, 기준전압 (VREFA)은 NMOS트랜지스터(1701)의 게이트(즉, 제2입력단)로 입력된다. NMOS 트랜지스터(1703)는 노드(1715)와 노드(1707)사이에 접속되고, NMOS 트랜지스터(1703)의 게이트(즉, 제1입력단)는 노드(13)에 접속된다.
NMOS 트랜지스터(1713)는 노드(1707)와 접지전압(VSS)사이에 접속되고, 바이어스 전압(VBIAS)은 NMOS 트랜지스터(1713)의 게이트로 입력된다.
PMOS트랜지스터(1709)는 외부전원전압(VDD)과 노드(1705)사이에 접속되고, PMOS 트랜지스터(1709)의 게이트는 노드(1705)에 접속된다. PMOS트랜지스터(1711)는 외부전원전압(VDD)과 노드(1715)사이에 접속되고, PMOS 트랜지스터(1711)의 게이트는 노드(1705)에 접속된다. PMOS트랜지스터(1709)와 PMOS 트랜지스터(1711)는 커런트 미러(current mirror)를 구성한다. 또한, 각 PMOS 트랜지스터(1709, 1711)의 벌크(bulk)는 외부전원전압(VDD)과 접속될 수도 있다.
스위칭 회로(1717)는 PMOS 트랜지스터로 구현되고, PMOS 트랜지스터(1717)는 외부전원전압(VDD)과 노드(1719)사이에 접속된다. PMOS 트랜지스터(1717)의 게이트는 노드(1715)에 접속된다. 노드(1715)는 차동 증폭기(1700)의 출력단이다.
전류원(1721)은 NMOS트랜지스터로 구현되고, NMOS트랜지스터(1721)는 노드(1719)와 접지전압(VSS)사이에 접속되고, 바이어스 전압(VBIAS)은 NMOS트랜지스터(1721)의 게이트로 입력된다.
제1인버터(1723)는 하나의 PMOS 트랜지스터(1725)와 하나의 NMOS 트랜지스터 (1729)로 구현된다. 제1인버터(1723)의 입력단은 노드(1719)에 접속된다. 제2인버터(1731)의 입력단은 제1인버터(1723)의 출력단(1727)에 접속되고, 제1인버터 (1723)의 출력신호를 반전시켜 감지신호(VPPDET)를 출력한다.
도 3은 도 2에 도시된 감지신호 발생회로에 바이어스 전압을 공급하는 바이어스 전압 발생회로의 회로도를 나타낸다. 바이어스 전압 발생회로(300)는 PVT(공정, 전압, 온도)의 변화에 무관하게 바이어스 전압(VBIAS)을 발생한다.
PMOS 트랜지스터(301)는 외부전원전압(VDD)과 노드(303)사이에 접속되고, PMOS 트랜지스터(311)는 외부전원전압(VDD)과 노드(313)사이에 접속된다. 각 PMOS 트랜지스터(301, 311)의 게이트는 노드(303)에 접속된다.
노드(303)는 직렬로 접속된 NMOS 트랜지스터들(305 및 306) 및 저항(307)을 통하여 접지전압(VSS)에 접속된다. NMOS 트랜지스터(305)의 게이트는 노드(313)에 접속된다. NMOS 트랜지스터(315)는 노드(313)와 접지전압사이에 접속된다. 각 NMOS 트랜지스터(306, 315)의 게이트는 NMOS 트랜지스터(309)의 게이트에 접속된다. NMOS 트랜지스터(309)의 게이트와 드레인은 접지전압(VSS)에 접속된다.
PMOS트랜지스터(317)는 외부전원전압(VDD)과 노드(319)사이에 접속되고, PMOS트랜지스터(317)의 게이트는 노드(303)에 접속된다. 노드(319)는 직렬로 접속된 NMOS 트랜지스터들(321, 323)을 통하여 접지전압(VSS)에 접속된다. 각 NMOS 트랜지스터(321, 323)의 게이트는 노드(319)에 접속된다. NMOS 트랜지스터(325)의 게이트는 노드(319)에 접속되고, NMOS 트랜지스터(325)의 드레인 및 소오스는 접지전압에 접속된다. 노드(319)의 전압이 바이어스 전압(VBIAS)이다.
도 4는 본 발명의 실시예에 따른 승압 전압 발생회로의 승압 전압과 어레이 기준전압과의 관계를 나타낸다.
도 4는 도 1에 도시된 저항(11)이 20㏀이고, 정 전류(I_CON)가 100㎂라고 가정할 경우, 승압전압(VPP)과 어레이 기준전압(VREFA)과의 관계를 나타낸다. 여기서 승압전압(VPP)과 어레이 기준전압(VREFA)사이에는 2V의 전압차이가 발생된다.
즉, 어레이 기준전압(VREFA)이 변하는 경우라도 본 발명에 따른 승압 전압 발생회로(100)에 의하여 승압전압(VPP)과 어레이 기준전압(VREFA)사이에는 항상 일정한 전압차이가 유지된다.
부연하면, 어레이 기준전압(VREFA)의 변동율과 승압전압(VPP)의 변동율은 동일하다. 따라서 승압전압(VPP)에 의한 오버-스트레스(over-stress)는 감소된다.
본 발명에 따른 승압전압 발생회로를 구비하는 반도체 장치에서, 상기 반도체 장치에 구현되는 메모리 셀의 셀 트랜지스터는 낮은 승압전압(VPP)에서도 동작할 수 있다. 따라서 상기 반도체 장치는 저전압에서도 동작할 수 있으므로 상기 반도체 장치가 소비하는 전류는 감소한다.
도 1 내지 도 4를 참조하여 본 발명의 실시예에 따른 승압전압 발생회로의 동작을 설명하면 다음과 같다. 우선, 바이어스 전압(VBIAS)이 각 트랜지스터(15, 1713, 1721)의 문턱전압보다 높은 레벨을 갖는다고 가정한다.
노드(11)의 전압(Vmid)이 바이어스 전압(VBIAS)보다 높은 경우, NMOS트랜지스터(1703)를 통하여 흐르는 전류의 양이 NMOS트랜지스터(1701)를 통하여 흐르는 전류의 양보다 많다.
따라서 노드(1715)의 전압이 접지전압 레벨로 풀-다운되므로, 노드(1719)는 외부전원전압(VDD)레벨로 풀-업된다. 따라서 인버터들(1723, 1731)의 동작에 의하여 감지신호(VPPDET)는 논리 하이(high)로 된다.
펄스 발생회로(30)는 논리 하이(예컨대 제1논리상태)인 감지신호(VPPDET)에 응답하여 비활성화 상태(예컨대 논리 로우)의 구동신호(PEN)를 발생한다. 펌핑회로 (50)는 비활성화 상태의 구동신호(PEN)에 응답하여 펌핑동작을 중단하므로 승압전압(VPP)은 일정한 레벨을 유지한다.
그러나 노드(11)의 전압(Vmid)이 바이어스 전압(VBIAS)보다 낮은 경우, NMOS트랜지스터(1701)를 통하여 흐르는 전류의 양이 NMOS트랜지스터(1703)를 통하여 흐르는 전류의 양보다 많다.
따라서 노드(1705)의 전압이 접지전압 레벨로 풀-다운되므로, 노드(1715)의 전압은 PMOS 트랜지스터(1711)에 의하여 외부전원전압(VDD)으로 풀-업된다. 따라서 PMOS 트랜지스터(1717)가 턴-오프된다.
그러나 NMOS 트랜지스터(1721)는 바이어스 전압(VBIAS)에 응답하여 노드 (1719)의 전압을 접지전압으로 풀-다운한다. 인버터들(1723, 1731)의 동작에 의하여 감지신호(VPPDET)는 논리 로우(low)로 된다.
펄스 발생회로(30)는 논리 로우인 감지신호(VPPDET)에 하여 구동신호(PEN), 즉 펄스 형태의 구동신호를 발생한다. 따라서 펌핑회로(50)는 구동신호(PEN)에 응답하여 펌핑동작을 수행하므로, 승압전압(VPP)은 서서히 증가한다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 승압전압 발생회로 및 승압전압 발생방법은 정상 동작모드, 테스트 모드 및 번-인 테스트 모드에서 어레이 전압과 승압전압사이에 항상 일정한 전압차이를 유지할 수 있다.
따라서 메모리 셀의 셀 트랜지스터의 문턱전압을 낮출 수 있으므로, 상기 승압전압 발생회로를 구비하는 반도체 장치는 저전압에서 동작가능 하다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시예에 따른 승압 전압 발생회로의 블락도를 나타낸다.
도 2는 도 1에 도시된 감지신호 발생회로의 구체적인 회로도를 나타낸다.
도 3은 도 2에 도시된 감지신호 발생회로에 바이어스 전압을 공급하는 바이어스 전압 발생회로의 회로도를 나타낸다.
도 4는 본 발명의 실시예에 따른 승압 전압 발생회로의 승압 전압과 메모리 셀 어레이 기준전압과의 관계를 나타낸다.

Claims (9)

  1. 승압 전압 발생회로에 있어서,
    감지 신호를 발생하는 감지신호 발생회로;
    상기 감지 신호에 응답하여 구동신호를 발생하는 펄스 발생회로; 및
    상기 구동신호에 응답하여 워드라인을 제어하기 위한 승압 전압을 발생하는 펌핑회로를 구비하며,
    상기 감지신호 발생회로는,
    제1입력단, 기준 전압을 수신하는 제2입력단, 및 상기 감지신호를 출력하는 출력단을 구비하는 비교기;
    상기 승압 전압과 상기 제1입력단사이에 접속되는 저항; 및
    상기 제1입력단과 접지전압사이에 접속되는 정 전류원을 구비하는 승압 전압 발생회로.
  2. 제1항에 있어서, 상기 펄스 발생회로는 링 오실레이터인 승압 전압 발생회로.
  3. 제1항에 있어서,
    상기 펄스 발생회로는 제1논리상태를 갖는 상기 감지신호에 응답하여 비활성화되는 승압 전압 발생회로.
  4. 제1항에 있어서,
    상기 정 전류원은 바이어스 전압에 응답하여 게이팅되는 NMOS트랜지스터인 승압 전압 발생회로.
  5. 제1항에 있어서, 상기 비교기는,
    제1인버터;
    상기 제1인버터의 출력신호를 수신하고, 상기 감지신호를 출력하는 제2인버터;
    상기 제1입력단의 전압과 상기 기준전압의 차이를 증폭하는 차동 증폭기;
    전원전압과 상기 제1인버터의 입력단에 접속되고, 상기 차동 증폭기의 출력신호에 응답하는 스위칭되는 스위칭 회로; 및
    상기 제1인버터의 입력단과 상기 접지전압 사이에 접속되고, 바이어스 전압에 응답하여 게이팅되는 전류원을 구비하는 승압전압 발생회로.
  6. 제5항에 있어서, 상기 스위칭회로는 PMOS트랜지스터인 것을 특징으로 하는 승압 전압 발생회로.
  7. 제5항에 있어서,
    상기 전류원은 상기 제1인버터의 입력단과 상기 접지전압 사이에 접속되고, 게이트로 입력되는 상기 바이어스 전압에 응답하여 게이팅되는 NMOS트랜지스터인 승압 전압 발생회로.
  8. 반도체 메모리장치에서 워드라인을 제어하는 승압 전압을 발생하는 방법에 있어서,
    제1전압과 어레이 기준전압을 비교하고 그 비교결과로서 감지신호를 출력하는 단계;
    상기 감지신호에 응답하여 구동신호를 발생하는 단계; 및
    상기 구동신호에 응답하여 상기 승압전압을 발생하는 단계를 구비하며,
    상기 제1전압은 상기 승압전압과 상기 어레이 기준전압사이의 전압차이이고, 상기 전압차이는 일정한 승압 전압 발생방법.
  9. 제8항에 있어서,
    상기 전압차이는 저항과 상기 저항에 흐르는 정 전류에 의하여 발생되는 승압 전압 발생방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7965109B2 (en) 2006-02-27 2011-06-21 Hynix Semiconductor Inc. Level detector for a semiconductor memory apparatus

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4211741B2 (ja) * 2005-01-27 2009-01-21 株式会社デンソー 出力カットオフ回路
KR100684472B1 (ko) * 2005-02-18 2007-02-22 한국전자통신연구원 네거티브 전압 레벨 감지기
EP2047419A4 (en) * 2006-07-17 2011-09-28 Next Jump Inc COMMUNICATION SYSTEM AND METHOD FOR CONCENTRATING ON A NARROW SEGMENT
US7847617B2 (en) * 2007-12-11 2010-12-07 Elite Semiconductor Memory Technology Inc. Charge pump and method for operating the same
JP5879165B2 (ja) * 2011-03-30 2016-03-08 株式会社半導体エネルギー研究所 半導体装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100190049B1 (ko) * 1996-06-25 1999-06-01 윤종용 어레이회로 제어용 내부전압을 이용한 승압전원발생장치
JP3378457B2 (ja) * 1997-02-26 2003-02-17 株式会社東芝 半導体装置
JP2000019200A (ja) * 1998-07-01 2000-01-21 Mitsubishi Electric Corp 電位検出回路
JP3713401B2 (ja) * 1999-03-18 2005-11-09 株式会社東芝 チャージポンプ回路
JP2001126477A (ja) * 1999-10-27 2001-05-11 Mitsubishi Electric Corp 半導体集積回路
JP3829054B2 (ja) * 1999-12-10 2006-10-04 株式会社東芝 半導体集積回路
JP2002270778A (ja) * 2001-03-14 2002-09-20 Toshiba Corp 半導体集積回路
US6737907B2 (en) * 2001-07-03 2004-05-18 International Business Machines Corporation Programmable DC voltage generator system
JP2004055009A (ja) * 2002-07-18 2004-02-19 Renesas Technology Corp 半導体メモリモジュール

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7965109B2 (en) 2006-02-27 2011-06-21 Hynix Semiconductor Inc. Level detector for a semiconductor memory apparatus

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